DE112008002478T5

DE112008002478T5 - Eine Phasen/Frequenz-Detektor und eine Ladungspumpenarchitektur für referenzlose Takt- und Datenwiederherstellungs(CDR)-Anwendungen

Info

Publication number: DE112008002478T5
Application number: DE112008002478T
Authority: DE
Inventors: Yu-Li Mountain View Hsueh; Miaobin Saratoga Gao; Chien-Chang Sunnyvale Liu
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2007-09-14
Filing date: 2008-09-04
Publication date: 2010-07-01
Also published as: GB2466145A; GB2466145B; TWI408926B; GB201004599D0; CN101515802A; WO2009038980A1; CN101515802B; US20090074123A1; TW200924448A; US7692501B2

Abstract

Takt- und Datenwiederherstellungsschaltung, die folgendes umfasst:
einen Phasendetektor zum Empfangen eines Datensignals und eines Taktsignals als Eingang, wobei der Phasendetektor eingerichtet ist, eine Phasendetektorladungspumpe zu treiben;
einen Frequenzdetektor zum Empfangen von Zwischensignalen von dem Phasendetektor als Eingang, wobei der Frequenzdetektor eingerichtet ist, eine Frequenzdetektorladungspumpe zu treiben;
einen Kombinierer zum Kombinieren von Ausgängen der Frequenzdetektorladungspumpe und der Phasendetektorladungspumpe;
einen Regelkreisfilter zum Empfangen des Ausgangs des Kombinierers; und
einen spannungsgesteuerten Oszillator, der von dem Regelkreisfilter getrieben ist, zum Ausgeben des Taktsignals, verbunden mit dem Phasendetektor.

Description

BEREICH DER ERFINDUNG
Ausführungsformen der vorliegenden Erfindung können sich auf logische Schaltungen beziehen und insbesondere können sich Ausführungsformen der vorliegenden Erfindung auf Takt- und Datenwiederherstellungsschaltungen beziehen.
HINTERGRUNDINFORMATIONEN
In vielen elektronischen Systemen können Daten ohne jede Timing-Referenz übertragen oder abgerufen werden. In optischen Kommunikationen kann z. B. ein Strom von Daten über eine Faser fließen ohne irgendein begleitendes Zeitsignal. Von der empfangenden Vorrichtung kann es dann erforderlich sein, diese Daten synchron zu verarbeiten. Deshalb müssen die Takt- oder Timing-Informationen aus den Daten an dem Empfänger unter Verwendung von Takt- und Datenwiederherstellungs(CDR)-Schaltungen wiederhergestellt werden. Mit dem schnellen Wachstum der elektrischen und optischen Leitungsleistungsfähigkeit können CDR-Schaltungen einen Betrieb mit hohen Geschwindigkeiten erfordern, wie z. B. Dutzende (Zehn) von Gigabits pro Sekunde (Gbits/Sekunde).
Des weiteren sind Takt- und Datenwiederherstellungs(CDR)-Schaltungen für moderne Transceiver-Systeme wichtig, um Schwankungen bzw. Jitter zu reduzieren und die Signalqualität zu verbessern. Phasenregelkreis(PLL)-basierte CDR ist in monolythischen Implementierungen von CDR-Schaltungen mit Dauermodus weit verbreitet. Aufgrund des engen Frequenzakquisitionsbereichs von PLL erfordern die meisten CDR-Implementierungen externe Referenztaktquellen. Jedoch könnten, wenn eine solche Referenztaktquelle nicht einfach verfügbar ist, z. B. bei Retimer-Anwendungen, referenzlose CDR-Schaltungen notwendig sein, die einzig auf dem eingehenden Datenstrom basierend sowohl Frequenzakquisition als auch Phasenverriegelung durchführen können.
Verschiedene unterschiedliche Ansätze wurden entwickelt, um referenzlose CDR zu realisieren, einschließlich von dedizierten Frequenzverriegelungs- und Phasenverriegelungsregelkrei sen, einem bedingten geschlossenen Regelkreis, Rotationsfrequenzdetektoren, einen Halbratenphasen- und Frequenzdetektor(PFD) und V/I-Konverter und den auf Transitionszählmechanismen basierenden FD.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Das Vorhergehende und ein besseres Verständnis der vorliegenden Erfindung kann aus der folgenden detaillierten Beschreibung von Anordnungen und Beispielsausführungsformen und den Ansprüchen klar werden, wenn es in Verbindung mit den begleitenden Zeichnungen gelesen wird, die alle einen Teil der Offenbarung dieser Erfindung bilden. Während sich die vorhergehende und folgende geschriebene und dargestellte Offenbarung auf das Offenbaren von Anordnungen und Beispielsausführungsformen der Erfindung fokussiert, sollte klar verständlich sein, dass dieselbe nur darstellend und beispielhaft ist und die Erfindung darauf nicht beschränkt ist.
1 ist ein Blockdiagramm einer referenzlosen CDR gemäß einer Ausführungsform der Erfindung;
2A ist ein Timing-Diagramm von Abtastpunkten in dem Datenstrom in der Zeitdomäne;
2B ist ein Zeigerdiagramm derselben Abtastpunkte, die in 2A gezeigt sind, in der Phasendomäne;
3A und 3B sind Zeigerdiagramme, die die Datentransitionskantenrotation für eine gewöhnliche FD-Ladungspumpe darstellen, wenn der Takt schneller als die Daten beziehungsweise langsamer als die Daten ist.
4A ist ein Blockdiagramm einer Ausführungsform des PFD, der einen Alexander-PD eines Bang-Bang-Typs umfasst;
4B ist ein Blockdiagramm einer weiteren Ausführungsform des PFD, der einen Dreiwellen-Hogge-PD eines Lineartyps umfasst;
4C ist ein Blockdiagramm einer Phasenregionidentifikationsschaltung (PRIC) gemäß einer Ausführungsform;
5A ist ein Schaltungsdiagramm einer PD-Ladungspumpe gemäß einer Ausführungsform;
5B ist ein Schaltungsdiagramm einer FD-Ladungspumpe, die Stromspiegel verwendet, gemäß einer Ausführungsform;
5C ist ein Schaltungsdiagramm einer FD-Ladungspumpe, die ein Stromaushungerungsverfahren verwendet, gemäß einer weiteren Ausführungsform;
6 ist ein Zeigerdiagramm, das eine FD-Antwort, wenn phasenverriegelt, im Beisein von zufälligen Schwankungen darstellt;
7A ist ein Diagramm einer Computersimulation einer VCO-Steuerung während des Frequenz- und Phasenverriegelungsprozesses eines Bang-Bang-CDR-Regelkreises; und
7B ist ein Diagramm einer VCO-Steuerung während des Freuquenz- und Phasenverriegelungsprozesses eines Bang-Bang-CDR-Regelkreises, der V_strg + und V_strg mit einem Testchip misst.
DETAILLIERTE BESCHREIBUNG
In der folgenden detaillierten Beschreibung können gleiche Bezugsziffern und -zeichen verwendet werden, um identische, entsprechende oder ähnliche Komponenten in unterschiedlichen Figurenzeichnungen zu bezeichnen. Wohlbekannte Netzstrom/Erde-Verbindungen zu integrierten Schaltungen (ICs) und andere Komponenten müssen nicht innerhalb der Figuren aufgrund der Einfachheit der Darstellungen und der Diskussion gezeigt sein. Dort, wo spezifische Details dargelegt werden, um beispielhafte Ausführungsformen der Erfindung zu beschreiben, sollte dem Fachmann klar sein, dass die Erfindung auch ohne diese spezifischen Details ausgeführt werden kann.
Nun bezugnehmend auf 1 wird dort eine Takt- und Datenwiederherstellungs(CDR)-Schaltung 100 gezeigt. Die CDR-Schaltung 100 umfasst einen Phasen/Frequenz-Detektor (PFD) 101, der einen Selbstausrichtungsphasendetektor (PD) 102 umfasst, der ein Datensignal 103 empfängt. Der PD 102 treibt eine PD-Ladungspumpe 104 und ein Frequenzdetektor (FD) 106 treibt eine FD-Ladungspumpe 108. Die Ausgänge der zwei Ladungspumpen 104 und 108 werden an einem Kombinierer 110 in der Stromdomäne kombiniert, um einen Regelkreisfilter 112 zu treiben. Ein spannungsgesteuerter Oszillator (VCO) 114, der ein phasengleicher und Quadratur-VCO(I/Q-VCO) sein kann, stellt sowohl einen phasengleichen als auch einen Quadraturtakt 116 für den PD 102 bereit, dessen Oszillationsfrequenz durch die stabilisierte Ausgangsspannung des Regelkreisfilters 112 gesteuert wird. Die gestrichelte Linie 116 von dem PD 102 zu dem VCO 114 stellt die optionale Implementierung eines Bang-Bang-VCO 114 dar.
Die vorgeschlagene PFD-Struktur 101 kann mehrere populäre PD-Strukturen 101 eines Lineartyps oder eines Bang-Bang-Typs aufnehmen, einschließlich des Hogge-PD und des Alexander-PD. Der FD 106 kann ein Rotations-FD sein, der die Zwischensignale von dem PD 102 verarbeitet. Wenn die Taktfrequenz von der Datenrate abweicht, zieht der FD 106 und seine zugeordnete Ladungspumpe 108 die VCO 114-Frequenz in Richtung der Datenrate. Wenn die Frequenz verriegelt ist, schweigt die FD-Ladungspumpe 108, um den Phasenverriegelungsprozess nicht zu stören.
2A zeigt ein Timing-Diagramm, um das Arbeitsprinzip des PFD 101 darzustellen, in dem Signale A, B, C, D und E Abtastpunke in dem Datenstrom 103 bezeichnen. Wenn phasenverriegelt, sind die Signale A und B an den Zentren von Datenbits ausgerichtet, während das Signal C an Transitionskanten ausgerichtet ist. Die Signale B, C, D und E partitionieren einen Taktzyklus in vier Phasenregionen: P1, P2, P3 und P4. Durch Detektieren der Phasenregion, in die die Datentransitionskante fällt, kann der PFD bestimmen, ob die Frequenz verriegelt ist oder nicht verriegelt ist und entsprechend reagieren.
Eine Phasendomänenpräsentation ist in 2B gezeigt. In der Phasenebene entspricht ein 2π-Winkel einer vollen Taktperiode. Der phasenverriegelte Punkt und die Abtastpunkte B, C, D und E sind in der Phasenebene markiert. Die relative Phase zwischen der Datentransitionskante und der Taktphase kann durch einen Zeiger in der Phasenebene repräsentiert werden. Um eine Phase zu verriegeln, detektiert ein PD 102, ob der Zeiger auf die linke oder rechte Ebene fällt, und erzeugt Signale, um die Frequenz des VCO 114 hoch beziehungsweise runter zu treiben. Jedoch rotiert der Zeiger, falls der Takt in einer unterschiedlichen Frequenz zu der Datenrate läuft, in der Phasenebene mit einer Geschwindigkeit, die der Schlagfrequenz gleicht.
Wie in den 3A und 3B gezeigt, versagt ein gewöhnlicher PLL beim Verriegeln sowohl einer Phase als auch einer Frequenz, da der PD-Ausgang aufgrund der Zeigerrotation ausgeglichen wird. Das Detektieren und angemessenes Reagieren auf die Zeigerrotation ist eine Möglichkeit, nach der die Ausführungsformen der vorliegenden Erfindung eine Frequenzdetektion realisieren.
Die vorgeschlagene PFD-Struktur 101 aus 1 weist einen PD 102 auf, der sowohl einen gewöhnlichen Alexander-PD, wie in 4A für eine Bang-Bang-Phasendetektion gezeigt, als auch einen Dreiwellen-Hogge-PD, wie in 4B für eine lineare Phasendetektion gezeigt, aufweisen kann.
4A zeigt ein Beispiel des PFD 101, wie in 1 gezeigt, der einen Alexander-PD 102 und einen Frequenzdetektor 106 umfasst. Vier D-Flip-Flops (DFF) sind gezeigt 400, 402, 404 und 406, wobei jeder als Eingang das Datensignal empfängt. Ein erstes Paar der DFFs 400 und 402 ist durch das phasengleiche Taktsignal CLK_I getaktet und ein zweites Paar der DFFs 404 und 406 ist durch das Quadraturtaktsignal CLK_Q aus dem U/Q-VCO 114 (1) getaktet.
In dem PD 102 nehmen CLKI und CLKQ Samples von DATA, um Signale B, C, D und E zu erzeugen. Die Signale B und C werden entsprechend in DFFs 408 und 410 eingegeben und sind durch das Taktsignal CLK_I getaktet. Der DFF 408 gibt ein Signal A und der DFF 410 gibt ein Signal T aus, wobei T die „Transition” anzeigt. Ein NOR-Gatter 412 wertet die Signale B und T aus und gibt ein DOWN-Signal aus. Ähnlich wertet ein NOR-Gatter 414 die Signale A und T aus und gibt ein UP-Signal aus. Die Zwischensignale B, C, D und E werden dann durch den FD 106 verarbeitet, um die Phasenregion sowie die relative Geschwindigkeit zwischen dem Takt 116 und den Daten 103 zu identifizieren.
Der FD 106 umfasst zwei Phasenregionidentifikationsschaltungen (PRICs) 420 und 422 und einen Niedriggeschwindigkeits-DFF 424. Die PRIC 420 empfing die Signale B und C und gibt ein Timing-Signal TIMING (P2/P3) aus. Die PRIC 422 empfängt die Signale D und E und gibt ein UNLOCKED (P1/P2)-Signal aus. Der DFF 420 empfängt diese zwei Signale und gibt ein SPEED-Signal aus.
4C zeigt einen beispielhaften Schaltkreis für die PRICs 420 und 422. Jede PRIC umfasst zwei DFFs 430 und 432 und einen Multiplexer 434. Der Eingang des ersten DFF 430 kann ein Abtastsignal (d. h. die Signale B, C, D oder E) und ein Trigger sein, der aus den Signalen B, C, D oder E sein kann. Die PRIC 420 und 422 identifiziert die Phasenregion (P2/P3 oder P1/P2), in die der momentane Zeiger fällt, durch Nehmen von Samples eines älteren Signals an der Transitionskante eines neueren Signals. Ziehe als ein Arbeitsbeispiel die untere PRIC 422 in 4A in Betracht, die die Signale D und E aufweist. Falls das Signal E eine Transition durchmacht und sich der konkurrierende Wert des Signals D von dem Signal E unterscheidet, muss die Transitionskante zwischen Zeiten auftreten, wenn die Signale D und E erzeugt werden. Das Gewinnen des Werts des Signals D bei einer fallenden Transition des Signals E zeigt an, ob der Zeiger in die P3/P4-Regionen füllt oder nicht. Das Gewinnen des invertierten Werts des Signals D bei einer steigenden Transition des Signals E stellt ebenfalls dieselben Informationen bereit.
Somit bezieht die PRIC 422 den nichtinvertierenden D-Latch 430 und den invertierenden D-Latch 432 ein, die durch entgegengesetzte Signale getriggert werden, um die Phasenregion sowohl bei steigenden als auch fallenden Kanten zu identifizieren. Der Multiplexer 434 wählt immer den D-Latch im Haltemodus als Ausgang aus. In dem FD 106 erzeugt die obere PRIC 420 das TIMING-Signal, das anzeigt, ob der Zeiger in die P2/P3-Regionen fällt oder nicht. Dies zeigt an, ob die momentane Datenphase der Taktphase vorangeht oder hinterherläuft. Die untere PRIC 432 erzeugt das UNLOCKED-Signal, das anzeigt, ob der Zeiger in die P1/P2-Regionen fällt oder nicht. Sobald der Zeiger entweder in P1 oder P2 eintritt, ist der Regelkreis nicht phasenverriegelt. Das Verwenden des UNLOCKED-Signals, um das TIMING-Signal abzutasten, unterscheidet, ob die Datentransitionskante über die P3-P2- oder P4-P1-Grenzen tritt, was zum SPEED-Signal führt. Die erzeugten TIMING-, UNLOCKED- und SPEED-Signale treiben die FD-Ladungspumpe (108 aus 1), um eine Frequenzverriegelung durchzuführen.
4B zeigt ein anderes Beispiel des PFD 101, wie in 1 gezeigt, der einen Dreiwellen-Hogge-PD 102 und einen Frequenzdetektor 106 umfasst. Ähnlich zu 4A sind vier D-Flip-Flops (DFF) gezeigt 400, 402, 404 und 406, wobei jeder als Eingang das Datensignal empfangt. Ein erstes Paar der DFFs 400 und 402 ist durch das phasengleiche Taktsignal CLK_I getaktet und ein zweites Paar der DFFs 404 und 406 ist durch das Quadraturtaktsignal CLKQ aus dem I/Q-VCO 114 (1) getaktet.
In dem PD 102 nehmen CLK_I und CLK_Q Samples von DATA, um Signale B, C, D und E zu erzeugen. Das Signal B aus dem DFF 400 wird in einen Latch 450 eingegeben. Der Ausgang des Latch 450 wird in einen Latch 452 eingegeben und der Ausgang des Latch 452 wird in einen Latch 454 eingegeben. Die Latches 450, 452 und 454 sind durch das Taktsignal CLK_I getaktet. Ein erstes XOR-Gatter 460 wertet das Signal B und das DATA-Signal aus und gibt ein Signal x1 aus. Ein XOR-Gatter 462 wertet das Signal B mit dem Ausgang des Latch 450 aus und gibt ein Signal x2 aus. Ein XOR-Gatter 464 wertet den Ausgang der Latches 450 und 452 aus und gibt ein Signal x3 aus und ein XOR-Gatter 466 wertet die Ausgänge der Latches 452 und 454 aus, um ein Signal x4 auszugeben.
Dieser Dreiwellen-Hogge-PD erzeugt vier Ausgangssignale x1–x4, zwei für das UP und zwei für das DOWN, ähnlich zu den UP und DOWN aus 4A. Jede Transitionskante des eingehenden Datenstroms führt sequentiell zu x1–x4 Signalen. Wenn dort eine Phasenverschiebung zwischen Daten und Takt auftritt, resultieren diese Signale in einem netto Heraufladen oder Herunterladen an den Regelkreisfilter 112. Wenn phasenverriegelt, sind in einer Dauerzustandsoperation ihre Pulsbreiten alle gleich und heben sich somit gegenseitig auf, nominal eine Null-Nettoladung in einen Regelkreisfilterkondensator pumpend.
5A zeigt die PD-Ladungspumpe 108 aus 1. Die PD-Ladungspumpe 108 umfasst eine PMOS-Kaskode an den Ausgangsknoten, um den Ausgangsspannungsbereich zu verbreitern, und die Niedrigimpedanzknoten X und Y erlauben der FD-Ladungspumpe 108 einzuzapfen oder damit zu verbinden. Die Kaskoden-PMOS 500, 502 und Stromquellen 508, 509, 510, 513 aus 5A funktionieren effektiv als der Stromsummierer 110 aus 1. Die Knoten X und Y sind die Eingangsknoten zu dem Stromsummierer. Hierdurch sind die FD-Ladungspumpe und die PD-Ladungspumpe an diesen Knoten verbunden.
Die PD-Ladungspumpe 108 basiert auf einer gewöhnlichen Differentialladungspumpe. Wenn „UP” hoch ist und „DOWN” niedrig ist, lässt das Differentialpaar 504, 505 einen Strom von I_CP-PD von dem Knoten X abfließen und das Differentialpaar 506, 507 lässt ebenfalls einen Strom von I_CP-PD von dem Knoten X abfließen. Dieses 2 × I_CP-PD Stromabfließen von dem Knoten X führt zu einem Spannungsabfall am Knoten OUT und zu einer Spannungszunahme am Knoten OUT aufgrund der Gleichtakt-Feedback (common mode feedback, CMFB)-Schaltung 514, die die Ausgangsspannungen beobachtet und ihre Gleichtaktspannung auf eine vorher definierte Spannungsebene setzt. Andererseits, wenn „UP” niedrig ist und „DOWN” hoch ist, lässt es einen Strom von 2 × I_CP-PD von dem Knoten Y abfließen, was zu einem Spannungsabfall am Knoten OUT und zu einer Spannungszunahme am Knoten OUT aufgrund des CMFB führt. Wenn sowohl „UP” als auch „DOWN” niedrig sind oder wenn beide hoch sind, lässt es gleiche Mengen von Strom von den Knoten X und Y abfließen, was die Ausgangsspannungen unverändert lässt.
5B und 5C zeigen zwei vorgeschlagene Realisierungen der Dreizustands-FD-Ladungspumpen 104 aus 1.
Nun bezugnehmend auf 5B umfasst eine erste Ausführungsform der Dreizustands-FD-Ladungspumpe 104 ein Differentialpaar 520, 522 und Stromspiegel 531, 537 und 532, 538, um einen Schwanzstrom von 2 × I_CP-FD zu liefern. Wenn SPEED hoch ist, wird der Transistor 537 angetrieben, einen Strom von 2 × I_CP-FD zu senken, während der Transistor 538 null Strom senkt. Die kaskadierten Differentialpaare 524, 526 und 533, 534 führen eine logische AND-Operation durch, um die Phasenregion P1 auszuwählen, so dass die Ladungspumpe einen Strom von 2 × I_CP-FD von dem X Knoten nur dann abfließen lässt, wenn der Zeiger innerhalb P1 fällt. Andererseits, wenn SPEED niedrig ist, wird der Transistor 537 angetrieben, null Strom zu senken, während der Transistor 538 einen Strom von 2 × I_CP-FD senkt. Die kaskadierten Differentialpaare 528, 530 und 535, 536 führen eine logische AND-Operation durch, um die Phasenregion P2 auszuwählen, so dass die Ladungspumpe einen Strom von 2 × I_CP-FD von dem Y Knoten nur dann abfließen lässt, wenn der Zeiger innerhalb P2 fällt.
Nun bezugnehmend auf 5C umfasst eine zweite Ausführungsform der Dreizustands-FD-Ladungspumpe 104 ein Differentialpaar 552, 554, um einen Strom von 2 × I_CP-FP zu ziehen, um Schwanzstromquellen 572 oder 574 auszuhungern. Wenn SPEED hoch ist, zieht es einen Strom von 2 × I_CP-FD, um die Schwanzstromquelle 574 auszuhungern, während keiner von der Schwanzstromquelle 572 gezogen wird. Die Differentialpaare 556, 558 und 560, 562 führen eine logische AND-Operation durch, um die Phasenregion P1 auszuwählen, so dass die Ladungspumpe einen Strom von 2 × I_CP-FD von dem X Knoten nur dann abfließen lässt, wenn der Zeiger innerhalb P1 fällt. Wenn hingegen SPEED niedrig ist, wird die Schwanzstromquelle 572 ausgehungert. Die kaskadierten Differentialpaare 564, 566 und 568, 570 führen eine logische AND-Operation durch, um die Phasenregion P2 auszuwählen, so dass die Ladungspumpe einen Strom von 2 × I_CP-FD von dem Y Knoten nur dann abfließen lässt, wenn der Zeiger innerhalb P2 fällt.
Entweder die FD-Ladungspumpe aus 5B oder 5C kann in dem CDR-Regelkreis eingesetzt sein. Die FD-Ladungspumpen 108 sind nur entweder innerhalb P1 oder P2 bedingt aktiv, was als graue Bereiche in den 3A und 3B gezeigt ist. Insbesondere führt es logische AND-Operationen auf den UNLOCKED- und TIMING-Signalen durch, um Einzelphasenregionen P1 und P2 zu finden, und verwendet das SPEED-Signal, um den Stromabflusspfad zu wählen. Die Schaltung aus 5B wendet Stromspiegel an, um den Stromabflusspfad zu wählen, während die Schaltung aus 5C das Stromaushungerungsverfahren verwendet, um dieselbe Funktion auszuführen.
Die FD-Ladungspumpe 108 lässt Strom nur dann abfließen, wenn der Zeiger in die grauen Regionen aus den 3A und 3B fällt. Dies stellt sicher, dass die FD-Ladungspumpe 108 still bleibt, wenn der Regelkreis phasenverriegelt ist, da der Zeiger, wenn phasenverriegelt, innerhalb der P3/P4-Regionen fällt. Es ist wert, angemerkt zu werden, dass die logischen AND-Operationen ebenfalls in dem FD realisiert sein können, d. h. statt der TIMING- und UNLOCKED-Signale kann der FD 106 Signale erzeugen, die einzelnen Phasenregionen P1 und P2 entsprechen, um die FD-Ladungspumpe 108 zu treiben. Jedoch verbraucht ein Ausbeuten der Ladungspumpe, um die logischen AND-Operationen durchzuführen, keinen zusätzlichen Netzstrom und es erlaubt dem FD 106 mit relativ langsameren Geschwindigkeiten zu arbeiten, um weiter den Netzstromverbrauch zu reduzieren. In der FD-Ladungspumpe 108 minimiert ein Platzieren des UNLOCKED-Signals an dem oberen Differentialpaar und des TIMING-Signals an dem unteren Paar einen Störeinfluss des FD 106 an dem Ladungspumpenausgang in der phasenverriegelten Bedingung. Während einer Frequenzverriegelung fährt die FD-Ladungspumpe 108 fort, aktiv zu bleiben, wenn der Zeiger innerhalb der ausgezeichneten Phasenregionen fällt, was zu großem Zugewinn am FD 106 führt. Dies hilft eine schnelle Frequenzverriegelung zu erreichen und stellt eine FD-Pfaddominanz während des Frequenzakquisitionsprozesses sicher.
Beim Vorliegen von zufälligen Schwankungen bleibt der FD-Pfad still, wenn die relative Phase zwischen den eingehenden Daten und dem wiederhergestellten Takt ±0,5 UI nicht übersteigt, wie in 6 dargestellt. Dies ist deshalb, da die FD-Ladungspumpe 108 nur dann aktiviert wird, wenn der Zeiger die P1-P2-Grenze überschreitet. Es behält die maximale Schwankungstoleranz bei, die von dem gewöhnlichen PD 102 in einer PLL-basierten CDR-Schaltung erreichbar ist. Der vorgeschlagene PFD 101 kann über gewöhnliche PDs hinaus zusätzlichen Netzstrom benötigen, um die Frequenzakquisition zu realisieren. Jedoch beruht das meiste des zusätzlichen Netzstromverbrauchs auf den extra DFFs des vorgeschlagenen PD 102. Der Netzstromverbrauch des FD 106 ist niedriger als des PD 102, da die Ausgangssignale das FD 106 mit relativ niedrigen Geschwindigkeiten im Vergleich zu der Datenrate laufen. Verglichen mit gewöhnlichen Anordnungen, erreicht die vorgeschlagene Anordnung eine effektive Frequenzakquisitionsleistungsfähigkeit mit einem moderaten Netzstromverbrauch.
7A präsentiert das Simulationsergebnis des CDR-Regelkreisverhaltens während des Frequenz- und Phasenverriegelungsprozesses. Die initiale Taktfrequenz ist langsamer als die Datenrate. Die VCO-Steuerspannung zeigt eine stufenähnliche Kurve während des Frequenzverriegelungsprozesses, wobei die steilen steigenden Kanten den Aktionen der FD-Ladungspumpe 108 innerhalb P1 entsprechen. Schrittweise wird die Periode zwischen benachbarten P1-Zeitdauem länger und länger, was eine langsamere und langsamere Zeigerrotation in der Phasenebene anzeigt. Wenn die Frequenzabweichung klein genug ist, bleibt schließlich die FD-Ladungspumpe 108 leise und der Regelkreis führt die Phasenverriegelung in genau derselben Art und Weise wie ein gewöhnlicher PLL durch.
7B zeigt das Messergebnis, das mit der Verhaltensmodellsimulation übereinstimmt. Die oberen und unteren Kurven entsprechen den Ladungspumpenausgangsspannungen OUT beziehungsweise OUT während der Frequenz/Phasenverriegelung. Die Verhaltensmodellsimulation aus 7A zeigt die Differentialausgangsspannung, die den Unterschied zwischen OUT und OUT darstellt. Das Messergebnis zeigt klar die Phasenregionüberschreitung in der Sequenz von P1-P4-P3-P2, die einer Zeigerrotation im Uhrzeigersinn in der Phasenebene entspricht. Der PFD 101 und die FD-Ladungspumpe 108 liefern zusätzliche Strompulse während P1, um die Beschleunigung des VCO 114 zu treiben. Falls ohne den vorgeschlagenen PFD 101 und die FD-Ladungspumpe 108, wird der Nettoeffekt der PD-Ladungspumpe 104 während P1-P4-P3-P2 Null sein, wenn der Frequenzversatz groß ist, was zu einem Versagen der Frequenzverriegelung bei gewöhnlichen PLL-basierten CDR-Schaltungen führt. Die steilen steigenden/fallenden Kanten der Kurven demonstrieren das Verhalten des PFD 101 und der FD-Ladungspumpe 108.
Im Vergleich zu gewöhnlichen Anordnungen, ist die vorliegende Anordnung ein relativ einfacher und effektiver Ansatz. Es verwendet einen Selbstausrichtungsphasendetektor (PD), vermeidet Regelkreiswechsel, konsumiert geringen Zusatznetzstrom und Die-Bereich für Frequenzakquisition und behält die maximale Schwankungstoleranz bei, die von seinem PLL-Gegenpart erreichbar ist.
Die obige Beschreibung von dargestellten Ausführungsformen der Erfindung, die das aufweist, was in der Zusammenfassung beschrieben worden ist, ist nicht dazu bestimmt, erschöpfend zu sein oder die Erfindung auf die präzisen offenbarten Formen zu beschränken. Während spezifische Ausführungsformen und Beispiele der Erfindung hier für darstellende Zwecke beschrieben worden sind, sind verschiedene äquivalente Änderungen innerhalb des Umfangs der Erfindung möglich, wie der Fachmann erkennen wird.
Diese Änderungen können an der Erfindung angesichts der obigen detaillierten Beschreibung gemacht werden. Die Begriffe, die in den folgenden Ansprüchen verwendet werden, sollten nicht ausgelegt werden, um die Erfindung auf die spezifischen Ausführungsformen, die in der Beschreibung und den Ansprüchen offenbart sind, zu beschränken. Vielmehr sollte der Umfang der Erfindung gänzlich durch die folgenden Ansprüche bestimmt werden, die in Übereinstimmung mit etablierten Lehrmeinungen der Anspruchsinterpretation ausgelegt werden sollen.
Zusammenfassung
Ein Strom von Daten kann über eine Faser oder ein anderes Medium oder jedwedes begleitende Taktsignal fließen. Von der empfangenden Vorrichtung kann es dann erforderlich sein, diese Daten synchron zu verarbeiten. Ausführungsformen beschreiben Takt- und Datenwiederherstellungs(CDR)-Schaltungen, die ein Datensignal an einer Vielzahl von Abtastpunkten abtasten können, um einen Taktzyklus in vier Phasenregionen P1, P2, P3 und P4 zu partitionieren, die in einer Phasenebene repräsentiert werden können, die in vier Quadranten unterteilt ist. Eine relative Phase zwischen einer Datensignaltransitionskante und einer Taktphase kann durch einen Zeiger in der Phasenebene dargestellt werden. Die Taktphase und Frequenz können durch Bestimmen der momentanen Position des Zeigers und der Richtung der Zeigerrotation in der Phasenebene angepasst werden.

Claims

Takt- und Datenwiederherstellungsschaltung, die folgendes umfasst: einen Phasendetektor zum Empfangen eines Datensignals und eines Taktsignals als Eingang, wobei der Phasendetektor eingerichtet ist, eine Phasendetektorladungspumpe zu treiben; einen Frequenzdetektor zum Empfangen von Zwischensignalen von dem Phasendetektor als Eingang, wobei der Frequenzdetektor eingerichtet ist, eine Frequenzdetektorladungspumpe zu treiben; einen Kombinierer zum Kombinieren von Ausgängen der Frequenzdetektorladungspumpe und der Phasendetektorladungspumpe; einen Regelkreisfilter zum Empfangen des Ausgangs des Kombinierers; und einen spannungsgesteuerten Oszillator, der von dem Regelkreisfilter getrieben ist, zum Ausgeben des Taktsignals, verbunden mit dem Phasendetektor.
Takt- und Datenwiederherstellungsschaltung nach Anspruch 1, wobei die Zwischensignale von dem Phasendetektor Abtastpunkte in dem Datensignal umfassen, die einen Taktzyklus in vier Phasenregionen P1, P2, P3 und P4 partitionieren, und wobei der Phasendetektor eine Phasenregion bestimmt, in die eine Datenkantentransition fällt, zum Bestimmen, ob die Frequenz verriegelt ist, und Erzeugen eines UP-Signals und eines DOWN-Signals, um die Phasendetektionsladungspumpe zu treiben.
Takt- und Datenwiederherstellungsschaltung nach Anspruch 2, wobei der Phasendetektor einen Alexander-Phasendetektor eines Bang-Bang-Typs umfasst.
Takt- und Datenwiederherstellungsschaltung nach Anspruch 2, wobei der Phasendetektor einen Dreiwellen-Hogge-Phasendetektor umfasst.
Takt- und Datenwiederherstellungsschaltung nach Anspruch 2, wobei der Frequenzdetektor ein Paar von Phasenregionidentifikationsschaltungen (PRICs) zum Identifizieren einer Phasenregion, in der eine Datenkantentransition auftritt, umfasst.
Takt- und Datenwiederherstellungsschaltung nach Anspruch 2, wobei die Phasendetektorladungspumpe eine PMOS-Kaskode an Ausgangsknoten zum Summieren von Ladungspumpenströmen und zum Verbreitern des Ausgangsspannungsbereichs umfasst.
Takt- und Datenwiederherstellungsschaltung nach Anspruch 2, wobei die Frequenzdetektionsladungspumpe eine Dreizustandsladungspumpe umfasst.
Takt- und Datenwiederherstellungsschaltung nach Anspruch 7, wobei die Frequenzdetektionsladungspumpe nur in der Phasenregion P1 oder P2 bedingt aktiv ist.
Takt- und Datenwiederherstellungsschaltung nach Anspruch 1, wobei der spannungsgesteuerte Oszillator ein phasengleiches Taktsignal CLK_I und ein Quadraturtaktsignal CLKQ ausgibt.
Verfahren, das folgende Schritte umfasst: Abtasten eines Datensignals an einer Vielzahl von Abtastpunkten, um einen Taktzyklus in vier Phasenregionen P1, P2, P3 und P4 zu partitionieren; Repräsentieren des Taktzyklus in einer Phasenebene, in der ein 2π-Winkel einem Taktzyklus entspricht, wobei die Phasenebene in vier Quadranten, einer für jede der Phasenregionen P1, P2, P3 und P4, unterteilt ist; Repräsentieren einer relativen Phase zwischen einer Datensignaltransitionskante und einer Taktphase durch einen Zeiger in der Phasenebene; und Detektieren einer Phasenregion, in die der Zeiger fällt, um zu bestimmen, ob die Taktfrequenz phasenverriegelt ist.
Verfahren nach Anspruch 10, das ferner folgende Schritte umfasst: Bestimmen, ob der Zeiger auf die linke Seite der Phasenebene oder die rechte Seite der Phasenebene fällt; und Erzeugen eines UP-Signals beziehungsweise eines DOWN-Signals, um den Takt anzupassen.
Verfahren nach Anspruch 11, das ferner folgenden Schritt umfasst: Rotieren des Zeigers in der Phasenebene, falls die Taktfrequenz anders als das Datensignal ist, mit einer Geschwindigkeit, die einer Schlagfrequenz gleicht.
Verfahren nach Anspruch 12, das ferner folgenden Schritt umfasst; Treiben eines spannungsgesteuerten Oszillators (VCO) mit dem UP-Signal und dem DOWN-Signal.
Optisches Kommunikationssystem, das eine Takt- und Datenwiederherstellungsschaltung aufweist, das folgendes umfasst: einen Phasendetektor zum Empfangen eines Datensignals und eines Taktsignals als Eingang, wobei der Phasendetektor eingerichtet ist, das Datensignal an einer Vielzahl von Abtastpunkten abzutasten, um einen Taktzyklus in vier Phasenregionen P1, P2, P3 und P4 zu partitionieren, wobei der Phasendetektor ferner eingerichtet ist, zu bestimmen, in welcher Phasenregion eine Datentransitionskante auftritt, um ein UP- oder ein DOWN-Signal zu erzeugen, um die Taktsignalphase anzupassen; einen Frequenzdetektor zum Erzeugen eines TIMING-Signals, falls die Datentransitionskante eine P2/P3-Grenze überschreitet, und eines UNLOCKED-Signals, falls die Datentransitionskante eine P1/P2-Grenze überschreitet, wobei der Frequenzdetektor ferner einen Latch umfasst, der als einen Eingang das TIMING-Signal empfängt und durch das UNLOCKED-Signal gesperrt ist, um ein SPEED-Signal zu erzeugen, wobei das TIMING-Signal, das UNLOCKED-Signal und das SPEED-Signal verwendet werden, um die Taktsignalfrequenz anzupassen.
Optisches Kommunikationssystem nach Anspruch 14, das ferner folgendes umfasst: eine Phasendetektorladungspumpe, die von dem UP-Signal und dem DOWN-Signal getrieben ist.
Optisches Kommunikationssystem nach Anspruch 15, das ferner folgendes umfasst: eine Frequenzdetektorladungspumpe, die von dem TIMING-Signal, dem UNLOCKED-Signal und dem SPEED-Signal getrieben ist.
Kommunikationssystem nach Anspruch 16, das ferner folgendes umfasst: einen Kombinierer zum Kombinieren eines Ausgangs der Phasendetektorladungspumpe und eines Ausgangs der Frequenzdetektorladungspumpe; und einen spannungsgesteuerten Oszillator (VCO), der einen Ausgang des Kombinierers empfangt, um das Taktsignal auszugeben.
Kommunikationssystem nach Anspruch 17, wobei der Phasendetektor einen Alexander-Phasendetektor eines Bang-Bang-Typs umfasst.
Kommunikationssystem nach Anspruch 17, wobei der Phasendetektor einen Dreiwellen-Hogge-Phasendetektor umfasst.
Kommunikationssystem nach Anspruch 17, wobei die Frequenzdetektionsladungspumpe bedingt aktiv ist, wenn die Datentransitionskante in die Phasenregion P1 oder P2 fällt.