JPH10116311A - アナログ乗算器 - Google Patents
アナログ乗算器Info
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- JPH10116311A JPH10116311A JP8289152A JP28915296A JPH10116311A JP H10116311 A JPH10116311 A JP H10116311A JP 8289152 A JP8289152 A JP 8289152A JP 28915296 A JP28915296 A JP 28915296A JP H10116311 A JPH10116311 A JP H10116311A
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- G06G—ANALOGUE COMPUTERS
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- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
- H03D7/145—Balanced arrangements with transistors using a combination of bipolar transistors and field-effect transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0001—Circuit elements of demodulators
- H03D2200/0033—Current mirrors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0084—Lowering the supply voltage and saving power
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Abstract
(57)【要約】
【課題】低電源電圧で動作可能とされ入力レンジ及び出
力レンジを拡げるアナログ乗算器の提供。 【解決手段】交叉接続された第１、第２の差動対Ｑ１、
Ｑ２、及びＱ３、Ｑ４に第１の入力電圧に対応する電圧
を印加し、第１、第２の差動対の共通エミッタをそれぞ
れ第２の信号電圧に対応した差動電流で駆動し、第１、
第２の差動対の交叉接続点から第１の入力電圧と前記第
２の入力電圧の乗算に比例した差動電流が取り出される
ようにしてなるアナログ乗算器において、第２の信号電
圧を入力する第４の差動対の差動出力電流を少なくとも
第１、第２のカレントミラー回路で折り返して前記第１
及び第２の差動対の共通エミッタにそれぞれ供給する。
力レンジを拡げるアナログ乗算器の提供。 【解決手段】交叉接続された第１、第２の差動対Ｑ１、
Ｑ２、及びＱ３、Ｑ４に第１の入力電圧に対応する電圧
を印加し、第１、第２の差動対の共通エミッタをそれぞ
れ第２の信号電圧に対応した差動電流で駆動し、第１、
第２の差動対の交叉接続点から第１の入力電圧と前記第
２の入力電圧の乗算に比例した差動電流が取り出される
ようにしてなるアナログ乗算器において、第２の信号電
圧を入力する第４の差動対の差動出力電流を少なくとも
第１、第２のカレントミラー回路で折り返して前記第１
及び第２の差動対の共通エミッタにそれぞれ供給する。
Description
【０００１】
【発明の属する技術分野】本発明はアナログ乗算器に関
し、特に入力レンジ、及び出力レンジを広くすることを
可能としたアナログ乗算器に関する。
し、特に入力レンジ、及び出力レンジを広くすることを
可能としたアナログ乗算器に関する。
【０００２】
【従来の技術】２つのアナログ入力の積に比例する出力
を得る、この種のアナログ乗算器の従来技術として、例
えば刊行物（「アナログ集積回路設計技術」、Ｐ．Ｒ．
グレイ／Ｒ．Ｇ．メイヤー共著、培風館１９９４、下
巻、第１６９〜１８３頁）の記載が参照される。
を得る、この種のアナログ乗算器の従来技術として、例
えば刊行物（「アナログ集積回路設計技術」、Ｐ．Ｒ．
グレイ／Ｒ．Ｇ．メイヤー共著、培風館１９９４、下
巻、第１６９〜１８３頁）の記載が参照される。
【０００３】図７は、従来のアナログ乗算器の回路構成
の一例を示す図である。図７を参照して、この従来のア
ナログ乗算器は、コレクタが交叉接続されて負荷抵抗Ｒ
３、Ｒ４を介して電源８に接続された第１、及び第２の
差動対Ｑ１、Ｑ２、及びＱ３、Ｑ４と、これら第１、第
２の差動対の共通エミッタにコレクタをそれぞれ接続し
エミッタが抵抗Ｒ２を介して接続されそれぞれ定電流源
Ａ１、Ａ２で駆動される第３の差動対Ｑ５、Ｑ６と、エ
ミッタが抵抗Ｒ１を介して接続されそれぞれ定電流源Ａ
５、Ａ６で駆動される第４の差動対Ｑ７、Ｑ８と、ダイ
オード接続された能動負荷素子Ｑ９、Ｑ１０と、を備
え、第１の入力信号電圧は第４の差動対Ｑ７、Ｑ８に差
動入力され、第２の入力信号電圧は第３の差動対Ｑ５、
Ｑ６に差動入力され、第４の差動対の出力は交叉接続さ
れた第１、第２の差動対Ｑ１、Ｑ２、及びＱ４、Ｑ３に
差動入力され、交叉接続点５、６から差動出力電圧が取
り出される。
の一例を示す図である。図７を参照して、この従来のア
ナログ乗算器は、コレクタが交叉接続されて負荷抵抗Ｒ
３、Ｒ４を介して電源８に接続された第１、及び第２の
差動対Ｑ１、Ｑ２、及びＱ３、Ｑ４と、これら第１、第
２の差動対の共通エミッタにコレクタをそれぞれ接続し
エミッタが抵抗Ｒ２を介して接続されそれぞれ定電流源
Ａ１、Ａ２で駆動される第３の差動対Ｑ５、Ｑ６と、エ
ミッタが抵抗Ｒ１を介して接続されそれぞれ定電流源Ａ
５、Ａ６で駆動される第４の差動対Ｑ７、Ｑ８と、ダイ
オード接続された能動負荷素子Ｑ９、Ｑ１０と、を備
え、第１の入力信号電圧は第４の差動対Ｑ７、Ｑ８に差
動入力され、第２の入力信号電圧は第３の差動対Ｑ５、
Ｑ６に差動入力され、第４の差動対の出力は交叉接続さ
れた第１、第２の差動対Ｑ１、Ｑ２、及びＱ４、Ｑ３に
差動入力され、交叉接続点５、６から差動出力電圧が取
り出される。
【０００４】より詳細には、第１の入力信号はバイポー
ラトランジスタＱ７のベースに接続された入力端子１と
バイポーラトランジスタＱ８のベースに接続された入力
端子２に差動で与えられる。トランジスタＱ７、Ｑ８の
エミッタ間には抵抗Ｒ１が接続され、トランジスタＱ
７、Ｑ８のエミッタと低位側電源端子７との間には電流
源Ａ５、Ａ６がそれぞれ接続され、また、トランジスタ
Ｑ７、Ｑ８のコレクタはバイポーラトランジスタＱ９、
Ｑ１０のエミッタに接続され、トランジスタＱ９、Ｑ１
０はともにそのベース及びコレクタが高位側電源端子８
に接続されている。
ラトランジスタＱ７のベースに接続された入力端子１と
バイポーラトランジスタＱ８のベースに接続された入力
端子２に差動で与えられる。トランジスタＱ７、Ｑ８の
エミッタ間には抵抗Ｒ１が接続され、トランジスタＱ
７、Ｑ８のエミッタと低位側電源端子７との間には電流
源Ａ５、Ａ６がそれぞれ接続され、また、トランジスタ
Ｑ７、Ｑ８のコレクタはバイポーラトランジスタＱ９、
Ｑ１０のエミッタに接続され、トランジスタＱ９、Ｑ１
０はともにそのベース及びコレクタが高位側電源端子８
に接続されている。
【０００５】一方、第２の入力信号は、バイポーラトラ
ンジスタＱ５のベースに接続された入力端子３とバイポ
ーラトランジスタＱ６のベースに接続された入力端子４
に差動で与えられる。トランジスタＱ５、Ｑ７のエミッ
タ間には抵抗Ｒ２が接続され、トランジスタＱ５、Ｑ６
のエミッタと低位電源端子７との間にはそれぞれ電流源
Ａ１Ａ２が接続され、トランジスタＱ５のコレクタは、
バイポーラトランジスタＱ１、Ｑ２の共通接続されたエ
ミッタに接続され、トランジスタＱ６のコレクタは、バ
イポーラトランジスタＱ３、Ｑ４の共通接続されたエミ
ッタに接続されている。
ンジスタＱ５のベースに接続された入力端子３とバイポ
ーラトランジスタＱ６のベースに接続された入力端子４
に差動で与えられる。トランジスタＱ５、Ｑ７のエミッ
タ間には抵抗Ｒ２が接続され、トランジスタＱ５、Ｑ６
のエミッタと低位電源端子７との間にはそれぞれ電流源
Ａ１Ａ２が接続され、トランジスタＱ５のコレクタは、
バイポーラトランジスタＱ１、Ｑ２の共通接続されたエ
ミッタに接続され、トランジスタＱ６のコレクタは、バ
イポーラトランジスタＱ３、Ｑ４の共通接続されたエミ
ッタに接続されている。
【０００６】トランジスタＱ２とＱ３のベースは共にト
ランジスタＱ７のコレクタに接続され、トランジスタＱ
１とＱ４のベースはトランジスタＱ８のコレクタに接続
されている。トランジスタＱ１とＱ３のコレクタは共通
接続されその接続点５が抵抗Ｒ３の一端に接続され、抵
抗Ｒ３の他端は高位側電源端子８に接続されている。ま
た、トランジスタＱ２とＱ４のコレクタは共通接続され
その接続点６が抵抗Ｒ４の一端に接続され、抵抗Ｒ４の
他端は高位側電源端子８に接続されている。出力信号
は、トランジスタＱ１とＱ３のコレクタの接続点５と、
トランジスタＱ２とＱ４のコレクタの接続点６に差動で
得られる。
ランジスタＱ７のコレクタに接続され、トランジスタＱ
１とＱ４のベースはトランジスタＱ８のコレクタに接続
されている。トランジスタＱ１とＱ３のコレクタは共通
接続されその接続点５が抵抗Ｒ３の一端に接続され、抵
抗Ｒ３の他端は高位側電源端子８に接続されている。ま
た、トランジスタＱ２とＱ４のコレクタは共通接続され
その接続点６が抵抗Ｒ４の一端に接続され、抵抗Ｒ４の
他端は高位側電源端子８に接続されている。出力信号
は、トランジスタＱ１とＱ３のコレクタの接続点５と、
トランジスタＱ２とＱ４のコレクタの接続点６に差動で
得られる。
【０００７】次に、このアナログ乗算器の動作を説明す
る。
る。
【０００８】いま、第１の入力信号として、端子１と２
の間に、差動入力電圧（＝Ｖ1）で与えられたとする。
差動対トランジスタＱ７とＱ８のベース−エミッタ間電
圧ＶBEが等しいとすると（ＶBE1≒ＶBE2）、差動入力電
圧Ｖ1と同じ大きさの電圧がエミッタ抵抗Ｒ１に印加さ
れる。すると、トランジスタＱ７とＱ８のコレクタ電流
ＩC7、ＩC8の間には、差動入力電圧Ｖ1に比例した電流
差ΔＩ1（＝ＩC7−ＩC8＝Ｖ1／Ｒ１）が生じることがわ
かる。
の間に、差動入力電圧（＝Ｖ1）で与えられたとする。
差動対トランジスタＱ７とＱ８のベース−エミッタ間電
圧ＶBEが等しいとすると（ＶBE1≒ＶBE2）、差動入力電
圧Ｖ1と同じ大きさの電圧がエミッタ抵抗Ｒ１に印加さ
れる。すると、トランジスタＱ７とＱ８のコレクタ電流
ＩC7、ＩC8の間には、差動入力電圧Ｖ1に比例した電流
差ΔＩ1（＝ＩC7−ＩC8＝Ｖ1／Ｒ１）が生じることがわ
かる。
【０００９】この電流差ΔＩ1は、ダイオード接続され
たトランジスタＱ９、Ｑ１０によって、ｔａｎｈ-1（双
曲型正接関数（ハイパーボリックタンジェント）の逆関
数）に比例した、トランジスタＱ９、Ｑ１０のエミッタ
間の電位差に変換されることが詳細な解析によりわかっ
ている。トランジスタＱ９のエミッタとトランジスタＱ
１０のエミッタ間の電位差は、入力信号電圧Ｖ1のｔａ
ｎｈ-1に比例することがわかる。
たトランジスタＱ９、Ｑ１０によって、ｔａｎｈ-1（双
曲型正接関数（ハイパーボリックタンジェント）の逆関
数）に比例した、トランジスタＱ９、Ｑ１０のエミッタ
間の電位差に変換されることが詳細な解析によりわかっ
ている。トランジスタＱ９のエミッタとトランジスタＱ
１０のエミッタ間の電位差は、入力信号電圧Ｖ1のｔａ
ｎｈ-1に比例することがわかる。
【００１０】また、出力端子５と６の間の電位差は、ト
ランジスタＱ９のエミッタとＱ１０のエミッタ間の電位
差のｔａｎｈに比例することが詳細な解析によりわかっ
ている。
ランジスタＱ９のエミッタとＱ１０のエミッタ間の電位
差のｔａｎｈに比例することが詳細な解析によりわかっ
ている。
【００１１】このため、差動出力電圧は入力電位差のｔ
ａｎｈ-1のｔａｎｈに比例することになり、結局、差動
出力電圧Ｖoは第１の差動入力信号電圧Ｖ1に比例する。
ａｎｈ-1のｔａｎｈに比例することになり、結局、差動
出力電圧Ｖoは第１の差動入力信号電圧Ｖ1に比例する。
【００１２】次に第２の入力信号が端子３と４の間に差
動入力電圧Ｖ2で与えられたとする。トランジスタＱ５
とＱ６のベース−エミッタ間電圧が等しいとすると、第
２の入力電圧Ｖ2と同じ大きさの電圧が抵抗Ｒ２に印加
される。すると、トランジスタＱ５のコレクタ電流ＩC5
とトランジスタＱ６のコレクタ電流ＩC6との間には、第
２の入力電圧Ｖ2に比例した電流差ΔＩ2が生じることが
わかる。
動入力電圧Ｖ2で与えられたとする。トランジスタＱ５
とＱ６のベース−エミッタ間電圧が等しいとすると、第
２の入力電圧Ｖ2と同じ大きさの電圧が抵抗Ｒ２に印加
される。すると、トランジスタＱ５のコレクタ電流ＩC5
とトランジスタＱ６のコレクタ電流ＩC6との間には、第
２の入力電圧Ｖ2に比例した電流差ΔＩ2が生じることが
わかる。
【００１３】端子５、６間の差動出力電位は、この電流
差ΔＩ2に比例し、このため差動出力電位は第２の差動
入力電圧Ｖ2にも比例する。
差ΔＩ2に比例し、このため差動出力電位は第２の差動
入力電圧Ｖ2にも比例する。
【００１４】以上のことから、出力端子５と６の間の電
位差ＶOは、入力端子１と２の間の電位差Ｖ1と、入力端
子３と４の間の電位差Ｖ2の積に比例する。
位差ＶOは、入力端子１と２の間の電位差Ｖ1と、入力端
子３と４の間の電位差Ｖ2の積に比例する。
【００１５】
【発明が解決しようとする課題】しかしながら、上記し
た従来の乗算器は、下記記載の問題点を有している。
た従来の乗算器は、下記記載の問題点を有している。
【００１６】（１）第１の問題点は、特に、高位側電源
端子８の電位を低くした場合、第２の入力信号を入力す
る端子３と４の間の入力レンジを大きくすることが、不
可能となる、ことである。
端子８の電位を低くした場合、第２の入力信号を入力す
る端子３と４の間の入力レンジを大きくすることが、不
可能となる、ことである。
【００１７】その理由は、入力レンジの下限について
は、電流源Ａ１、Ａ２が正常に動作する電流源の両端間
の電圧と、トランジスタＱ３、Ｑ４のベース−エミッタ
間電圧の和によって決まる。これに対し、入力レンジの
上限については、トランジスタＱ５のコレクタ電位が、
高位側電源端子８の電位から、トランジスタＱ９もしく
はＱ１０のベース−エミッタ間電圧と、トランジスタＱ
１もしくはＱ２のベース−エミッタ間電圧を、差し引い
た電位になるためである。
は、電流源Ａ１、Ａ２が正常に動作する電流源の両端間
の電圧と、トランジスタＱ３、Ｑ４のベース−エミッタ
間電圧の和によって決まる。これに対し、入力レンジの
上限については、トランジスタＱ５のコレクタ電位が、
高位側電源端子８の電位から、トランジスタＱ９もしく
はＱ１０のベース−エミッタ間電圧と、トランジスタＱ
１もしくはＱ２のベース−エミッタ間電圧を、差し引い
た電位になるためである。
【００１８】すなわち、バイポーラトランジスタのベー
ス−エミッタ間電圧を０．８Ｖとすると、トランジスタ
Ｑ５のコレクタ電位は、高位側電源端子８の電位から、
１．６Ｖ引いた値になる。このことはトランジスタＱ６
にも同様である。これにより入力端子３、４の入力レン
ジの上限が決まる。
ス−エミッタ間電圧を０．８Ｖとすると、トランジスタ
Ｑ５のコレクタ電位は、高位側電源端子８の電位から、
１．６Ｖ引いた値になる。このことはトランジスタＱ６
にも同様である。これにより入力端子３、４の入力レン
ジの上限が決まる。
【００１９】このため、高位側電源端子８の電位が低い
場合、入力端子３と４に印加する入力レンジを大きくと
ることができない。
場合、入力端子３と４に印加する入力レンジを大きくと
ることができない。
【００２０】（２）第２の問題点は、出力端子５と６と
の間の出力レンジを大きくできない、ということであ
る。
の間の出力レンジを大きくできない、ということであ
る。
【００２１】その理由は、例えばトランジスタＱ１のベ
ース電圧が、高位側電源端子８の電位からトランジスタ
Ｑ１０のベース−エミッタ間電位を引いた値になるため
である。すなわち、バイポーラトランジスタのベース−
エミッタ間電圧を０．８Ｖとすると、トランジスタＱ１
のベース電圧は、高位側電源電圧から０．８Ｖ引いた値
になる。このことはトランジスタＱ２、Ｑ３、Ｑ４につ
いても同様である。
ース電圧が、高位側電源端子８の電位からトランジスタ
Ｑ１０のベース−エミッタ間電位を引いた値になるため
である。すなわち、バイポーラトランジスタのベース−
エミッタ間電圧を０．８Ｖとすると、トランジスタＱ１
のベース電圧は、高位側電源電圧から０．８Ｖ引いた値
になる。このことはトランジスタＱ２、Ｑ３、Ｑ４につ
いても同様である。
【００２２】このため出力端子５と６の出力レンジは、
トランジスタＱ９、Ｑ１０のベース−エミッタ間電圧に
より決まってしまう。
トランジスタＱ９、Ｑ１０のベース−エミッタ間電圧に
より決まってしまう。
【００２３】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、電源電圧が低い
場合においても、入力レンジを大とすると共に、出力レ
ンジも大とする、乗算器を提供することにある。
てなされたものであって、その目的は、電源電圧が低い
場合においても、入力レンジを大とすると共に、出力レ
ンジも大とする、乗算器を提供することにある。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る乗算器は、交叉接続された第１、第２
の差動対に第１の入力電圧に対応する電圧を印加し、前
記第１、第２の差動対の共通エミッタをそれぞれ第２の
信号電圧に対応した差動電流で駆動し、前記第１、第２
の差動対の交叉接続点に前記第１の入力電圧と前記第２
の入力電圧の乗算に比例した差動電流が出力されてなる
アナログ乗算器において、前記第２の信号電圧を入力と
する第４の差動対の差動出力電流を少なくとも第１、第
２のカレントミラー回路で折り返して前記第１及び第２
の差動対の共通エミッタにそれぞれ供給する、ように構
成されたことを特徴とする。
め、本発明に係る乗算器は、交叉接続された第１、第２
の差動対に第１の入力電圧に対応する電圧を印加し、前
記第１、第２の差動対の共通エミッタをそれぞれ第２の
信号電圧に対応した差動電流で駆動し、前記第１、第２
の差動対の交叉接続点に前記第１の入力電圧と前記第２
の入力電圧の乗算に比例した差動電流が出力されてなる
アナログ乗算器において、前記第２の信号電圧を入力と
する第４の差動対の差動出力電流を少なくとも第１、第
２のカレントミラー回路で折り返して前記第１及び第２
の差動対の共通エミッタにそれぞれ供給する、ように構
成されたことを特徴とする。
【００２５】本発明においては、前記第４の差動対のエ
ミッタが抵抗を介して接続され、前記各エミッタがそれ
ぞれ第１、第２の定電流源で駆動される。
ミッタが抵抗を介して接続され、前記各エミッタがそれ
ぞれ第１、第２の定電流源で駆動される。
【００２６】また、本発明においては、前記第１の信号
電圧を入力とし、交叉接続された第１、第２の差動対に
前記第１の入力電圧に対応する電圧を印加する電圧電流
変換回路として、前記第１の信号電圧を差動入力しエミ
ッタが抵抗を介して接続され前記各エミッタがそれぞれ
第３、第４の定電流源で駆動された第５の差動対と、前
記第５の差動対の出力のダイオード負荷素子と、を備え
たことを特徴とする。
電圧を入力とし、交叉接続された第１、第２の差動対に
前記第１の入力電圧に対応する電圧を印加する電圧電流
変換回路として、前記第１の信号電圧を差動入力しエミ
ッタが抵抗を介して接続され前記各エミッタがそれぞれ
第３、第４の定電流源で駆動された第５の差動対と、前
記第５の差動対の出力のダイオード負荷素子と、を備え
たことを特徴とする。
【００２７】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、好ましい実施の形態において、
交叉接続された第１、第２の差動対（図１のＱ１、Ｑ
２、Ｑ３、Ｑ４）の共通エミッタに、入力信号電圧を入
力し差動電流を出力する差動対（図１のＱＰ５、ＱＰ
６）のコレクタ電流をカレントミラー回路（図１のＭＯ
ＳＦＥＴＭ５、Ｍ６、Ｍ７、Ｍ８）で折り返して、その
出力端から折り返した電流をそれぞれ供給するような構
成とされている。
に説明する。本発明は、好ましい実施の形態において、
交叉接続された第１、第２の差動対（図１のＱ１、Ｑ
２、Ｑ３、Ｑ４）の共通エミッタに、入力信号電圧を入
力し差動電流を出力する差動対（図１のＱＰ５、ＱＰ
６）のコレクタ電流をカレントミラー回路（図１のＭＯ
ＳＦＥＴＭ５、Ｍ６、Ｍ７、Ｍ８）で折り返して、その
出力端から折り返した電流をそれぞれ供給するような構
成とされている。
【００２８】本発明は、その実施の形態において、入力
信号電圧を入力とする差動対の出力差電流をカレントミ
ラー回路で折り返すことにより、差動入力端子３、４に
接続される差動対トランジスタのコレクタ電圧が、電源
端子から引かれる電圧値が、カレントミラー回路として
ＭＯＳＦＥＴを用いた場合は、飽和領域のゲート−ソー
ス間電圧、バイポーラトランジスタを用いた場合は順方
向活性領域のベース−エミッタ間電圧のみになるため、
差動入力端子３、４の入力レンジを大きくすることがで
きる。
信号電圧を入力とする差動対の出力差電流をカレントミ
ラー回路で折り返すことにより、差動入力端子３、４に
接続される差動対トランジスタのコレクタ電圧が、電源
端子から引かれる電圧値が、カレントミラー回路として
ＭＯＳＦＥＴを用いた場合は、飽和領域のゲート−ソー
ス間電圧、バイポーラトランジスタを用いた場合は順方
向活性領域のベース−エミッタ間電圧のみになるため、
差動入力端子３、４の入力レンジを大きくすることがで
きる。
【００２９】すなわちバイポーラトランジスタを用いた
場合において、ベース−エミッタ間電圧を０．８Ｖとす
ると、図７に示した従来技術では、入力端子３、４に接
続される差動対トランジスタのコレクタ電圧は、電源電
圧から１．６Ｖ引いた値になるが、本発明の実施の形態
においては、カレントミラー回路で折り返すことによ
り、電源電圧から０．８Ｖ引いた値になるため、０．８
Ｖ分入力レンジを大きくすることができる。
場合において、ベース−エミッタ間電圧を０．８Ｖとす
ると、図７に示した従来技術では、入力端子３、４に接
続される差動対トランジスタのコレクタ電圧は、電源電
圧から１．６Ｖ引いた値になるが、本発明の実施の形態
においては、カレントミラー回路で折り返すことによ
り、電源電圧から０．８Ｖ引いた値になるため、０．８
Ｖ分入力レンジを大きくすることができる。
【００３０】また、本発明の実施の形態においては、差
動対（図２のＱ５、Ｑ６）の出力を入力とする第１、第
２のカレントミラー回路（図２のＭＯＳＦＥＴ Ｍ１、
Ｍ２、及びＭ３、４）の折り返し出力電流を入力とし
て、交叉接続された第１、第２の差動対（図２のＱ１、
Ｑ２、及びＱ３、Ｑ４）のそれぞれの共通エミッタに入
力信号電圧に比例する差動電流を供給する第３、第４の
カレントミラー回路（図２のＭＯＳＦＥＴ Ｍ５、Ｍ
６、及びＭ７、Ｍ８）を備えた構成としてもよい。
動対（図２のＱ５、Ｑ６）の出力を入力とする第１、第
２のカレントミラー回路（図２のＭＯＳＦＥＴ Ｍ１、
Ｍ２、及びＭ３、４）の折り返し出力電流を入力とし
て、交叉接続された第１、第２の差動対（図２のＱ１、
Ｑ２、及びＱ３、Ｑ４）のそれぞれの共通エミッタに入
力信号電圧に比例する差動電流を供給する第３、第４の
カレントミラー回路（図２のＭＯＳＦＥＴ Ｍ５、Ｍ
６、及びＭ７、Ｍ８）を備えた構成としてもよい。
【００３１】また、本発明の実施の形態においては、交
叉接続された第１、第２の差動対の（図３のＱ１、Ｑ
２、及びＱ３、Ｑ４）のそれぞれの共通エミッタを、そ
れぞれ第５、第６の定電流源（図３のＡ１、Ａ２）で駆
動すると共に、第２、第１のカレントミラー回路の出力
端（図３のＭＯＳＦＥＴ Ｍ３、Ｍ１）にそれぞれ接続
する構成としてもよい。
叉接続された第１、第２の差動対の（図３のＱ１、Ｑ
２、及びＱ３、Ｑ４）のそれぞれの共通エミッタを、そ
れぞれ第５、第６の定電流源（図３のＡ１、Ａ２）で駆
動すると共に、第２、第１のカレントミラー回路の出力
端（図３のＭＯＳＦＥＴ Ｍ３、Ｍ１）にそれぞれ接続
する構成としてもよい。
【００３２】さらに、本発明の実施の形態においては、
第１、第２の差動対（図４のＱ１、Ｑ２、及びＱ３、Ｑ
４）の共通エミッタを、それぞれ第５、第６の定電流源
（図４のＡ１、Ａ２）で駆動すると共に、ダイオード接
続されたトランジスタ（図４のＱ１２、Ｑ１１）を介し
て第２、第１のカレントミラー回路の出力端（図４のＭ
ＯＳＦＥＴ Ｍ３、Ｍ１）にそれぞれ接続した構成とし
てもよい。
第１、第２の差動対（図４のＱ１、Ｑ２、及びＱ３、Ｑ
４）の共通エミッタを、それぞれ第５、第６の定電流源
（図４のＡ１、Ａ２）で駆動すると共に、ダイオード接
続されたトランジスタ（図４のＱ１２、Ｑ１１）を介し
て第２、第１のカレントミラー回路の出力端（図４のＭ
ＯＳＦＥＴ Ｍ３、Ｍ１）にそれぞれ接続した構成とし
てもよい。
【００３３】そして、本発明の実施の形態においては、
第１、第２のカレントミラー回路がバイポーラトランジ
スタ（図５のＱＰ１、ＱＰ２、ＱＰ３、ＱＰ４）からな
り、第１、第２の差動対（図５のＱ１、Ｑ２、及びＱ
３、Ｑ４）の共通エミッタをそれぞれ第５、第６の定電
流源（図５のＡ１、Ａ２）で駆動すると共に、ダイオー
ド接続されたトランジスタ（図５のＱ１２、Ｑ１１）を
介して第２、第１のカレントミラー回路の出力端（図５
のＱＰ３、ＱＰ１）にそれぞれ接続して構成される。
第１、第２のカレントミラー回路がバイポーラトランジ
スタ（図５のＱＰ１、ＱＰ２、ＱＰ３、ＱＰ４）からな
り、第１、第２の差動対（図５のＱ１、Ｑ２、及びＱ
３、Ｑ４）の共通エミッタをそれぞれ第５、第６の定電
流源（図５のＡ１、Ａ２）で駆動すると共に、ダイオー
ド接続されたトランジスタ（図５のＱ１２、Ｑ１１）を
介して第２、第１のカレントミラー回路の出力端（図５
のＱＰ３、ＱＰ１）にそれぞれ接続して構成される。
【００３４】また、本発明の実施の形態においては、差
動対トランジスタＱ７、Ｑ８の出力をそれぞれ第１、第
２のエミッタフォロワ（図６のＱ１３、Ｑ１４）で受け
て、エミッタフォロワ出力を、第１、第２の差動対（図
６のＱ１、Ｑ２、及びＱ３、Ｑ４）のベースに供給する
ように構成してもよい。本発明の実施の形態において
は、エミッタフォロワ（図６のＱ１３、Ｑ１４）によ
り、交叉接続された第１、第２の差動対（図６のＱ１、
Ｑ２、Ｑ３、Ｑ４）のベース電位を下げることにより、
第１、第２の差動対（図６のＱ１、Ｑ２、Ｑ３、Ｑ４）
の順方向活性領域にあるコレクタ電圧を広くとることが
できるため、出力端子５、６の出力レンジを大きくする
ことができる。
動対トランジスタＱ７、Ｑ８の出力をそれぞれ第１、第
２のエミッタフォロワ（図６のＱ１３、Ｑ１４）で受け
て、エミッタフォロワ出力を、第１、第２の差動対（図
６のＱ１、Ｑ２、及びＱ３、Ｑ４）のベースに供給する
ように構成してもよい。本発明の実施の形態において
は、エミッタフォロワ（図６のＱ１３、Ｑ１４）によ
り、交叉接続された第１、第２の差動対（図６のＱ１、
Ｑ２、Ｑ３、Ｑ４）のベース電位を下げることにより、
第１、第２の差動対（図６のＱ１、Ｑ２、Ｑ３、Ｑ４）
の順方向活性領域にあるコレクタ電圧を広くとることが
できるため、出力端子５、６の出力レンジを大きくする
ことができる。
【００３５】図７に示した従来技術では、ダイオード接
続されたトランジスタＱ９、Ｑ１０のベース−エミッタ
間電圧で出力レンジが決められていたが、本発明の実施
の形態においては、ダイオード接続された負荷素子Ｑ
９、Ｑ１０のベース−エミッタ間電圧と、エミッタフォ
ロワ型トランジスタＱ１３、Ｑ１４のベース−エミッタ
間電圧で決まるため、その分、出力レンジを大きくする
ことができる。
続されたトランジスタＱ９、Ｑ１０のベース−エミッタ
間電圧で出力レンジが決められていたが、本発明の実施
の形態においては、ダイオード接続された負荷素子Ｑ
９、Ｑ１０のベース−エミッタ間電圧と、エミッタフォ
ロワ型トランジスタＱ１３、Ｑ１４のベース−エミッタ
間電圧で決まるため、その分、出力レンジを大きくする
ことができる。
【００３６】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【００３７】［実施例１］図１は、本発明の第１の実施
例に係るアナログ乗算器の回路構成を示す図である。
例に係るアナログ乗算器の回路構成を示す図である。
【００３８】図１を参照して、本実施例に係るアナログ
乗算器においては、第１の入力信号をベースに差動入力
端子１、２から入力し、エミッタ間が抵抗Ｒ１で接続さ
れると共に、エミッタがそれぞれ第１、第２の定電流源
Ａ５、Ａ６を介して低位側電源端子７に接続されたＮＰ
Ｎ型の第１、第２のトランジスタＱ７、Ｑ８からなる第
１の差動対と、第１、第２のトランジスタＱ１、Ｑ２の
コレクタにエミッタをそれぞれ接続し、ベースとコレク
タをともに高位側電源端子８に接続した第３、第４のト
ランジスタＱ９、Ｑ１０と、第２の入力信号をベースに
差動入力端子３、４から入力し、エミッタ間が第２の抵
抗Ｒ２で接続され、エミッタがそれぞれ第３、第４の定
電流源Ａ３、Ａ４を介して高位側電源端子９に接続され
たＰＮＰ型の第５、第６のトランジスタＱＰ５、ＱＰ６
からなる第２の差動対と、を備え、第５、第６のトラン
ジスタＱＰ５、ＱＰ６のコレクタは、Ｎ型ＭＯＳＦＥＴ
Ｍ６、Ｍ８のドレインにそれぞれ接続されている。
乗算器においては、第１の入力信号をベースに差動入力
端子１、２から入力し、エミッタ間が抵抗Ｒ１で接続さ
れると共に、エミッタがそれぞれ第１、第２の定電流源
Ａ５、Ａ６を介して低位側電源端子７に接続されたＮＰ
Ｎ型の第１、第２のトランジスタＱ７、Ｑ８からなる第
１の差動対と、第１、第２のトランジスタＱ１、Ｑ２の
コレクタにエミッタをそれぞれ接続し、ベースとコレク
タをともに高位側電源端子８に接続した第３、第４のト
ランジスタＱ９、Ｑ１０と、第２の入力信号をベースに
差動入力端子３、４から入力し、エミッタ間が第２の抵
抗Ｒ２で接続され、エミッタがそれぞれ第３、第４の定
電流源Ａ３、Ａ４を介して高位側電源端子９に接続され
たＰＮＰ型の第５、第６のトランジスタＱＰ５、ＱＰ６
からなる第２の差動対と、を備え、第５、第６のトラン
ジスタＱＰ５、ＱＰ６のコレクタは、Ｎ型ＭＯＳＦＥＴ
Ｍ６、Ｍ８のドレインにそれぞれ接続されている。
【００３９】Ｎ型ＭＯＳＦＥＴ Ｍ６、Ｍ５は、ゲート
が共通接続されてＭＯＳＦＥＴ Ｍ６のドレインに接続
され、ソースは低位側電源端子７に共通接続され、Ｎ型
ＭＯＳＦＥＴ Ｍ７、Ｍ８は、ゲートが共通接続されて
ＭＯＳＦＥＴ Ｍ８のドレインに接続され、ソースは低
位側電源端子７に共通接続され、ＭＯＳＦＥＴ Ｍ６、
Ｍ５、及びＭ８、Ｍ７は第１、及び第２カレントミラー
回路を構成している。
が共通接続されてＭＯＳＦＥＴ Ｍ６のドレインに接続
され、ソースは低位側電源端子７に共通接続され、Ｎ型
ＭＯＳＦＥＴ Ｍ７、Ｍ８は、ゲートが共通接続されて
ＭＯＳＦＥＴ Ｍ８のドレインに接続され、ソースは低
位側電源端子７に共通接続され、ＭＯＳＦＥＴ Ｍ６、
Ｍ５、及びＭ８、Ｍ７は第１、及び第２カレントミラー
回路を構成している。
【００４０】さらに図１を参照して、エミッタが共通接
続され、ベースに第１、第２のトランジタＱ７、Ｑ８の
コレクタをそれぞれ接続してなる第７、第８のトランジ
スタＱ１、Ｑ２からなる第３の差動対と、エミッタが共
通接続され、ベースに第２、第１のトランジスタＱ８、
Ｑ７のコレクタをそれぞれ接続してなる第９、第１０の
トランジスタＱ３、Ｑ４からなる第４の差動対と、を備
え、第７、第８のトランジスタＱ１、Ｑ２の共通エミッ
タを第１のカレントミラー回路（ＭＯＳＦＥＴＭ５、Ｍ
６）の出力段側のＭＯＳＦＥＴ Ｍ５のドレインに接続
し、第９、第１０のトランジスタＱ３、Ｑ４の共通エミ
ッタを第２のカレントミラー回路（ＭＯＳＦＥＴ Ｍ
７、Ｍ８）の出力段側のＭＯＳＦＥＴ Ｍ７のドレイン
に接続している。
続され、ベースに第１、第２のトランジタＱ７、Ｑ８の
コレクタをそれぞれ接続してなる第７、第８のトランジ
スタＱ１、Ｑ２からなる第３の差動対と、エミッタが共
通接続され、ベースに第２、第１のトランジスタＱ８、
Ｑ７のコレクタをそれぞれ接続してなる第９、第１０の
トランジスタＱ３、Ｑ４からなる第４の差動対と、を備
え、第７、第８のトランジスタＱ１、Ｑ２の共通エミッ
タを第１のカレントミラー回路（ＭＯＳＦＥＴＭ５、Ｍ
６）の出力段側のＭＯＳＦＥＴ Ｍ５のドレインに接続
し、第９、第１０のトランジスタＱ３、Ｑ４の共通エミ
ッタを第２のカレントミラー回路（ＭＯＳＦＥＴ Ｍ
７、Ｍ８）の出力段側のＭＯＳＦＥＴ Ｍ７のドレイン
に接続している。
【００４１】そして第７、第９のトランジスタＱ１、Ｑ
３のコレクタを共通接続して第１の負荷抵抗Ｒ３を介し
て高位側電源端子８に接続し、第８、第１０のトランジ
スタＱ２、Ｑ４のコレクタを共通接続して第２の負荷抵
抗Ｒ４を介して高位側電源端子８に接続し、これらのコ
レクタの共通接続点を差動出力端子５、６に接続して構
成されている。
３のコレクタを共通接続して第１の負荷抵抗Ｒ３を介し
て高位側電源端子８に接続し、第８、第１０のトランジ
スタＱ２、Ｑ４のコレクタを共通接続して第２の負荷抵
抗Ｒ４を介して高位側電源端子８に接続し、これらのコ
レクタの共通接続点を差動出力端子５、６に接続して構
成されている。
【００４２】図１に示した本実施例に係るアナログ乗算
器の動作について説明する。
器の動作について説明する。
【００４３】いま、第１の入力信号が端子１と２の間に
差動で与えられたとする。トランジスタＱ７とＱ８のベ
ース−エミッタ間電圧が等しいとすると、入力電圧と同
じ大きさの電圧が抵抗Ｒ１に印加される。すると、トラ
ンジスタＱ７のコレクタ電流とトランジスタＱ８のコレ
クタ電流との間には、第１の入力電圧に比例した電流差
が生じることがわかる。この差電流は、ダイオード接続
されたトランジスタＱ９、Ｑ１０によって、ｔａｎｈ-1
に比例した、トランジスタＱ９、Ｑ１０のエミッタ間の
電位差に変換されることが詳細な解析によりわかってい
る。
差動で与えられたとする。トランジスタＱ７とＱ８のベ
ース−エミッタ間電圧が等しいとすると、入力電圧と同
じ大きさの電圧が抵抗Ｒ１に印加される。すると、トラ
ンジスタＱ７のコレクタ電流とトランジスタＱ８のコレ
クタ電流との間には、第１の入力電圧に比例した電流差
が生じることがわかる。この差電流は、ダイオード接続
されたトランジスタＱ９、Ｑ１０によって、ｔａｎｈ-1
に比例した、トランジスタＱ９、Ｑ１０のエミッタ間の
電位差に変換されることが詳細な解析によりわかってい
る。
【００４４】したがってトランジスタＱ９、Ｑ１０エミ
ッタ間の電位差は、入力電圧のｔａｎｈ-1に比例するこ
とがわかる。また、出力端子５と６の間の電位差は、ト
ランジスタＱ９、Ｑ１０のエミッタ間の電位差ｔａｎｈ
に比例することが詳細な解析によりわかっている。この
ため、出力端子５、６間の差動出力電圧は、入力電位差
のｔａｎｈ-1のｔａｎｈに比例することになり、結局、
差動出力電位は、第１の入力信号電圧に比例する。
ッタ間の電位差は、入力電圧のｔａｎｈ-1に比例するこ
とがわかる。また、出力端子５と６の間の電位差は、ト
ランジスタＱ９、Ｑ１０のエミッタ間の電位差ｔａｎｈ
に比例することが詳細な解析によりわかっている。この
ため、出力端子５、６間の差動出力電圧は、入力電位差
のｔａｎｈ-1のｔａｎｈに比例することになり、結局、
差動出力電位は、第１の入力信号電圧に比例する。
【００４５】次に、第２の入力信号電圧が端子３と４の
間に差動で与えられたとする。トランジスタＱＰ５とＱ
Ｐ６のベース−エミッタ間電圧が等しいとすると、入力
電圧と同じ大きさの電圧が、抵抗Ｒ２に加わる。する
と、トランジスタＱＰ５のコレクタ電流と、トランジス
タＱＰ６のコレクタ電流との間には入力電圧に比例した
電流差が生じることがわかる。
間に差動で与えられたとする。トランジスタＱＰ５とＱ
Ｐ６のベース−エミッタ間電圧が等しいとすると、入力
電圧と同じ大きさの電圧が、抵抗Ｒ２に加わる。する
と、トランジスタＱＰ５のコレクタ電流と、トランジス
タＱＰ６のコレクタ電流との間には入力電圧に比例した
電流差が生じることがわかる。
【００４６】トランジスタＱＰ５のコレクタ電流とＱＰ
６のコレクタ電流の電流差は、ＭＯＳＦＥＴ Ｍ６とＭ
５で構成される第１のカレントミラー回路と、ＭＯＳＦ
ＥＴＭ８とＭ７で構成される第２カレントミラー回路に
より、交叉接続された差動対を構成するトランジスタＱ
１、Ｑ２のエミッタ電流と、トランジスタＱ３、Ｑ４の
エミッタ電流の差としてそのまま伝えられる。
６のコレクタ電流の電流差は、ＭＯＳＦＥＴ Ｍ６とＭ
５で構成される第１のカレントミラー回路と、ＭＯＳＦ
ＥＴＭ８とＭ７で構成される第２カレントミラー回路に
より、交叉接続された差動対を構成するトランジスタＱ
１、Ｑ２のエミッタ電流と、トランジスタＱ３、Ｑ４の
エミッタ電流の差としてそのまま伝えられる。
【００４７】出力端子５と６の出力電位差は、この電流
差に比例し、出力電位差は、入力端子３、４間の、入力
電位差にも比例する。
差に比例し、出力電位差は、入力端子３、４間の、入力
電位差にも比例する。
【００４８】以上のことから、出力端子５と６の間の電
位差（差動出力電圧）は、入力端子１と２の間の電位差
と、入力端子３と４の間の電位差の積に比例することが
わかる。
位差（差動出力電圧）は、入力端子１と２の間の電位差
と、入力端子３と４の間の電位差の積に比例することが
わかる。
【００４９】ここで、入力端子３、４に係わる入力部
を、カレントミラー回路で折り返したことにより、端子
３、４の入力レンジが大きくなる。その理由としては、
図７に示した従来の回路では、端子３、４に接続される
トランジスタのコレクタ電圧は電源端子から２つのベー
ス−エミッタ間電圧を引いた値になるのに対し、本実施
例では、入力端子３、４に接続されるトランジスタＱＰ
５、ＱＰ６のコレクタ電圧は、電流端子から１つのＭＯ
ＳＦＥＴのゲート−ソース間電圧を差し引いた値とな
り、ゲート−ソース間電圧は２つのベース−エミッタ間
電圧よりも明らかに小さいためである。
を、カレントミラー回路で折り返したことにより、端子
３、４の入力レンジが大きくなる。その理由としては、
図７に示した従来の回路では、端子３、４に接続される
トランジスタのコレクタ電圧は電源端子から２つのベー
ス−エミッタ間電圧を引いた値になるのに対し、本実施
例では、入力端子３、４に接続されるトランジスタＱＰ
５、ＱＰ６のコレクタ電圧は、電流端子から１つのＭＯ
ＳＦＥＴのゲート−ソース間電圧を差し引いた値とな
り、ゲート−ソース間電圧は２つのベース−エミッタ間
電圧よりも明らかに小さいためである。
【００５０】［実施例２］図２は、本発明の第２の実施
例に係るアナログ乗算器の構成を示した図である。
例に係るアナログ乗算器の構成を示した図である。
【００５１】図２において、前記第１の実施例の説明で
参照した図１と同一の機能を有する要素には同一の参照
符号が付されている。以下では、本実施例を、主に、前
記第１の実施例との相違点について説明する。
参照した図１と同一の機能を有する要素には同一の参照
符号が付されている。以下では、本実施例を、主に、前
記第１の実施例との相違点について説明する。
【００５２】図２を参照して、本実施例は、前記第１の
実施例と相違して、Ｎ型ＭＯＳＦＥＴ Ｍ６のドレイン
が、Ｐ型ＭＯＳＦＥＴ Ｍ１のドレインに接続され、Ｐ
型ＭＯＳＦＥＴ Ｍ１のソースは高位電源端子８に接続
され、ＭＯＳＦＥＴ Ｍ１のゲートはＰ型ＭＯＳＦＥＴ
Ｍ２のドレインとゲートに接続され、ＭＯＳＦＥＴＭ
２のソースは高位電源端子８に接続されており、Ｐ型Ｍ
ＯＳＦＥＴ Ｍ１とＭ２でカレントミラー回路を構成し
ている。
実施例と相違して、Ｎ型ＭＯＳＦＥＴ Ｍ６のドレイン
が、Ｐ型ＭＯＳＦＥＴ Ｍ１のドレインに接続され、Ｐ
型ＭＯＳＦＥＴ Ｍ１のソースは高位電源端子８に接続
され、ＭＯＳＦＥＴ Ｍ１のゲートはＰ型ＭＯＳＦＥＴ
Ｍ２のドレインとゲートに接続され、ＭＯＳＦＥＴＭ
２のソースは高位電源端子８に接続されており、Ｐ型Ｍ
ＯＳＦＥＴ Ｍ１とＭ２でカレントミラー回路を構成し
ている。
【００５３】同様に、Ｎ型ＭＯＳＦＥＴ Ｍ８のドレイ
ンがＰ型ＭＯＳＦＥＴ Ｍ３のドレインに接続され、Ｍ
ＯＳＦＥＴ Ｍ３のソースは高位電源端子８に接続さ
れ、Ｍ３のゲートはＰ型ＭＯＳＦＥＴ Ｍ４のドレイン
とゲートに接続され、ＭＯＳＦＥＴ Ｍ４のソースは高
位電源端子８に接続されており、第４のＭＯＳＦＥＴＭ
３とＭ４でカレントミラー回路を構成している。
ンがＰ型ＭＯＳＦＥＴ Ｍ３のドレインに接続され、Ｍ
ＯＳＦＥＴ Ｍ３のソースは高位電源端子８に接続さ
れ、Ｍ３のゲートはＰ型ＭＯＳＦＥＴ Ｍ４のドレイン
とゲートに接続され、ＭＯＳＦＥＴ Ｍ４のソースは高
位電源端子８に接続されており、第４のＭＯＳＦＥＴＭ
３とＭ４でカレントミラー回路を構成している。
【００５４】さらに、ＭＯＳＦＥＴ Ｍ２のドレインは
ＮＰＮ型のバイポーラトランジスタＱ５のコレクタに接
続され、同様に、ＭＯＳＦＥＴ Ｍ４のドレインはＮＰ
Ｎ型のバイポーラトランジスタＱ６のコレクタに接続さ
れている。また、トランジスタＱ５、Ｑ６のベースは入
力端子３、４に接続されている。
ＮＰＮ型のバイポーラトランジスタＱ５のコレクタに接
続され、同様に、ＭＯＳＦＥＴ Ｍ４のドレインはＮＰ
Ｎ型のバイポーラトランジスタＱ６のコレクタに接続さ
れている。また、トランジスタＱ５、Ｑ６のベースは入
力端子３、４に接続されている。
【００５５】以上の構成の他は、前記第１の実施例の構
成と同様とされている。
成と同様とされている。
【００５６】このような回路構成からなる本実施例は、
アナログ乗算器としての基本的な動作は、前記第１の実
施例と同様とされ、端子３、４間の入力レンジを大きく
することができる。
アナログ乗算器としての基本的な動作は、前記第１の実
施例と同様とされ、端子３、４間の入力レンジを大きく
することができる。
【００５７】さらに、本実施例においては、第１の入力
信号の入力端子１、２間の入力レンジと、第２の入力信
号の入力端子３、４間の入力レンジが、ほぼ等しくなる
ので自乗回路としても適していることがわかる。
信号の入力端子１、２間の入力レンジと、第２の入力信
号の入力端子３、４間の入力レンジが、ほぼ等しくなる
ので自乗回路としても適していることがわかる。
【００５８】［実施例３］図３は、本発明の第３の実施
例に係るアナログ乗算器の構成を示した図である。
例に係るアナログ乗算器の構成を示した図である。
【００５９】図３において、前記第２の実施例の説明で
参照した図２と同一の機能を有する要素には同一の参照
符号が付されている。以下では本実施例を、主に、上記
第２の実施例との相違点について説明する。
参照した図２と同一の機能を有する要素には同一の参照
符号が付されている。以下では本実施例を、主に、上記
第２の実施例との相違点について説明する。
【００６０】図３を参照して、本実施例においては、図
２のカレントミラー回路を構成しているＭＯＳＦＥＴ
Ｍ５、Ｍ６及びＭ７、Ｍ８に代わって、ＭＯＳＦＥＴ
Ｍ１のドレインは、トランジスタＱ３、Ｑ４の共通エミ
ッタと定電流源Ａ２との接続点に接続され、定電流源Ａ
２の他端は低位電源端子７に接続されており、さらに、
ＭＯＳＦＥＴ Ｍ３のドレインはトランジスタＱ１、Ｑ
２の共通エミッタと定電流源Ａ１との接続点に接続さ
れ、定電流源Ａ１の他端は低位電源端子７に接続されて
いる。
２のカレントミラー回路を構成しているＭＯＳＦＥＴ
Ｍ５、Ｍ６及びＭ７、Ｍ８に代わって、ＭＯＳＦＥＴ
Ｍ１のドレインは、トランジスタＱ３、Ｑ４の共通エミ
ッタと定電流源Ａ２との接続点に接続され、定電流源Ａ
２の他端は低位電源端子７に接続されており、さらに、
ＭＯＳＦＥＴ Ｍ３のドレインはトランジスタＱ１、Ｑ
２の共通エミッタと定電流源Ａ１との接続点に接続さ
れ、定電流源Ａ１の他端は低位電源端子７に接続されて
いる。
【００６１】このような回路構成からなる本実施例は、
アナログ乗算器としての基本的な動作は、前記第２の実
施例と同様である。しかし、本実施例においては、図３
に示すような構成とすることで、ＭＯＳＦＥＴのプロセ
スばらつきによるオフセット等の影響を小さくすること
ができる。
アナログ乗算器としての基本的な動作は、前記第２の実
施例と同様である。しかし、本実施例においては、図３
に示すような構成とすることで、ＭＯＳＦＥＴのプロセ
スばらつきによるオフセット等の影響を小さくすること
ができる。
【００６２】［実施例４］図４は、本発明の第４の実施
例に係るアナログ乗算器の構成を示した図である。
例に係るアナログ乗算器の構成を示した図である。
【００６３】図４において、前記第３の実施例の説明に
参照した図３と同一の機能を有する要素には同一の参照
符号が付されている。以下では本実施例を、主に、上記
第３の実施例との相違点について説明する。
参照した図３と同一の機能を有する要素には同一の参照
符号が付されている。以下では本実施例を、主に、上記
第３の実施例との相違点について説明する。
【００６４】図４を参照して、本実施例においては、Ｍ
ＯＳＦＥＴ Ｍ１のドレインは、ＮＰＮバイポーラトラ
ンジスタＱ１１のベースとコレクタに接続され、トラン
ジスタＱ１１のエミッタは、トランジスタＱ３、Ｑ４の
共通エミッタと定電流源Ａ２との接続点に接続され、同
様にして、ＭＯＳＦＥＴ Ｍ３のドレインはＮＰＮバイ
ポーラトランジスタＱ１２のベースとコレクタに接続さ
れており、トランジスタＱ１２のエミッタは、トランジ
スタＱ１、Ｑ２の共通エミッタと定電流源Ａ１との接続
点に接続されている。
ＯＳＦＥＴ Ｍ１のドレインは、ＮＰＮバイポーラトラ
ンジスタＱ１１のベースとコレクタに接続され、トラン
ジスタＱ１１のエミッタは、トランジスタＱ３、Ｑ４の
共通エミッタと定電流源Ａ２との接続点に接続され、同
様にして、ＭＯＳＦＥＴ Ｍ３のドレインはＮＰＮバイ
ポーラトランジスタＱ１２のベースとコレクタに接続さ
れており、トランジスタＱ１２のエミッタは、トランジ
スタＱ１、Ｑ２の共通エミッタと定電流源Ａ１との接続
点に接続されている。
【００６５】このような回路構成からなる本実施例は、
アナログ乗算器としての基本的な動作は、前記第３の実
施例と同様である。しかし、図４に示すような構成とす
ることにより、カレントミラー回路の出力段を構成する
ＭＯＳＦＥＴ Ｍ１及びＭ３のソース−ドレイン間電圧
が変化することにより、ドレイン電流が変化することを
小さくすることができ、カレントミラー回路による電流
誤差を小さくすることができるという利点を有してい
る。
アナログ乗算器としての基本的な動作は、前記第３の実
施例と同様である。しかし、図４に示すような構成とす
ることにより、カレントミラー回路の出力段を構成する
ＭＯＳＦＥＴ Ｍ１及びＭ３のソース−ドレイン間電圧
が変化することにより、ドレイン電流が変化することを
小さくすることができ、カレントミラー回路による電流
誤差を小さくすることができるという利点を有してい
る。
【００６６】［実施例５］図５は、本発明の第５の実施
例に係るアナログ乗算器の構成を示した図である。
例に係るアナログ乗算器の構成を示した図である。
【００６７】図５において、前記第４の実施例の説明に
参照した図４と同一の機能を有する要素には同一の参照
符号が付されている。以下では本実施例を、主に、上記
第４の実施例との相違点について説明する。
参照した図４と同一の機能を有する要素には同一の参照
符号が付されている。以下では本実施例を、主に、上記
第４の実施例との相違点について説明する。
【００６８】図５を参照して、本実施例においては、ト
ランジスタＱ５のコレクタがＰＮＰ型のバイポーラトラ
ンジスタＱＰ２のコレクタとベースに接続され、トラン
ジスタＱＰ２のエミッタは高位電源端子９に接続されて
おり、さらにトランジスタＱＰ２のベースはＰＮＰ型の
バイポーラトランジスタＱＰ１のベースに接続され、ト
ランジスタＱＰ１のエミッタが高位電源端子９に接続さ
れることにより、トランジスタＱＰ１とＱＰ２はカレン
トミラー回路を構成している。また、トランジスタＱＰ
１のコレクタは、ダイオード接続されたトランジスタＱ
１１のコレクタ及びベースに接続されている。
ランジスタＱ５のコレクタがＰＮＰ型のバイポーラトラ
ンジスタＱＰ２のコレクタとベースに接続され、トラン
ジスタＱＰ２のエミッタは高位電源端子９に接続されて
おり、さらにトランジスタＱＰ２のベースはＰＮＰ型の
バイポーラトランジスタＱＰ１のベースに接続され、ト
ランジスタＱＰ１のエミッタが高位電源端子９に接続さ
れることにより、トランジスタＱＰ１とＱＰ２はカレン
トミラー回路を構成している。また、トランジスタＱＰ
１のコレクタは、ダイオード接続されたトランジスタＱ
１１のコレクタ及びベースに接続されている。
【００６９】同様に、トランジスタＱ６のコレクタはＰ
ＮＰ型バイポーラトランジスタＱＰ４のコレクタとベー
スに接続され、トランジスタＱＰ４のエミッタは高位電
源端子９に接続されており、さらにトランジスタＱＰ４
のベースはＰＮＰバイポーラトランジスタＱＰ３のベー
スに接続され、トランジスタＱＰ３のエミッタは高位電
源端子９に接続されることにより、ＰＮＰ型トランジス
タＱＰ３とＱＰ４はカレントミラー回路を形成してい
る。また、トランジスタＱＰ３のコレクタはトランジス
タＱ１２のコレクタに接続されている。
ＮＰ型バイポーラトランジスタＱＰ４のコレクタとベー
スに接続され、トランジスタＱＰ４のエミッタは高位電
源端子９に接続されており、さらにトランジスタＱＰ４
のベースはＰＮＰバイポーラトランジスタＱＰ３のベー
スに接続され、トランジスタＱＰ３のエミッタは高位電
源端子９に接続されることにより、ＰＮＰ型トランジス
タＱＰ３とＱＰ４はカレントミラー回路を形成してい
る。また、トランジスタＱＰ３のコレクタはトランジス
タＱ１２のコレクタに接続されている。
【００７０】このような回路構成からなる本実施例は、
アナログ乗算器としての基本的な動作は、前記第４の実
施例と同様である。しかし、本実施例においては、図５
に示すような構成にすることで、（１）第１に、図４に
示したＭＯＳＦＥＴ Ｍ１、Ｍ２において飽和領域での
ソース−ゲート間電圧よりも、図５のトランジスタＱＰ
２、ＱＰ４において、順方向活性領域でのエミッタ−ベ
ース間の電圧の方が小さいため、入力端子３、４の入力
レンジをより大きくすることができる。
アナログ乗算器としての基本的な動作は、前記第４の実
施例と同様である。しかし、本実施例においては、図５
に示すような構成にすることで、（１）第１に、図４に
示したＭＯＳＦＥＴ Ｍ１、Ｍ２において飽和領域での
ソース−ゲート間電圧よりも、図５のトランジスタＱＰ
２、ＱＰ４において、順方向活性領域でのエミッタ−ベ
ース間の電圧の方が小さいため、入力端子３、４の入力
レンジをより大きくすることができる。
【００７１】（２）第２に、本実施例においては、電流
折り返し用のカレントミラー回路に、バイポーラトラン
ジスタを用いることで、ＭＯＳＦＥＴを用いた場合に比
べ、動作速度が向上する、という利点を有している。
折り返し用のカレントミラー回路に、バイポーラトラン
ジスタを用いることで、ＭＯＳＦＥＴを用いた場合に比
べ、動作速度が向上する、という利点を有している。
【００７２】［実施例６］図６は、本発明の第６の実施
例に係るアナログ乗算器の構成を示した図である。図６
において、前記第４の実施例の説明に参照した図４と同
一の機能を有する要素には同一の参照符号が付されてい
る。以下では本実施例を、主に、上記第４の実施例との
相違点について説明する。
例に係るアナログ乗算器の構成を示した図である。図６
において、前記第４の実施例の説明に参照した図４と同
一の機能を有する要素には同一の参照符号が付されてい
る。以下では本実施例を、主に、上記第４の実施例との
相違点について説明する。
【００７３】図６を参照して、本実施例においては、ト
ランジスタＱ１０のエミッタはＮＰＮ型バイポーラトラ
ンジスタＱ１３のベースに接続され、トランジスタＱ１
３のコレクタは高位電源端子８に接続され、そのエミッ
タは定電流源Ａ７と、トランジスタＱ１、Ｑ４のベース
に接続されている。定電流源Ａ７の他端は低位電源端子
７に接続されている。
ランジスタＱ１０のエミッタはＮＰＮ型バイポーラトラ
ンジスタＱ１３のベースに接続され、トランジスタＱ１
３のコレクタは高位電源端子８に接続され、そのエミッ
タは定電流源Ａ７と、トランジスタＱ１、Ｑ４のベース
に接続されている。定電流源Ａ７の他端は低位電源端子
７に接続されている。
【００７４】同様にして、トランジスタＱ９のエミッタ
はＮＰＮ型バイポーラトランジスタＱ１４のベースに接
続され、トランジスタＱ１４のコレクタは高位電源端子
８に接続され、そのエミッタは定電流源Ａ８と、トラン
ジスタＱ２、Ｑ３のベースに接続されている。定電流源
Ａ８の他端は低位電源端子７に接続されている。
はＮＰＮ型バイポーラトランジスタＱ１４のベースに接
続され、トランジスタＱ１４のコレクタは高位電源端子
８に接続され、そのエミッタは定電流源Ａ８と、トラン
ジスタＱ２、Ｑ３のベースに接続されている。定電流源
Ａ８の他端は低位電源端子７に接続されている。
【００７５】このような回路構成からなる本実施例は、
アナログ乗算器としての基本的な動作は、前記第４の実
施例と同様である。
アナログ乗算器としての基本的な動作は、前記第４の実
施例と同様である。
【００７６】しかしながら、本実施例においては、図６
に示した構成とした、出力レンジを大きくすることがで
きる。その理由は、以下の通りである。
に示した構成とした、出力レンジを大きくすることがで
きる。その理由は、以下の通りである。
【００７７】図４に示した回路構成では、出力レンジの
下限は、トランジスタＱ１〜Ｑ４のベース電位が、高位
電源端子８から、ダイオード接続されたトランジスタＱ
９、Ｑ１０のベース−エミッタ間電位を差し引いた値で
決まるため、これにより限定されていた。
下限は、トランジスタＱ１〜Ｑ４のベース電位が、高位
電源端子８から、ダイオード接続されたトランジスタＱ
９、Ｑ１０のベース−エミッタ間電位を差し引いた値で
決まるため、これにより限定されていた。
【００７８】しかしながら、図６に示すような構成とす
ることにより、本実施例においては、トランジスタＱ１
〜Ｑ４のベース電位が高位電源端子８から、トランジス
タＱ９、Ｑ１０のベース−エミッタ間電圧と、更にトラ
ンジスタＱ１３、Ｑ１４のベース−エミッタ間電圧をそ
れぞれ差し引いた値で決まるため、交叉接続差動対トラ
ンジスタＱ１、Ｑ２、及びＱ３、Ｑ４のベース電位は、
図４に示した回路構成に比べ、ベース−エミッタ間電位
１つ分だけ低くなり、その分だけ、出力レンジを大きく
することができる。
ることにより、本実施例においては、トランジスタＱ１
〜Ｑ４のベース電位が高位電源端子８から、トランジス
タＱ９、Ｑ１０のベース−エミッタ間電圧と、更にトラ
ンジスタＱ１３、Ｑ１４のベース−エミッタ間電圧をそ
れぞれ差し引いた値で決まるため、交叉接続差動対トラ
ンジスタＱ１、Ｑ２、及びＱ３、Ｑ４のベース電位は、
図４に示した回路構成に比べ、ベース−エミッタ間電位
１つ分だけ低くなり、その分だけ、出力レンジを大きく
することができる。
【００７９】以上、本発明を上記実施例に基づき説明し
たが、本発明はこれらの実施例に限定されるものではな
く、本発明の原理に準ずる各種変形を含むことは勿論で
ある。なお、例えば図１に示した実施例において、差動
対Ｑ７、Ｑ８の出力差電流を第１、第２カレントミラー
回路で折り返し、さらにこの折り返し電流を第３、第４
のカレントミラー回路で折り返し、ダイオード負荷に接
続し、このダイオード負荷の端子電圧を交叉接続差動対
のベースに供給するような変形も本発明が含むことは勿
論である。
たが、本発明はこれらの実施例に限定されるものではな
く、本発明の原理に準ずる各種変形を含むことは勿論で
ある。なお、例えば図１に示した実施例において、差動
対Ｑ７、Ｑ８の出力差電流を第１、第２カレントミラー
回路で折り返し、さらにこの折り返し電流を第３、第４
のカレントミラー回路で折り返し、ダイオード負荷に接
続し、このダイオード負荷の端子電圧を交叉接続差動対
のベースに供給するような変形も本発明が含むことは勿
論である。
【００８０】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００８１】（１）本発明の第１の効果は、特に電源電
圧が低い場合においても、入力レンジを大きくとること
ができる、ということである。
圧が低い場合においても、入力レンジを大きくとること
ができる、ということである。
【００８２】その理由は、本発明においては、交叉接続
された第１、第２の差動対のそれぞれの共通エミッタに
差動電流を供給する入力部において差動電流をカレント
ミラーで折り返すことにより、入力レンジを制限するト
ランジスタのコレクタ電位の順方向活性領域で動作でき
る範囲を広くとれるようにしたためである。
された第１、第２の差動対のそれぞれの共通エミッタに
差動電流を供給する入力部において差動電流をカレント
ミラーで折り返すことにより、入力レンジを制限するト
ランジスタのコレクタ電位の順方向活性領域で動作でき
る範囲を広くとれるようにしたためである。
【００８３】（２）本発明による第２の効果は、出力レ
ンジを大きくとることができる、ということである。
ンジを大きくとることができる、ということである。
【００８４】その理由は、本発明においては、エミッタ
フォロワにより出力レンジを制限しているトランジスタ
のベース電位を下げたことにより、そのトランジスタの
コレクタ電位の順方向活性領域で動作できる範囲が広く
とれるようになった、ことによる。
フォロワにより出力レンジを制限しているトランジスタ
のベース電位を下げたことにより、そのトランジスタの
コレクタ電位の順方向活性領域で動作できる範囲が広く
とれるようになった、ことによる。
【図１】本発明の第１の実施例に係るアナログ乗算器の
回路構成を示す図である。
回路構成を示す図である。
【図２】本発明の第２の実施例に係るアナログ乗算器の
回路構成を示す図である。
回路構成を示す図である。
【図３】本発明の第３の実施例に係るアナログ乗算器の
回路構成を示す図である。
回路構成を示す図である。
【図４】本発明の第４の実施例に係るアナログ乗算器の
回路構成を示す図である。
回路構成を示す図である。
【図５】本発明の第５の実施例に係るアナログ乗算器の
回路構成を示す図である。
回路構成を示す図である。
【図６】本発明の第６の実施例に係るアナログ乗算器の
回路構成を示す図である。
回路構成を示す図である。
【図７】先行技術に係るアナログ乗算器の回路構成を示
す図である。
す図である。
１、２ 信号入力端子差動対 ３、４ 信号入力端子差動対 ５、６ 信号出力端子差動対 ７、８、９ 電源端子 Ａ１〜Ａ８ 定電流源 Ｍ１〜Ｍ８ ＭＯＳＦＥＴ Ｑ１〜Ｑ１４、ＱＰ１〜ＱＰ６ バイポーラトランジス
タ
タ
Claims (15)
- 【請求項１】交叉接続された第１、第２の差動対に第１
の入力電圧に対応する電圧を印加し、前記第１、第２の
差動対の共通エミッタをそれぞれ第２の信号電圧に対応
した差動電流で駆動し、前記第１、第２の差動対の交叉
接続点に前記第１の入力電圧と前記第２の入力電圧の乗
算に比例した差動電流が出力されてなるアナログ乗算器
において、 前記第２の信号電圧を入力とする第４の差動対の差動出
力電流を少なくとも第１、第２のカレントミラー回路で
折り返して前記第１及び第２の差動対の共通エミッタに
それぞれ供給する、ように構成されたことを特徴とする
アナログ乗算器。 - 【請求項２】前記第４の差動対のエミッタが抵抗を介し
て接続され、前記各エミッタがそれぞれ第１、第２の定
電流源で駆動される、ことを特徴とする請求項１記載の
アナログ乗算器。 - 【請求項３】前記第１の信号電圧を入力とし、前記交叉
接続された第１、第２の差動対に前記第１の入力電圧に
対応する電圧を印加する電圧電流変換回路として、 前記第１の信号電圧を差動入力しエミッタが抵抗を介し
て接続され前記各エミッタがそれぞれ第３、第４の定電
流源で駆動された第５の差動対と、 前記第５の差動対の出力に接続されるダイオード負荷素
子と、 を備えたことを特徴とする請求項１又は２記載のアナロ
グ乗算器。 - 【請求項４】前記カレントミラー回路がＭＯＳトランジ
スタから構成されたことを特徴とする請求項１又は２記
載のアナログ乗算器。 - 【請求項５】前記第２の信号電圧を入力とする第４の差
動対の差動出力電流を折り返す第１、第２のカレントミ
ラー回路の出力を更に第３、第４のカレントミラー回路
で折り返し、前記第３、第４のカレントミラー回路を前
記第１、第２の差動対の共通エミッタに接続したことを
特徴とする請求項１〜３のいずれか一に記載のアナログ
乗算器。 - 【請求項６】前記第１、第２の差動対の共通エミッタ
を、それぞれ第５、第６の定電流源で駆動すると共に、
前記第２、第１のカレントミラー回路の出力端にそれぞ
れ接続したことを特徴とする請求項１〜３のいずれか一
に記載のアナログ乗算器。 - 【請求項７】前記第１、第２の差動対の共通エミッタ
を、それぞれ第５、第６の定電流源で駆動すると共に、
ダイオード接続されたトランジスタを介して前記第２、
第１のカレントミラー回路の出力端にそれぞれ接続した
ことを特徴とする請求項６記載のアナログ乗算器。 - 【請求項８】前記第１、第２のカレントミラー回路がバ
イポーラトランジスタからなり、前記第１、第２の差動
対の共通エミッタを、それぞれ第５、第６の定電流源で
駆動すると共に、ダイオード接続されたトランジスタを
介してバイポーラトランジスタからなる前記第２、第１
のカレントミラー回路の出力端にそれぞれ接続したこと
を特徴とする請求項１記載のアナログ乗算器。 - 【請求項９】前記第５の差動対の出力をそれぞれ第１、
第２のエミッタフォロワで受け、前記エミッタフォロワ
の出力を前記第１、第２の差動対の入力とし供給するこ
とを特徴とする請求項３記載のアナログ乗算器。 - 【請求項１０】第１の入力信号をベースに差動入力し、
エミッタ間が第１の抵抗で接続され、該エミッタがそれ
ぞれ第１、第２の定電流源を介して第１の電源端子に接
続される第１、第２のトランジスタからなる第１の差動
対と、 前記第１、第２のトランジスタのコレクタと第２の電源
端子との間にそれぞれ挿入されるダイオード接続された
第３、第４のトランジスタと、 第２の入力信号をベースに差動入力し、エミッタ間が第
２の抵抗で接続され、該エミッタがそれぞれ第３、第４
の定電流源を介して第２の電源端子に接続される第５、
第６のトランジスタからなる第２の差動対と、 前記第５、第６のトランジスタのコレクタを入力段のＭ
ＯＳトランジスタにそれぞれ接続してなる第１、第２の
カレントミラー回路と、 エミッタが共通接続され、ベースに前記第１、第２のト
ランジスタのコレクタをそれぞれ接続してなる第７、第
８のトランジスタからなる第３の差動対と、 エミッタが共通接続され、ベースに前記第２、第１のト
ランジスタのコレクタをそれぞれ接続してなる第９、第
１０のトランジスタからなる第４の差動対と、を備え、 前記第７、第８のトランジスタ共通エミッタを前記第１
のカレントミラー回路の出力段のＭＯＳトランジスタに
接続し、 前記第９、第１０のトランジスタ共通エミッタを前記第
２のカレントミラー回路の出力段のＭＯＳトランジスタ
に接続し、 前記第７、第９のトランジスタのコレクタを共通接続し
第１の負荷抵抗を介して前記第２の電源端子に接続し、 前記第８、第１０のトランジスタのコレクタを共通接続
し第２の負荷抵抗を介して前記第２の電源端子に接続し
てなることを特徴とするアナログ乗算器。 - 【請求項１１】第１の入力信号をベースに差動入力し、
エミッタ間が第１の抵抗で接続され、該エミッタがそれ
ぞれ第１、第２の定電流源を介して第１の電源端子に接
続される第１、第２のトランジスタからなる第１の差動
対と、 前記第１、第２のトランジスタのコレクタと第２の電源
端子との間にそれぞれ挿入されるダイオード接続された
第３、第４のトランジスタと、 第２の入力信号をベースに差動入力し、エミッタ間が第
２の抵抗で接続され、該エミッタがそれぞれ第３、第４
の定電流源を介して前記第１の電源端子に接続される第
５、第６のトランジスタからなる第２の差動対と、 前記第５、第６のトランジスタのコレクタ出力をそれぞ
れ入力段のＭＯＳトランジスタに接続し出力段のＭＯＳ
トランジスタから前記第５、第６のトランジスタのコレ
クタ電流をそれぞれ折り返して出力する第１、第２のカ
レントミラー回路と、 前記第１、第２のカレントミラー回路から出力される電
流を入力しそれぞれ折り返し出力するＭＯＳトランジス
タからなる第３、第４のカレントミラー回路と、 エミッタが共通接続され、ベースに前記第１、第２のト
ランジスタのコレクタをそれぞれ接続してなる第７、第
８のトランジスタからなる第３の差動対と、 エミッタが共通接続され、ベースに前記第２、第１のト
ランジスタのコレクタをそれぞれ接続してなる第９、第
１０のトランジスタからなる第４の差動対と、 を備え、 前記第７、第８のトランジスタの共通エミッタを前記第
３のカレントミラー回路の出力端に接続し、 前記第９、第１０のトランジスタの共通エミッタを前記
第４のカレントミラー回路の出力端に接続し、 前記第７、第９のトランジスタのコレクタを共通接続し
て第１の負荷抵抗を介して前記第２の電源端子に接続
し、 前記第８、第１０のトランジスタのコレクタを共通接続
して第２の負荷抵抗を介して前記第２の電源端子に接続
してなることを特徴とするアナログ乗算器。 - 【請求項１２】第１の入力信号をベースに差動入力し、
エミッタ間が第１の抵抗で接続され、該エミッタがそれ
ぞれ第１、第２の定電流源を介して第１の電源端子に接
続される第１、第２のトランジスタからなる第１の差動
対と、 前記第１、第２のトランジスタのコレクタと高位側電源
端子との間にそれぞれ挿入されるダイオード接続された
第３、第４のトランジスタと、 第２の入力信号をベースに差動入力し、エミッタ間が第
２の抵抗で接続され、該エミッタがそれぞれ第３、第４
の定電流源を介して前記第１の電源端子に接続される第
５、第６のトランジスタからなる第２の差動対と、 前記第５、第６のトランジスタのコレクタ出力をそれぞ
れ入力段のＭＯＳトランジスタに接続し出力段のＭＯＳ
トランジスタから前記第５、第６のトランジスタのコレ
クタ電流をそれぞれ折り返して出力する第１、第２のカ
レントミラー回路と、 エミッタが共通接続され、ベースに前記第１、第２のト
ランジスタのコレクタをそれぞれ接続してなる第７、第
８のトランジスタからなる第３の差動対と、 エミッタが共通接続され、ベースに前記第２、第１のト
ランジスタのコレクタをそれぞれ接続してなる第９、第
１０のトランジスタからなる第４の差動対と、 を備え、 前記第７、第８のトランジスタの共通エミッタを、第５
の定電流源に接続すると共に、前記第２のカレントミラ
ー回路の出力端に接続し、 前記第９、第１０のトランジスタの共通エミッタを、第
６の定電流源に接続すると共に、前記第１のカレントミ
ラー回路の出力端に接続し、 前記第７、第９のトランジスタのコレクタを共通接続し
て第１の負荷抵抗を介して前記第２の電源端子に接続
し、 前記第８、第１０のトランジスタのコレクタを共通接続
して第２の負荷抵抗を介して前記第２の電源端子に接続
してなることを特徴とするアナログ乗算器。 - 【請求項１３】第１の入力信号をベースに差動入力し、
エミッタ間が第１の抵抗で接続され、該エミッタがそれ
ぞれ第１、第２の定電流源を介して第１の電源端子に接
続される第１、第２のトランジスタからなる第１の差動
対と、 前記第１、第２のトランジスタのコレクタと高位側電源
端子との間にそれぞれ挿入されるダイオード接続された
第３、第４のトランジスタと、 第２の入力信号をベースに差動入力し、エミッタ間が第
２の抵抗で接続され、該エミッタがそれぞれ第３、第４
の定電流源を介して前記第１の電源端子に接続される第
５、第６のトランジスタからなる第２の差動対と、 前記第５、第６のトランジスタのコレクタ出力をそれぞ
れ入力段のＭＯＳトランジスタに接続し出力段のＭＯＳ
トランジスタから前記第５、第６のトランジスタのコレ
クタ電流を折り返して出力する第１、第２のカレントミ
ラー回路と、 エミッタが共通接続され、ベースに前記第１、第２のト
ランジスタのコレクタをそれぞれ接続してなる第７、第
８のトランジスタからなる第３の差動対と、 エミッタが共通接続され、ベースに前記第２、第１のト
ランジスタのコレクタをそれぞれ接続してなる第９、第
１０のトランジスタからなる第４の差動対と、 を備え、 前記第７、第８のトランジスタの共通エミッタを、第５
の定電流源に接続すると共に、ダイオード接続された第
１１のトランジスタを介して前記第２のカレントミラー
回路の出力端に接続し、 前記第９、第１０のトランジスタの共通エミッタを、第
６の定電流源に接続すると共に、ダイオード接続された
第１２のトランジスタを介して前記第１のカレントミラ
ー回路の出力端に接続し、 前記第７、第９のトランジスタのコレクタを共通接続し
て第１の負荷抵抗を介して前記第２の電源端子に接続
し、 前記第８、第１０のトランジスタのコレクタを共通接続
して第２の負荷抵抗を介して前記第２の電源端子に接続
してなることを特徴とするアナログ乗算器。 - 【請求項１４】第１の入力信号をベースに差動入力し、
エミッタ間が第１の抵抗で接続され、該エミッタがそれ
ぞれ第１、第２の定電流源を介して第１の電源端子に接
続される第１、第２のトランジスタからなる第１の差動
対と、 前記第１、第２のトランジスタのコレクタと高位側電源
端子との間にそれぞれ挿入されるダイオード接続された
第３、第４のトランジスタと、 第２の入力信号をベースに差動入力とし、エミッタ間が
第２の抵抗で接続され、該エミッタがそれぞれ第３、第
４の定電流源を介して前記第１の電源端子に接続される
第５、第６のトランジスタからなる第２の差動対と、 前記第５、第６のトランジスタのコレクタ出力をそれぞ
れ入力段のバイポーラトランジスタに接続し出力段のバ
イポーラトランジスタから前記第５、第６のトランジス
タのコレクタ電流を折り返して出力する第１、第２のカ
レントミラー回路と、 エミッタが共通接続され、ベースに前記第１、第２のト
ランジスタのコレクタをそれぞれ接続してなる第７、第
８のトランジスタからなる第３の差動対と、 エミッタが共通接続され、ベースに前記第２、第１のト
ランジスタのコレクタをそれぞれ接続してなる第９、第
１０のトランジスタからなる第４の差動対と、 を備え、 前記第７、第８のトランジスタの共通エミッタを、第３
の定電流源に接続すると共に、ダイオード接続された第
１１のトランジスタを介して前記第２のカレントミラー
回路の出力端に接続し、 前記第９、第１０のトランジスタの共通エミッタを、第
４の定電流源に接続すると共に、ダイオード接続された
第１２のトランジスタを介して前記第１のカレントミラ
ー回路の出力端に接続し、 前記第７、第９のトランジスタのコレクタを共通接続し
て第１の負荷抵抗を介して前記第２の電源端子に接続
し、 前記第８、第１０のトランジスタのコレクタを共通接続
して第２の負荷抵抗を介して前記第２の電源端子に接続
してなることを特徴とするアナログ乗算器。 - 【請求項１５】第１の入力信号をベースに差動入力し、
エミッタ間が第１の抵抗で接続され、該エミッタがそれ
ぞれ第１、第２の定電流源を介して第１の電源端子に接
続される第１、第２のトランジスタからなる第１の差動
対と、 前記第１、第２のトランジスタのコレクタと高位側電源
端子との間にそれぞれ挿入されるダイオード接続された
第３、第４のトランジスタと、 第２の入力信号をベースに差動入力とし、エミッタ間が
第２の抵抗で接続され、該エミッタがそれぞれ第３、第
４の定電流源を介して前記第１の電源端子に接続される
第５、第６のトランジスタからなる第２の差動対と、 前記第５、第６のトランジスタのコレクタ出力をそれぞ
れ入力段のＭＯＳトランジスタに接続し出力段のＭＯＳ
トランジスタから前記第５、第６のトランジスタのコレ
クタ電流を折り返して出力する第１、第２のカレントミ
ラー回路と、 エミッタが共通接続され、ベースに、前記第１、第２の
トランジスタのコレクタ電位をそれぞれ受ける第１、第
２のエミッタフォロワの出力をそれぞれ接続してなる第
７、第８のトランジスタからなる第３の差動対と、 エミッタが共通接続され、ベースに、前記第２、第１の
エミッタフォロワの出力をそれぞれ接続してなる第９、
第１０のトランジスタからなる第４の差動対と、 を備え、 前記第７、第８のトランジスタの共通エミッタを、第３
の定電流源に接続すると共に、ダイオード接続された第
１１のトランジスタを介して前記第２のカレントミラー
回路の出力端に接続し、 前記第９、第１０のトランジスタの共通エミッタを、第
４の定電流源に接続すると共に、ダイオード接続された
第１２のトランジスタを介して前記第１のカレントミラ
ー回路の出力端に接続し、 前記第７、第９のトランジスタのコレクタを共通接続し
て第１の負荷抵抗を介して前記第２の電源端子に接続
し、 前記第８、第１０のトランジスタのコレクタを共通接続
して第２の負荷抵抗を介して前記第２の電源端子に接続
してなることを特徴とするアナログ乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28915296A JP3189710B2 (ja) | 1996-10-11 | 1996-10-11 | アナログ乗算器 |
| US08/949,184 US5886916A (en) | 1996-10-11 | 1997-10-10 | Analog multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28915296A JP3189710B2 (ja) | 1996-10-11 | 1996-10-11 | アナログ乗算器 |
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| Publication Number | Publication Date |
|---|---|
| JPH10116311A true JPH10116311A (ja) | 1998-05-06 |
| JP3189710B2 JP3189710B2 (ja) | 2001-07-16 |
Family
ID=17739444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28915296A Expired - Fee Related JP3189710B2 (ja) | 1996-10-11 | 1996-10-11 | アナログ乗算器 |
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| Country | Link |
|---|---|
| US (1) | US5886916A (ja) |
| JP (1) | JP3189710B2 (ja) |
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| CN103199852B (zh) * | 2013-03-14 | 2015-09-09 | 电子科技大学 | 一种用于功率因素校正芯片的模拟乘法器 |
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| US5389840A (en) * | 1992-11-10 | 1995-02-14 | Elantec, Inc. | Complementary analog multiplier circuits with differential ground referenced outputs and switching capability |
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1996
- 1996-10-11 JP JP28915296A patent/JP3189710B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-10 US US08/949,184 patent/US5886916A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3189710B2 (ja) | 2001-07-16 |
| US5886916A (en) | 1999-03-23 |
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