JPH10116311A - アナログ乗算器 - Google Patents
アナログ乗算器Info
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- JPH10116311A JPH10116311A JP8289152A JP28915296A JPH10116311A JP H10116311 A JPH10116311 A JP H10116311A JP 8289152 A JP8289152 A JP 8289152A JP 28915296 A JP28915296 A JP 28915296A JP H10116311 A JPH10116311 A JP H10116311A
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Abstract
力レンジを拡げるアナログ乗算器の提供。 【解決手段】交叉接続された第1、第2の差動対Q1、
Q2、及びQ3、Q4に第1の入力電圧に対応する電圧
を印加し、第1、第2の差動対の共通エミッタをそれぞ
れ第2の信号電圧に対応した差動電流で駆動し、第1、
第2の差動対の交叉接続点から第1の入力電圧と前記第
2の入力電圧の乗算に比例した差動電流が取り出される
ようにしてなるアナログ乗算器において、第2の信号電
圧を入力する第4の差動対の差動出力電流を少なくとも
第1、第2のカレントミラー回路で折り返して前記第1
及び第2の差動対の共通エミッタにそれぞれ供給する。
Description
し、特に入力レンジ、及び出力レンジを広くすることを
可能としたアナログ乗算器に関する。
を得る、この種のアナログ乗算器の従来技術として、例
えば刊行物(「アナログ集積回路設計技術」、P.R.
グレイ/R.G.メイヤー共著、培風館1994、下
巻、第169〜183頁)の記載が参照される。
の一例を示す図である。図7を参照して、この従来のア
ナログ乗算器は、コレクタが交叉接続されて負荷抵抗R
3、R4を介して電源8に接続された第1、及び第2の
差動対Q1、Q2、及びQ3、Q4と、これら第1、第
2の差動対の共通エミッタにコレクタをそれぞれ接続し
エミッタが抵抗R2を介して接続されそれぞれ定電流源
A1、A2で駆動される第3の差動対Q5、Q6と、エ
ミッタが抵抗R1を介して接続されそれぞれ定電流源A
5、A6で駆動される第4の差動対Q7、Q8と、ダイ
オード接続された能動負荷素子Q9、Q10と、を備
え、第1の入力信号電圧は第4の差動対Q7、Q8に差
動入力され、第2の入力信号電圧は第3の差動対Q5、
Q6に差動入力され、第4の差動対の出力は交叉接続さ
れた第1、第2の差動対Q1、Q2、及びQ4、Q3に
差動入力され、交叉接続点5、6から差動出力電圧が取
り出される。
ラトランジスタQ7のベースに接続された入力端子1と
バイポーラトランジスタQ8のベースに接続された入力
端子2に差動で与えられる。トランジスタQ7、Q8の
エミッタ間には抵抗R1が接続され、トランジスタQ
7、Q8のエミッタと低位側電源端子7との間には電流
源A5、A6がそれぞれ接続され、また、トランジスタ
Q7、Q8のコレクタはバイポーラトランジスタQ9、
Q10のエミッタに接続され、トランジスタQ9、Q1
0はともにそのベース及びコレクタが高位側電源端子8
に接続されている。
ンジスタQ5のベースに接続された入力端子3とバイポ
ーラトランジスタQ6のベースに接続された入力端子4
に差動で与えられる。トランジスタQ5、Q7のエミッ
タ間には抵抗R2が接続され、トランジスタQ5、Q6
のエミッタと低位電源端子7との間にはそれぞれ電流源
A1A2が接続され、トランジスタQ5のコレクタは、
バイポーラトランジスタQ1、Q2の共通接続されたエ
ミッタに接続され、トランジスタQ6のコレクタは、バ
イポーラトランジスタQ3、Q4の共通接続されたエミ
ッタに接続されている。
ランジスタQ7のコレクタに接続され、トランジスタQ
1とQ4のベースはトランジスタQ8のコレクタに接続
されている。トランジスタQ1とQ3のコレクタは共通
接続されその接続点5が抵抗R3の一端に接続され、抵
抗R3の他端は高位側電源端子8に接続されている。ま
た、トランジスタQ2とQ4のコレクタは共通接続され
その接続点6が抵抗R4の一端に接続され、抵抗R4の
他端は高位側電源端子8に接続されている。出力信号
は、トランジスタQ1とQ3のコレクタの接続点5と、
トランジスタQ2とQ4のコレクタの接続点6に差動で
得られる。
る。
の間に、差動入力電圧(=V1)で与えられたとする。
差動対トランジスタQ7とQ8のベース−エミッタ間電
圧VBEが等しいとすると(VBE1≒VBE2)、差動入力電
圧V1と同じ大きさの電圧がエミッタ抵抗R1に印加さ
れる。すると、トランジスタQ7とQ8のコレクタ電流
IC7、IC8の間には、差動入力電圧V1に比例した電流
差ΔI1(=IC7−IC8=V1/R1)が生じることがわ
かる。
たトランジスタQ9、Q10によって、tanh-1(双
曲型正接関数(ハイパーボリックタンジェント)の逆関
数)に比例した、トランジスタQ9、Q10のエミッタ
間の電位差に変換されることが詳細な解析によりわかっ
ている。トランジスタQ9のエミッタとトランジスタQ
10のエミッタ間の電位差は、入力信号電圧V1のta
nh-1に比例することがわかる。
ランジスタQ9のエミッタとQ10のエミッタ間の電位
差のtanhに比例することが詳細な解析によりわかっ
ている。
anh-1のtanhに比例することになり、結局、差動
出力電圧Voは第1の差動入力信号電圧V1に比例する。
動入力電圧V2で与えられたとする。トランジスタQ5
とQ6のベース−エミッタ間電圧が等しいとすると、第
2の入力電圧V2と同じ大きさの電圧が抵抗R2に印加
される。すると、トランジスタQ5のコレクタ電流IC5
とトランジスタQ6のコレクタ電流IC6との間には、第
2の入力電圧V2に比例した電流差ΔI2が生じることが
わかる。
差ΔI2に比例し、このため差動出力電位は第2の差動
入力電圧V2にも比例する。
位差VOは、入力端子1と2の間の電位差V1と、入力端
子3と4の間の電位差V2の積に比例する。
た従来の乗算器は、下記記載の問題点を有している。
端子8の電位を低くした場合、第2の入力信号を入力す
る端子3と4の間の入力レンジを大きくすることが、不
可能となる、ことである。
は、電流源A1、A2が正常に動作する電流源の両端間
の電圧と、トランジスタQ3、Q4のベース−エミッタ
間電圧の和によって決まる。これに対し、入力レンジの
上限については、トランジスタQ5のコレクタ電位が、
高位側電源端子8の電位から、トランジスタQ9もしく
はQ10のベース−エミッタ間電圧と、トランジスタQ
1もしくはQ2のベース−エミッタ間電圧を、差し引い
た電位になるためである。
ス−エミッタ間電圧を0.8Vとすると、トランジスタ
Q5のコレクタ電位は、高位側電源端子8の電位から、
1.6V引いた値になる。このことはトランジスタQ6
にも同様である。これにより入力端子3、4の入力レン
ジの上限が決まる。
場合、入力端子3と4に印加する入力レンジを大きくと
ることができない。
の間の出力レンジを大きくできない、ということであ
る。
ース電圧が、高位側電源端子8の電位からトランジスタ
Q10のベース−エミッタ間電位を引いた値になるため
である。すなわち、バイポーラトランジスタのベース−
エミッタ間電圧を0.8Vとすると、トランジスタQ1
のベース電圧は、高位側電源電圧から0.8V引いた値
になる。このことはトランジスタQ2、Q3、Q4につ
いても同様である。
トランジスタQ9、Q10のベース−エミッタ間電圧に
より決まってしまう。
てなされたものであって、その目的は、電源電圧が低い
場合においても、入力レンジを大とすると共に、出力レ
ンジも大とする、乗算器を提供することにある。
め、本発明に係る乗算器は、交叉接続された第1、第2
の差動対に第1の入力電圧に対応する電圧を印加し、前
記第1、第2の差動対の共通エミッタをそれぞれ第2の
信号電圧に対応した差動電流で駆動し、前記第1、第2
の差動対の交叉接続点に前記第1の入力電圧と前記第2
の入力電圧の乗算に比例した差動電流が出力されてなる
アナログ乗算器において、前記第2の信号電圧を入力と
する第4の差動対の差動出力電流を少なくとも第1、第
2のカレントミラー回路で折り返して前記第1及び第2
の差動対の共通エミッタにそれぞれ供給する、ように構
成されたことを特徴とする。
ミッタが抵抗を介して接続され、前記各エミッタがそれ
ぞれ第1、第2の定電流源で駆動される。
電圧を入力とし、交叉接続された第1、第2の差動対に
前記第1の入力電圧に対応する電圧を印加する電圧電流
変換回路として、前記第1の信号電圧を差動入力しエミ
ッタが抵抗を介して接続され前記各エミッタがそれぞれ
第3、第4の定電流源で駆動された第5の差動対と、前
記第5の差動対の出力のダイオード負荷素子と、を備え
たことを特徴とする。
に説明する。本発明は、好ましい実施の形態において、
交叉接続された第1、第2の差動対(図1のQ1、Q
2、Q3、Q4)の共通エミッタに、入力信号電圧を入
力し差動電流を出力する差動対(図1のQP5、QP
6)のコレクタ電流をカレントミラー回路(図1のMO
SFETM5、M6、M7、M8)で折り返して、その
出力端から折り返した電流をそれぞれ供給するような構
成とされている。
信号電圧を入力とする差動対の出力差電流をカレントミ
ラー回路で折り返すことにより、差動入力端子3、4に
接続される差動対トランジスタのコレクタ電圧が、電源
端子から引かれる電圧値が、カレントミラー回路として
MOSFETを用いた場合は、飽和領域のゲート−ソー
ス間電圧、バイポーラトランジスタを用いた場合は順方
向活性領域のベース−エミッタ間電圧のみになるため、
差動入力端子3、4の入力レンジを大きくすることがで
きる。
場合において、ベース−エミッタ間電圧を0.8Vとす
ると、図7に示した従来技術では、入力端子3、4に接
続される差動対トランジスタのコレクタ電圧は、電源電
圧から1.6V引いた値になるが、本発明の実施の形態
においては、カレントミラー回路で折り返すことによ
り、電源電圧から0.8V引いた値になるため、0.8
V分入力レンジを大きくすることができる。
動対(図2のQ5、Q6)の出力を入力とする第1、第
2のカレントミラー回路(図2のMOSFET M1、
M2、及びM3、4)の折り返し出力電流を入力とし
て、交叉接続された第1、第2の差動対(図2のQ1、
Q2、及びQ3、Q4)のそれぞれの共通エミッタに入
力信号電圧に比例する差動電流を供給する第3、第4の
カレントミラー回路(図2のMOSFET M5、M
6、及びM7、M8)を備えた構成としてもよい。
叉接続された第1、第2の差動対の(図3のQ1、Q
2、及びQ3、Q4)のそれぞれの共通エミッタを、そ
れぞれ第5、第6の定電流源(図3のA1、A2)で駆
動すると共に、第2、第1のカレントミラー回路の出力
端(図3のMOSFET M3、M1)にそれぞれ接続
する構成としてもよい。
第1、第2の差動対(図4のQ1、Q2、及びQ3、Q
4)の共通エミッタを、それぞれ第5、第6の定電流源
(図4のA1、A2)で駆動すると共に、ダイオード接
続されたトランジスタ(図4のQ12、Q11)を介し
て第2、第1のカレントミラー回路の出力端(図4のM
OSFET M3、M1)にそれぞれ接続した構成とし
てもよい。
第1、第2のカレントミラー回路がバイポーラトランジ
スタ(図5のQP1、QP2、QP3、QP4)からな
り、第1、第2の差動対(図5のQ1、Q2、及びQ
3、Q4)の共通エミッタをそれぞれ第5、第6の定電
流源(図5のA1、A2)で駆動すると共に、ダイオー
ド接続されたトランジスタ(図5のQ12、Q11)を
介して第2、第1のカレントミラー回路の出力端(図5
のQP3、QP1)にそれぞれ接続して構成される。
動対トランジスタQ7、Q8の出力をそれぞれ第1、第
2のエミッタフォロワ(図6のQ13、Q14)で受け
て、エミッタフォロワ出力を、第1、第2の差動対(図
6のQ1、Q2、及びQ3、Q4)のベースに供給する
ように構成してもよい。本発明の実施の形態において
は、エミッタフォロワ(図6のQ13、Q14)によ
り、交叉接続された第1、第2の差動対(図6のQ1、
Q2、Q3、Q4)のベース電位を下げることにより、
第1、第2の差動対(図6のQ1、Q2、Q3、Q4)
の順方向活性領域にあるコレクタ電圧を広くとることが
できるため、出力端子5、6の出力レンジを大きくする
ことができる。
続されたトランジスタQ9、Q10のベース−エミッタ
間電圧で出力レンジが決められていたが、本発明の実施
の形態においては、ダイオード接続された負荷素子Q
9、Q10のベース−エミッタ間電圧と、エミッタフォ
ロワ型トランジスタQ13、Q14のベース−エミッタ
間電圧で決まるため、その分、出力レンジを大きくする
ことができる。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
例に係るアナログ乗算器の回路構成を示す図である。
乗算器においては、第1の入力信号をベースに差動入力
端子1、2から入力し、エミッタ間が抵抗R1で接続さ
れると共に、エミッタがそれぞれ第1、第2の定電流源
A5、A6を介して低位側電源端子7に接続されたNP
N型の第1、第2のトランジスタQ7、Q8からなる第
1の差動対と、第1、第2のトランジスタQ1、Q2の
コレクタにエミッタをそれぞれ接続し、ベースとコレク
タをともに高位側電源端子8に接続した第3、第4のト
ランジスタQ9、Q10と、第2の入力信号をベースに
差動入力端子3、4から入力し、エミッタ間が第2の抵
抗R2で接続され、エミッタがそれぞれ第3、第4の定
電流源A3、A4を介して高位側電源端子9に接続され
たPNP型の第5、第6のトランジスタQP5、QP6
からなる第2の差動対と、を備え、第5、第6のトラン
ジスタQP5、QP6のコレクタは、N型MOSFET
M6、M8のドレインにそれぞれ接続されている。
が共通接続されてMOSFET M6のドレインに接続
され、ソースは低位側電源端子7に共通接続され、N型
MOSFET M7、M8は、ゲートが共通接続されて
MOSFET M8のドレインに接続され、ソースは低
位側電源端子7に共通接続され、MOSFET M6、
M5、及びM8、M7は第1、及び第2カレントミラー
回路を構成している。
続され、ベースに第1、第2のトランジタQ7、Q8の
コレクタをそれぞれ接続してなる第7、第8のトランジ
スタQ1、Q2からなる第3の差動対と、エミッタが共
通接続され、ベースに第2、第1のトランジスタQ8、
Q7のコレクタをそれぞれ接続してなる第9、第10の
トランジスタQ3、Q4からなる第4の差動対と、を備
え、第7、第8のトランジスタQ1、Q2の共通エミッ
タを第1のカレントミラー回路(MOSFETM5、M
6)の出力段側のMOSFET M5のドレインに接続
し、第9、第10のトランジスタQ3、Q4の共通エミ
ッタを第2のカレントミラー回路(MOSFET M
7、M8)の出力段側のMOSFET M7のドレイン
に接続している。
3のコレクタを共通接続して第1の負荷抵抗R3を介し
て高位側電源端子8に接続し、第8、第10のトランジ
スタQ2、Q4のコレクタを共通接続して第2の負荷抵
抗R4を介して高位側電源端子8に接続し、これらのコ
レクタの共通接続点を差動出力端子5、6に接続して構
成されている。
器の動作について説明する。
差動で与えられたとする。トランジスタQ7とQ8のベ
ース−エミッタ間電圧が等しいとすると、入力電圧と同
じ大きさの電圧が抵抗R1に印加される。すると、トラ
ンジスタQ7のコレクタ電流とトランジスタQ8のコレ
クタ電流との間には、第1の入力電圧に比例した電流差
が生じることがわかる。この差電流は、ダイオード接続
されたトランジスタQ9、Q10によって、tanh-1
に比例した、トランジスタQ9、Q10のエミッタ間の
電位差に変換されることが詳細な解析によりわかってい
る。
ッタ間の電位差は、入力電圧のtanh-1に比例するこ
とがわかる。また、出力端子5と6の間の電位差は、ト
ランジスタQ9、Q10のエミッタ間の電位差tanh
に比例することが詳細な解析によりわかっている。この
ため、出力端子5、6間の差動出力電圧は、入力電位差
のtanh-1のtanhに比例することになり、結局、
差動出力電位は、第1の入力信号電圧に比例する。
間に差動で与えられたとする。トランジスタQP5とQ
P6のベース−エミッタ間電圧が等しいとすると、入力
電圧と同じ大きさの電圧が、抵抗R2に加わる。する
と、トランジスタQP5のコレクタ電流と、トランジス
タQP6のコレクタ電流との間には入力電圧に比例した
電流差が生じることがわかる。
6のコレクタ電流の電流差は、MOSFET M6とM
5で構成される第1のカレントミラー回路と、MOSF
ETM8とM7で構成される第2カレントミラー回路に
より、交叉接続された差動対を構成するトランジスタQ
1、Q2のエミッタ電流と、トランジスタQ3、Q4の
エミッタ電流の差としてそのまま伝えられる。
差に比例し、出力電位差は、入力端子3、4間の、入力
電位差にも比例する。
位差(差動出力電圧)は、入力端子1と2の間の電位差
と、入力端子3と4の間の電位差の積に比例することが
わかる。
を、カレントミラー回路で折り返したことにより、端子
3、4の入力レンジが大きくなる。その理由としては、
図7に示した従来の回路では、端子3、4に接続される
トランジスタのコレクタ電圧は電源端子から2つのベー
ス−エミッタ間電圧を引いた値になるのに対し、本実施
例では、入力端子3、4に接続されるトランジスタQP
5、QP6のコレクタ電圧は、電流端子から1つのMO
SFETのゲート−ソース間電圧を差し引いた値とな
り、ゲート−ソース間電圧は2つのベース−エミッタ間
電圧よりも明らかに小さいためである。
例に係るアナログ乗算器の構成を示した図である。
参照した図1と同一の機能を有する要素には同一の参照
符号が付されている。以下では、本実施例を、主に、前
記第1の実施例との相違点について説明する。
実施例と相違して、N型MOSFET M6のドレイン
が、P型MOSFET M1のドレインに接続され、P
型MOSFET M1のソースは高位電源端子8に接続
され、MOSFET M1のゲートはP型MOSFET
M2のドレインとゲートに接続され、MOSFETM
2のソースは高位電源端子8に接続されており、P型M
OSFET M1とM2でカレントミラー回路を構成し
ている。
ンがP型MOSFET M3のドレインに接続され、M
OSFET M3のソースは高位電源端子8に接続さ
れ、M3のゲートはP型MOSFET M4のドレイン
とゲートに接続され、MOSFET M4のソースは高
位電源端子8に接続されており、第4のMOSFETM
3とM4でカレントミラー回路を構成している。
NPN型のバイポーラトランジスタQ5のコレクタに接
続され、同様に、MOSFET M4のドレインはNP
N型のバイポーラトランジスタQ6のコレクタに接続さ
れている。また、トランジスタQ5、Q6のベースは入
力端子3、4に接続されている。
成と同様とされている。
アナログ乗算器としての基本的な動作は、前記第1の実
施例と同様とされ、端子3、4間の入力レンジを大きく
することができる。
信号の入力端子1、2間の入力レンジと、第2の入力信
号の入力端子3、4間の入力レンジが、ほぼ等しくなる
ので自乗回路としても適していることがわかる。
例に係るアナログ乗算器の構成を示した図である。
参照した図2と同一の機能を有する要素には同一の参照
符号が付されている。以下では本実施例を、主に、上記
第2の実施例との相違点について説明する。
2のカレントミラー回路を構成しているMOSFET
M5、M6及びM7、M8に代わって、MOSFET
M1のドレインは、トランジスタQ3、Q4の共通エミ
ッタと定電流源A2との接続点に接続され、定電流源A
2の他端は低位電源端子7に接続されており、さらに、
MOSFET M3のドレインはトランジスタQ1、Q
2の共通エミッタと定電流源A1との接続点に接続さ
れ、定電流源A1の他端は低位電源端子7に接続されて
いる。
アナログ乗算器としての基本的な動作は、前記第2の実
施例と同様である。しかし、本実施例においては、図3
に示すような構成とすることで、MOSFETのプロセ
スばらつきによるオフセット等の影響を小さくすること
ができる。
例に係るアナログ乗算器の構成を示した図である。
参照した図3と同一の機能を有する要素には同一の参照
符号が付されている。以下では本実施例を、主に、上記
第3の実施例との相違点について説明する。
OSFET M1のドレインは、NPNバイポーラトラ
ンジスタQ11のベースとコレクタに接続され、トラン
ジスタQ11のエミッタは、トランジスタQ3、Q4の
共通エミッタと定電流源A2との接続点に接続され、同
様にして、MOSFET M3のドレインはNPNバイ
ポーラトランジスタQ12のベースとコレクタに接続さ
れており、トランジスタQ12のエミッタは、トランジ
スタQ1、Q2の共通エミッタと定電流源A1との接続
点に接続されている。
アナログ乗算器としての基本的な動作は、前記第3の実
施例と同様である。しかし、図4に示すような構成とす
ることにより、カレントミラー回路の出力段を構成する
MOSFET M1及びM3のソース−ドレイン間電圧
が変化することにより、ドレイン電流が変化することを
小さくすることができ、カレントミラー回路による電流
誤差を小さくすることができるという利点を有してい
る。
例に係るアナログ乗算器の構成を示した図である。
参照した図4と同一の機能を有する要素には同一の参照
符号が付されている。以下では本実施例を、主に、上記
第4の実施例との相違点について説明する。
ランジスタQ5のコレクタがPNP型のバイポーラトラ
ンジスタQP2のコレクタとベースに接続され、トラン
ジスタQP2のエミッタは高位電源端子9に接続されて
おり、さらにトランジスタQP2のベースはPNP型の
バイポーラトランジスタQP1のベースに接続され、ト
ランジスタQP1のエミッタが高位電源端子9に接続さ
れることにより、トランジスタQP1とQP2はカレン
トミラー回路を構成している。また、トランジスタQP
1のコレクタは、ダイオード接続されたトランジスタQ
11のコレクタ及びベースに接続されている。
NP型バイポーラトランジスタQP4のコレクタとベー
スに接続され、トランジスタQP4のエミッタは高位電
源端子9に接続されており、さらにトランジスタQP4
のベースはPNPバイポーラトランジスタQP3のベー
スに接続され、トランジスタQP3のエミッタは高位電
源端子9に接続されることにより、PNP型トランジス
タQP3とQP4はカレントミラー回路を形成してい
る。また、トランジスタQP3のコレクタはトランジス
タQ12のコレクタに接続されている。
アナログ乗算器としての基本的な動作は、前記第4の実
施例と同様である。しかし、本実施例においては、図5
に示すような構成にすることで、(1)第1に、図4に
示したMOSFET M1、M2において飽和領域での
ソース−ゲート間電圧よりも、図5のトランジスタQP
2、QP4において、順方向活性領域でのエミッタ−ベ
ース間の電圧の方が小さいため、入力端子3、4の入力
レンジをより大きくすることができる。
折り返し用のカレントミラー回路に、バイポーラトラン
ジスタを用いることで、MOSFETを用いた場合に比
べ、動作速度が向上する、という利点を有している。
例に係るアナログ乗算器の構成を示した図である。図6
において、前記第4の実施例の説明に参照した図4と同
一の機能を有する要素には同一の参照符号が付されてい
る。以下では本実施例を、主に、上記第4の実施例との
相違点について説明する。
ランジスタQ10のエミッタはNPN型バイポーラトラ
ンジスタQ13のベースに接続され、トランジスタQ1
3のコレクタは高位電源端子8に接続され、そのエミッ
タは定電流源A7と、トランジスタQ1、Q4のベース
に接続されている。定電流源A7の他端は低位電源端子
7に接続されている。
はNPN型バイポーラトランジスタQ14のベースに接
続され、トランジスタQ14のコレクタは高位電源端子
8に接続され、そのエミッタは定電流源A8と、トラン
ジスタQ2、Q3のベースに接続されている。定電流源
A8の他端は低位電源端子7に接続されている。
アナログ乗算器としての基本的な動作は、前記第4の実
施例と同様である。
に示した構成とした、出力レンジを大きくすることがで
きる。その理由は、以下の通りである。
下限は、トランジスタQ1〜Q4のベース電位が、高位
電源端子8から、ダイオード接続されたトランジスタQ
9、Q10のベース−エミッタ間電位を差し引いた値で
決まるため、これにより限定されていた。
ることにより、本実施例においては、トランジスタQ1
〜Q4のベース電位が高位電源端子8から、トランジス
タQ9、Q10のベース−エミッタ間電圧と、更にトラ
ンジスタQ13、Q14のベース−エミッタ間電圧をそ
れぞれ差し引いた値で決まるため、交叉接続差動対トラ
ンジスタQ1、Q2、及びQ3、Q4のベース電位は、
図4に示した回路構成に比べ、ベース−エミッタ間電位
1つ分だけ低くなり、その分だけ、出力レンジを大きく
することができる。
たが、本発明はこれらの実施例に限定されるものではな
く、本発明の原理に準ずる各種変形を含むことは勿論で
ある。なお、例えば図1に示した実施例において、差動
対Q7、Q8の出力差電流を第1、第2カレントミラー
回路で折り返し、さらにこの折り返し電流を第3、第4
のカレントミラー回路で折り返し、ダイオード負荷に接
続し、このダイオード負荷の端子電圧を交叉接続差動対
のベースに供給するような変形も本発明が含むことは勿
論である。
下記記載の効果を奏する。
圧が低い場合においても、入力レンジを大きくとること
ができる、ということである。
された第1、第2の差動対のそれぞれの共通エミッタに
差動電流を供給する入力部において差動電流をカレント
ミラーで折り返すことにより、入力レンジを制限するト
ランジスタのコレクタ電位の順方向活性領域で動作でき
る範囲を広くとれるようにしたためである。
ンジを大きくとることができる、ということである。
フォロワにより出力レンジを制限しているトランジスタ
のベース電位を下げたことにより、そのトランジスタの
コレクタ電位の順方向活性領域で動作できる範囲が広く
とれるようになった、ことによる。
回路構成を示す図である。
回路構成を示す図である。
回路構成を示す図である。
回路構成を示す図である。
回路構成を示す図である。
回路構成を示す図である。
す図である。
タ
Claims (15)
- 【請求項1】交叉接続された第1、第2の差動対に第1
の入力電圧に対応する電圧を印加し、前記第1、第2の
差動対の共通エミッタをそれぞれ第2の信号電圧に対応
した差動電流で駆動し、前記第1、第2の差動対の交叉
接続点に前記第1の入力電圧と前記第2の入力電圧の乗
算に比例した差動電流が出力されてなるアナログ乗算器
において、 前記第2の信号電圧を入力とする第4の差動対の差動出
力電流を少なくとも第1、第2のカレントミラー回路で
折り返して前記第1及び第2の差動対の共通エミッタに
それぞれ供給する、ように構成されたことを特徴とする
アナログ乗算器。 - 【請求項2】前記第4の差動対のエミッタが抵抗を介し
て接続され、前記各エミッタがそれぞれ第1、第2の定
電流源で駆動される、ことを特徴とする請求項1記載の
アナログ乗算器。 - 【請求項3】前記第1の信号電圧を入力とし、前記交叉
接続された第1、第2の差動対に前記第1の入力電圧に
対応する電圧を印加する電圧電流変換回路として、 前記第1の信号電圧を差動入力しエミッタが抵抗を介し
て接続され前記各エミッタがそれぞれ第3、第4の定電
流源で駆動された第5の差動対と、 前記第5の差動対の出力に接続されるダイオード負荷素
子と、 を備えたことを特徴とする請求項1又は2記載のアナロ
グ乗算器。 - 【請求項4】前記カレントミラー回路がMOSトランジ
スタから構成されたことを特徴とする請求項1又は2記
載のアナログ乗算器。 - 【請求項5】前記第2の信号電圧を入力とする第4の差
動対の差動出力電流を折り返す第1、第2のカレントミ
ラー回路の出力を更に第3、第4のカレントミラー回路
で折り返し、前記第3、第4のカレントミラー回路を前
記第1、第2の差動対の共通エミッタに接続したことを
特徴とする請求項1〜3のいずれか一に記載のアナログ
乗算器。 - 【請求項6】前記第1、第2の差動対の共通エミッタ
を、それぞれ第5、第6の定電流源で駆動すると共に、
前記第2、第1のカレントミラー回路の出力端にそれぞ
れ接続したことを特徴とする請求項1〜3のいずれか一
に記載のアナログ乗算器。 - 【請求項7】前記第1、第2の差動対の共通エミッタ
を、それぞれ第5、第6の定電流源で駆動すると共に、
ダイオード接続されたトランジスタを介して前記第2、
第1のカレントミラー回路の出力端にそれぞれ接続した
ことを特徴とする請求項6記載のアナログ乗算器。 - 【請求項8】前記第1、第2のカレントミラー回路がバ
イポーラトランジスタからなり、前記第1、第2の差動
対の共通エミッタを、それぞれ第5、第6の定電流源で
駆動すると共に、ダイオード接続されたトランジスタを
介してバイポーラトランジスタからなる前記第2、第1
のカレントミラー回路の出力端にそれぞれ接続したこと
を特徴とする請求項1記載のアナログ乗算器。 - 【請求項9】前記第5の差動対の出力をそれぞれ第1、
第2のエミッタフォロワで受け、前記エミッタフォロワ
の出力を前記第1、第2の差動対の入力とし供給するこ
とを特徴とする請求項3記載のアナログ乗算器。 - 【請求項10】第1の入力信号をベースに差動入力し、
エミッタ間が第1の抵抗で接続され、該エミッタがそれ
ぞれ第1、第2の定電流源を介して第1の電源端子に接
続される第1、第2のトランジスタからなる第1の差動
対と、 前記第1、第2のトランジスタのコレクタと第2の電源
端子との間にそれぞれ挿入されるダイオード接続された
第3、第4のトランジスタと、 第2の入力信号をベースに差動入力し、エミッタ間が第
2の抵抗で接続され、該エミッタがそれぞれ第3、第4
の定電流源を介して第2の電源端子に接続される第5、
第6のトランジスタからなる第2の差動対と、 前記第5、第6のトランジスタのコレクタを入力段のM
OSトランジスタにそれぞれ接続してなる第1、第2の
カレントミラー回路と、 エミッタが共通接続され、ベースに前記第1、第2のト
ランジスタのコレクタをそれぞれ接続してなる第7、第
8のトランジスタからなる第3の差動対と、 エミッタが共通接続され、ベースに前記第2、第1のト
ランジスタのコレクタをそれぞれ接続してなる第9、第
10のトランジスタからなる第4の差動対と、を備え、 前記第7、第8のトランジスタ共通エミッタを前記第1
のカレントミラー回路の出力段のMOSトランジスタに
接続し、 前記第9、第10のトランジスタ共通エミッタを前記第
2のカレントミラー回路の出力段のMOSトランジスタ
に接続し、 前記第7、第9のトランジスタのコレクタを共通接続し
第1の負荷抵抗を介して前記第2の電源端子に接続し、 前記第8、第10のトランジスタのコレクタを共通接続
し第2の負荷抵抗を介して前記第2の電源端子に接続し
てなることを特徴とするアナログ乗算器。 - 【請求項11】第1の入力信号をベースに差動入力し、
エミッタ間が第1の抵抗で接続され、該エミッタがそれ
ぞれ第1、第2の定電流源を介して第1の電源端子に接
続される第1、第2のトランジスタからなる第1の差動
対と、 前記第1、第2のトランジスタのコレクタと第2の電源
端子との間にそれぞれ挿入されるダイオード接続された
第3、第4のトランジスタと、 第2の入力信号をベースに差動入力し、エミッタ間が第
2の抵抗で接続され、該エミッタがそれぞれ第3、第4
の定電流源を介して前記第1の電源端子に接続される第
5、第6のトランジスタからなる第2の差動対と、 前記第5、第6のトランジスタのコレクタ出力をそれぞ
れ入力段のMOSトランジスタに接続し出力段のMOS
トランジスタから前記第5、第6のトランジスタのコレ
クタ電流をそれぞれ折り返して出力する第1、第2のカ
レントミラー回路と、 前記第1、第2のカレントミラー回路から出力される電
流を入力しそれぞれ折り返し出力するMOSトランジス
タからなる第3、第4のカレントミラー回路と、 エミッタが共通接続され、ベースに前記第1、第2のト
ランジスタのコレクタをそれぞれ接続してなる第7、第
8のトランジスタからなる第3の差動対と、 エミッタが共通接続され、ベースに前記第2、第1のト
ランジスタのコレクタをそれぞれ接続してなる第9、第
10のトランジスタからなる第4の差動対と、 を備え、 前記第7、第8のトランジスタの共通エミッタを前記第
3のカレントミラー回路の出力端に接続し、 前記第9、第10のトランジスタの共通エミッタを前記
第4のカレントミラー回路の出力端に接続し、 前記第7、第9のトランジスタのコレクタを共通接続し
て第1の負荷抵抗を介して前記第2の電源端子に接続
し、 前記第8、第10のトランジスタのコレクタを共通接続
して第2の負荷抵抗を介して前記第2の電源端子に接続
してなることを特徴とするアナログ乗算器。 - 【請求項12】第1の入力信号をベースに差動入力し、
エミッタ間が第1の抵抗で接続され、該エミッタがそれ
ぞれ第1、第2の定電流源を介して第1の電源端子に接
続される第1、第2のトランジスタからなる第1の差動
対と、 前記第1、第2のトランジスタのコレクタと高位側電源
端子との間にそれぞれ挿入されるダイオード接続された
第3、第4のトランジスタと、 第2の入力信号をベースに差動入力し、エミッタ間が第
2の抵抗で接続され、該エミッタがそれぞれ第3、第4
の定電流源を介して前記第1の電源端子に接続される第
5、第6のトランジスタからなる第2の差動対と、 前記第5、第6のトランジスタのコレクタ出力をそれぞ
れ入力段のMOSトランジスタに接続し出力段のMOS
トランジスタから前記第5、第6のトランジスタのコレ
クタ電流をそれぞれ折り返して出力する第1、第2のカ
レントミラー回路と、 エミッタが共通接続され、ベースに前記第1、第2のト
ランジスタのコレクタをそれぞれ接続してなる第7、第
8のトランジスタからなる第3の差動対と、 エミッタが共通接続され、ベースに前記第2、第1のト
ランジスタのコレクタをそれぞれ接続してなる第9、第
10のトランジスタからなる第4の差動対と、 を備え、 前記第7、第8のトランジスタの共通エミッタを、第5
の定電流源に接続すると共に、前記第2のカレントミラ
ー回路の出力端に接続し、 前記第9、第10のトランジスタの共通エミッタを、第
6の定電流源に接続すると共に、前記第1のカレントミ
ラー回路の出力端に接続し、 前記第7、第9のトランジスタのコレクタを共通接続し
て第1の負荷抵抗を介して前記第2の電源端子に接続
し、 前記第8、第10のトランジスタのコレクタを共通接続
して第2の負荷抵抗を介して前記第2の電源端子に接続
してなることを特徴とするアナログ乗算器。 - 【請求項13】第1の入力信号をベースに差動入力し、
エミッタ間が第1の抵抗で接続され、該エミッタがそれ
ぞれ第1、第2の定電流源を介して第1の電源端子に接
続される第1、第2のトランジスタからなる第1の差動
対と、 前記第1、第2のトランジスタのコレクタと高位側電源
端子との間にそれぞれ挿入されるダイオード接続された
第3、第4のトランジスタと、 第2の入力信号をベースに差動入力し、エミッタ間が第
2の抵抗で接続され、該エミッタがそれぞれ第3、第4
の定電流源を介して前記第1の電源端子に接続される第
5、第6のトランジスタからなる第2の差動対と、 前記第5、第6のトランジスタのコレクタ出力をそれぞ
れ入力段のMOSトランジスタに接続し出力段のMOS
トランジスタから前記第5、第6のトランジスタのコレ
クタ電流を折り返して出力する第1、第2のカレントミ
ラー回路と、 エミッタが共通接続され、ベースに前記第1、第2のト
ランジスタのコレクタをそれぞれ接続してなる第7、第
8のトランジスタからなる第3の差動対と、 エミッタが共通接続され、ベースに前記第2、第1のト
ランジスタのコレクタをそれぞれ接続してなる第9、第
10のトランジスタからなる第4の差動対と、 を備え、 前記第7、第8のトランジスタの共通エミッタを、第5
の定電流源に接続すると共に、ダイオード接続された第
11のトランジスタを介して前記第2のカレントミラー
回路の出力端に接続し、 前記第9、第10のトランジスタの共通エミッタを、第
6の定電流源に接続すると共に、ダイオード接続された
第12のトランジスタを介して前記第1のカレントミラ
ー回路の出力端に接続し、 前記第7、第9のトランジスタのコレクタを共通接続し
て第1の負荷抵抗を介して前記第2の電源端子に接続
し、 前記第8、第10のトランジスタのコレクタを共通接続
して第2の負荷抵抗を介して前記第2の電源端子に接続
してなることを特徴とするアナログ乗算器。 - 【請求項14】第1の入力信号をベースに差動入力し、
エミッタ間が第1の抵抗で接続され、該エミッタがそれ
ぞれ第1、第2の定電流源を介して第1の電源端子に接
続される第1、第2のトランジスタからなる第1の差動
対と、 前記第1、第2のトランジスタのコレクタと高位側電源
端子との間にそれぞれ挿入されるダイオード接続された
第3、第4のトランジスタと、 第2の入力信号をベースに差動入力とし、エミッタ間が
第2の抵抗で接続され、該エミッタがそれぞれ第3、第
4の定電流源を介して前記第1の電源端子に接続される
第5、第6のトランジスタからなる第2の差動対と、 前記第5、第6のトランジスタのコレクタ出力をそれぞ
れ入力段のバイポーラトランジスタに接続し出力段のバ
イポーラトランジスタから前記第5、第6のトランジス
タのコレクタ電流を折り返して出力する第1、第2のカ
レントミラー回路と、 エミッタが共通接続され、ベースに前記第1、第2のト
ランジスタのコレクタをそれぞれ接続してなる第7、第
8のトランジスタからなる第3の差動対と、 エミッタが共通接続され、ベースに前記第2、第1のト
ランジスタのコレクタをそれぞれ接続してなる第9、第
10のトランジスタからなる第4の差動対と、 を備え、 前記第7、第8のトランジスタの共通エミッタを、第3
の定電流源に接続すると共に、ダイオード接続された第
11のトランジスタを介して前記第2のカレントミラー
回路の出力端に接続し、 前記第9、第10のトランジスタの共通エミッタを、第
4の定電流源に接続すると共に、ダイオード接続された
第12のトランジスタを介して前記第1のカレントミラ
ー回路の出力端に接続し、 前記第7、第9のトランジスタのコレクタを共通接続し
て第1の負荷抵抗を介して前記第2の電源端子に接続
し、 前記第8、第10のトランジスタのコレクタを共通接続
して第2の負荷抵抗を介して前記第2の電源端子に接続
してなることを特徴とするアナログ乗算器。 - 【請求項15】第1の入力信号をベースに差動入力し、
エミッタ間が第1の抵抗で接続され、該エミッタがそれ
ぞれ第1、第2の定電流源を介して第1の電源端子に接
続される第1、第2のトランジスタからなる第1の差動
対と、 前記第1、第2のトランジスタのコレクタと高位側電源
端子との間にそれぞれ挿入されるダイオード接続された
第3、第4のトランジスタと、 第2の入力信号をベースに差動入力とし、エミッタ間が
第2の抵抗で接続され、該エミッタがそれぞれ第3、第
4の定電流源を介して前記第1の電源端子に接続される
第5、第6のトランジスタからなる第2の差動対と、 前記第5、第6のトランジスタのコレクタ出力をそれぞ
れ入力段のMOSトランジスタに接続し出力段のMOS
トランジスタから前記第5、第6のトランジスタのコレ
クタ電流を折り返して出力する第1、第2のカレントミ
ラー回路と、 エミッタが共通接続され、ベースに、前記第1、第2の
トランジスタのコレクタ電位をそれぞれ受ける第1、第
2のエミッタフォロワの出力をそれぞれ接続してなる第
7、第8のトランジスタからなる第3の差動対と、 エミッタが共通接続され、ベースに、前記第2、第1の
エミッタフォロワの出力をそれぞれ接続してなる第9、
第10のトランジスタからなる第4の差動対と、 を備え、 前記第7、第8のトランジスタの共通エミッタを、第3
の定電流源に接続すると共に、ダイオード接続された第
11のトランジスタを介して前記第2のカレントミラー
回路の出力端に接続し、 前記第9、第10のトランジスタの共通エミッタを、第
4の定電流源に接続すると共に、ダイオード接続された
第12のトランジスタを介して前記第1のカレントミラ
ー回路の出力端に接続し、 前記第7、第9のトランジスタのコレクタを共通接続し
て第1の負荷抵抗を介して前記第2の電源端子に接続
し、 前記第8、第10のトランジスタのコレクタを共通接続
して第2の負荷抵抗を介して前記第2の電源端子に接続
してなることを特徴とするアナログ乗算器。
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