JPH01133292A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH01133292A JPH01133292A JP62291181A JP29118187A JPH01133292A JP H01133292 A JPH01133292 A JP H01133292A JP 62291181 A JP62291181 A JP 62291181A JP 29118187 A JP29118187 A JP 29118187A JP H01133292 A JPH01133292 A JP H01133292A
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- 230000010355 oscillation Effects 0.000 claims abstract description 12
- 239000011159 matrix material Substances 0.000 claims 1
- 101100544603 Candida albicans (strain SC5314 / ATCC MYA-2876) PRP13 gene Proteins 0.000 abstract description 4
- 101100255229 Schizosaccharomyces pombe (strain 972 / ATCC 24843) prp12 gene Proteins 0.000 abstract description 4
- 101150106994 yme2 gene Proteins 0.000 abstract description 4
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は不揮発性半導体記憶装置に関し、特にタイマ
機能を内蔵したものに関するものである。
機能を内蔵したものに関するものである。
第２図は従来の不揮発性半導体記憶装置のタイマ部を示
すブロック図であり、１ａは比較的発振周波数の高いオ
シレータＩ、■ｂは比較的発振周波数の低いオシレータ
■、２は１段目の１７２分周器、４はｍ段目の１７２分
周器、６はオシレータ■ｌａ、オシレータｌ１１ｂを制
御する信号セット■、７は１７２分周器２．４を制御す
る信号セット■、８．９はオシレータＩｌａの出力信号
φａ、φａ１１２はｍ段目の１７２分周器４の出力信号
ＰＰＰ、１３．１４はオシレータｌ１１ｂの出力信号φ
ｂ。
すブロック図であり、１ａは比較的発振周波数の高いオ
シレータＩ、■ｂは比較的発振周波数の低いオシレータ
■、２は１段目の１７２分周器、４はｍ段目の１７２分
周器、６はオシレータ■ｌａ、オシレータｌ１１ｂを制
御する信号セット■、７は１７２分周器２．４を制御す
る信号セット■、８．９はオシレータＩｌａの出力信号
φａ、φａ１１２はｍ段目の１７２分周器４の出力信号
ＰＰＰ、１３．１４はオシレータｌ１１ｂの出力信号φ
ｂ。
φｂである。
また第３図は高電圧発生部と高電圧波形制御部を示す回
路図であり、１５はチャージポンプ等の高電圧発生回路
、１６はコンパレータ、１７は定電圧源、１８，１９，
２２，２３．２６はＮチャンネルトランジスタ（以下Ｔ
ｒと略す）、２０゜２１．２４．２５は容量、２７は高
電圧発生回路の出力信号ＶＰ、２８は第２図における１
７２分周器４の出力信号ＰＲＰの反転信号ＰＲＰ、（Ａ
）はＴｒ１８，１９と容量２０からなるスイッチトキャ
パシタ、（Ｂ）は容量２４．２５からなる分圧器、（Ｃ
）は高電圧波形制御部である。
路図であり、１５はチャージポンプ等の高電圧発生回路
、１６はコンパレータ、１７は定電圧源、１８，１９，
２２，２３．２６はＮチャンネルトランジスタ（以下Ｔ
ｒと略す）、２０゜２１．２４．２５は容量、２７は高
電圧発生回路の出力信号ＶＰ、２８は第２図における１
７２分周器４の出力信号ＰＲＰの反転信号ＰＲＰ、（Ａ
）はＴｒ１８，１９と容量２０からなるスイッチトキャ
パシタ、（Ｂ）は容量２４．２５からなる分圧器、（Ｃ
）は高電圧波形制御部である。
第４図は第２図、第３図の信号のタイミングを示す図で
ある。
ある。
第５図は不揮発性半導体記憶装置のメモリセルの断面図
であり、２９はコントロールゲート、３０はフローティ
ングゲート、３１は１００人程度の薄い酸化膜、３２は
ドレイン拡散層、３３はソース拡散層、３４は基板であ
る。
であり、２９はコントロールゲート、３０はフローティ
ングゲート、３１は１００人程度の薄い酸化膜、３２は
ドレイン拡散層、３３はソース拡散層、３４は基板であ
る。
次に動作について説明する。
まず、メモリトランジスタの書き込み方法について説明
する。消去はコントロールゲート２９にＶＦＰを印加し
、ドレイン３２をＯｖにすることにより行ない、この時
フローティングゲート３０とドレイン３２の間に高電界
が発生し、ドレイン３２よりフローティングゲート３０
にトンネル酸化膜３１を通して電子がトンネルする。こ
の状態でフローティングゲート３０は電子の蓄積状態に
なり、コントロールゲート２９よりみたメモリトランジ
スタのしきい値は高い方ヘシフトする。またプログラム
はコントロールゲート２９を０■、ドレイン３２に■７
．を印加することにより行い、このときドレイン３２と
フローティングゲート３０の間に高電界が発生し、フロ
ーティングゲート３０よりドレイン３２にトンネル酸化
膜３１を通して電子がトンネルする。この状態でフロー
ティングゲート３０は電子の空乏状態になり、コントロ
ールゲート２９よりみたメモリトランジスタのしきい値
電圧は低い方ヘシフトする。−船釣に書き込みに用いる
高電圧■、は立ち上がりをなだらかにしてトンネル酸化
膜３１に印加される電界を緩和している。そこで、第２
図、第３図に示すような回路を用いてＶＰＰの波形を制
御している。
する。消去はコントロールゲート２９にＶＦＰを印加し
、ドレイン３２をＯｖにすることにより行ない、この時
フローティングゲート３０とドレイン３２の間に高電界
が発生し、ドレイン３２よりフローティングゲート３０
にトンネル酸化膜３１を通して電子がトンネルする。こ
の状態でフローティングゲート３０は電子の蓄積状態に
なり、コントロールゲート２９よりみたメモリトランジ
スタのしきい値は高い方ヘシフトする。またプログラム
はコントロールゲート２９を０■、ドレイン３２に■７
．を印加することにより行い、このときドレイン３２と
フローティングゲート３０の間に高電界が発生し、フロ
ーティングゲート３０よりドレイン３２にトンネル酸化
膜３１を通して電子がトンネルする。この状態でフロー
ティングゲート３０は電子の空乏状態になり、コントロ
ールゲート２９よりみたメモリトランジスタのしきい値
電圧は低い方ヘシフトする。−船釣に書き込みに用いる
高電圧■、は立ち上がりをなだらかにしてトンネル酸化
膜３１に印加される電界を緩和している。そこで、第２
図、第３図に示すような回路を用いてＶＰＰの波形を制
御している。
次に高電圧波形制御回路の動作の説明を第２図。
第３図、第４図を用いて行う。
第２図はタイマ回路で、発振周期の安定したオシレータ
Ｉｌａと複数の１７２分周器２〜４で構成され、比較的
小さい面積で安定したタイマ出力が得られるものである
。またオシレータＩ［１ｂは第３図の高電圧波形制御回
路（Ｃ）に入力されるφｂ、φｂを出力する回路で、オ
シレータＩｌａの出力に比べて低い周波数を発振するも
のである。
Ｉｌａと複数の１７２分周器２〜４で構成され、比較的
小さい面積で安定したタイマ出力が得られるものである
。またオシレータＩ［１ｂは第３図の高電圧波形制御回
路（Ｃ）に入力されるφｂ、φｂを出力する回路で、オ
シレータＩｌａの出力に比べて低い周波数を発振するも
のである。
タイマ回路の動作はセットＩ６．セット■７を１Ｈ″に
することによりオシレータＩ ｌ ａ、オシレータｌ１
１ｂ、１／２分周器２〜４が活性化されて、オシレータ
Ｉｌａ、オシレータｌ１１ｂが発振を開始し、ｍ段目の
１７２分周器４の出力ＰＲＰ１２がＨ”になって始まる
。ここで１７２分周器２〜４は入力される発振周波数λ
に対して１／２λを出力する回路であり、ｍ段の１７２
分周器の直列接続の場合、１段目の入力周波数をλとす
ると、ｍ段目の１７２分周器の出力周波数は（１／２
） ’″λである。
することによりオシレータＩ ｌ ａ、オシレータｌ１
１ｂ、１／２分周器２〜４が活性化されて、オシレータ
Ｉｌａ、オシレータｌ１１ｂが発振を開始し、ｍ段目の
１７２分周器４の出力ＰＲＰ１２がＨ”になって始まる
。ここで１７２分周器２〜４は入力される発振周波数λ
に対して１／２λを出力する回路であり、ｍ段の１７２
分周器の直列接続の場合、１段目の入力周波数をλとす
ると、ｍ段目の１７２分周器の出力周波数は（１／２
） ’″λである。
つまり、ｍ段目の１７２分周器４の出力ＰＲＰ１２はセ
ットＩ６．セフト■７が“Ｈ”になった後、１ ／ （
１／２） ”−’ λ経過した後″Ｌ”になる。
ットＩ６．セフト■７が“Ｈ”になった後、１ ／ （
１／２） ”−’ λ経過した後″Ｌ”になる。
第３図は高電圧発生回路１５と高電圧波形制御回路（Ｃ
）を示し、第２図のタイマ回路の出力ＰＰＰが“Ｈ”、
つまりＰＰＰが′Ｌ”になると、Ｔｒ２２，２３がＯＦ
Ｆしてスイッチトキャパシタ（Ａ）と分圧器（Ｂ）とを
活性化する。ここでスイソチトキャパシタ （Ａ）は抵
抗と同じ役割を果たす回路でその抵抗値Ｒはφｂの発振
周波数をλｂとすると、 となる。また分圧器（Ｂ）はＮ２に、 の電圧を出力するものである。そこで、スイッチトキャ
パシタ（Ａ）と容量２１により、定電圧源１６の出力は
、 の時定数で立ち上がりがなだらかになってＮ１に現れる
。このＮ１とＮ２がコンパレータ１６に入力されて、そ
の出力により高電圧発生回路１５を制御してＶＰＰ２７
が出力される。つまり、Ｎ１に現れる電圧を特徴とする
特許 に従ってＶＦＰの電圧が決められ、第４図のタイミング
図に示すような立ち上がりのなだらかな波形が得られる
。この後、ＰＰＰがタイマ動作により“ＨｏになるとＴ
ｒ２２．２３はＯＮしてスイッチトキャパシシタ（Ａ）
と分圧器（Ｂ）を非活性化し、Ｔ”ｒ２６もＯＮするた
め、ＶＰＰ２７を“Ｌ”レベルにする。
）を示し、第２図のタイマ回路の出力ＰＰＰが“Ｈ”、
つまりＰＰＰが′Ｌ”になると、Ｔｒ２２，２３がＯＦ
Ｆしてスイッチトキャパシタ（Ａ）と分圧器（Ｂ）とを
活性化する。ここでスイソチトキャパシタ （Ａ）は抵
抗と同じ役割を果たす回路でその抵抗値Ｒはφｂの発振
周波数をλｂとすると、 となる。また分圧器（Ｂ）はＮ２に、 の電圧を出力するものである。そこで、スイッチトキャ
パシタ（Ａ）と容量２１により、定電圧源１６の出力は
、 の時定数で立ち上がりがなだらかになってＮ１に現れる
。このＮ１とＮ２がコンパレータ１６に入力されて、そ
の出力により高電圧発生回路１５を制御してＶＰＰ２７
が出力される。つまり、Ｎ１に現れる電圧を特徴とする
特許 に従ってＶＦＰの電圧が決められ、第４図のタイミング
図に示すような立ち上がりのなだらかな波形が得られる
。この後、ＰＰＰがタイマ動作により“ＨｏになるとＴ
ｒ２２．２３はＯＮしてスイッチトキャパシシタ（Ａ）
と分圧器（Ｂ）を非活性化し、Ｔ”ｒ２６もＯＮするた
め、ＶＰＰ２７を“Ｌ”レベルにする。
従来の不揮発性半導体記憶装置は以上のように構成され
ているので、タイマ回路のために用いるオシレータと、
高電圧波形制御回路に用いるオシレータの２種類を必要
とするため、面積も大で、電源電流も多いという欠点が
あった。
ているので、タイマ回路のために用いるオシレータと、
高電圧波形制御回路に用いるオシレータの２種類を必要
とするため、面積も大で、電源電流も多いという欠点が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、面積を縮小でき、また電源電流を減少させる
ことのできる不揮発性半導体記憶装置を提供することを
目的としている。
たもので、面積を縮小でき、また電源電流を減少させる
ことのできる不揮発性半導体記憶装置を提供することを
目的としている。
この発明に係る不揮発性半導体記憶装置は、高電圧の波
形を制御する回路に用いる発振信号をタイマ回路の中か
ら取り出すように構成したものである。
形を制御する回路に用いる発振信号をタイマ回路の中か
ら取り出すように構成したものである。
この発明の不連発性半導体記憶装置では、高電圧波形制
御回路のための発振信号をタイマ回路の中から取り出す
ように構成したので、装置の面積を縮小でき、電源電流
を減少させることができる。
御回路のための発振信号をタイマ回路の中から取り出す
ように構成したので、装置の面積を縮小でき、電源電流
を減少させることができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による不揮発性半導体記憶
装置のタイマ部を示すブロック図である。
装置のタイマ部を示すブロック図である。
図において、第２図の従来例と同一符号は同一部分を示
し、３はｎ段目の１７２分周器、５はｎ段目の１７２分
周器３の出力が入力されるインバータ、１０．１１はイ
ンバータ５の入力信号φｂ、出力信号φｂである。
し、３はｎ段目の１７２分周器、５はｎ段目の１７２分
周器３の出力が入力されるインバータ、１０．１１はイ
ンバータ５の入力信号φｂ、出力信号φｂである。
次に動作について説明する。
高電圧発生部と高電圧波形制御部（第３図）は従来例と
同様であるから説明を省略し、タイマ部についてのみ説
明を行う。セットＩ６とセット■７が“Ｈｏになると、
オシレータ１と１７２分周器２．３．４が活性化され、
オシレータ１は発振を開始し、ｎ段目の１７２分周器３
の出力φｂｌｏ。
同様であるから説明を省略し、タイマ部についてのみ説
明を行う。セットＩ６とセット■７が“Ｈｏになると、
オシレータ１と１７２分周器２．３．４が活性化され、
オシレータ１は発振を開始し、ｎ段目の１７２分周器３
の出力φｂｌｏ。
ｍ段目の１７２分周器４の出力ＰＲＰ１２は“Ｈｏにな
る。従来例と同様に１段目の入力周波数をλとするとｎ
段目の１７２分周器３のφｂは周波数（１／２）” λ
の発振信号になり、ｍ段目の１／２分周器４の出力ＰＲ
Ｐ １２はセットＩ６．セット■７が“Ｈｏになった後
、１ ／（１／２） ”−” λ経過した後“Ｌ″にな
るようなタイマ出力となる。
る。従来例と同様に１段目の入力周波数をλとするとｎ
段目の１７２分周器３のφｂは周波数（１／２）” λ
の発振信号になり、ｍ段目の１／２分周器４の出力ＰＲ
Ｐ １２はセットＩ６．セット■７が“Ｈｏになった後
、１ ／（１／２） ”−” λ経過した後“Ｌ″にな
るようなタイマ出力となる。
このような本実施例では、オシレータを１つにして高電
圧波形制御のための発振信号をタイマ回路の中から取り
出すようにしたので、装置の面積を縮小でき、電源電圧
が少なくてすむ。
圧波形制御のための発振信号をタイマ回路の中から取り
出すようにしたので、装置の面積を縮小でき、電源電圧
が少なくてすむ。
なお、上記実施例ではｎ段目の出力の一方のみ（φ、７
のうちの一方）を利用するように構成したが、これは両
方を利用してもよく、この場合においても上記実施例と
同様の効果が得られる。
のうちの一方）を利用するように構成したが、これは両
方を利用してもよく、この場合においても上記実施例と
同様の効果が得られる。
以上のようにこの発明に係る不揮発性半導体記憶装置に
よれば、高電圧波形制御回路に用いる発振信号をタイマ
回路の中より取り出すように構成したので、オシレータ
１つ分を省略できるため、面積を縮小でき、電源電流を
減少させることができる効果がある。
よれば、高電圧波形制御回路に用いる発振信号をタイマ
回路の中より取り出すように構成したので、オシレータ
１つ分を省略できるため、面積を縮小でき、電源電流を
減少させることができる効果がある。
第１図は本発明の一実施例による不揮発性半導体記憶装
置のタイマ部を示すブロック図、第２図は従来の不揮発
性半導体記憶装置のタイマ部を示すブロック図、第３図
は高電圧発生部と高電圧波形制御部を示す回路図、第４
図は信号のタイミングを示す図、第５図は不揮発性半導
体記憶装置のメモリセルの断面図である。 図において、１はオシレータ、２は１段目の１７２分周
器、３はｎ段目の１７２分周器、４はｍ段目の１７２分
周器、５はインバータ、６は信号セットＩ、７は信号セ
ット■：、８．９は出力信号φａ。 ｊａ、１０．１１は入力信号φｂ、出力信号１ｂ１２は
出力信号ＰＰＰ、１５は高電圧発生回路、１６はコンパ
レータ、１７は定電圧源、１８，１９，２２，２３．２
６はＮチャンネルトランジスタ、２０．２１，２４．２
５は容量、２７は出力信号ＶＰＰ、２８は反転信号ＰＲ
Ｐ、（Ａ）はＴｒ１８．１９と容量からなるスイッチト
キャパシタ、（Ｂ）は容量２４．２５からなる分圧器、
（Ｃ）は高電圧波形制御部、２９はコントロールゲート
、３０はフローティングゲート、３１は薄い酸化膜、３
２はドレイン拡散層、３３はソース拡散層、３４は基板
である。 なお図中同一符号は同−又は相当部分を示す。
置のタイマ部を示すブロック図、第２図は従来の不揮発
性半導体記憶装置のタイマ部を示すブロック図、第３図
は高電圧発生部と高電圧波形制御部を示す回路図、第４
図は信号のタイミングを示す図、第５図は不揮発性半導
体記憶装置のメモリセルの断面図である。 図において、１はオシレータ、２は１段目の１７２分周
器、３はｎ段目の１７２分周器、４はｍ段目の１７２分
周器、５はインバータ、６は信号セットＩ、７は信号セ
ット■：、８．９は出力信号φａ。 ｊａ、１０．１１は入力信号φｂ、出力信号１ｂ１２は
出力信号ＰＰＰ、１５は高電圧発生回路、１６はコンパ
レータ、１７は定電圧源、１８，１９，２２，２３．２
６はＮチャンネルトランジスタ、２０．２１，２４．２
５は容量、２７は出力信号ＶＰＰ、２８は反転信号ＰＲ
Ｐ、（Ａ）はＴｒ１８．１９と容量からなるスイッチト
キャパシタ、（Ｂ）は容量２４．２５からなる分圧器、
（Ｃ）は高電圧波形制御部、２９はコントロールゲート
、３０はフローティングゲート、３１は薄い酸化膜、３
２はドレイン拡散層、３３はソース拡散層、３４は基板
である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）電気的に書き込み消去可能な不揮発性半導体記憶
素子を複数個マトリックス状に並べたメモリセルアレイ
と、 チップ内部において、書き込みのための高電圧を発生す
る回路と、 上記高電圧のパルス幅を決定するタイマ回路と、上記高
電圧の波形を制御する回路とを備えた不揮発性半導体記
憶装置において、 上記高電圧の波形を制御する回路に用いる発振信号を上
記タイマ回路の中より取り出すようにしたことを特徴と
する不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291181A JPH01133292A (ja) | 1987-11-18 | 1987-11-18 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291181A JPH01133292A (ja) | 1987-11-18 | 1987-11-18 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01133292A true JPH01133292A (ja) | 1989-05-25 |
Family
ID=17765509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291181A Pending JPH01133292A (ja) | 1987-11-18 | 1987-11-18 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133292A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006259075A (ja) * | 2005-03-16 | 2006-09-28 | Mitsubishi Electric Corp | 分周回路、電源回路及び表示装置 |
-
1987
- 1987-11-18 JP JP62291181A patent/JPH01133292A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006259075A (ja) * | 2005-03-16 | 2006-09-28 | Mitsubishi Electric Corp | 分周回路、電源回路及び表示装置 |
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