JP2010154716A - Ｄｃ−ｄｃコンバータ及びそのｄｃ−ｄｃコンバータを備えた電源回路 - Google Patents

Abstract

【課題】極めて簡単な回路で誤差増幅回路内の位相補償用のコンデンサによる出力電圧Ｖｏの応答遅れを改善させることができるＤＣ−ＤＣコンバータ及びそのＤＣ−ＤＣコンバータを備えた電源回路を得る。
【解決手段】誤差増幅回路２０の出力回路をソースフォロア回路にし、その前段の差動増幅回路における出力回路の負荷に直列に電圧生成素子を接続するようにしたことから、該電圧生成素子に僅かな電流が流れただけで、前記ソースフォロア回路をなすＮＭＯＳトランジスタＭ２３のゲート電圧を引き上げることができ、誤差増幅回路２０から出力される誤差電圧Ｖｅが素早く立ち上がることができるため、出力電圧Ｖｏの大幅な低下を抑制することができるようにした。
【選択図】図１

Description

本発明は、小型電子機器に用いられるＤＣ−ＤＣコンバータに関し、特に負荷電流が急増した場合に出力電圧の低下を少なくすることができるＤＣ−ＤＣコンバータ及びそのＤＣ−ＤＣコンバータを備えた電源回路に関する。

図７は、従来の電流モード制御型の降圧型スイッチングレギュレータの回路例を示した図である。
図７において、スイッチングレギュレータ１００は、入力端子ＩＮに入力された入力電圧Ｖｉを所定の電圧に降圧して出力電圧Ｖｏとして出力端子ＯＵＴから出力するものである。

図８は、図７に示したスイッチングレギュレータ１００の動作例を示したタイミングチャートである。図８において、Ｉｏは出力端子ＯＵＴから出力される出力電流、Ｖｅは誤差増幅回路１２０の出力電圧である誤差電圧、Ｖｓｌｐはスロープ電圧生成回路１１０の出力電圧であるスロープ電圧、Ｓｅｔは発振回路１４０の出力信号でＲＳフリップフロップ回路１５０のセット入力端Ｓに入力されるセットパルス信号、ＲｓｔはＰＷＭコンパレータ１３０の出力信号でＲＳフリップフロップ回路１５０のリセット入力端Ｒに入力されるリセットパルス信号、Ｓ１はＲＳフリップフロップ回路１５０の出力端Ｑから出力された出力信号をインバータ回路１６０で信号レベルを反転させた信号でありスイッチングトランジスタＭ１０１のゲート信号である。

発振回路１４０からは、図８に示すように、所定の周期でハイレベルになるセットパルス信号Ｓｅｔが出力されている。セットパルス信号ＳｅｔがＲＳフリップフロップ回路１５０のセット入力端Ｓに入力されると、ＲＳフリップフロップ回路１５０は、出力端Ｑからハイレベルの信号を出力する。この信号はインバータ回路１６０で信号レベルが反転されるため、スイッチングトランジスタＭ１０１のゲート信号Ｓ１はローレベルになる。すると、スイッチングトランジスタＭ１０１がオンして、インダクタＬ１０１と出力コンデンサＣ１０１との直列回路に入力電圧Ｖｉが入力される。

インダクタＬ１０１に流れるインダクタ電流ＩＬは時間の経過に連れて直線的に増加する。インダクタ電流ＩＬが出力電流Ｉｏよりも大きくなると、出力コンデンサＣ１０１に電荷が蓄積され、出力電圧Ｖｏが上昇する。
スロープ電圧生成回路１１０は、インダクタ電流ＩＬを検出して電圧に変換すると共に、サブハーモニック発振を防止するための補償電圧を生成し、この補償電圧を前記のインダクタ電流ＩＬを変換した電圧に加算して、スロープ電圧Ｖｓｌｐを生成して出力する。スロープ電圧ＶｓｌｐはスイッチングトランジスタＭ１０１がオンしている間、直線的に上昇する。

誤差増幅回路１２０は、出力電圧検出信号Ｖｆｂと基準電圧Ｖｒｅｆとの差電圧を増幅し、誤差電圧Ｖｅとして出力する。
ＰＷＭコンパレータ１３０は、誤差電圧Ｖｅとスロープ電圧Ｖｓｌｐの電圧比較を行い、スロープ電圧Ｖｓｌｐが誤差電圧Ｖｅを超えるとハイレベルの信号Ｒｓｔを出力し、ＲＳフリップフロップ回路１５０をリセットする。すると、ＲＳフリップフロップ回路１５０の出力端Ｑはローレベルに戻りゲート信号Ｓ１がハイレベルになるため、スイッチングトランジスタＭ１０１はオフする。

スイッチングトランジスタＭ１０１がオフすると、接続ノードＬＸの電圧ＶＬＸはインダクタＬ１０１の逆起電力の作用で負電圧まで低下する。すると整流ダイオードＤ１０１がオンして、インダクタＬ１０１に蓄えられていたエネルギーを放出させる。これにより、インダクタ電流ＩＬは時間の経過に連れて直線的に減少し、インダクタ電流ＩＬが出力電流Ｉｏよりも小さくなると、出力コンデンサＣ１０１から負荷２００へ電力が供給され、出力電圧Ｖｏが低下する。
１周期後に発振回路１４０からセットパルスＳｅｔが発生し、再びスイッチングトランジスタＭ１０１がオンしてインダクタ電流ＩＬが供給され、出力電圧Ｖｏが上昇する。以下、同様の動作が繰り返される。

図８の時刻ｔ２以前は出力電流Ｉｏが少ない状態を示しており、更に出力電流Ｉｏが低減している状態である。出力電流Ｉｏの低減に連れて、出力電圧Ｖｏは僅かであるが上昇する。このため、誤差電圧Ｖｅは更に低下し、時刻ｔ１でスロープ電圧Ｖｓｌｐの下限値以下になってしまう。すると、ＰＷＭコンパレータ１３０の出力信号Ｒｓｔはハイレベルになり、ＲＳフリップフロップ回路１５０をリセットする。この状態では、ＲＳフリップフロップ回路１５０のセット入力端ＳにセットパルスＳｅｔが入力されても出力端Ｑの信号レベルは反転しないため、スイッチングトランジスタＭ１０１はオンしない。

時刻ｔ２で出力電流Ｉｏが急増すると、出力電圧Ｖｏは図８で示しているように低下するが、誤差増幅回路１２０からの誤差電圧Ｖｅはなかなか上昇しない。これは、誤差増幅回路１２０からの誤差電圧Ｖｅが０Ｖになっている間に、位相補償用のコンデンサＣｈの電荷も放電されてコンデンサＣｈの電圧も０Ｖになっており、誤差増幅回路１２０からの誤差電圧Ｖｅは、コンデンサＣｈが所定の電圧に充電されるまでは、立ち上がることができないためである。
このことから、誤差電圧Ｖｅがスロープ電圧Ｖｓｌｐの下限値を超えて、最初にスイッチングトランジスタＭ１０１をオンするためのゲート信号Ｓ１が出力されるのは、出力電流Ｉｏが急増した時刻ｔ２から時間Ｔｄが経過した時刻ｔ３になってからである。この間に、出力電圧Ｖｏは大きく低下してしまう。

このようなことから、従来は、誤差増幅回路の帰還回路に含まれる位相補償用のコンデンサの電荷を保持及び充放電させるためのスイッチ手段を設け、このスイッチ手段を操作することで、電圧比較器に出力する誤差電圧の整定時間を短くするようにしていた（例えば、特許文献１参照。）。このようにすることにより、負荷に出力される出力電圧を速やかに設定された電圧に移行させることができる。
特開２００６−９４５７２号公報

しかし、このような方法では、前記スイッチ手段と、このスイッチ手段を制御するための制御回路が別途必要であり、回路全体が大規模なものになってしまうという問題があった。また、スイッチングレギュレータと、軽負荷時はスイッチングレギュレータよりも電力変換効率の高い第２のＤＣ−ＤＣコンバータとを任意に、又は所定の条件が成立した（例えば負荷電流が所定の電流を前後した）場合に、いずれか一方が入力電圧を所定の出力電圧に変換して出力端子より出力するようにした構成も考えられるが、前記第２のＤＣ−ＤＣコンバータから前記スイッチングレギュレータに切り替わる際は、前記と同じ理由で出力電圧Ｖｏは大きく低下するという問題があった。

本発明は、このような問題を解決するためになされたものであり、極めて簡単な回路で誤差増幅回路内の位相補償用のコンデンサによる出力電圧Ｖｏの応答遅れを改善させることができるＤＣ−ＤＣコンバータ及びそのＤＣ−ＤＣコンバータを備えた電源回路を得ることを目的とする。

この発明に係るＤＣ−ＤＣコンバータは、入力端子から入力された入力電圧を所定の電圧に変換して出力端子から出力電圧として出力するＤＣ−ＤＣコンバータにおいて、
制御電極に入力された制御信号に応じた動作を行って、前記出力電圧の制御を行う出力制御用トランジスタと、
所定の基準電圧と、前記出力電圧を分圧して生成した帰還電圧との電圧差を増幅して出力する誤差増幅回路を有し、該誤差増幅回路から出力された誤差電圧を基にして、前記出力電圧が前記所定の電圧で一定になるように前記出力制御用トランジスタの動作制御を行う動作制御回路部と、
を備え、
前記誤差増幅回路は、前記誤差電圧を出力する出力回路部にソースフォロア接続された出力トランジスタを有し、該出力トランジスタの制御電極と接地電圧との間に位相補償用の抵抗とコンデンサの直列回路が接続されると共に、前記出力トランジスタで形成されたソースフォロア回路の前段に設けられた増幅回路部の負荷に電圧生成素子を直列に接続された構成をなすものである。

具体的には、前記電圧生成素子は、ダイオード接続されたＭＯＳトランジスタからなるようにした。

また、前記電圧生成素子は、抵抗からなるようにしてもよい。

また、前記電圧生成素子は、前記ソースフォロア回路を構成している前記出力トランジスタのしきい値電圧以下の電圧を生成するようにした。

また、この発明に係る電源回路は、
前記請求項１から請求項４のいずれかに記載のＤＣ−ＤＣコンバータと、
軽負荷時には該ＤＣ−ＤＣコンバータよりも電力変換効率の高い第２のＤＣ−ＤＣコンバータと、
前記ＤＣ−ＤＣコンバータ及び第２のＤＣ−ＤＣコンバータの動作制御を行う制御回路と、
を備え、
前記制御回路は、任意に又は所定の条件が成立した場合に、前記ＤＣ−ＤＣコンバータ及び前記第２のＤＣ−ＤＣコンバータのいずれか一方を作動させて、前記入力電圧から前記出力電圧を生成して前記出力端子から出力させるものである。

本発明のＤＣ−ＤＣコンバータによれば、誤差増幅回路の出力回路部をソースフォロア回路にし、該出力回路部の前段の増幅回路部の負荷に直列に電圧生成素子を接続するようにしたことから、該電圧生成素子に僅かな電流が流れただけで、前記ソースフォロア回路を構成する出力トランジスタの制御電極の電圧を引き上げることができるため、前記誤差増幅回路から出力される誤差電圧が素早く立ち上がり、ＤＣ−ＤＣコンバータの出力電圧の大幅な低下を抑制することができる。

また、本発明の電源回路は、前記のようなＤＣ−ＤＣコンバータと、軽負荷時に該ＤＣ−ＤＣコンバータよりも電力変換効率が高い第２のＤＣ−ＤＣコンバータとの切り替えを行う際にも、出力電圧の大幅な低下を抑制することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチングレギュレータの回路例を示した図である。
図１において、ＤＣ−ＤＣコンバータをなすスイッチングレギュレータ１は、入力端子ＩＮに入力された入力電圧Ｖｉを、所定の電圧に降圧して出力電圧Ｖｏとして出力端子ＯＵＴから負荷２に出力する、非同期整流型の降圧型スイッチングレギュレータをなしている。

スイッチングレギュレータ１において、入力端子ＩＮと接地電圧ＧＮＤとの間には、スイッチングトランジスタＭ１と整流ダイオードＤ１の直列回路が接続されている。また、スイッチングトランジスタＭ１と整流ダイオードＤ１との接続ノードＬＸと出力端子ＯＵＴとの間にはインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧ＧＮＤとの間には出力コンデンサＣ１が接続されている。更に、出力端子ＯＵＴと接地電圧ＧＮＤとの間には負荷２が接続されている。
スイッチングトランジスタＭ１がオン／オフ動作を行うことにより、インダクタＬ１と出力コンデンサＣ１にエネルギーを蓄え、該蓄えたエネルギーを出力端子ＯＵＴから出力電圧Ｖｏとして出力し、負荷２に供給している。

また、出力制御用トランジスタをなすスイッチングトランジスタＭ１のオン／オフ制御を行う動作制御回路部として、出力電圧検出用の分圧抵抗Ｒ１，Ｒ２、基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路７、分圧抵抗Ｒ１とＲ２との接続部から出力される帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとが入力される誤差増幅回路２０、インダクタＬ１を流れる電流を検出して電圧に変換しスロープ補償を行ってスロープ電圧Ｖｓｌｐを生成し出力するスロープ電圧生成回路１０、スロープ電圧生成回路１０から出力されたスロープ電圧Ｖｓｌｐと誤差増幅回路２０から出力された誤差電圧Ｖｅとのを電圧比較を行い該比較結果を示すリセットパルス信号Ｒｓｔを生成して出力するＰＷＭコンパレータ３０、所定のセットパルス信号Ｓｅｔを生成して出力する発振回路４０、発振回路４０からのセットパルス信号ＳｅｔでセットされＰＷＭコンパレータ３０からのリセットパルス信号ＲｓｔでリセットされるＲＳフリップフロップ回路５０、及びＲＳフリップフロップ回路５０の出力端Ｑから出力された信号の信号レベルを反転させて出力するインバータ回路６０を備えている。なお、誤差増幅回路２０に接続されている抵抗ＲｈとコンデンサＣｈは、スイッチングレギュレータ１の位相補償を行うためのものである。

発振回路４０からは、所定の周期でハイレベルになるセットパルス信号Ｓｅｔが出力されている。セットパルス信号ＳｅｔがＲＳフリップフロップ回路５０のセット入力端Ｓに入力されると、ＲＳフリップフロップ回路５０は、出力端Ｑからハイレベルの信号を出力する。該信号はインバータ回路６０で信号レベルが反転されるため、スイッチングトランジスタＭ１のゲート信号Ｓ１はローレベルになる。すると、スイッチングトランジスタＭ１がオンして、インダクタＬ１と出力コンデンサＣ１との直列回路に入力電圧Ｖｉが入力される。

インダクタＬ１に流れるインダクタ電流ＩＬは時間の経過に連れて直線的に増加する。インダクタ電流ＩＬが出力電流Ｉｏよりも大きくなると、出力コンデンサＣ１に電荷が蓄積され、出力電圧Ｖｏが上昇する。
スロープ電圧生成回路１０は、インダクタ電流ＩＬを検出して電圧に変換すると共に、サブハーモニック発振を防止するための補償電圧を生成し、該補償電圧を、インダクタ電流ＩＬを変換した前記電圧に加算して、スロープ電圧Ｖｓｌｐを生成して出力する。スロープ電圧ＶｓｌｐはスイッチングトランジスタＭ１がオンしている間、直線的に上昇する。

誤差増幅回路２０は、出力電圧検出信号をなす帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差電圧を増幅し、誤差電圧Ｖｅとして出力する。
ＰＷＭコンパレータ３０は、誤差電圧Ｖｅとスロープ電圧Ｖｓｌｐの電圧比較を行い、スロープ電圧Ｖｓｌｐが誤差電圧Ｖｅを超えるとハイレベルの信号Ｒｓｔを出力し、ＲＳフリップフロップ回路５０をリセットする。すると、ＲＳフリップフロップ回路５０の出力端Ｑはローレベルに戻りゲート信号Ｓ１がハイレベルになるため、スイッチングトランジスタＭ１はオフする。

スイッチングトランジスタＭ１がオフすると、接続ノードＬＸの電圧ＶＬＸはインダクタＬ１の逆起電力の作用で負電圧まで低下する。すると整流ダイオードＤ１がオンして、インダクタＬ１に蓄えられていたエネルギーを放出させる。これにより、インダクタ電流ＩＬは時間の経過に連れて直線的に減少し、インダクタ電流ＩＬが出力電流Ｉｏよりも小さくなると、出力コンデンサＣ１から負荷２へ電力が供給され、出力電圧Ｖｏが低下する。
発振回路４０からのセットパルスＳｅｔの１周期後に、再びスイッチングトランジスタＭ１がオンしてインダクタ電流ＩＬが供給され、出力電圧Ｖｏが上昇する。以下、同様の動作が繰り返される。

図２は、図１の誤差増幅回路２０の回路例を示した図である。
図２の誤差増幅回路２０は、ＰＭＯＳトランジスタＭ１１〜Ｍ１６、ＮＭＯＳトランジスタＭ１７〜Ｍ２４、位相補償用のコンデンサＣｈ及び位相補償用の抵抗Ｒｈで構成されている。
ＮＭＯＳトランジスタＭ１８において、ソースは接地電圧ＧＮＤに接続され、ドレインはＰＭＯＳトランジスタＭ１１のドレインに接続され、ゲートには誤差増幅回路２０のバイアス電流を設定するためのバイアス設定電圧Ｖｂｉａｓが入力されている。

ＰＭＯＳトランジスタＭ１１のソースは入力電圧Ｖｉに接続され、ＰＭＯＳトランジスタＭ１１のゲートは、自身のドレインに接続されると共にＰＭＯＳトランジスタＭ１２のゲートに接続されている。ＰＭＯＳトランジスタＭ１２のソースは入力電圧Ｖｉに接続されていることから、ＰＭＯＳトランジスタＭ１１とＭ１２はカレントミラー回路を構成している。また、ＰＭＯＳトランジスタＭ１２のドレインは、ＰＭＯＳトランジスタＭ１５とＭ１６の各ソースが接続された接続部に接続されている。

ＰＭＯＳトランジスタＭ１５とＭ１６が誤差増幅回路２０の差動入力用のトランジスタをなしており、ＰＭＯＳトランジスタＭ１５のゲートが誤差増幅回路２０の反転入力端ＩＭ−をなし、該反転入力端ＩＭ−には帰還電圧Ｖｆｂが入力されている。また、ＰＭＯＳトランジスタＭ１６のゲートが誤差増幅回路２０の非反転入力端ＩＰ＋をなし、該非反転入力端ＩＰ＋には基準電圧Ｖｒｅｆが入力されている。ＰＭＯＳトランジスタＭ１５のドレインは、ＮＭＯＳトランジスタＭ２０のドレインに接続され、ＰＭＯＳトランジスタＭ１６のドレインは、ＮＭＯＳトランジスタＭ２１のドレインに接続されている。

ＮＭＯＳトランジスタＭ２０のソースは接地電圧ＧＮＤに接続され、ＮＭＯＳトランジスタＭ２０のゲートは、自身のドレインに接続されると共にＮＭＯＳトランジスタＭ１９のゲートに接続されている。ＮＭＯＳトランジスタＭ１９のソースは接地電圧ＧＮＤに接続されていることから、ＮＭＯＳトランジスタＭ２０とＭ１９はカレントミラー回路を構成している。ＮＭＯＳトランジスタＭ１９のドレインはＰＭＯＳトランジスタＭ１３のドレインに接続されている。

ＰＭＯＳトランジスタＭ１３のソースは入力電圧Ｖｉに接続され、ＰＭＯＳトランジスタＭ１３のゲートは、自身のドレインとＰＭＯＳトランジスタＭ１４のゲートにそれぞれ接続されている。ＰＭＯＳトランジスタＭ１４のソースは入力電圧Ｖｉに接続されていることから、ＰＭＯＳトランジスタＭ１３とＭ１４もカレントミラー回路を構成している。ＰＭＯＳトランジスタＭ１４のドレインは、ＮＭＯＳトランジスタＭ２３のゲートとＮＭＯＳトランジスタＭ１７のドレインにそれぞれ接続されている。ＮＭＯＳトランジスタＭ１４のドレインが、誤差増幅回路２０の前段増幅回路部をなす差動増幅回路の出力端になっている。

ＮＭＯＳトランジスタＭ１７のゲートは自身のドレインに接続され、ＮＭＯＳトランジスタＭ１７のソースはＮＭＯＳトランジスタＭ２２のドレインに接続されている。ＮＭＯＳトランジスタＭ１７は、本発明で追加されたトランジスタであり、従来は、ＮＭＯＳトランジスタＭ１４のドレインがＮＭＯＳトランジスタＭ２２のドレインに直接接続されていた。なお、ＮＭＯＳトランジスタＭ２２が前記差動増幅回路における出力回路の負荷になっている。
ＮＭＯＳトランジスタＭ２２のソースは接地電圧ＧＮＤに接続され、ＮＭＯＳトランジスタＭ２２のゲートはＮＭＯＳトランジスタＭ２１のゲートに接続されている。ＮＭＯＳトランジスタＭ２１のゲートは自身のドレインに接続されていることから、ＮＭＯＳトランジスタＭ２２とＭ２１はカレントミラー回路を構成している。

ＮＭＯＳトランジスタＭ２３のドレインは入力電圧Ｖｉに接続され、ＮＭＯＳトランジスタＭ２３のソースはＮＭＯＳトランジスタＭ２４のドレインに接続されている。また、ＮＭＯＳトランジスタＭ２３のゲートと接地電圧ＧＮＤとの間には、位相補償用の抵抗Ｒｈと位相補償用のコンデンサＣｈの直列回路が接続されている。位相補償用の抵抗Ｒｈと位相補償用のコンデンサＣｈは、スイッチングレギュレータ１の位相補償を行っている。
ＮＭＯＳトランジスタＭ２４のソースは接地電圧ＧＮＤに接続され、ＮＭＯＳトランジスタＭ２４のゲートは、ＮＭＯＳトランジスタＭ２１及びＭ２２の各ゲートとそれぞれ接続されていることから、ＮＭＯＳトランジスタＭ２４はＮＭＯＳトランジスタＭ２１及びＭ２２とカレントミラー回路を構成している。

誤差電圧Ｖｅは、誤差増幅回路２０の出力端ＥＡＰＭｏをなすＮＭＯＳトランジスタＭ２３のソースから出力される。すなわち、誤差増幅回路２０の出力回路は、ＮＭＯＳトランジスタＭ２４を電流負荷とする、ＮＭＯＳトランジスタＭ２３のソースフォロア回路となっている。
なお、ＮＭＯＳトランジスタＭ２３及びＭ２４は出力回路部をなし、ＰＭＯＳトランジスタＭ１３，Ｍ１４及びＮＭＯＳトランジスタＭ１７，Ｍ１９，Ｍ２２は増幅回路部をなす差動増幅回路の出力回路をなしており、ＮＭＯＳトランジスタＭ２２が増幅回路部の負荷をなす。

次に、誤差増幅回路２０の動作について説明する。
ＮＭＯＳトランジスタＭ１８のゲートにはバイアス設定電圧Ｖｂｉａｓが入力されているため、ＮＭＯＳトランジスタＭ１８のドレイン電流は、バイアス設定電圧Ｖｂｉａｓに応じた定電流になる。該定電流は、カレントミラー回路を形成しているＰＭＯＳトランジスタＭ１１とＭ１２を介して、前記差動増幅回路を構成しているＰＭＯＳトランジスタＭ１５とＭ１６のバイアス電流になっている。
ＰＭＯＳトランジスタＭ１５とＭ１６の各ドレイン電流は、前記バイアス電流をＰＭＯＳトランジスタＭ１５とＭ１６で２分した電流であり、ＰＭＯＳトランジスタＭ１５とＭ１６の各ゲート電圧が等しい場合は、前記バイアス電流がＰＭＯＳトランジスタＭ１５とＭ１６に均等に供給される。

ＰＭＯＳトランジスタＭ１５のドレイン電流は、ＰＭＯＳトランジスタＭ１５の負荷であるＮＭＯＳトランジスタＭ２０のドレイン電流になる。また、ＰＭＯＳトランジスタＭ１６のドレイン電流は、ＰＭＯＳトランジスタＭ１６の負荷であるＮＭＯＳトランジスタＭ２１のドレイン電流になる。
ＮＭＯＳトランジスタＭ２０とＭ１９はカレントミラー回路を形成しているため、ＮＭＯＳトランジスタＭ２０のドレイン電流とＮＭＯＳトランジスタＭ１９のドレイン電流は比例し、ＮＭＯＳトランジスタＭ１９のドレイン電流はＰＭＯＳトランジスタＭ１３のドレイン電流になる。

ＰＭＯＳトランジスタＭ１３とＭ１４はカレントミラー回路を形成しているため、結局、ＰＭＯＳトランジスタＭ１４のドレイン電流はＰＭＯＳトランジスタＭ１５のドレイン電流に比例した電流になる。
また、ＮＭＯＳトランジスタＭ２１とＭ２２はカレントミラー回路を形成しているため、ＮＭＯＳトランジスタＭ２２のドレイン電流はＰＭＯＳトランジスタＭ１６のドレイン電流に比例した電流になる。
このように、ＰＭＯＳトランジスタＭ１４のドレイン電流はＰＭＯＳトランジスタＭ１５のドレイン電流に比例し、ＮＭＯＳトランジスタＭ２２のドレイン電流はＰＭＯＳトランジスタＭ１６のドレイン電流に比例する。

ＰＭＯＳトランジスタＭ１５とＭ１６の各ゲート電圧が等しい場合は、前記バイアス電流がＰＭＯＳトランジスタＭ１５とＭ１６に均等に供給されるため、ＰＭＯＳトランジスタＭ１５とＭ１６の各ドレイン電流は等しくなる。この結果、ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ２２の各ドレイン電流は等しくなり、ＰＭＯＳトランジスタＭ１４のドレイン電圧Ｖｓｆは入力電圧Ｖｉと接地電圧ＧＮＤとの中間電圧になる。

ここで、ＰＭＯＳトランジスタＭ１５のゲート電圧ＶｆｂがＰＭＯＳトランジスタＭ１６のゲート電圧Ｖｒｅｆよりも大きくなったとすると、ＰＭＯＳトランジスタＭ１５のドレイン電流が減少し、逆にＰＭＯＳトランジスタＭ１６のドレイン電流が増加する。すると、ＰＭＯＳトランジスタＭ１４のインピーダンスが大きくなり、逆にＮＭＯＳトランジスタＭ２２のインピーダンスが小さくなるため、電圧Ｖｓｆは低下し、誤差電圧Ｖｅは低下する。
逆に、ＰＭＯＳトランジスタＭ１５のゲート電圧ＶｆｂがＰＭＯＳトランジスタＭ１６のゲート電圧Ｖｒｅｆよりも小さくなったとすると、ＰＭＯＳトランジスタＭ１５のドレイン電流が増加し、ＰＭＯＳトランジスタＭ１６のドレイン電流が減少する。すると、ＰＭＯＳトランジスタＭ１４のインピーダンスが小さくなり、ＮＭＯＳトランジスタＭ２２のインピーダンスが大きくなるため、電圧Ｖｓｆは上昇して誤差電圧Ｖｅも上昇する。

図３は、スイッチングレギュレータ１の動作と誤差増幅回路２０の動作を説明するためのタイミングチャートである。
図３において、時刻ｔ２以前は、出力電流Ｉｏの減少に連れて出力電圧Ｖｏが上昇してＰＭＯＳトランジスタＭ１５のゲート電圧Ｖｆｂが上昇し、ＰＭＯＳトランジスタＭ１５のドレイン電流が減少する。すると、ＰＭＯＳトランジスタＭ１６のドレイン電流が増加するため、電圧Ｖｓｆが低下し、これに伴って誤差電圧Ｖｅが低下する。

時刻ｔ１で誤差電圧Ｖｅがスロープ電圧Ｖｓｌｐの下限値以下になると、誤差増幅回路２０における前記差動増幅回路のバイアス電流のほとんどがＰＭＯＳトランジスタＭ１６のドレイン電流になり、ＰＭＯＳトランジスタＭ１５のドレイン電流は０Ａ近傍になる。すると、ＰＭＯＳトランジスタＭ１４のドレイン電流も０Ａ近傍になる。逆に、ＮＭＯＳトランジスタＭ２２は、前記バイアス電流とほぼ同じドレイン電流を流そうとするが、ＰＭＯＳトランジスタＭ１４のドレイン電流が０Ａに近いため電流を流すことができない。

この結果、電圧Ｖｓｆは接地電圧ＧＮＤ近くまで低下する。このとき、コンデンサＣｈの電荷は、抵抗Ｒｈ、ＮＭＯＳトランジスタＭ１７及びＭ２２を介して放電される。なお、ＮＭＯＳトランジスタＭ１７はダイオード接続されていることから、電圧ＶｓｆがＮＭＯＳトランジスタＭ１７のしきい値電圧以下になると放電電流が急激に小さくなるため、電圧Ｖｓｆの低下速度は遅くなる。このようなことから、時刻ｔ２の時点では、電圧ＶｓｆはＮＭＯＳトランジスタＭ１７のしきい値電圧よりもやや小さい電圧になっていることが多い。

時刻ｔ２で負荷電流Ｉｏが急増すると、出力電圧Ｖｏが低下する。このときの低下速度は、出力コンデンサＣ１と負荷電流Ｉｏの値によって決まる。
出力電圧Ｖｏが低下すると、ＰＭＯＳトランジスタＭ１５のゲート電圧Ｖｆｂが低下するため、ＰＭＯＳトランジスタＭ１５のドレイン電流が増加し、ＰＭＯＳトランジスタＭ１６のドレイン電流は減少する。すると、ＰＭＯＳトランジスタＭ１４のドレイン電流が増加することから、ＮＭＯＳトランジスタＭ１７にドレイン電流が流れる。ＮＭＯＳトランジスタＭ１７は、ダイオード接続になっているため、ドレイン電流が僅かでも流れると、ソース−ドレイン間にはしきい値電圧が発生することから、電圧Ｖｓｆは図３の実線で示すように時刻ｔ２で急速に立ち上がる。このため、ソースフォロア回路を構成しているＮＭＯＳトランジスタＭ２３のゲート電圧が瞬時にしきい値電圧に達し、誤差電圧Ｖｅが上昇し始める。

なお、位相補償用のコンデンサＣｈは位相補償用の抵抗Ｒｈを介して充電されるため、時刻ｔ２の時点で位相補償用のコンデンサＣｈの電荷が０になっていても、電圧Ｖｓｆは高速に立ち上がることができる。このため、出力電流Ｉｏが急増してからスイッチングトランジスタＭ１をオンさせる最初のゲート信号Ｓ１が出力されるまでの時間を大幅に短縮させることができる。ちなみに、図３の点線で示した出力電圧Ｖｏ、誤差電圧Ｖｅ、及び電圧Ｖｓｆは、ＮＭＯＳトランジスタＭ１７がない場合の従来の波形である。
また、ＮＭＯＳトランジスタＭ１７には、しきい値電圧が、ＮＭＯＳトランジスタＭ２３と同じか又はやや小さいトランジスタを使用することが望ましい。

図４は、誤差増幅回路２０の他の回路例を示した図である。なお、図４では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略し、図２との相違点のみ説明する。
図４における図２との相違点は、図２のＮＭＯＳトランジスタＭ１７の代わりに、電圧生成素子としてダイオード接続されたＰＭＯＳトランジスタＭ２５を使用したことにあり、ＰＭＯＳトランジスタＭ２５を使用しても、電圧生成素子としてダイオード接続したＮＭＯＳトランジスタを使用した図２の場合と同等の効果を得ることができる。

図５は、誤差増幅回路２０の他の回路例を示した図である。なお、図５では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略し、図２との相違点のみ説明する。
図５における図２との相違点は、図２のＮＭＯＳトランジスタＭ１７の代わりに、電圧生成素子として抵抗Ｒ１１を使用したことにあり、抵抗Ｒ１１を使用しても、電圧生成素子としてダイオード接続したＮＭＯＳトランジスタを使用した図２の場合と同等の効果を得ることができる。

図６は、スイッチングレギュレータ１と、軽負荷時はスイッチングレギュレータ１よりも電力変換効率の高い第２のＤＣ−ＤＣコンバータ７０とを、任意に、又は所定の条件が成立した場合に、いずれか一方が入力電圧Ｖｉを所定の電圧に変換して出力端子ＯＵＴから出力するようにした電源回路の例を示した図である。
図６において、制御回路７１は、外部からの任意な切り替え信号、又は所定の条件、例えば負荷電流をなす出力電流Ｉｏが所定値よりも小さいときは、第２のＤＣ−ＤＣコンバータ７０が入力電圧Ｖｉを所定の電圧に変換して出力端子ＯＵＴから出力し、出力電流Ｉｏが前記所定値以上であるときは、スイッチングレギュレータ１が入力電圧Ｖｉを所定の電圧に変換して出力端子ＯＵＴから出力するように、スイッチングレギュレータ１及び第２のＤＣ−ＤＣコンバータ７０にそれ制御信号を出力する。

第２のＤＣ−ＤＣコンバータ７０は、スイッチングレギュレータ１と同様の構成をなすが、負荷電流が小さいときに電力変換効率が高くなるように、回路の動作電流がより小さく設定されている。負荷電流が急峻に増加すると、前記したように、スイッチングレギュレータ１における、ソースフォロア回路を構成しているＮＭＯＳトランジスタＭ２３のゲート電圧が瞬時にしきい値電圧に達し、誤差電圧Ｖｅが上昇を始め、出力電圧Ｖｏの低下を抑えることができる。

このように、本第１の実施の形態におけるスイッチングレギュレータによれば、誤差増幅回路２０の出力回路をソースフォロア回路にし、その前段の差動増幅回路の出力回路の負荷に直列に電圧生成素子を接続するようにしたことから、該電圧生成素子に僅かな電流が流れただけで、前記ソースフォロア回路をなすＮＭＯＳトランジスタＭ２３のゲート電圧を引き上げることができ、誤差増幅回路２０から出力される誤差電圧Ｖｅが素早く立ち上がることができるため、出力電圧Ｖｏの大幅な低下を抑制することができる。

なお、前記説明では、スイッチングレギュレータ１が非同期整流方式をなす降圧型スイッチングレギュレータをなす場合を例にして説明したが、本発明は、これに限定するものではなく、図１の整流ダイオードＤ１の代わりに、ＮＭＯＳトランジスタからなる同期整流用トランジスタを使用した同期整流方式をなす場合にも適用することができ、昇圧型スイッチングレギュレータ、反転型スイッチングレギュレータ及びシリーズレギュレータ等のリニアレギュレータにも適用することができる。

このように、本発明は、出力電圧Ｖｏを分圧して帰還電圧Ｖｆｂを生成し、帰還電圧Ｖｆｂを基に誤差増幅回路を使用して出力電圧Ｖｏが所定の電圧で一定になるようにトランジスタの動作制御を行う構成の電源回路に対して適用することができる。
更に、本発明は、インダクタＬ１に流れたインダクタ電流ＩＬを検出し、該検出したインダクタ電流ＩＬを基に誤差増幅回路を使用して出力電圧Ｖｏが所定の電圧で一定になるように出力トランジスタの動作制御を行う構成の電流モード制御型スイッチングレギュレータにも適用することができる。

本発明の第１の実施の形態におけるＤＣ−ＤＣコンバータの回路例を示した図である。 図１の誤差増幅回路２０の回路例を示した図である。 図２の誤差増幅回路２０を使用したスイッチングレギュレータ１の動作例を示したタイミングチャートである。 図１の誤差増幅回路２０の他の回路例を示した図である。 図１の誤差増幅回路２０の他の回路例を示した図である。 図１のスイッチングレギュレータを使用した電源回路の例を示した図である。 従来の電流モード制御型の降圧型スイッチングレギュレータの回路例を示した図である。 図７の降圧型スイッチングレギュレータの動作例を示したタイミングチャートである。

符号の説明

１ スイッチングレギュレータ
２ 負荷
７ 基準電圧発生回路
１０ スロープ電圧生成回路
２０ 誤差増幅回路
３０ ＰＷＭコンパレータ
４０ 発振回路
５０ ＲＦフリップフロップ回路
６０ インバータ回路
７０ 第２のＤＣ−ＤＣコンバータ
７１ 制御回路
Ｍ１ スイッチングトランジスタ
Ｄ１ 整流ダイオード
Ｌ１ インダクタ
Ｃ１ 出力コンデンサ
Ｒ１，Ｒ２，Ｒｈ，Ｒ１１ 抵抗
Ｃｈ コンデンサ
Ｍ１１〜Ｍ１６ ＰＭＯＳトランジスタ
Ｍ１７〜Ｍ２５ ＮＭＯＳトランジスタ

Claims (5)

1. 入力端子から入力された入力電圧を所定の電圧に変換して出力端子から出力電圧として出力するＤＣ−ＤＣコンバータにおいて、
   制御電極に入力された制御信号に応じた動作を行って、前記出力電圧の制御を行う出力制御用トランジスタと、
   所定の基準電圧と、前記出力電圧を分圧して生成した帰還電圧との電圧差を増幅して出力する誤差増幅回路を有し、該誤差増幅回路から出力された誤差電圧を基にして、前記出力電圧が前記所定の電圧で一定になるように前記出力制御用トランジスタの動作制御を行う動作制御回路部と、
   を備え、
   前記誤差増幅回路は、前記誤差電圧を出力する出力回路部にソースフォロア接続された出力トランジスタを有し、該出力トランジスタの制御電極と接地電圧との間に位相補償用の抵抗とコンデンサの直列回路が接続されると共に、前記出力トランジスタで形成されたソースフォロア回路の前段に設けられた増幅回路部の負荷に電圧生成素子を直列に接続された構成をなすことを特徴とするＤＣ−ＤＣコンバータ。
2. 前記電圧生成素子は、ダイオード接続されたＭＯＳトランジスタからなることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
3. 前記電圧生成素子は、抵抗からなることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
4. 前記電圧生成素子は、前記ソースフォロア回路を構成している前記出力トランジスタのしきい値電圧以下の電圧を生成することを特徴とする請求項１、２又は３記載のＤＣ−ＤＣコンバータ。
5. 前記請求項１から請求項４のいずれかに記載のＤＣ−ＤＣコンバータと、
   軽負荷時には該ＤＣ−ＤＣコンバータよりも電力変換効率の高い第２のＤＣ−ＤＣコンバータと、
   前記ＤＣ−ＤＣコンバータ及び第２のＤＣ−ＤＣコンバータの動作制御を行う制御回路と、
   を備え、
   前記制御回路は、任意に又は所定の条件が成立した場合に、前記ＤＣ−ＤＣコンバータ及び前記第２のＤＣ−ＤＣコンバータのいずれか一方を作動させて、前記入力電圧から前記出力電圧を生成して前記出力端子から出力させることを特徴とする電源回路。

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