KR101376151B1 - 전하 공유방식을 이용한 보상 장치 - Google Patents

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    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc

Abstract

전하 공유방식을 이용하여 커패시터의 크기를 줄인 보상회로는 간단한 구조로 구현할 수 있다. 본원 발명은 칩 외부에 구성되는 보상회로의 커패시터를 안정적인 방식으로 칩 안으로 집적화하여 칩의 보상 핀을 제거할 수 있다. 또한, 칩 외부에 보상회로가 구성할 때 필요했던 저항과 커패시터가 차지하는 공간이 없어져 칩이 올라가는 보드의 면적도 줄일 수 있다.

Description

전하 공유방식을 이용한 보상 장치{A Compensation device Using Charge Sharing}
본원 발명은 DC-DC Converter의 제어 루프를 구성할 때, 전류량을 결정하는 PWM의 Duty를 조절하는 신호를 보상하기 위한 것으로, 특히 전하 공유방식을 이용한 보상 장치에 관한 것이다.
종래의 보상회로는 칩 외부에 구성되어 추가적인 면적을 차지하였다. 도1은 종래기술에 따른 보상회로이다.
도1을 살펴보면, 보상회로는 Va 노드의 전압이 천천히 움직이게 하는 것을 목적으로 한다. Q=C×V의 식에 따라 ΔV=Q/C가 되어 한 노드에 커패시터가 연결되고 일정한 전하가 공급된다고 할 때, 전압의 변화 ΔV는 커패시터의 크기 C에 반비례한다. 때문에 Va 노드의 전압 변화의 속도를 줄이기 위해 어느 정도 큰 크기의 커패시터가 필요하다.
도1에서 입력전압 VREF와 bVO 은 증폭기에서 비교된다. 비교된 결과가 VREF 전압이 높을 때, Va노드에 전하(Q)가 쌓이고 반대의 경우에는 전하(Q)가 빠진다. 종래 보상회로의 Va노드는 전압이 VREF와 bVO 전압의 차이를 나타내는 지표가 되고, bVO 전압이 VREF 전압을 따라가는 제어 회로에 이용된다. Va노드에는 저항과 커패시터를 달아주어 보상회로를 꾸민다. 이때 사용되는 커패시터는 쌓이는 전하(Q)를 감당하기 위해 큰 커패시터를 사용해야 하는 문제점이 있었다.
이러한 경우, 칩을 사용하는 기판의 면적이 커져 제품 단가가 상승하는 문제점이 있다. 면적을 줄이기 위해 커패시터 멀티플라이어를 이용해 보상회로의 커패시터 크기를 줄여 칩 내부로 집적시키는 방법이 있다. 하지만 이 방식은 커패시터 멀티플라이어를 구성하는 전압 폴로어(voltage follower)의 입력에 오프셋이 발생 시 발산하게 된다. 이런 구조적인 문제점 때문에 커패시터 멀티플라이어를 이용한 방식은 보상회로의 안정성을 보장할 수 없다는 문제점이 있었다.
한편, 커패시터의 기본 크기(C)를 정할 때, 고려해야 할 점이 있는데 VCC[ppm/V](전압에 따른 커패시터 용량 변화)와 TCC[ppm/℃] (온도에 따른 커패시터 용량 변화)이다.
Figure 112012013017885-pat00001
로 정의되고 그 기울기는 공정에서 제공된다. VCC 또한 같다.
본원 발명이 해결하고자 하는 기술적 과제는, 구조적으로 안정적인 방식을 이용하여 보상회로의 커패시터를 감소하는 기법을 구현하여 보상회로의 칩 내부로의 집적을 가능케 하는 전하(Q) 공유방식을 이용한 보상 장치를 제공하는 데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 전하 공유방식을 이용한 보상 장치는 기준전압과 비교전압을 입력받고 출력단자로 출력하는 제1 증폭기(100), 제1 증폭기(100)의 출력단자에 일측면이 연결된 제1 스위치부(200), 제1 스위치부(200)의 다른 일측면에 일측면이 연결된 제2 커패시터부(300), 제1 증폭기(100)의 출력단에 일측면이 연결된 제1 커패시터(500), 제1 커패시터(500)의 다른 일측면에 일측면이 연결된 제2 스위치부(600), 제2 스위치부(600)의 다른 일측면에 일측면이 연결된 제3 커패시터(800) 및 제2 커패시터부(300)와 제3 커패시터(800)의 다른 일측면에 접지전압에 연결되고 하나의 칩상에 집적화하는 것을 특징으로 한다.
전하 공유방식을 이용하여 커패시터의 크기를 줄인 보상회로는 간단한 구조로 구현할 수 있다. 보상에 필요한 커패시터 크기는 폴(pole)과 제로(zero)를 계산하고 페이즈 마진(phase margin)을 고려하여 형성해준다. 계산된 커패시터의 크기를 칩으로 집적화 가능한 정도의 배율을 정해준다. 이후 같은 방식으로 보상회로를 꾸며주면 같은 보상효과를 주면서 칩 안으로 집적 가능한 회로가 만들어진다.
본원 발명은 칩 외부에 구성되는 보상회로의 커패시터를 안정적인 방식으로 칩 안으로 집적화하여 칩의 보상회로를 위해 칩 밖으로 연결되었던 보상회로 연결 핀을 제거할 수 있다. 또한, 칩 외부에 보상회로가 구성할 때 필요했던 저항과 커패시터가 차지하는 공간이 없어져 칩이 올라가는 보드의 면적도 줄일 수 있다.
그러므로 면적을 줄일 수 있는 본원 발명의 전하 공유방식을 이용한 보상 장치를 사용하면 제품의 제작 단가를 낮추어 제작이 가능하며, 제품의 경쟁력을 높일 수 있다.
도1은 종래기술에 따른 보상회로이다.
도2는 본원 발명에 따른 전하 공유방식을 이용한 보상회로의 개념도이다.
도3은 본원 발명에 따른 전하 공유방식을 이용한 보상회로의 일실시례이다.
도4는 본원 발명에 따른 전하 공유방식을 이용한 보상회로의 출력 파형이다.
이하에서는 본원 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
도2는 본원 발명에 따른 전하 공유방식을 이용한 보상회로의 간략도이다.
도2의 구성을 살펴보면 기준전압과 비교전압을 입력받고 출력단자로 출력하는 제1 증폭기(100), 제1 증폭기(100)의 출력단자에 일측면이 연결된 제1 스위치부(200), 제1 스위치부(200)의 다른 일측면에 일측면이 연결된 제2 커패시터부(300), 제1 증폭기(100)의 출력단에 일측면이 연결된 제1 커패시터(500), 제1 커패시터(500)의 다른 일측면에 일측면이 연결된 제2 스위치부(600), 제2 스위치부(600)의 다른 일측면에 일측면이 연결된 제3 커패시터(800) 및 제2 커패시터부(300)와 제3 커패시터(800)의 다른 일측면에 접지전압에 연결되는 구성이다.
제1 커패시터(C)는 본원 발명의 모든 커패시터 크기의 기준이 된다. 제1 커패시터(500)는 최소의 크기로 설계하는 것이 가격 경쟁력을 가지므로 최대한 작게 면적을 차지하도록 설계한다. 제1 커패시터(500)는 설계 시 사용하는 공정상의 파라미터에서 제공하는 가장 작은 커패시터의 크기로 사용한다.
본원 발명에서는 제1 커패시터(500)와 제2 커패시터(310) 및 제4 커패시터(320)는 같은 공정상의 커패시터를 사용한다. 그러므로 온도나 전압에 따른 변화량이 동작에 영향을 줄 수 없으므로 VCC와 TCC를 배제하고 최소 크기로 그리는 것이 가능하다. 단, 커패시터를 구성할 때, 커패시터 주변에 생기는 기생커패시터의 크기보다는 10배 이상 크다는 가정이 필요하다.
종래기술에 따른 보상회로인 도 1에서 칩의 외부로 연결된 커패시터를 K배 작은 제3 커패시터(800)로 줄일 때, 제1 커패시터(500)와 제2 커패시터(310) 및 제4 커패시터(320)의 상관관계도 결정된다.
K값의 범위는 10~100 사이의 값을 가진다. 제1 커패시터(500)의 크기가 가장 작은 경우는 K=10 이다. 설계 시 기생커패시터와 온도, 전압 차이에 따른 제1 커패시터(310)와 제3 커패시터(320) 및 제1 커패시터(500)의 변화량 차이를 무시 할 수 있을 때에는 K=100 까지도 적용 가능하다.
제1 커패시터(500), 제2 커패시터(310), 제3 커패시터(800) 및 제4 커패시터(320)의 크기의 상관관계는 다음과 같다.
칩 외부에 사용된 커패시터를 K배 줄여서 제3 커패시터(800)로 칩 내부에 집적할 때, 제2 커패시터(310)와 제4 커패시터(320)의 크기의 합은 제1 커패시터(500)의 K배가 된다. 제2 커패시터(310)의 크기와 제4 커패시터(320) 크기는 각각 제1 커패시터(500) 크기의
Figure 112012013017885-pat00002
가 된다.
제8 스위치가 제어신호에 의하여 스위칭을 하는 짧은 시간 동안에 들어오는 전하의 양이 제1 커패시터(500)의 정전용량보다 더 큰 경우에는 제5 커패시터(620)가 전하를 충전하여 받아주는 역할을 한다.
제8 스위치가 제어신호에 의하여 스위칭을 하는 짧은 시간 동안에 들어오는 전하의 양이 제1 커패시터(500)의 정전용량보다 더 작은 경우에는 제5 커패시터(620)가 전하를 방전하여 공급하는 역할을 한다.
제5 커패시터(620)의 크기는 제1 커패시터(500) 크기의 K배의 크기를 가진다.
제5 커패시터(620)가 제1 커패시터(500) 크기의 K배의 크기를 가지는 이유는 상기에서와 같이 제8 스위치가 제어신호에 의하여 스위칭을 하는 짧은 시간 동안에 들어오는 전하를 빠른 시간내에 충전과 방전하기에 필요한 크기이기 때문이다.
마지막으로, 제3 커패시터(800)의 크기는 기존 보상회로의 구성에 필요한 커패시터의 크기를, 칩안으로 집적화하기 위해 크기를 몇 배 줄이는 것이 적절한지 설계 전에 우선적으로 검토되어야 한다.
예를 들어, 면적상 최대 20pF까지는 칩 안으로 집적하는 것이 가능하다고 하면, 보상에 필요한 커패시터의 크기가 100pF일 때, 10배 줄여서 커패시터(800)을 10pF으로 디자인한다.
본원 발명의 기본 원리는 제1 증폭기(100) 출력 노드에 쌓이는 전하(Q)를 나누어 가져가는 것이다. VREF와 bVO의 전압차가 발생할 때, 제1 증폭기(500)의 출력으로 제1 노드(400)에 전하(Q)가 쌓인다.
제1 커패시터(500)과 제1 커패시터부(300)로 인하여 제3 노드(700)에서는 약
Figure 112013066295567-pat00034
만큼의 전하(Q)만이 쌓이도록 하였다. 이 구조로 기존에 제1 노드(400)에 직접 달아주던 커패시터의 크기를
Figure 112013066295567-pat00004
의 크기로 구성하는 것이 가능하다.
도2 를 살펴보면 제3 커패시터(800)는 없다고 가정하고, 제1 커패시터(500)와 제1 커패시터부(300)가 병렬로 연결되어 있다.
도2 를 참조하여, 커패시터의 전하 공유식에 의해서
Figure 112013066295567-pat00035
과
Figure 112013066295567-pat00036
의 전하 공유식을 기준으로 일 실시 예를 들어 설명하면, 제1 노드(400)로 형성되는 전하(Q)는 제1 커패시터(500)와 제1 커패시터부(300)로 나뉘어서 충전되는데 각 커패시터로 충전되는 전하의 양은 커패시터 용량에 비례한다.
예를 들면, 제1 커패시터(500)의 값을 1F, 제1 커패시터부(300)의 값을 10F이라고 하면, 제1 커패시터(500)에 충전되는 전하는
Figure 112013066295567-pat00037
가 되고, 제1 커패시터부(300)에 충전되는 전하는
Figure 112013066295567-pat00038
이 된다.
도3은 본원 발명에 따른 전하 공유방식을 이용한 보상회로의 일실시례이다. 논 오버레핑 펄스 발생기에서 charge sharing시간을 알려주는 CS(charge-sharing)신호와 PC(pre-charge)신호가 나온다. 이때, 두 신호가 겹치지 않도록 두 신호간의 차이를 두고 on/off를 시켜준다. 긴 CS신호가 온(on)이 되면 하이(High)신호가 출력된다. CS 신호가 하이(High) 시간 동안에는 제1 스위치(210), 제2 스위치(220) 및 제3 스위치(650)가 연결된다. 이때 제1 커패시터(500), 제2 커패시터(310) 및 제4 커패시터(320)가 병렬 연결되고, 제1 커패시터(500)과 제3 커패시터(800)는 직렬로 연결되어 전하(Q) 공유가 이뤄진다.
제2 커패시터(310)와 제4 커패시터(320)의 크기는
Figure 112013066295567-pat00039
의 크기로 구성한다. 제1 노드(400)에는 Q만큼의 전하가 공급되어
Figure 112013066295567-pat00040
의 전하는 제2 커패시터와 제4 커패시터에 형성되고
Figure 112013066295567-pat00041
의 전하는 제1 커패시터에 형성된다.
Figure 112013066295567-pat00042
만큼 제1 커패시터에 형성된 전하는 같은 양의
Figure 112013066295567-pat00043
만큼의 전하가 제3 커패시터(800)에도 형성된다.
이때, CS신호의 온(on)시간 동안 제1 노드(400)에 쌓이는 전하(Q)의 약
Figure 112013066295567-pat00044
가 제2 노드(640)을 거쳐 제3 노드(700)로 형성된다. 커패시터 기존 보상회로에 필요했던 커패시터의 K배 더 작은 커패시터로 보상회로 구성이 가능하다.
제2 노드(640)를 거쳐 제3 노드(700)에 형성되는 전하의 양은
Figure 112013066295567-pat00045
이고,
K값이 매우 커질 경위 분모의 1이 무시되어
Figure 112013066295567-pat00046
만큼 형성된다고 표현할 수 있다.
이 때문에 커패시터의 전하공유 식에 근거하여 제1 노드(400)에 Q만큼의 전하가 형성되면, 제2 커패시터(310)와 제4 커패시터(320)에는
Figure 112013066295567-pat00047
의 전하가 전달되어 충전된다. 또한, 제1 커패시터(500)에는
Figure 112013066295567-pat00048
가 전달되어 최종적으로 제3 커패시터(800)에 형성된다.
또한, 전압 차이에 따른 전하 공유량이 달라지는 것을 보정하기 위해, PC 신호가 하이(High)인 프리 차지 시간 동안 제2 커패시터(310)와 제4 커패시터(320)에 형성된 전압을
Figure 112012013017885-pat00019
로 전압을 형성하고 제2 노드(640)는 제3 노드(700)에 형성되어있는 전압으로 형성한다.
전압차이에 따라 전하 공유량이 달라지는 것을 보정한다는 것은
Figure 112013066295567-pat00049
의 식과 관련이 있다.
제2 커패시터와 제4 커패시터의 양단전압의 합(??V1)은 제1 노드(400)의 전압 그 자체가 되고 제1 커패시터의 양단 돼야 한다??V2) 은 제1 노드(400)-제3 노드(700)가 된다.
이때,
Figure 112013066295567-pat00050
식에 의해서 전하 공유량이 제3 노드(700)의 전압 레벨에 따라 다르게 분배된다.
제2 커패시터와 제4 커패시터는
Figure 112013066295567-pat00051
의 전하가 충전되고 제1 커패시터는
Figure 112013066295567-pat00052
의 전하가 충전 되어야 한다.
그러나 제3 노드(700)의 전압 레벨에 따라 다르게 분배됨에 따라 제2 커패시터와 제4 커패시터는
Figure 112013066295567-pat00053
의 전하가 충전된다.
제1 커패시터는
Figure 112013066295567-pat00054
의 전하가 충전된다.
CS신호의 오프(off) 시간 동안 로우(Low)신호를 출력한다. 모든 CS 스위치들은 CS신호의 로우(low)를 받아 연결이 끊어지게 되고, PC 신호는 온(on)이 되면, 모든 PC 스위치들도 온(on)이 된다.
제1 커패시터(500)는 전압의 크기를
Figure 112012013017885-pat00026
로 형성하기 위해 제2 커패시터(310)이 VDD와 연결하였다가 다시 제1 노드(400)와 연결하고, 제4 커패시터(320)는 접지전압으로 연결하였다가, 다시 제1 노드(400)와 연결한다.
PC 신호가 온(on)되어 프리차지 시간을 주는 것은 제1 노드(400)의 전압에 따라 전하가 쌓이는 양이 달라지는 것을 잡아주기 위함이다.
제1 노드(400)를 주기적으로
Figure 112012013017885-pat00027
로 프리차지 하는 이유는, 제1 커패시터(500)를 통해 제3 커패시터(800)로 전달되는 전하의 양을 조절하기 위함이다. 즉, 제1 노드(400)의 전압의 변화로 제1 커패시터(500)를 통해 제3 커패시터(800)로 전달되는 전하에 영향을 받지 않게 하려는 것이다.
회로 보상적인 측면에서 제3 노드(700)의 전압은 입력신호 Vref와 bVo의 전압차에 의해서만 변해야 하기 때문이다.
제2 노드(640)는 제2 증폭기(630)을 사용하여 강제로 전압을 형성하여 준다.
제1 커패시터(500)와 제3 커패시터(800)가 각각
Figure 112013066295567-pat00055
와
Figure 112013066295567-pat00056
의 전하를 공유하기 위해선 제2 노드를 PC 신호의 하이(High)시간 동안 접지전압과 연결해야 한다.
하지만 접지전압으로 연결하면 짧은 PC 신호의 하이(High)시간 이후 CS 신호의 하이(High)시간이 되었을 때, 바로 제2 노드와 제3 노드가 연결되기 때문에, 제3 노드가 제2 노드와 연결될 때마다 일정한 전압을 유지하지 못하고 흔들리게 된다.
단순히 제2 노드에 형성된 전압을 PC 신호의 하이(High)시간 동안에 잡아주지 않을 경우에도 제3 노드는 플로팅이 된다.
그러므로 CS 신호의 하이(High)시간으로 상태가 바뀌어 제3 노드와 합쳐질 때, 제3 노드에 형성된 전압을 흔들리게 할 수 있다.
피드백 회로에 있어 안정성을 보장해주기 위해 제2 노드를 PC 신호의 하이(High)시간 동안에 강제로 제3 노드에 형성된 전압과 같게 형성시켜 줄 필요가 있다.
제3 노드(700)에 연결된 제2 증폭기는 PC시간동안 제2 노드(640)를 제3 노드(700) 전압과 같게 형성하게 한다.
제3 노드(700)를 제2 노드(640) 와 직접 연결하게 되면 PC 시간 동안에 제3 노드(700)의 전압이 영향을 받는다.
따라서 제3 노드(700)의 전압과 제2 노드(640)의 전압을 같게 하기 위해 제2 증폭기를 사용한다.
도4는 본원 발명에 따른 전하(Q) 공유방식을 이용한 보상회로의 출력 파형이다. 클럭에 따라 PC 및 CS 신호가 출력되어 각 스위치의 온(on) 및 오프(off)를 반복한다.
시간의 구간은 t1, t2, t3 및 t4의 구간으로 나누었다. t1과 t2의 시간구간과 같이 bVO가 VREF보다 높은 경우 Va전압은 차츰 떨어지고 t3와 t4의 시간구간과 같이 bVO전압이 VREF보다 낮은 경우에는 반대로 Va전압이 증가한다.
제4 노드(920), 제5 노드(940)에 연결된 커패시터는 스위치드 커패시터부(900)의 구성을 위한 커패시터이다. 스위치드 커패시터부(900)은 저항성분 역할을 하는 구성이다.
스위치드 커패시터부(900)는 제3 커패시터(800)와 제4 노드(920)를 연결하는 제4 스위치(910)과 제4 노드와 제5 노드를 연결하는 제5 스위치(930)를 번갈아가며 on/off시킵니다.
스위치드 커패시터부(900)에 사용된 제4 스위치(910)과 제5 스위치(930)은 CS 신호나 PS 신호가 아닌 내부에서 사용되는 CLK(클록)과 CLK의 반전신호로 동작한다.
이상에서는 본원 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만, 이는 본원 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본원 발명을 한정하는 것은 아니다. 또한, 본원 발명이 속하는 기술 분야에서 통상의 지식을 가진이라면 누구나 본원 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
100 : 제1 증폭기 200 : 제1 스위치부
210 : 제1 스위치 220 : 제2 스위치
230 : 제6 스위치 240 : 제7 스위치
300 : 제1 커패시터부 310 : 제2 커패시터
320 : 제4 커패시터 400 : 제1 노드
500 : 제1 커패시터 600 : 제2 스위치부
610 : 제8 스위치 620 : 제5 커패시터
630 : 제2 증폭기 640 : 제2 노드
650 : 제3 스위치 700 : 제3 노드
800 : 제3 커패시터 900 : 스위치드 커패시터부
910 : 제4 스위치 920 : 제4 노드
930 : 제5 스위치 940 : 제5 노드
950 : 제6 커패시터 960 : 제7 커패시터

Claims (5)

  1. 기준전압과 비교전압을 입력받고 출력단자로 출력하는 제1 증폭기(100);
    상기 제1 증폭기(100)의 출력단자에 일측면이 연결된 제1 스위치부(200);
    상기 제1 스위치부(200)의 다른 일측면에 일측면이 연결된 제2 커패시터부(300);
    상기 제1 증폭기(100)의 출력단에 일측면이 연결된 제1 커패시터(500);
    상기 제1 커패시터(500)의 다른 일측면에 일측면이 연결된 제2 스위치부(600);
    상기 제2 스위치부(600)의 다른 일측면에 일측면이 연결된 제3 커패시터(800); 및
    상기 제2 커패시터부(300)와 상기 제3 커패시터(800)의 다른 일측면에 접지전압에 연결되고,
    하나의 칩상에 집적화하는 것을 특징으로 하는 전하 공유방식을 이용한 보상 장치.
  2. 제1 항에 있어서,
    상기 제1 스위치부(200)는
    상기 제1 증폭기(100)의 출력단자에 일측면이 연결된 제1 스위치(210);
    상기 제1 증폭기(100)의 출력단자와 상기 제1 스위치(210)의 연결라인에 일측면이 연결된 제2 스위치(220);
    상기 제1 스위치(210)의 다른 일측면에 일측면이 연결되고 제2단자가 VDD에 연결된 제6 스위치(230); 및
    상기 제2 스위치(220) 단자와 제4 커패시터(320)의 연결라인에 일측면이 연결되고 다른 일측면에 접지전압에 연결된 제7스위치(240);로 구성되고,
    상기 제2 커패시터부(300)는
    상기 제1 스위치(210)의 다른 일측면에 일측면이 연결되고 다른 일측면은 접지전압에 연결된 제2 커패시터(310);
    상기 제2 스위치(220)의 다른 일측면에 일측면이 연결되고 다른 일측면은 접지전압이 연결된 제4 커패시터(320);로 구성되는 것을 특징으로 하는 전하 공유방식을 이용한 보상 장치.
  3. 제2 항에 있어서,
    상기 제1 커패시터(500)와 상기 제2 스위치부(600)의 연결라인에 일측면이 연결되고 상기 제3 커패시터(800)의 일측면에 다른 일측면이 연결된 제3 스위치(650)를 포함하고,
    상기 제1 스위치(210), 상기 제2 스위치(220) 및 상기 제3 스위치(650)는 제1 제어신호로 연결되어 제어되는 것을 특징으로 하는 전하 공유방식을 이용한 보상 장치.
  4. 제3 항에 있어서, 상기 제2 스위치부(600)는,
    상기 제1 커패시터(500)의 다른 일측면에 일측면이 연결된 제8 스위치(610);
    상기 제8 스위치(610)의 다른 일측면에 출력단과 바이어스가 공통으로 연결되고, 입력단은 상기 제3 스위치(650)와 상기 제3 커패시터(800)의 연결라인에 연결된 제2 증폭기(630); 및
    상기 제8 스위치(610)와 상기 제2 증폭기(630)의 연결라인에 일측면이 연결된 제5 커패시터(620)를 포함하고,
    상기 제6 스위치(230), 상기 제7스위치(240) 및 상기 제8 스위치(610)은 제2 제어신호로 연결되어 제어되는 것을 특징으로 하는 전하 공유방식을 이용한 보상 장치.
  5. 제4 항에 있어서,
    상기 제3 스위치(650)와 상기 제3 커패시터(800)의 상기 연결라인에 일측면이 연결된 스위치드 커패시터부;를 더 포함하며,
    상기 스위치드 커패시터부는
    상기 제3 스위치(650)와 상기 제3 커패시터(800)의 연결라인에 일측면이 연결된 제4 스위치(910);
    상기 제4 스위치(910)의 다른 일측면에 일측면이 연결된 제5 스위치(930);
    상기 제4 스위치(910)와 상기 제5 스위치(930)의 연결라인에 일측면이 연결된 제6 커패시터(950);
    상기 제5 스위치(930)의 다른 일측면에 일측면이 연결된 제7 커패시터(960)를 포함하고, 상기 제6 커패시터(950)와 상기 제7 커패시터(960)의 다른 일측면에 접지전압이 연결된 것을 특징으로 하는 전하 공유방식을 이용한 보상 장치.
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