JPWO2018083797A1 - 差動増幅回路及び電圧バッファ回路 - Google Patents

Abstract

差動増幅回路（１１）は、差動入力端子（ＩＮａ，ＩＮｂ）と、第１及び第２の増幅トランジスタ（Ｍ１，Ｍ２）と、これら第１及び第２の増幅トランジスタのソース電極と電気的に接続された共通接続ノード（２１ｃ）と、共通接続ノード（２１ｃ）と第２電源ラインとの間に接続された定電流源（２２）と、差動入力端子（ＩＮａ，ＩＮｂ）に印加された入力電圧（Ｖｉｎｐ，Ｖｉｎｎ）から同相入力電圧（ＶＣ）を検出する電圧検出器（３０）と、同相入力電圧（ＶＣ）に応じたコンダクタンス値を有する電流経路を第１電源ライン（１０Ｄ）と共通接続ノード（２１ｃ）との間に形成する分流回路（４０）とを備える。

Description

この発明は、差動増幅回路及びこれを備えた電圧バッファ回路に関する。

アナログ集積回路では、信号経路が差動化された、同相モード除去比（Ｃｏｍｍｏｎ−Ｍｏｄｅ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ，ＣＭＲＲ）が高い差動型回路を採用することが望ましい。差動型回路は、不要輻射または外乱信号などのノイズが出力信号に重畳されることを抑制するので、当該ノイズによる信号品質の劣化もしくは次段の回路の誤動作を防止することができる。同相モード除去比（以下「ＣＭＲＲ」ともいう。）は、差動型回路の２つの入力端子に同相信号が印加されたとき、当該同相信号が回路に与える影響を抑制することができる能力を示す指標である（たとえば、非特許文献１）。ＣＭＲＲの値が大きければ、ノイズが同相信号成分として差動型回路に印加されても、出力信号に現れるノイズ成分を小さくすることができる。よって、ＣＭＲＲの値が大きいほど、差動型回路の性能が高いと評価される。

ところで、高周波（ＲＦ：Ｒａｄｉｏ−Ｆｒｅｑｕｅｎｃｙ）帯域で動作する典型的な電圧バッファ回路としては、ソースフォロアが挙げられる。しかしながら、この種のソースフォロアは、完全差動型（ｆｕｌｌｙ−ｄｉｆｆｅｒｅｎｔｉａｌ）回路ではないため、上述のとおり、不要輻射または外乱信号などのノイズが出力信号に重畳されるという問題がある。この問題を解決するために、ソースフォロアの前段に差動増幅器を配置することで実効的に完全差動型の特性を有する電圧バッファ回路を構成することが可能である（たとえば、非特許文献２）。この種の電圧バッファ回路は、出力インピーダンスを下げることによって次段の回路に対する駆動能力を向上させ、ノイズの重畳量を少なくすることができる。

浅田邦博・松澤昭 共著，「アナログＲＦ ＣＭＯＳ集積回路設計［基礎編］」，培風館，２０１１年。 D. Im, H. T. Kim, and K. Lee, "A CMOS resistive feedback differential low-noise amplifier with enhanced loop gain for digital TV tuner applications," IEEE Trans. Microw. Theory Tech., vol. 57, no. 11, pp. 2633-2642, 2009.（たとえば、Fig. 2 (c)）

上述のとおり、ノイズ耐性を向上させるには、高いＣＭＲＲを有する差動型回路を採用することが望ましい。しかしながら、集積回路の微細化が進行すると、ＣＭＲＲの値を大きくすることが難しいという課題がある。たとえば、微細ＣＭＯＳデバイスの場合、電界効果トランジスタのゲート長の寸法が小さく、差動増幅器部分を構成するテール電流源の出力抵抗が小さいため、ＣＭＲＲの値を大きくすることが難しい。非特許文献１によれば、典型的な差動増幅器のＣＭＲＲは、たとえば、次の近似式で与えられる。
ＣＭＲＲ＝２×ｒ_ｓ×ｇ_ｍ

ここで、ｇ_ｍは、当該差動増幅器の構成要素であるＭＯＳトランジスタのトランスコンダクタンス、ｒ_ｓは、当該差動増幅器の構成要素であるテール電流源の出力抵抗である。一般に、ＭＯＳトランジスタのゲート長に対するゲート幅の寸法が小さいほど、トランスコンダクタンスｇ_ｍの値が小さくなる。

上記に鑑みて本発明の目的は、ＣＭＲＲの向上を可能とする差動増幅回路及び電圧バッファ回路を提供することである。

本発明の一態様による差動増幅回路は、第１及び第２の差動入力端子と、予め定められた第１の電源電圧を供給する第１電源ラインと、前記第１の電源電圧とは異なる第２の電源電圧を供給する第２電源ラインと、前記第１の差動入力端子と電気的に接続されたゲート電極を有するとともに、前記第１電源ラインと電気的に接続されたドレイン電極を有する電界効果トランジスタからなる第１の増幅トランジスタと、前記第２の差動入力端子と電気的に接続されたゲート電極を有するとともに、前記第１電源ラインと電気的に接続されたドレイン電極を有する電界効果トランジスタからなる第２の増幅トランジスタと、前記第１及び第２の増幅トランジスタのそれぞれのソース電極と電気的に接続された共通接続ノードと、前記共通接続ノードと前記第２電源ラインとの間に接続された定電流源と、前記第１及び第２の差動入力端子にそれぞれ印加された入力電圧から同相入力電圧を検出し、当該同相入力電圧を出力する電圧検出器と、前記共通接続ノードと前記第１電源ラインとの間に配置され、前記同相入力電圧に応じたコンダクタンス値を有する電流経路を形成する分流回路と、前記第１の増幅トランジスタの当該ドレイン電極及び前記第２の増幅トランジスタの当該ドレイン電極とそれぞれ電気的に接続された第１及び第２の差動出力端子とを備えることを特徴とする。

本発明によれば、分流回路は、電圧検出器で検出された同相入力電圧に応じたコンダクタンス値を有する電流経路を第１電源ラインと共通接続ノードとの間に形成することにより、高いＣＭＲＲを実現することができる。

本発明に係る実施の形態１である電圧バッファ回路の回路構成を概略的に示す図である。 本発明に係る実施の形態２である電圧バッファ回路の回路構成を概略的に示す図である。 本発明に係る実施の形態３である電圧バッファ回路の回路構成を概略的に示す図である。 本発明に係る実施の形態４である電圧バッファ回路の回路構成を概略的に示す図である。 本発明に係る実施の形態５である電圧バッファ回路の回路構成を概略的に示す図である。 図６Ａは、実施の形態５の可変抵抗器の回路構成例を示す概略図であり、図６Ｂは、実施の形態５の可変抵抗器の他の回路構成例を示す概略図である。 本発明に係る実施の形態６である電圧バッファ回路の回路構成を概略的に示す図である。

以下、図面を参照しつつ、本発明に係る種々の実施の形態について詳細に説明する。なお、図面全体において同一符号を付された構成要素は、同一構成及び同一機能を有するものとする。

実施の形態１．
図１は、本発明に係る実施の形態１である電圧バッファ回路１の回路構成を概略的に示す図である。この電圧バッファ回路１は、差動増幅回路１１とソースフォロア回路５１とを備えて構成されている。差動増幅回路１１は、差動入力端子ＩＮａ，ＩＮｂ（第１及び第２の差動入力端子）を有し、第１電源ライン１０Ｄから供給される電源電圧Ｖ_ＤＤと、第２電源ライン１０Ｓから供給される電源電圧Ｖ_ＳＳ（Ｖ_ＳＳ＜Ｖ_ＤＤ）とを用いて、差動入力端子ＩＮａ，ＩＮｂに入力された信号を差動増幅することができる。たとえば、電源電圧Ｖ_ＤＤとして正電圧が、電源電圧Ｖ_ＳＳとしては負電圧がそれぞれ供給されればよい。

差動増幅回路１１は、差動入力端子ＩＮａ，ＩＮｂにそれぞれ印加された入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎの差分を増幅する差動増幅部を構成する差動対部２１及び定電流源２２の組み合わせと、これら入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎから同相入力電圧Ｖ_Ｃを検出する電圧検出器３０と、この電圧検出器３０から同相入力電圧Ｖ_Ｃの供給を受けて動作する分流回路４０と、差動出力端子ＯＴａ，ＯＴｂ（第１及び第２の差動出力端子）とを備えている。

差動対部２１は、増幅トランジスタＭ_１，Ｍ_２の対からなる差動トランジスタ対を有する。これら増幅トランジスタＭ_１，Ｍ_２の各々は、ｎチャネル型の電界効果トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＦＥＴ）で構成されている。ｎチャネル型のＦＥＴとしては、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴを使用すればよい。図１に示されるように、一方の増幅トランジスタＭ_１は、差動入力端子ＩＮａと電気的に接続されているゲート電極と、第１電源ライン１０Ｄと電気的に接続されているドレイン電極と、共通接続ノード２１ｃと電気的に接続されているソース電極とを有する。他方の増幅トランジスタＭ_２は、差動入力端子ＩＮｂと電気的に接続されているゲート電極と、第１電源ライン１０Ｄと電気的に接続されているドレイン電極と、共通接続ノード２１ｃと電気的に接続されているソース電極とを有している。

また、一方の増幅トランジスタＭ_１のドレイン電極と第１電源ライン１０Ｄとの間に負荷抵抗Ｒ_１が設けられ、他方の増幅トランジスタＭ_２のドレイン電極と第１電源ライン１０Ｄとの間に負荷抵抗Ｒ_２が設けられている。更に、一方の増幅トランジスタＭ_１のドレイン電極は、一方の差動出力端子ＯＴａと電気的に接続されており、他方の増幅トランジスタＭ_２のドレイン電極は、差動出力端子ＯＴｂと電気的に接続されている。

差動増幅回路１１の設計段階では、増幅トランジスタＭ_１，Ｍ_２は、同一のトランジスタサイズ比αを有し且つ同一の電気的特性を有するように設計されており、負荷抵抗Ｒ_１，Ｒ_２も、同一抵抗Ｒ_Ｌとなるように設定されている。ここで、トランジスタサイズ比αは、ゲート長Ｌ_ａに対するゲート幅Ｗ_ａの比率Ｗ_ａ／Ｌ_ａである。

定電流源２２は、ｎチャネル型ＦＥＴからなる定電流トランジスタＭ_３を有するテール電流源である。定電流トランジスタＭ_３のゲート電極には一定のバイアス電圧Ｖ_ｂが印加され、定電流トランジスタＭ_３のソース電極には一定の電源電圧Ｖ_ＳＳが印加されている。このため、定電流トランジスタＭ_３は、定電流素子として機能する。この定電流トランジスタＭ_３のドレイン電極は、共通接続ノード２１ｃと電気的に接続されている。

電圧検出器３０は、互いに直列接続された抵抗素子３１，３２で構成されている。すなわち、抵抗素子３１の一端と抵抗素子３２の一端とが中間ノード３０ｃを介して互いに接続されている。また、抵抗素子３１の他端は、差動入力端子ＩＮａと電気的に接続され、抵抗素子３２の他端は、差動入力端子ＩＮｂと電気的に接続されている。これら抵抗素子３１，３２の抵抗値は同じである。このような電圧検出器３０は、入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎの同相成分である同相入力電圧Ｖ_Ｃを検出し、同相入力電圧Ｖ_Ｃを中間ノード３０ｃから出力することができる。同相入力電圧Ｖ_Ｃは、入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎの平均として検出される。

分流回路４０は、共通接続ノード２１ｃと第１電源ライン１０Ｄとの間に接続されたｎチャネル型ＦＥＴからなる分流用トランジスタＭ_４を有している。この分流用トランジスタＭ_４は、電圧検出器３０の中間ノード３０ｃと電気的に接続されているゲート電極と、第１電源ライン１０Ｄと電気的に接続されているドレイン電極と、共通接続ノード２１ｃと電気的に接続されているソース電極とを有する。分流用トランジスタＭ_４のドレイン電極と第１電源ライン１０Ｄとの間には負荷抵抗Ｒ_３が設けられている。

ソースフォロア回路５１は、電圧バッファ回路１の出力インピーダンスを低下させる機能を有する。図１に示されるように、ソースフォロア回路５１は、差動増幅回路１１の差動出力端子ＯＴａ，ＯＴｂとそれぞれ接続された入力端子５１ａ，５１ｂと、出力端子５１ｃ，５１ｄとを備える。ソースフォロア回路５１は、入力端子５１ａ，５１ｂに入力された出力電圧Ｖ_ｍｐ，Ｖ_ｍｎに応じた出力電圧Ｖ_ｏｕｔｐ，Ｖ_ｏｕｔｎを出力端子５１ｃ，５１ｄから出力する。より具体的には、ソースフォロア回路５１は、ｎチャネル型ＦＥＴからなるトランジスタＭ_１１，Ｍ_１２と、ｎチャネル型ＦＥＴからなる負荷トランジスタＭ_１３，Ｍ_１４とを備える。トランジスタＭ_１１は、入力端子５１ａと接続されているゲート電極と、第１電源ライン１０Ｄと接続されているドレイン電極と、負荷トランジスタＭ_１３を介して第２電源ライン１０Ｓと接続されているソース電極とを有する。負荷トランジスタＭ_１３のドレイン電極は、トランジスタＭ_１１のソース電極と電気的に接続されている。また、負荷トランジスタＭ_１３のゲート電極には一定のバイアス電圧Ｖ_ｂが印加され、負荷トランジスタＭ_１３のソース電極には一定の電源電圧Ｖ_ＳＳが印加されている。ソースフォロア回路５１の出力端子５１ｃは、トランジスタＭ_１１のソース電極と電気的に接続されている。

他のトランジスタＭ_１２は、入力端子５１ｂと接続されているゲート電極と、第１電源ライン１０Ｄと接続されているドレイン電極と、負荷トランジスタＭ_１４を介して第２電源ライン１０Ｓと接続されているソース電極とを有する。負荷トランジスタＭ_１４のドレイン電極は、トランジスタＭ_１２のソース電極と電気的に接続されている。また、負荷トランジスタＭ_１４のゲート電極には一定のバイアス電圧Ｖ_ｂが印加され、負荷トランジスタＭ_１４のソース電極には一定の電源電圧Ｖ_ＳＳが印加されている。ソースフォロア回路５１の出力端子５１ｄは、トランジスタＭ_１２のソース電極と電気的に接続されている。

なお、ソースフォロア回路５１は、複数のｎチャネル型ＦＥＴを用いて構成されているが、これに限定されるものではない。ソースフォロア回路５１に代えて、複数のｐチャネル型ＦＥＴを用いて構成されたソースフォロア回路が採用されてもよい。

次に、上記した差動増幅回路１１の動作について詳細に説明する。差動増幅回路１１への差動入力信号は、同相入力成分と差動入力成分とに分けて考えることができる。同相入力成分である同相入力電圧Ｖ_Ｃと、差動入力成分である差動入力電圧Ｖ_Ｄは、それぞれ次式（１），（２）で与えられる。

差動入力成分に対する応答としては、その差動入力成分の振幅に応じた電流が差動対部２１及び定電流源２２に流れる。一方、同相入力成分に対する応答としては、その同相入力成分の振幅に応じた電流が差動対部２１及び分流回路４０の双方に流れるので、分流回路４０が設けられていない場合と比べると、差動対部２１における当該同相入力成分に対応する電流量は少ない。したがって、分流回路４０は、差動出力成分に対する同相出力成分の割合を少なくすることができ、ＣＭＲＲを向上させることができる。分流回路４０に流れる電流量は、増幅トランジスタＭ_１，Ｍ_２各々のトランジスタサイズ比α（＝Ｗ_ａ／Ｌ_ａ）と分流用トランジスタＭ_４のトランジスタサイズ比βとに依存する。ここで、分流用トランジスタＭ_４のトランジスタサイズ比βは、分流用トランジスタＭ_４のゲート長Ｌ_ｂに対するゲート幅Ｗ_ｂの比率Ｗ_ｂ／Ｌ_ｂで与えられる。トランジスタサイズ比αに対するトランジスタサイズ比βの比率を示す寸法比Ｍ_Ｃ（＝β／α）が大きいほど、差動対部２１における同相入力成分に対応する電流量が少なくなる。

ここで、分流用トランジスタＭ_４が同相入力電圧Ｖ_Ｃに対して線形領域で動作するように構成されている場合、分流回路４０は、同相入力電圧Ｖ_Ｃの値に応じたコンダクタンス値を有する可変抵抗器として機能することができる。この場合、同相入力電圧Ｖ_Ｃの値が大きいほど、コンダクタンス値は大きくなる。

次に、共通接続ノード２１ｃでの共通ソース電位をＶ_０、増幅トランジスタＭ_１，Ｍ_２各々のトランスコンダクタンスをｇ_ｍ、テール電流源２２の出力抵抗をｒ_Ｏで表すものと仮定する。上述のとおり、分流用トランジスタＭ_４のトランジスタサイズ比βは、増幅トランジスタＭ_１，Ｍ_２各々のトランジスタサイズ比αのＭ_Ｃ倍である。このとき、次式（３）が成立する。

この式（３）から共通ソース電位Ｖ_０を求めることができる。すなわち、共通ソース電位Ｖ_０は、次式（４）で与えられる。

差動増幅回路１１の出力電圧Ｖ_ｍｐ，Ｖ_ｍｎは、それぞれ、次式（５），（６）で表すことができる。

ここで、差動対部２１における負荷抵抗Ｒ_１，Ｒ_２は、ともに同一抵抗Ｒ_Ｌである。

したがって、式（４）の右辺を式（５），（６）の共通ソース電位Ｖ_０に代入すれば、出力電圧Ｖ_ｍｐ，Ｖ_ｍｎを求めることができる。すなわち、出力電圧Ｖ_ｍｐ，Ｖ_ｍｎは、次式（７），（８）で与えられる。

よって、差動増幅回路１１の差動利得Ａ_Ｄ及び同相利得Ａ_Ｃは、次式（９），（１０）で与えられる。

したがって、差動増幅回路１１のＣＭＲＲは、近似的に次式（１１）のとおりである。

式（１１）に示されるように、分流回路４０が存在しない場合のＣＭＲＲの値（＝２ｒ_Ｏｇ_ｍ）と比べると、差動増幅回路１１のＣＭＲＲは、約（１＋Ｍ_Ｃ／２）倍の値を有することが分かる。

以上に説明したように実施の形態１の差動増幅回路１１では、分流回路４０が、電圧検出器３０で検出された同相入力電圧Ｖ_Ｃの値に応じたコンダクタンス値を有する電流経路を第１電源ライン１０Ｄと共通接続ノード２１ｃとの間に形成するので、ＣＭＲＲの向上を実現することができる。したがって、優れたノイズ耐性を有する差動増幅回路１１及び電圧バッファ回路１を提供することが可能である。また、電圧バッファ回路１が集積回路として構成された場合にその集積回路が微細化されても、高いＣＭＲＲを実現することができる。

実施の形態２．
上記実施の形態１の電圧バッファ回路１における差動増幅回路１１及びソースフォロア回路５１は、複数のＦＥＴを用いて構成されている。これらＦＥＴに代えて、バイポーラトランジスタを用いて電圧バッファ回路を構成することが可能である。図２は、本発明に係る実施の形態２の電圧バッファ回路２の回路構成を概略的に示す図である。この電圧バッファ回路２は、差動増幅回路１２とエミッタフォロア回路５２とを備えて構成されている。

図２に示されるように、差動増幅回路１２は、差動入力端子ＩＮａ，ＩＮｂ（第１及び第２の差動入力端子）を有し、第１電源ライン１０Ｃから供給される電源電圧Ｖ_ＣＣと、第２電源ライン１０Ｅから供給される電源電圧Ｖ_ＥＥ（Ｖ_ＥＥ＜Ｖ_ＣＣ）とを用いて、差動入力端子ＩＮａ，ＩＮｂに入力された信号を差動増幅する。たとえば、電源電圧Ｖ_ＣＣとして正電圧が、電源電圧Ｖ_ＥＥとしては負電圧がそれぞれ供給されればよい。

差動増幅回路１２は、差動入力端子ＩＮａ，ＩＮｂにそれぞれ印加された入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎの差分を増幅する差動対部２３及び定電流源２４の組み合わせと、これら入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎから同相入力電圧Ｖ_Ｃを検出する電圧検出器３０と、この電圧検出器３０から同相入力電圧Ｖ_Ｃの供給を受けて動作する分流回路４１と、差動出力端子ＯＴａ，ＯＴｂ（第１及び第２の差動出力端子）とを備えている。

差動対部２３は、増幅トランジスタＱ_１，Ｑ_２の対からなる差動トランジスタ対を有する。これら増幅トランジスタＱ_１，Ｑ_２の各々は、ｎｐｎ型バイポーラトランジスタで構成されている。図２に示されるように、一方の増幅トランジスタＱ_１は、差動入力端子ＩＮａと電気的に接続されているベース電極と、第１電源ライン１０Ｃと電気的に接続されているコレクタ電極と、共通接続ノード２３ｃと電気的に接続されているエミッタ電極とを有する。他方の増幅トランジスタＱ_２は、差動入力端子ＩＮｂと電気的に接続されているベース電極と、第１電源ライン１０Ｃと電気的に接続されているコレクタ電極と、共通接続ノード２３ｃと電気的に接続されているエミッタ電極とを有している。

また、一方の増幅トランジスタＱ_１のコレクタ電極と第１電源ライン１０Ｃとの間に負荷抵抗ｒ_１が設けられ、他方の増幅トランジスタＱ_２のコレクタ電極と第１電源ライン１０Ｃとの間に負荷抵抗ｒ_２が設けられている。更に、一方の増幅トランジスタＱ_１のコレクタ電極は、差動出力端子ＯＴａと電気的に接続されており、他方の増幅トランジスタＱ_２のコレクタ電極は、差動出力端子ＯＴｂと電気的に接続されている。差動増幅回路１２の設計段階では、増幅トランジスタＱ_１，Ｑ_２は、同一の電気的特性を有するように設計されており、負荷抵抗ｒ_１，ｒ_２も、同一抵抗ｒ_Ｌとなるように設定されている。定電流源２４は、共通接続ノード２３ｃと第２電源ライン１０Ｅとの間に接続されたテール電流源である。定電流源２４は、図２に概略的に示されるように少なくとも１個のバイポーラトランジスタＱ_３を用いて構成されていればよい。

分流回路４１は、共通接続ノード２３ｃと第１電源ライン１０Ｃとの間に接続されたｎｐｎ型バイポーラトランジスタからなる分流用トランジスタＱ_４を有している。この分流用トランジスタＱ_４は、電圧検出器３０の中間ノード３０ｃと電気的に接続されているベース電極と、第１電源ライン１０Ｃと電気的に接続されているコレクタ電極と、共通接続ノード２３ｃと電気的に接続されているエミッタ電極とを有する。分流用トランジスタＱ_４のコレクタ電極と第１電源ライン１０Ｃとの間には負荷抵抗ｒ_３が設けられている。

エミッタフォロア回路５２は、電圧バッファ回路２全体の出力インピーダンスを低下させる機能を有する。図２に示されるように、エミッタフォロア回路５２は、差動増幅回路１２の差動出力端子ＯＴａ，ＯＴｂとそれぞれ接続された入力端子５２ａ，５２ｂと、出力端子５２ｃ，５２ｄとを備える。エミッタフォロア回路５２は、これら入力端子５２ａ，５２ｂに入力された出力電圧Ｖ_ｍｐ，Ｖ_ｍｎにそれぞれ応じた出力電圧Ｖ_ｏｕｔｐ，Ｖ_ｏｕｔｎを出力端子５２ｃ，５２ｄから出力する。より具体的には、エミッタフォロア回路５２は、ｎｐｎ型バイポーラトランジスタＱ_１１，Ｑ_１２と、定電流源５３，５４とを備えて構成される。ｎｐｎ型バイポーラトランジスタＱ_１１は、入力端子５２ａと接続されているベース電極と、第１電源ライン１０Ｃと接続されているコレクタ電極と、定電流源５３を介して第２電源ライン１０Ｅと接続されているエミッタ電極とを有する。エミッタフォロア回路５２の出力端子５２ｃは、ｎｐｎ型バイポーラトランジスタＱ_１１のエミッタ電極と電気的に接続されている。

一方、ｎｐｎ型バイポーラトランジスタＱ_１２は、入力端子５２ｂと接続されているベース電極と、第１電源ライン１０Ｃと接続されているコレクタ電極と、定電流源５４を介して第２電源ライン１０Ｅと接続されているエミッタ電極とを有する。エミッタフォロア回路５２の出力端子５２ｄは、ｎｐｎ型バイポーラトランジスタＱ_１２のエミッタ電極と電気的に接続されている。

なお、エミッタフォロア回路５２は、複数のｎｐｎ型バイポーラトランジスタを用いて構成されているが、これに限定されるものではない。エミッタフォロア回路５２に代えて、複数のｐｎｐ型バイポーラトランジスタを用いて構成されたエミッタフォロア回路が採用されてもよい。

以上に説明したように実施の形態２の差動増幅回路１２においても、分流回路４１が、電圧検出器３０で検出された同相入力電圧Ｖ_Ｃに応じたコンダクタンス値を有する電流経路を第１電源ライン１０Ｃと共通接続ノード２３ｃとの間に形成することができるので、ＣＭＲＲの向上を実現することができる。したがって、優れたノイズ耐性を有する差動増幅回路１２及び電圧バッファ回路２を提供することが可能である。また、電圧バッファ回路１２が集積回路として構成された場合にその集積回路が微細化されても、高いＣＭＲＲを実現することができる。

実施の形態３．
次に、上記実施の形態１の変形例である実施の形態３について説明する。図３は、本発明に係る実施の形態３である電圧バッファ回路３の回路構成を概略的に示す図である。図３に示されるように、この電圧バッファ回路３は、差動増幅回路１３とソースフォロア回路５１とを備えて構成されている。差動増幅回路１３とソースフォロア回路５１とは、第１電源ライン１０Ｄから供給される電源電圧Ｖ_ＤＤと、第２電源ライン１０Ｓから供給される電源電圧Ｖ_ＳＳとを用いて動作する。

差動増幅回路１３は、差動入力端子ＩＮａ，ＩＮｂ（第１及び第２の差動入力端子）にそれぞれ印加された入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎの差分を増幅する差動対部２１及び定電流源２２の組み合わせと、これら入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎから同相入力電圧Ｖ_Ｃを検出する電圧検出器３０と、同相入力電圧Ｖ_Ｃを利得Ａ_ｖで増幅して増幅電圧を出力する増幅器４４と、増幅器４４から出力された増幅電圧の供給を受けて動作する分流回路４０と、差動出力端子ＯＴａ，ＯＴｂ（第１及び第２の差動出力端子）とを備えている。

本実施の形態の電圧バッファ回路３の構成は、差動増幅回路１３が増幅器４４を有する点を除いて、上記実施の形態１の電圧バッファ回路１の構成と同じである。分流回路４０の分流用トランジスタＭ_４のゲート電極には、増幅器４４から供給された増幅電圧が印加される。これにより、同相入力成分に対応して分流回路４０に流れる電流量を増やすことができる。差動増幅回路１３のＣＭＲＲは、近似的に次式（１２）で与えられる。

以上に説明したように実施の形態３の差動増幅回路１３では、分流回路４０が、増幅器４４で増幅された同相入力電圧に応じたコンダクタンス値を有する電流経路を第１電源ライン１０Ｄと共通接続ノード２１ｃとの間に形成することができるので、実施の形態１の場合と比べると、更なるＣＭＲＲの向上を実現することができる。したがって、優れたノイズ耐性を有する差動増幅回路１３及び電圧バッファ回路３を提供することが可能である。また、電圧バッファ回路３が集積回路として構成された場合にその集積回路が微細化されても、高いＣＭＲＲを実現することができる。

実施の形態４．
上記実施の形態３の電圧バッファ回路３における差動増幅回路１３及びソースフォロア回路５１は、複数のＦＥＴを用いて構成されている。これらＦＥＴに代えて、バイポーラトランジスタを用いて電圧バッファ回路を構成することが可能である。図４は、本発明に係る実施の形態４である電圧バッファ回路４の回路構成を概略的に示す図である。この電圧バッファ回路４は、差動増幅回路１４とエミッタフォロア回路５２とを備えて構成されている。差動増幅回路１４とエミッタフォロア回路５２とは、第１電源ライン１０Ｃから供給される電源電圧Ｖ_ＣＣと、第２電源ライン１０Ｅから供給される電源電圧Ｖ_ＥＥとを用いて動作する。

差動増幅回路１４は、差動入力端子ＩＮａ，ＩＮｂ（第１及び第２の差動入力端子）にそれぞれ印加された入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎの差分を増幅する差動対部２３及び定電流源２４の組み合わせと、入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎから同相入力電圧Ｖ_Ｃを検出する電圧検出器３０と、同相入力電圧Ｖ_Ｃを増幅して増幅電圧を出力する増幅器４５と、増幅器４５から出力された増幅電圧の供給を受けて動作する分流回路４１と、差動出力端子ＯＴａ，ＯＴｂ（第１及び第２の差動出力端子）とを備えている。

本実施の形態の電圧バッファ回路４の構成は、差動増幅回路１４が増幅器４５を有する点を除いて、上記実施の形態２の電圧バッファ回路２（図２）の構成と同じである。分流回路４１の分流用トランジスタＱ_４のベース電極には、増幅器４５から供給された増幅電圧が印加される。これにより、同相入力成分に対応して分流回路４０に流れる電流量を増やすことができる。

以上に説明したように実施の形態４の差動増幅回路１４では、分流回路４１が、増幅器４５で増幅された同相入力電圧に応じたコンダクタンス値を有する電流経路を第１電源ライン１０Ｃと共通接続ノード２３ｃとの間に形成することができるので、実施の形態２の場合と比べると、更なるＣＭＲＲの向上を実現することができる。したがって、優れたノイズ耐性を有する差動増幅回路１４及び電圧バッファ回路４を提供することが可能である。また、電圧バッファ回路４が集積回路として構成された場合にその集積回路が微細化されても、高いＣＭＲＲを実現することができる。

実施の形態５．
次に、上記実施の形態１の他の変形例である実施の形態５について説明する。図５は、本発明に係る実施の形態５である電圧バッファ回路５の回路構成を概略的に示す図である。図５に示されるように、この電圧バッファ回路５は、差動増幅回路１５とソースフォロア回路５１とを備えて構成されている。差動増幅回路１５とソースフォロア回路５１とは、第１電源ライン１０Ｄから供給される電源電圧Ｖ_ＤＤと、第２電源ライン１０Ｓから供給される電源電圧Ｖ_ＳＳとを用いて動作する。

差動増幅回路１５は、差動入力端子ＩＮａ，ＩＮｂ（第１及び第２の差動入力端子）にそれぞれ印加された入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎの差分を増幅する差動対部２１及び定電流源２２の組み合わせと、入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎから同相入力電圧Ｖ_Ｃを検出する電圧検出器３０と、この電圧検出器３０から同相入力電圧Ｖ_Ｃの供給を受けて動作する分流回路４２と、差動出力端子ＯＴａ，ＯＴｂ（第１及び第２の差動出力端子）とを備えている。

本実施の形態の電圧バッファ回路５の構成は、差動増幅回路１５が実施の形態１の分流回路４０に代えて図５の分流回路４２を有する点を除いて、上記実施の形態１の電圧バッファ回路１の構成と同じである。

本実施の形態の分流回路４２は、第１電源ライン１０Ｄと共通接続ノード２１ｃとの間に接続された可変抵抗器４６を有している。この可変抵抗器４６は、同相入力電圧Ｖ_Ｃの値に応じたコンダクタンス値を有する電流経路を第１電源ライン１０Ｄと共通接続ノード２１ｃとの間に形成することができる。可変抵抗器４６は、同相入力電圧Ｖ_Ｃの値が大きいほど、コンダクタンス値を大きくすることが可能である。よって、実施の形態１の場合と同様に、ＣＭＲＲの向上を実現することができる。図６Ａ及び図６Ｂは、このような可変抵抗器４６の回路構成例である可変抵抗回路４６Ａ，４６Ｂを示す概略図である。図６Ａの可変抵抗回路４６Ａは、第１電源ライン１０Ｄに接続された一端及び共通接続ノード２１ｃに接続された他端を有する抵抗素子４６ａと、この抵抗素子４６ａに並列に接続されたｎチャネル型ＦＥＴからなる制御トランジスタＭ_５とを含んで構成される。制御トランジスタＭ_５においては、ドレイン電極が第１電源ライン１０Ｄと電気的に接続され、ソース電極が共通接続ノード２１ｃと電気的に接続され、ゲート電極に同相入力電圧Ｖ_Ｃが印加される。一方、図６Ｂの可変抵抗回路４６Ｂは、第１電源ライン１０Ｄに接続された一端を有する抵抗素子４６ｂと、この抵抗素子４６ｂの他端に直列に接続されたｎチャネル型ＦＥＴからなる制御トランジスタＭ_６とを含んで構成されている。制御トランジスタＭ_６においては、ドレイン電極が抵抗素子４６ｂの他端と電気的に接続され、ソース電極が共通接続ノード２１ｃと電気的に接続され、ゲート電極に同相入力電圧Ｖ_Ｃが印加される。なお、可変抵抗器４６の回路構成は、図６Ａ及び図６Ｂの可変抵抗回路４６Ａ，４６Ｂに限定されるものではなく、可変抵抗回路４６Ａ，４６Ｂ以外の回路構成を用いることも可能である。

以上に説明したように実施の形態５では、ＣＭＲＲの向上を実現し優れたノイズ耐性を有する差動増幅回路１５及び電圧バッファ回路５を提供することが可能である。また、電圧バッファ回路５が集積回路として構成された場合にその集積回路が微細化されても、高いＣＭＲＲを実現することができる。

実施の形態６．
上記実施の形態５の電圧バッファ回路５における差動増幅回路１５及びソースフォロア回路５１は、複数のＦＥＴを用いて構成されている。これらＦＥＴに代えて、バイポーラトランジスタを用いて電圧バッファ回路を構成することが可能である。図７は、本発明に係る実施の形態６である電圧バッファ回路６の回路構成を概略的に示す図である。この電圧バッファ回路６は、差動増幅回路１６とエミッタフォロア回路５２とを備えて構成されている。差動増幅回路１６とエミッタフォロア回路５２とは、第１電源ライン１０Ｃから供給される電源電圧Ｖ_ＣＣと、第２電源ライン１０Ｅから供給される電源電圧Ｖ_ＥＥとを用いて動作する。

差動増幅回路１６は、差動入力端子ＩＮａ，ＩＮｂ（第１及び第２の差動入力端子）にそれぞれ印加された入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎの差分を増幅する差動対部２３及び定電流源２４の組み合わせと、入力電圧Ｖ_ｉｎｐ，Ｖ_ｉｎｎから同相入力電圧Ｖ_Ｃを検出する電圧検出器３０と、この電圧検出器３０から同相入力電圧Ｖ_Ｃの供給を受けて動作する分流回路４３と、差動出力端子ＯＴａ，ＯＴｂ（第１及び第２の差動出力端子）とを備えている。

本実施の形態の電圧バッファ回路６の構成は、差動増幅回路１６が実施の形態２の分流回路４１に代えて図７の分流回路４３を有する点を除いて、上記実施の形態２の電圧バッファ回路２の構成と同じである。

本実施の形態の分流回路４３は、第１電源ライン１０Ｃと共通接続ノード２３ｃとの間に接続された可変抵抗器４７を有する。この可変抵抗器４７は、同相入力電圧Ｖ_Ｃの値に応じたコンダクタンス値を有する電流経路を第１電源ライン１０Ｃと共通接続ノード２３ｃとの間に形成することができる。可変抵抗器４７は、同相入力電圧Ｖ_Ｃの値が大きいほど、コンダクタンス値を大きくすることが可能である。よって、実施の形態２の場合と同様に、ＣＭＲＲの向上を実現することができる。また、電圧バッファ回路６が集積回路として構成された場合にその集積回路が微細化されても、高いＣＭＲＲを実現することができる。

以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これら実施の形態は本発明の例示であり、これら実施の形態以外の様々な形態を採用することもできる。たとえば、実施の形態１，３，５の差動増幅回路１１，１３，１５のいずれかと実施の形態２のエミッタフォロア回路５２とを組み合わせて電圧バッファ回路が構成されてもよい。あるいは、実施の形態２，４，６の差動増幅回路１２，１４，１６のいずれかと実施の形態１のソースフォロア回路５１とを組み合わせて電圧バッファ回路が構成されてもよい。

なお、本発明の範囲内において、上記実施の形態１〜６の自由な組み合わせ、各実施の形態の任意の構成要素の変形、または各実施の形態の任意の構成要素の省略が可能である。

この発明に係る差動増幅回路及び電圧バッファ回路は、たとえば、高周波領域で動作するアナログ集積回路に用いられることに適している。

１〜６ 電圧バッファ回路、１１〜１６ 差動増幅回路、２１，２３ 差動対部、２１ｃ，２３ｃ 共通接続ノード、２２，２４ 定電流源、３０ 電圧検出器、４０〜４３ 分流回路、４４，４５ 増幅器、４６，４７ 可変抵抗器、４６Ａ，４６Ｂ 可変抵抗回路、５１ ソースフォロア回路、５２ エミッタフォロア回路、５３，５４ 定電流源、Ｍ_１，Ｍ_２，Ｑ_１，Ｑ_２ 増幅トランジスタ、Ｍ_３ 定電流トランジスタ、Ｍ_４ 分流用トランジスタ、Ｍ_１１，Ｍ_１２ 電界効果トランジスタ、Ｍ_１３，Ｍ_１４ 負荷トランジスタ、Ｑ_３ バイポーラトランジスタ、Ｑ_４ 分流用トランジスタ、Ｑ_１１，Ｑ_１２ バイポーラトランジスタ、ＩＮａ，ＩＮｂ 差動入力端子、ＯＴａ，ＯＴｂ 差動出力端子。

本発明の一態様による差動増幅回路は、第１及び第２の差動入力端子と、予め定められた第１の電源電圧を供給する第１電源ラインと、前記第１の電源電圧とは異なる第２の電源電圧を供給する第２電源ラインと、前記第１の差動入力端子と電気的に接続されたゲート電極を有するとともに、前記第１電源ラインと電気的に接続されたドレイン電極を有する電界効果トランジスタからなる第１の増幅トランジスタと、前記第２の差動入力端子と電気的に接続されたゲート電極を有するとともに、前記第１電源ラインと電気的に接続されたドレイン電極を有する電界効果トランジスタからなる第２の増幅トランジスタと、前記第１及び第２の増幅トランジスタのそれぞれのソース電極と電気的に接続された共通接続ノードと、前記共通接続ノードと前記第２電源ラインとの間に接続された定電流源と、前記第１及び第２の差動入力端子にそれぞれ印加された入力電圧から同相入力電圧を検出し、当該同相入力電圧を出力する電圧検出器と、前記共通接続ノードと前記第１電源ラインとの間に配置され、前記同相入力電圧に応じたコンダクタンス値を有する電流経路を形成する分流回路と、前記第１の増幅トランジスタの当該ドレイン電極及び前記第２の増幅トランジスタの当該ドレイン電極とそれぞれ電気的に接続された第１及び第２の差動出力端子とを備え、前記分流回路は、前記共通接続ノードと電気的に接続されたソース電極と、前記第１電源ラインと電気的に接続されたドレイン電極と、前記電圧検出器の当該同相入力電圧の出力端と電気的に接続されたゲート電極とを有するｎチャネル型電界効果トランジスタを含むことを特徴とする。

Claims (12)

1. 第１及び第２の差動入力端子と、
   予め定められた第１の電源電圧を供給する第１電源ラインと、
   前記第１の電源電圧とは異なる第２の電源電圧を供給する第２電源ラインと、
   前記第１の差動入力端子と電気的に接続されたゲート電極を有するとともに、前記第１電源ラインと電気的に接続されたドレイン電極を有する電界効果トランジスタからなる第１の増幅トランジスタと、
   前記第２の差動入力端子と電気的に接続されたゲート電極を有するとともに、前記第１電源ラインと電気的に接続されたドレイン電極を有する電界効果トランジスタからなる第２の増幅トランジスタと、
   前記第１及び第２の増幅トランジスタのそれぞれのソース電極と電気的に接続された共通接続ノードと、
   前記共通接続ノードと前記第２電源ラインとの間に接続された定電流源と、
   前記第１及び第２の差動入力端子にそれぞれ印加された入力電圧から同相入力電圧を検出し、当該同相入力電圧を出力する電圧検出器と、
   前記共通接続ノードと前記第１電源ラインとの間に配置され、前記同相入力電圧に応じたコンダクタンス値を有する電流経路を形成する分流回路と、
   前記第１の増幅トランジスタの当該ドレイン電極及び前記第２の増幅トランジスタの当該ドレイン電極とそれぞれ電気的に接続された第１及び第２の差動出力端子と
   を備えることを特徴とする差動増幅回路。
2. 請求項１記載の差動増幅回路であって、
   前記分流回路は、分流用トランジスタを含み、
   前記分流用トランジスタは、前記同相入力電圧が印加されるゲート電極と、前記共通接続ノードと電気的に接続されたソース電極と、前記第１電源ラインと電気的に接続されたドレイン電極とを有する電界効果トランジスタからなる
   ことを特徴とする差動増幅回路。
3. 請求項２記載の差動増幅回路であって、前記分流用トランジスタは、前記同相入力電圧の値が大きいほど、前記コンダクタンス値を大きくする可変抵抗器であることを特徴とする差動増幅回路。
4. 請求項１記載の差動増幅回路であって、前記同相入力電圧を増幅して増幅電圧を出力する増幅器を更に備え、
   前記分流回路は、前記共通接続ノードと前記第１電源ラインとの間に接続された分流用トランジスタを含み、
   前記分流用トランジスタは、前記増幅電圧が印加されるゲート電極と、前記共通接続ノードと電気的に接続されたソース電極と、前記第１電源ラインと電気的に接続されたドレイン電極とを有する電界効果トランジスタからなる
   ことを特徴とする差動増幅回路。
5. 請求項１記載の差動増幅回路であって、前記分流回路は、前記同相入力電圧の値が大きいほど、前記コンダクタンス値を大きくする可変抵抗器を含むことを特徴とする差動増幅回路。
6. 第１及び第２の差動入力端子と、
   予め定められた第１の電源電圧を供給する第１電源ラインと、
   前記第１の電源電圧とは異なる第２の電源電圧を供給する第２電源ラインと、
   前記第１の差動入力端子と電気的に接続されたベース電極を有するとともに、前記第１電源ラインと電気的に接続されたコレクタ電極を有するバイポーラトランジスタからなる第１の増幅トランジスタと、
   前記第２の差動入力端子と電気的に接続されたベース電極を有するとともに、前記第１電源ラインと電気的に接続されたコレクタ電極を有するバイポーラトランジスタからなる第２の増幅トランジスタと、
   前記第１及び第２の増幅トランジスタのそれぞれのエミッタ電極と電気的に接続された共通接続ノードと、
   前記共通接続ノードと前記第２電源ラインとの間に接続された定電流源と、
   前記第１及び第２の差動入力端子にそれぞれ印加された入力電圧から同相入力電圧を検出し、当該同相入力電圧を出力する電圧検出器と、
   前記共通接続ノードと前記第１電源ラインとの間に接続され、前記同相入力電圧に応じたコンダクタンス値を有する分流回路と、
   前記第１の増幅トランジスタの当該コレクタ電極及び前記第２の増幅トランジスタの当該コレクタ電極とそれぞれ電気的に接続された第１及び第２の差動出力端子と
   を備えることを特徴とする差動増幅回路。
7. 請求項６記載の差動増幅回路であって、
   前記分流回路は、分流用トランジスタを含み、
   前記分流用トランジスタは、前記同相入力電圧が印加されるベース電極と、前記共通接続ノードと電気的に接続されたエミッタ電極と、前記第１電源ラインと電気的に接続されたコレクタ電極とを有するバイポーラトランジスタからなる
   ことを特徴とする差動増幅回路。
8. 請求項７記載の差動増幅回路であって、前記分流用トランジスタは、前記同相入力電圧の値が大きいほど、前記コンダクタンス値を大きくする可変抵抗器であることを特徴とする差動増幅回路。
9. 請求項６記載の差動増幅回路であって、前記同相入力電圧を増幅して増幅電圧を出力する増幅器を更に備え、
   前記分流回路は、前記共通接続ノードと前記第１電源ラインとの間に接続された分流用トランジスタを含み、
   前記分流用トランジスタは、前記増幅電圧が印加されるベース電極と、前記共通接続ノードと電気的に接続されたエミッタ電極と、前記第１電源ラインと電気的に接続されたコレクタ電極とを有するバイポーラトランジスタからなる
   ことを特徴とする差動増幅回路。
10. 請求項６記載の差動増幅回路であって、前記分流回路は、前記同相入力電圧の値が大きいほど、前記コンダクタンス値を大きくする可変抵抗器を含むことを特徴とする差動増幅回路。
11. 請求項１記載の差動増幅回路と、
    前記差動増幅回路の出力に応じた信号を出力するソースフォロア回路と
    を備えることを特徴とする電圧バッファ回路。
12. 請求項６記載の差動増幅回路と、
    前記差動増幅回路の出力に応じた信号を出力するエミッタフォロア回路と
    を備えることを特徴とする電圧バッファ回路。

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