JP2015095830A

JP2015095830A - 差動増幅回路

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Publication number: JP2015095830A
Application number: JP2013235311A
Authority: JP
Inventors: 倉哲朗板; Tetsuro Itakura; 田雅則古; Masanori Furuta; 村俊介木; Shunsuke Kimura; 田剛河; Takeshi Kawada; 木英之舟; Hideyuki Funaki
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-11-13
Filing date: 2013-11-13
Publication date: 2015-05-18
Also published as: US9407221B2; US20150130538A1

Abstract

【課題】出力同相電圧を設定するための消費電力が低減された差動増幅回路を提案する。【解決手段】本実施形態に係る差動増幅回路は、第１，第２の入力端子と、第１〜第３のトランジスタと、電流源と、第１，第２の出力端子と、第１，第２の受動素子と、を備える。第１のトランジスタは、第１の入力端子に制御端子を接続される。第２のトランジスタは、第２の入力端子に制御端子を接続される。第３のトランジスタは、制御端子から所定のバイアス電圧を印加される。電流源は、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタのそれぞれの第１の端子と接続される。第１の出力端子は、第１のトランジスタの第２の端子と接続される。第２の出力端子は、第２のトランジスタの第２の端子と接続される。第１の受動素子は、第１の入力端子と第１の出力端子との間に接続される。第２の受動素子は、第２の入力端子と第２の出力端子との間に接続される。【選択図】図１

Description

本発明の実施形態は、差動増幅回路に関する。

従来の差動増幅回路では、出力信号の同相電圧を設定するために、各出力信号から同相電圧（電流）が検出され、検出された同相電圧（電流）が出力信号に帰還されていた。そのため、従来の差動増幅回路には、出力同相電圧を設定するために消費電力が増加する課題があった。

例えば、入力同相電圧を検出して帰還することにより出力同相電圧を設定する差動増幅回路が提案されている。このような差動増幅回路では、入力同相電圧と設定電圧とを比較するために、差動増幅回路とは別に増幅回路が必要となる。したがって、当該増幅回路で余計な電力が消費される。

また、３入力増幅器により入力同相電圧を設定する差動増幅器が提案されている。このような増幅回路では、入力同相電圧は設定できるものの、出力同相電圧を設定することはできない。

特開２０１１−２０５３２０号公報

IEEE JSSC Vol39, No.12, 2004, pp.2139 - 2151

出力同相電圧を設定するための消費電力が低減された差動増幅回路を提案する。

本実施形態に係る差動増幅回路は、第１の入力端子と、第２の入力端子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、電流源と、第１の出力端子と、第２の出力端子と、第１の受動素子と、第２の受動素子と、を備える。第１のトランジスタは、第１の入力端子に制御端子を接続される。第２のトランジスタは、第２の入力端子に制御端子を接続される。第３のトランジスタは、制御端子から所定のバイアス電圧を印加される。電流源は、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタのそれぞれの第１の端子と接続される。第１の出力端子は、第１のトランジスタの第２の端子と接続される。第２の出力端子は、第２のトランジスタの第２の端子と接続される。第１の受動素子は、第１の入力端子と第１の出力端子との間に接続される。第２の受動素子は、第２の入力端子と第２の出力端子との間に接続される。

第１実施形態に係る差動増幅回路を示す図。図１の差動増幅回路の動作を説明する図。図１の負荷回路の一例を示す図。図１の負荷回路の他の例を示す図。第２実施形態に係る差動増幅回路を示す図。図５の非反転出力回路の一例を示す図。図５の非反転出力回路の他の例を示す図。図６及び図７の非反転出力回路を組み合わせた例を示す図。第１実施形態及び第２実施形態に係る差動増幅回路を備えた微分器の一例を示す図。第１実施形態及び第２実施形態に係る差動増幅回路を備えた積分器の一例を示す図。

以下、本発明の実施形態について図面を参照して説明する。以下では、ＭＯＳトランジスタにより構成された差動増幅回路について説明するが、差動増幅回路は、バイポーラトランジスタを用いて構成することも可能である。以下の説明におけるＭＯＳトランジスタをバイポーラトランジスタと置換し、ソース端子をエミッタ端子と、ドレイン端子をコレクタ端子と、ゲート端子をベース端子と置換することにより、バイポーラトランジスタを用いて差動増幅回路を構成することができる。

また、以下ではＮ型のＭＯＳトランジスタを主として用いた実施形態について説明するが、Ｐ型のＭＯＳトランジスタやＰＮＰ型のバイポーラトランジスタを主として用いて差動増幅回路を構成することもできる。以下の説明におけるＮ型（Ｐ型）のＭＯＳトランジスタをＰ型（Ｎ型）のＭＯＳトランジスタ又はＰＮＰ型（ＮＰＮ型）のバイポーラトランジスタと置換し、グランド（電源）と接続された端子を電源（グランド）と接続することにより、Ｐ型のＭＯＳトランジスタやＰＮＰ型のバイポーラトランジスタを主として用いた差動増幅回路を構成することができる。

（第１実施形態）
以下、図１〜図４を参照して第１実施形態に係る差動増幅回路について説明する。ここで、図１は、第１実施形態に係る差動増幅回路を示す図である。この差動増幅回路は、２つの入力端子から差動入力された入力信号をそれぞれ増幅して出力端子から出力する。２つの出力端子から出力される出力信号の同相電圧は参照電圧により所定の値に設定される。

図１に示すように、差動増幅回路は、入力端子ＩｎＰ（第１の入力端子）と、入力端子ＩｎＭ（第２の入力端子）と、出力端子ＯｕｔＭ（第１の出力端子）と、出力端子ＯｕｔＰ（第２の出力端子）と、トランジスタＭ_１（第１のトランジスタ）と、トランジスタＭ_２（第２のトランジスタ）と、トランジスタＭ_３（第３のトランジスタ）と、電流源Ｉ_１と、受動素子Ｚ_１（第１の受動素子）と、受動素子Ｚ_２（第２の受動素子）と、負荷回路とを備える。

トランジスタＭ_１は、Ｎ型のＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」という）であって、ゲート端子（制御端子）を入力端子ＩｎＰと接続され、ソース端子（第１の端子）を電流源Ｉ_１と接続され、ドレイン端子（第２の端子）を出力端子ＯｕｔＭと負荷回路と接続されている。トランジスタＭ_１は、電流源Ｉ_１からバイアス電流Ｉ_Ｍ１を供給されている。

トランジスタＭ_２は、ＮＭＯＳトランジスタであって、ゲート端子（制御端子）を入力端子ＩｎＭと接続され、ソース端子（第１の端子）を電流源Ｉ_１と接続され、ドレイン端子（第２の端子）を出力端子ＯｕｔＰと負荷回路と接続されている。トランジスタＭ_２は、電流源Ｉ_１からバイアス電流Ｉ_Ｍ２を供給されている。なお、トランジスタＭ_２として、トランジスタＭ_１とデバイスサイズが等しいトランジスタが用いられるのが好ましい。

トランジスタＭ_３は、ＮＭＯＳトランジスタであって、ゲート端子（制御端子）を入力端子Ｃｏｍと接続され、ソース端子（第１の端子）を電流源Ｉ_１と接続されている。トランジスタＭ_３は、ゲート端子から入力端子Ｃｏｍを介して所定の参照電圧Ｖｃｏｍを入力されている。参照電圧Ｖｃｏｍは、差動増幅回路の出力同相電圧を設定するための電圧である。トランジスタＭ_３のドレイン端子（第２の端子）は、図示されていないが、電源や負荷回路と接続されている。トランジスタＭ_３は、電流源Ｉ_１からバイアス電流Ｉ_Ｍ３を供給されている。なお、トランジスタＭ_３として、トランジスタＭ_１，Ｍ_２よりデバイスサイズが小さいトランジスタが用いられるのが好ましい。これにより、出力同相電圧を設定するために使用されるトランジスタＭ_３の消費電力を低減することができる。

電流源Ｉ_１は、トランジスタＭ_１，Ｍ_２，Ｍ_３のそれぞれのソース端子とグランドとの間に接続されている。電流源Ｉ_１は、トランジスタＭ_１，Ｍ_２，Ｍ_３にバイアス電流Ｉ_１（Ｉ_１＝Ｉ_Ｍ１＋Ｉ_Ｍ２＋Ｉ_Ｍ３）を供給する。

受動素子Ｚ_１は、入力端子ＩｎＰと出力端子ＯｕｔＭとの間に接続されている。出力端子ＯｕｔＭからの出力は、受動素子Ｚ_１を介して入力端子ＩｎＰに帰還される。また、受動素子Ｚ_２は、入力端子ＩｎＭと出力端子ＯｕｔＰとの間に接続されている。出力端子ＯｕｔＰからの出力は、受動素子Ｚ_２を介して入力端子ＩｎＭに帰還される。

受動素子Ｚ_１，Ｚ_２として、抵抗や容量を使用することができる。受動素子Ｚ_１，Ｚ_２が抵抗の場合、差動増幅回路は、トランスインピーダンスアンプとして動作する。受動素子Ｚ_１，Ｚ_２が容量の場合、差動増幅回路は、積分器として動作する。

負荷回路は、トランジスタＭ_１，Ｍ_２により増幅された入力信号を電圧として出力するための回路であり、トランジスタＭ_１，Ｍ_２のドレイン端子が接続されている。また、図示されていないが、トランジスタＭ_３のドレイン端子が接続されていてもよい。負荷回路として、例えば、トランジスタＭ_１，Ｍ_２に所定の電流を供給する電流源を利用することができる。

次に、本実施形態の動作について、図２を参照して説明する。図２に示すように、差動増幅回路は、入力端子ＩｎＰ，ＩｎＭから入力信号Ｉｉｎｐ，Ｉｉｎｍを入力され、入力端子Ｃｏｍから参照電圧Ｖｃｏｍを印加される。入力端子ＩｎＰから入力された入力信号Ｉｉｎｐは、受動素子Ｚ_１で決まる電流電圧変換利得で出力信号Ｖｏｕｔｍに増幅され、出力端子ＯｕｔＭから出力される。同様に、入力端子ＩｎＭから入力された入力電流Ｉｉｎｍは、受動素子Ｚ_２で決まる電流電圧変換利得で出力電圧Ｖｏｕｔｐに増幅され、出力端子ＯｕｔＰから出力される。本実施形態において、受動素子Ｚ_１，Ｚ_２により負帰還がかけられているため、入力端子ＩｎＰ，ＩｎＭ，Ｃｏｍは仮想短絡される。すなわち、差動増幅回路は、入力端子ＩｎＰ，ＩｎＭの電圧Ｖｉｎｐ，Ｖｉｎｍと、入力端子Ｃｏｍの電圧Ｖｃｏｍとを比較し、差が０に近づくように動作する。

例えば、入力端子ＩｎＰ，ＩｎＭの電圧Ｖｉｎｐ，Ｖｉｎｍが、入力端子Ｃｏｍに印加された参照電圧Ｖｃｏｍより低い場合、電流源Ｉ_１からトランジスタＭ_３に流れる電流Ｉ_Ｍ３が増加し、トランジスタＭ_１，Ｍ_２に流れる電流Ｉ_Ｍ１，Ｉ_Ｍ２が減少する。これにより、トランジスタＭ_１，Ｍ_２のドレイン端子の電圧、すなわち、出力端子ＯｕｔＭ，ＯｕｔＰの電圧Ｖｏｕｔｍ，Ｖｏｕｔｐが高くなり、電圧Ｖｉｎｐ，Ｖｉｎｍが参照電圧Ｖｃｏｍに近づく。

同様に、入力端子ＩｎＰ，ＩｎＭの電圧Ｖｉｎｐ，Ｖｉｎｍが、入力端子Ｃｏｍに印加された参照電圧Ｖｃｏｍより高い場合、電流源Ｉ_１からトランジスタＭ_３に流れる電流Ｉ_Ｍ３が減少し、トランジスタＭ_１，Ｍ_２に流れる電流Ｉ_Ｍ１，Ｉ_Ｍ２が増加する。これにより、トランジスタＭ_１，Ｍ_２のドレイン端子の電圧、すなわち、出力端子ＯｕｔＭ，ＯｕｔＰの電圧Ｖｏｕｔｍ，Ｖｏｕｔｐが低くなり、電圧Ｖｉｎｐ，Ｖｉｎｍが参照電圧Ｖｃｏｍに近づく。

以上のような差動増幅回路の動作により、入力端子ＩｎＰ，ＩｎＭの電圧Ｖｉｎｐ，Ｖｉｎｍは、参照電圧Ｖｃｏｍと等しくなる（Ｖｉｎｐ＝Ｖｉｎｍ＝Ｖｃｏｍ）。出力端子の電圧Ｖｏｕｔｍ，Ｖｏｕｔｐは、Ｖｏｕｔｍ＝Ｖｉｎｐ＋Ｉｉｎｐ×Ｚ_１，Ｖｏｕｔｐ＝Ｖｉｎｍ＋Ｉｉｎｍ×Ｚ_２であるから、Ｖｉｎｐ＝Ｖｉｎｍ＝Ｖｃｏｍを代入すると、Ｖｏｕｔｍ＝Ｖｃｏｍ＋Ｉｉｎｐ_×Ｚ_１，Ｖｏｕｔｍ＝Ｖｃｏｍ＋Ｉｉｎｍ×Ｚ_２となる。

また、入力信号Ｉｉｎｐ，Ｉｉｎｍは差動信号であるから、バイアス成分をＩｂ，信号成分をｉとすると、Ｉｉｎｐ＝Ｉｂ＋ｉ，Ｉｉｎｍ＝Ｉｂ−ｉが成り立つ。これを上記の式に代入すると、Ｖｏｕｔｍ＝Ｖｃｏｍ＋ＩｂＺ＋ｉＺ，Ｖｏｕｔｍ＝Ｖｃｏｍ＋ＩｂＺ−ｉＺとなる。すなわち、出力同相成分は、Ｖｃｏｍ＋ＩｂＺであり、参照電圧Ｖｃｏｍにより設定される。

以上説明したように、本実施形態によれば、受動素子Ｚ_１，Ｚ_２により負帰還をかけ、入力端子Ｖｃｏｍに所定の参照電圧Ｖｃｏｍを印加することにより、出力同相電圧を設定することができる。したがって、出力信号から出力同相電圧を検出せずに出力同相電圧を設定することができるため、消費電力を低減することができる。

図３は、本実施形態の負荷回路の一例を示す図である。図３に示すように、負荷回路は、２つの電流源Ｉ_２，Ｉ_３により構成されている。トランジスタＭ_１のドレイン端子は電流源Ｉ_３と接続され、トランジスタＭ_２のドレイン端子は電流源Ｉ_２と接続され、トランジスタＭ_３のドレイン端子は電源と接続されている。このような構成により、入力端子Ｉｎｐ，ＩｎＭから入力された入力信号を増幅して電圧として出力することができる。

図４は、本実施形態の負荷回路の他の例を示す図である。図４に示すように、負荷回路は、トランジスタＭ_１，Ｍ_２，Ｍ_３のドレイン端子とドレイン端子を接続された３つのＰＭＯＳトランジスタからなるカレントミラー回路により構成されている。３つのＰＭＯＳトランジスタのデバイスサイズ比は、トランジスタＭ_１，Ｍ_２，Ｍ_３のデバイスサイズ比と等しく設定されるのが好ましい。

このような構成により、トランジスタＭ_３のドレイン電流Ｉ_Ｍ３がカレントミラーで複製され、複製された電流のデバイスサイズ比倍の電流がトランジスタＭ_１，Ｍ_２に流れる。これにより、入力端子Ｉｎｐ，ＩｎＭの電圧の変化に応じて変化したトランジスタＭ_３のドレイン電流Ｉ_Ｍ３の変化が、トランジスタＭ_１，Ｍ_２のそれぞれに伝えられ、受動素子Ｚ_１，Ｚ_２を介して入力端子Ｉｎｐ，ＩｎＭに帰還される。したがって、トランジスタＭ_１，Ｍ_２の同相利得が大きくなり、入力端子Ｉｎｐ，ＩｎＭの電圧をトランジスタＭ_３の参照電圧Ｖｃｏｍにより近づけることができる。

（第２実施形態）
以下、図５〜図８を参照して第２実施形態に係る差動増幅回路について説明する。ここで、図５は、第２実施形態に係る差動増幅回路を示す図である。図５に示すように、本実施形態の差動増幅回路は、入力端子ＩｎＰと、入力端子ＩｎＭと、出力端子ＯｕｔＭと、出力端子ＯｕｔＰと、トランジスタＭ_１と、トランジスタＭ_２と、トランジスタＭ_３と、電流源Ｉ_１と、受動素子Ｚ_１と、受動素子Ｚ_２と、負荷回路とを備える。以上の構成は第１実施形態と同様であるため説明を省略する。差動増幅回路は、さらに非反転出力回路Ｂ_１（第１の非反転出力回路）と、非反転出力回路Ｂ_２（第２の非反転出力回路）とを備える。

非反転出力回路Ｂ_１，Ｂ_２は、入力された信号を所定の利得で増幅し、位相を反転させずに出力する回路である。非反転出力回路Ｂ_１は、トランジスタＭ_１のドレイン端子と出力端子ＯｕｔＭとの間に接続され、非反転出力回路Ｂ_２は、トランジスタＭ_２のドレイン端子と出力端子ＯｕｔＰとの間に接続されている。入力端子ＩｎＰ，ＩｎＭには、非反転出力回路Ｂ_１，Ｂ_２の出力が負帰還される。

図６は、本実施形態の非反転出力回路の一例を示す図である。図６において、差動増幅回路は、２つの非反転出力回路として２つのソースフォロア回路を備える。それぞれのソースフォロア回路は、ゲート端子をトランジスタＭ_１（Ｍ_２）のドレイン端子と接続され、ドレイン端子を電源と接続され、ソース端子を出力端子ＯｕｔＭ（ＯｕｔＰ）と接続されたＮＭＯＳトランジスタと、出力端子ＯｕｔＰ（ＯｕｔＭ）と接続された電流源Ｉ_４（Ｉ_５）とから構成される。このような構成により、差動増幅回路の出力インピーダンス（出力抵抗）が低下し、電流駆動能力が向上する。したがって、差動増幅回路の後段回路において、より多くの負荷を駆動することができる。なお、ソースフォロア回路の構成は、上記の構成に限られず、任意に選択することができる。

図７は、本実施形態の非反転出力回路の他の例を示す図である。図７において、差動増幅回路は、２つの非反転出力回路として、２つのゲート接地回路を備える。それぞれのゲート接地回路は、ドレイン端子を出力端子ＯｕｔＰ（ＯｕｔＭ）と接続され、ソース端子をトランジスタＭ_１（Ｍ_２）のドレイン端子と接続され、ゲート端子からバイアス電圧を印加されたＮＭＯＳトランジスタにより構成される。このような構成により、差動増幅回路の差動利得ならびに同相利得を高めることができる。

また、差動増幅回路は、図８に示すように、負荷回路としてカスコード接続されたトランジスタにより構成されたカレントミラー回路を備え、非反転出力回路としてゲート接地回路とソースフォロア回路とを備えてもよい。このような構成により、差動増幅回路の同相利得及び差動利得を高めるとともに、電流駆動能力を向上させることができる。

図９は、上述の実施形態に係る差動増幅回路を備えた微分器の一例を示す図である。この微分器は、受動素子Ｚ_１，Ｚ_２として抵抗を備え、入力端子ＩｎＰ，ＩｎＭが容量に接続されている。入力信号Ｖｉｎｐ，Ｖｉｎｍは、容量を介して入力信号Ｉｉｎｐ，Ｉｉｎｍに変換され、入力端子ＩｎＰ，ＩｎＭに入力される。出力端子ＯｕｔＭ，ＯｕｔＰからは、入力信号Ｖｉｎｐ，Ｖｉｎｍの変化率に応じた電圧が出力される。出力信号の同相電圧は、参照電圧Ｖｃｏｍにより設定される。

図１０は、上述の実施形態に係る差動増幅回路を備えた積分器の一例を示す図である。この積分器は、受動素子Ｚ_１，Ｚ_２として容量Ｃｆ_１，Ｃｆ_２を備え、入力端子ＩｎＰ，ＩｎＭが容量Ｃｓ_１，Ｃｓ_２とスイッチとにより構成されたスイッチトキャパシタ回路に接続されている。入力信号Ｖｉｎｐ，Ｖｉｎｍは、スイッチトキャパシタ回路を介して入力信号Ｉｉｎｐ，Ｉｉｎｍに変換され、入力端子ＩｎＰ，ＩｎＭに入力される。スイッチトキャパシタ回路は、スイッチにより所定の時間間隔で経路を切り替えられる。出力端子ＯｕｔＭ，ＯｕｔＰからは、入力信号Ｖｉｎｐ，Ｖｉｎｍの所定の時間間隔での積分値に応じた電圧が出力される。出力信号の同相電圧は、参照電圧Ｖｃｏｍにより設定される。

なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。

Claims

第１の入力端子と、
第２の入力端子と、
前記第１の入力端子に制御端子を接続された第１のトランジスタと、
前記第２の入力端子に制御端子を接続された第２のトランジスタと、
制御端子から所定のバイアス電圧を印加される第３のトランジスタと、
前記第１のトランジスタ、第２のトランジスタ及び第３のトランジスタのそれぞれの第１の端子と接続された電流源と、
前記第１のトランジスタの第２の端子と接続された第１の出力端子と、
前記第２のトランジスタの第２の端子と接続された第２の出力端子と、
前記第１の入力端子と前記第１の出力端子との間に接続された第１の受動素子と、
前記第２の入力端子と前記第２の出力端子との間に接続された第２の受動素子と、
を備えた差動増幅回路。
前記第１のトランジスタの第２の端子と前記第１の出力端子との間に第１の非反転出力回路を備え、
前記第２のトランジスタの第２の端子と前記第２の出力端子との間に第２の非反転出力回路を備えた請求項１に記載の差動増幅回路。
前記第１の非反転出力回路と前記第２の非反転出力回路との少なくとも一方はソースフォロア回路である請求項２に記載の差動増幅回路。
前記第１のトランジスタ及び第２のトランジスタのそれぞれの第２の端子と接続された負荷回路を備える請求項１〜請求項３のいずれか１項に記載の差動増幅回路。
前記負荷回路は、前記第３のトランジスタに流れる電流を複製して前記第１のトランジスタ及び第２のトランジスタに印加するカレントミラー回路である請求項４に記載の差動増幅回路。
前記第３のトランジスタのデバイスサイズは、前記第１のトランジスタ及び第２のトランジスタのデバイスサイズより小さく設定された請求項１〜請求項５のいずれか１項に記載の差動増幅回路。
前記制御端子はゲート端子又はベース端子であり、
前記第１の端子はソース端子又はエミッタ端子であり、
前記第２の端子はドレイン端子又はコレクタ端子である請求項１〜請求項６のいずれか１項に記載の差動増幅回路。