JP2001358547A - バッファ回路 - Google Patents
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- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45571—Indexing scheme relating to differential amplifiers the IC comprising two diodes, e.g. Gilbert circuit
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- Power Engineering (AREA)
- Amplifiers (AREA)
- Optical Communication System (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】消費電流を増加させずに周波数特性を改善す
る。 【解決手段】ソースホロワ回路１１Ｘは、電源供給線Ｖ
ＤＤとＶＳＳとの間に、負荷１１４とエンハンスメント
型ＦＥＴ１１１と電流源としてのＦＥＴ１１２Ａとが直
列に接続されている。ＦＥＴ１１２Ａのゲートには、直
流バイアス電位ＶＢ１が印加されるとともに、ＦＥＴ１
１１のドレイン電位ＶＤの交流成分がキャパシタ１１３
を介して供給される。キャパシタ１１３にインダクタを
直列接続すればバンドパスフィルタが構成され、その共
振周波数においてソースホロワ回路１１Ｘのゲインが特
に高くなる。配線の寄生インダクタンスにより該バンド
パスフィルタが構成されて、出力波形に高周波ノイズが
乗る場合には、キャパシタ１１３にトランジスタを直列
接続し、そのゲート電位を調整することによりゲインを
フラット化させる。
る。 【解決手段】ソースホロワ回路１１Ｘは、電源供給線Ｖ
ＤＤとＶＳＳとの間に、負荷１１４とエンハンスメント
型ＦＥＴ１１１と電流源としてのＦＥＴ１１２Ａとが直
列に接続されている。ＦＥＴ１１２Ａのゲートには、直
流バイアス電位ＶＢ１が印加されるとともに、ＦＥＴ１
１１のドレイン電位ＶＤの交流成分がキャパシタ１１３
を介して供給される。キャパシタ１１３にインダクタを
直列接続すればバンドパスフィルタが構成され、その共
振周波数においてソースホロワ回路１１Ｘのゲインが特
に高くなる。配線の寄生インダクタンスにより該バンド
パスフィルタが構成されて、出力波形に高周波ノイズが
乗る場合には、キャパシタ１１３にトランジスタを直列
接続し、そのゲート電位を調整することによりゲインを
フラット化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ソースホロワ回路
やエミッタホロワ回路などのようにトランジスタの制御
入力端の電位に追従した電位を該トランジスタの電流路
一端から出力するバッファ回路に関する。
やエミッタホロワ回路などのようにトランジスタの制御
入力端の電位に追従した電位を該トランジスタの電流路
一端から出力するバッファ回路に関する。
【０００２】
【従来の技術】光通信では、大容量かつ長距離通信を可
能にするために、１０Ｇｂｐｓを越える高速通信システ
ムが研究、開発され、このシステムの光送信モジュール
に対して、周波数特性の広帯域化（遮断周波数をより高
くすること）が要求されている。このため、光送信モジ
ュール内の増幅回路の周波数特性を改善する必要があ
る。また、この増幅回路の消費電力は、光送信モジュー
ルのそれの大部分を占めており、これを低減することに
より、伝送品質向上のみならず光送信モジュール全体の
信頼性向上を期待できる。
能にするために、１０Ｇｂｐｓを越える高速通信システ
ムが研究、開発され、このシステムの光送信モジュール
に対して、周波数特性の広帯域化（遮断周波数をより高
くすること）が要求されている。このため、光送信モジ
ュール内の増幅回路の周波数特性を改善する必要があ
る。また、この増幅回路の消費電力は、光送信モジュー
ルのそれの大部分を占めており、これを低減することに
より、伝送品質向上のみならず光送信モジュール全体の
信頼性向上を期待できる。
【０００３】図１３は、光送信モジュールに用いられて
いる従来の差動増幅器を示す。
いる従来の差動増幅器を示す。
【０００４】この差動増幅器は、相補入力ＩＮ及び＊Ｉ
Ｎに関し対称的な構成である。
Ｎに関し対称的な構成である。
【０００５】レベルシフト回路１０Ａでは、エンハンス
メント型ＦＥＴ（Ｅ−ＦＥＴ）１０１のゲートに供給さ
れた入力信号ＩＮの電位が、そのゲート・ソース間の閾
値電圧Ｖｔｈだけ低下され、さらにダイオード１０２を
通ってその順方向電圧Ｖｆだけ低下され、入力電位ＶＩ
となる。例えば、Ｖｔｈ＝０．３Ｖ、Ｖｆ＝０．６Ｖで
ある。
メント型ＦＥＴ（Ｅ−ＦＥＴ）１０１のゲートに供給さ
れた入力信号ＩＮの電位が、そのゲート・ソース間の閾
値電圧Ｖｔｈだけ低下され、さらにダイオード１０２を
通ってその順方向電圧Ｖｆだけ低下され、入力電位ＶＩ
となる。例えば、Ｖｔｈ＝０．３Ｖ、Ｖｆ＝０．６Ｖで
ある。
【０００６】ソースホロワ回路である入力バッファ回路
１１Ａでは、電源供給線ＶＤＤとＶＳＳとの間に、Ｅ−
ＦＥＴ１１１と、電流源として機能するデプレッション
型ＦＥＴ（Ｄ−ＦＥＴ）１１２とが直列接続されてい
る。Ｅ−ＦＥＴ１１１のゲートに入力電位ＶＩが供給さ
れ、その電位を閾値電圧Ｖｔｈだけ低下させた出力電位
ＶＯがＥ−ＦＥＴ１１１のソースから取り出される。
１１Ａでは、電源供給線ＶＤＤとＶＳＳとの間に、Ｅ−
ＦＥＴ１１１と、電流源として機能するデプレッション
型ＦＥＴ（Ｄ−ＦＥＴ）１１２とが直列接続されてい
る。Ｅ−ＦＥＴ１１１のゲートに入力電位ＶＩが供給さ
れ、その電位を閾値電圧Ｖｔｈだけ低下させた出力電位
ＶＯがＥ−ＦＥＴ１１１のソースから取り出される。
【０００７】出力電位ＶＯは、差動増幅回路１２の一方
の入力端であるＥ−ＦＥＴ１２１のゲートに供給され
る。
の入力端であるＥ−ＦＥＴ１２１のゲートに供給され
る。
【０００８】レベルシフト回路１０Ｂ及び入力バッファ
回路１１Ｂはそれぞれレベルシフト回路１０Ａ及び入力
バッファ回路１１Ａと同一構成であり、入力信号＊ＩＮ
はレベルシフト回路１０Ｂ及び入力バッファ回路１１Ｂ
を介し出力電位＊ＶＯとして、差動増幅回路１２の他方
の入力端であるＥ−ＦＥＴ１２２のゲートに供給され
る。
回路１１Ｂはそれぞれレベルシフト回路１０Ａ及び入力
バッファ回路１１Ａと同一構成であり、入力信号＊ＩＮ
はレベルシフト回路１０Ｂ及び入力バッファ回路１１Ｂ
を介し出力電位＊ＶＯとして、差動増幅回路１２の他方
の入力端であるＥ−ＦＥＴ１２２のゲートに供給され
る。
【０００９】入力バッファ回路１１Ａでは、入力電位Ｖ
Ｉのレベルによらず、Ｅ−ＦＥＴ１１１及びＤ−ＦＥＴ
１１２に電流が流れる。低消費電力化のためにこの電流
が小さくなるようにＤ−ＦＥＴ１１２の設計パラメータ
を定めると、抵抗成分増加により時定数ＣＲが大きくな
って入力バッファ回路１１Ａの入力に対する出力の応答
速度が低下し、差動増幅器の周波数特性が悪化する。
Ｉのレベルによらず、Ｅ−ＦＥＴ１１１及びＤ−ＦＥＴ
１１２に電流が流れる。低消費電力化のためにこの電流
が小さくなるようにＤ−ＦＥＴ１１２の設計パラメータ
を定めると、抵抗成分増加により時定数ＣＲが大きくな
って入力バッファ回路１１Ａの入力に対する出力の応答
速度が低下し、差動増幅器の周波数特性が悪化する。
【００１０】この問題を解決することを目的として、図
１４に示すような差動増幅器が提案されている。
１４に示すような差動増幅器が提案されている。
【００１１】入力バッファ回路１１Ｃでは、Ｅ−ＦＥＴ
１１２Ａのゲートに、電源供給線ＶＤＤとＶＳＳとの間
の電圧を抵抗Ｒ１とＲ２とで分圧した直流バイアス電位
が印加されるとともに、入力バッファ回路１１Ｄの出力
＊ＶＯの交流成分がキャパシタ１１３を介して供給され
る。これにより、Ｅ−ＦＥＴ１１２Ａに流れる電流が可
変となる。例えば出力電位ＶＯが上昇し出力電位＊ＶＯ
が低下する時には、Ｅ−ＦＥＴ１１２Ａのゲート電位が
低下してその内部抵抗が増加し、出力電位ＶＯが上昇す
るように動作するので、Ｅ−ＦＥＴ１１２Ａの平均消費
電流を増加させずに周波数特性を改善することが期待さ
れる。
１１２Ａのゲートに、電源供給線ＶＤＤとＶＳＳとの間
の電圧を抵抗Ｒ１とＲ２とで分圧した直流バイアス電位
が印加されるとともに、入力バッファ回路１１Ｄの出力
＊ＶＯの交流成分がキャパシタ１１３を介して供給され
る。これにより、Ｅ−ＦＥＴ１１２Ａに流れる電流が可
変となる。例えば出力電位ＶＯが上昇し出力電位＊ＶＯ
が低下する時には、Ｅ−ＦＥＴ１１２Ａのゲート電位が
低下してその内部抵抗が増加し、出力電位ＶＯが上昇す
るように動作するので、Ｅ−ＦＥＴ１１２Ａの平均消費
電流を増加させずに周波数特性を改善することが期待さ
れる。
【００１２】
【発明が解決しようとする課題】キャパシタ１１３の容
量はＥ−ＦＥＴ１１２Ａのゲート容量よりも十分大きい
値にされるので、両者の合成容量はＥ−ＦＥＴ１１２Ａ
のゲート容量にほぼ等しくなる。したがって、入力バッ
ファ回路１１Ｄの出力から見た差動増幅回路１２側の容
量は、Ｅ−ＦＥＴ１２２のゲート容量とＥ−ＦＥＴ１１
２Ａのゲート容量との和になり、これにより入力バッフ
ァ回路１１Ｄの周波数特性の向上が妨げられる。入力バ
ッファ回路１１Ｄについても同様である。
量はＥ−ＦＥＴ１１２Ａのゲート容量よりも十分大きい
値にされるので、両者の合成容量はＥ−ＦＥＴ１１２Ａ
のゲート容量にほぼ等しくなる。したがって、入力バッ
ファ回路１１Ｄの出力から見た差動増幅回路１２側の容
量は、Ｅ−ＦＥＴ１２２のゲート容量とＥ−ＦＥＴ１１
２Ａのゲート容量との和になり、これにより入力バッフ
ァ回路１１Ｄの周波数特性の向上が妨げられる。入力バ
ッファ回路１１Ｄについても同様である。
【００１３】図１４の差動増幅器を２段縦続接続した場
合、初段の差動増幅器から見た第２段の差動増幅器のバ
ッファ回路１１Ｃは出力バッファ回路でもあるので、こ
の問題は出力バッファ回路についても生ずる。
合、初段の差動増幅器から見た第２段の差動増幅器のバ
ッファ回路１１Ｃは出力バッファ回路でもあるので、こ
の問題は出力バッファ回路についても生ずる。
【００１４】本発明の目的は、このような問題点に鑑
み、消費電流を増加させずに周波数特性を改善すること
が可能なバッファ回路を提供することにある。
み、消費電流を増加させずに周波数特性を改善すること
が可能なバッファ回路を提供することにある。
【００１５】
【課題を解決するための手段及びその作用効果】本発明
では、電流路の第１端及び第２端と制御入力端とを有し
該制御入力端の電位に追従した電位を該第２端から出力
するトランジスタを備えたバッファ回路において、該第
１端と第１電源供給線との間に接続された負荷素子と、
該第２端と第２電源供給線との間に接続され、直流バイ
アス信号が供給される制御入力端を備え、この制御入力
端に供給される信号に応じた電流が流れる電流源と、該
第１端と該電流源の該制御入力端との間に接続された直
流阻止手段、例えばキャパシタとを有する。
では、電流路の第１端及び第２端と制御入力端とを有し
該制御入力端の電位に追従した電位を該第２端から出力
するトランジスタを備えたバッファ回路において、該第
１端と第１電源供給線との間に接続された負荷素子と、
該第２端と第２電源供給線との間に接続され、直流バイ
アス信号が供給される制御入力端を備え、この制御入力
端に供給される信号に応じた電流が流れる電流源と、該
第１端と該電流源の該制御入力端との間に接続された直
流阻止手段、例えばキャパシタとを有する。
【００１６】このバッファ回路によれば、該トランジス
タの制御入力端に供給される入力電位の変化に該第２端
の電位が追従する際に、追従が遅れると該電流源がその
追従を助けるように動作するので、該電流源に流れる平
均電流を増加させなくても該バッファ回路の入力に対す
る出力の応答速度が向上して、該バッファ回路の周波数
特性が改善される。また、該第２端からこれに接続され
る回路を見た容量は、該直流阻止手段の接続により増加
しないので、図１４の入力バッファ回路１１Ｃよりも応
答速度が向上して、該バッファ回路の周波数特性が改善
される。
タの制御入力端に供給される入力電位の変化に該第２端
の電位が追従する際に、追従が遅れると該電流源がその
追従を助けるように動作するので、該電流源に流れる平
均電流を増加させなくても該バッファ回路の入力に対す
る出力の応答速度が向上して、該バッファ回路の周波数
特性が改善される。また、該第２端からこれに接続され
る回路を見た容量は、該直流阻止手段の接続により増加
しないので、図１４の入力バッファ回路１１Ｃよりも応
答速度が向上して、該バッファ回路の周波数特性が改善
される。
【００１７】上記直流阻止手段に整合回路、例えばイン
ダクタを直列接続すれば、該直流阻止手段と該インダク
タとでバンドパスフィルタが構成され、その共振周波数
において該バッファ回路のゲインが特に高くなるので、
共振周波数付近の狭い周波数範囲の信号が用いられるア
ナログ回路において、有効である。
ダクタを直列接続すれば、該直流阻止手段と該インダク
タとでバンドパスフィルタが構成され、その共振周波数
において該バッファ回路のゲインが特に高くなるので、
共振周波数付近の狭い周波数範囲の信号が用いられるア
ナログ回路において、有効である。
【００１８】高周波数では配線が寄生インダクタンスを
持つので、これと上記直流阻止手段とでバンドパスフィ
ルタが構成され、その共振周波数において該バッファ回
路のゲインが特に高くなるので、広帯域が要求されるデ
ジタル回路にバッファ回路を適用した場合には、出力波
形に高周波ノイズが乗る場合がある。この場合、該直流
阻止手段にトランジスタを直列接続し、その制御入力端
の電位を調整し固定して、このゲインがフラットになる
ようにすることにより、高周波ノイズが乗るのを防止す
ることができる。
持つので、これと上記直流阻止手段とでバンドパスフィ
ルタが構成され、その共振周波数において該バッファ回
路のゲインが特に高くなるので、広帯域が要求されるデ
ジタル回路にバッファ回路を適用した場合には、出力波
形に高周波ノイズが乗る場合がある。この場合、該直流
阻止手段にトランジスタを直列接続し、その制御入力端
の電位を調整し固定して、このゲインがフラットになる
ようにすることにより、高周波ノイズが乗るのを防止す
ることができる。
【００１９】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
説明から明らかになる。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図中のＦＥＴにおいて、ゲートを単
線で示したものはエンハンスメント型ＭＥＳＦＥＴ（Ｅ
−ＦＥＴ）であり、ゲートを２重線で示したものはデプ
レッション型ＭＥＳＦＥＴ（Ｄ−ＦＥＴ）である。ＭＥ
ＳＦＥＴは、例えばＧａＡｓＦＥＴである。ソース及び
ゲートがＶＳＳに接続されたＤ−ＦＥＴはいずれも、電
流源として機能する。Ｄ−ＦＥＴとＥ−ＦＥＴとは、ゲ
ートに印加する電位を所定値シフトさせることにより互
いに置換可能である。
施形態を説明する。図中のＦＥＴにおいて、ゲートを単
線で示したものはエンハンスメント型ＭＥＳＦＥＴ（Ｅ
−ＦＥＴ）であり、ゲートを２重線で示したものはデプ
レッション型ＭＥＳＦＥＴ（Ｄ−ＦＥＴ）である。ＭＥ
ＳＦＥＴは、例えばＧａＡｓＦＥＴである。ソース及び
ゲートがＶＳＳに接続されたＤ−ＦＥＴはいずれも、電
流源として機能する。Ｄ−ＦＥＴとＥ−ＦＥＴとは、ゲ
ートに印加する電位を所定値シフトさせることにより互
いに置換可能である。
【００２１】［第１実施形態］図１は、本発明の第１実
施形態の入力バッファ回路１１Ｘを含む回路を示す。
施形態の入力バッファ回路１１Ｘを含む回路を示す。
【００２２】この回路１１Ｘは、ソースホロワ回路であ
る。入力バッファ回路１１Ｘの前段に回路が接続されて
いる場合、その回路から見た回路１１Ｘは出力バッファ
回路でもある。
る。入力バッファ回路１１Ｘの前段に回路が接続されて
いる場合、その回路から見た回路１１Ｘは出力バッファ
回路でもある。
【００２３】入力バッファ回路１１Ｘでは、電源供給線
ＶＤＤとＶＳＳとの間に、負荷１１４とＥ−ＦＥＴ１１
１とＥ−ＦＥＴ１１２Ａとが直列に接続されている。
ＶＤＤとＶＳＳとの間に、負荷１１４とＥ−ＦＥＴ１１
１とＥ−ＦＥＴ１１２Ａとが直列に接続されている。
【００２４】負荷１１４は、これに流れる電流が増加す
ると、その端子間電圧が上昇して、低電位側端子の電位
ＶＤが低下するように動作するものであり、例えば抵抗
又は負荷ＦＥＴである。
ると、その端子間電圧が上昇して、低電位側端子の電位
ＶＤが低下するように動作するものであり、例えば抵抗
又は負荷ＦＥＴである。
【００２５】Ｅ−ＦＥＴ１１２Ａのゲートには、Ｅ−Ｆ
ＥＴ１１２Ａが電流源として機能するように直流バイア
ス電位ＶＢ１が印加される。Ｅ−ＦＥＴ１１２Ａのゲー
トとＥ−ＦＥＴ１１１のドレインとの間には、キャパシ
タ１１３が接続されており、検出電位ＶＤの交流成分が
Ｅ−ＦＥＴ１１２Ａのゲートに供給される。キャパシタ
１１３の容量はＥ−ＦＥＴ１１２Ａのゲート容量よりも
十分大きく、両者の合成容量はＥ−ＦＥＴ１１２Ａのゲ
ート容量にほぼ等しい。
ＥＴ１１２Ａが電流源として機能するように直流バイア
ス電位ＶＢ１が印加される。Ｅ−ＦＥＴ１１２Ａのゲー
トとＥ−ＦＥＴ１１１のドレインとの間には、キャパシ
タ１１３が接続されており、検出電位ＶＤの交流成分が
Ｅ−ＦＥＴ１１２Ａのゲートに供給される。キャパシタ
１１３の容量はＥ−ＦＥＴ１１２Ａのゲート容量よりも
十分大きく、両者の合成容量はＥ−ＦＥＴ１１２Ａのゲ
ート容量にほぼ等しい。
【００２６】Ｅ−ＦＥＴ１１１のソースとＥ−ＦＥＴ１
１２Ａのドレインとの接続ノードＮは、回路１３の入力
端ＩＮ１に接続されている。定常状態では、Ｅ−ＦＥＴ
１１１のゲート・ソース間の閾値電圧Ｖｔｈはほぼ一
定、例えば０．３Ｖである。Ｅ−ＦＥＴ１１１のゲート
及びソースはそれぞれ、入力バッファ回路１１Ｘの入力
ＶＩ及び出力ＶＯである。
１２Ａのドレインとの接続ノードＮは、回路１３の入力
端ＩＮ１に接続されている。定常状態では、Ｅ−ＦＥＴ
１１１のゲート・ソース間の閾値電圧Ｖｔｈはほぼ一
定、例えば０．３Ｖである。Ｅ−ＦＥＴ１１１のゲート
及びソースはそれぞれ、入力バッファ回路１１Ｘの入力
ＶＩ及び出力ＶＯである。
【００２７】回路１３は例えば増幅回路又は論理回路で
ある。入力端ＩＮ１は、例えばＦＥＴのゲートである。
ＯＵＴ１は回路１３の出力端である。
ある。入力端ＩＮ１は、例えばＦＥＴのゲートである。
ＯＵＴ１は回路１３の出力端である。
【００２８】次に、上記の如く構成された本第１実施形
態の動作を説明する。
態の動作を説明する。
【００２９】図２は、図１の回路の動作を示す概略電圧
波形図である。
波形図である。
【００３０】入力電位ＶＩが低レベルから高レベルに遷
移すると、少し遅延して出力電位ＶＯがこれに追従する
ので、この遅れの間においてＥ−ＦＥＴ１１１のゲート
・ソース間の電位が上昇し、Ｅ−ＦＥＴ１１１の内部抵
抗が減少して負荷１１４に流れる電流が増加し、検出電
位ＶＤが低下する。これにより、Ｅ−ＦＥＴ１１２Ａの
ゲートからキャパシタ１１３を介しＶＤへ電流が流れて
Ｅ−ＦＥＴ１１２Ａのゲート電位が低下し、Ｅ−ＦＥＴ
１１２Ａの内部抵抗が増加し、ノードＮから入力端ＩＮ
１へ電流がより流れ易くなる。
移すると、少し遅延して出力電位ＶＯがこれに追従する
ので、この遅れの間においてＥ−ＦＥＴ１１１のゲート
・ソース間の電位が上昇し、Ｅ−ＦＥＴ１１１の内部抵
抗が減少して負荷１１４に流れる電流が増加し、検出電
位ＶＤが低下する。これにより、Ｅ−ＦＥＴ１１２Ａの
ゲートからキャパシタ１１３を介しＶＤへ電流が流れて
Ｅ−ＦＥＴ１１２Ａのゲート電位が低下し、Ｅ−ＦＥＴ
１１２Ａの内部抵抗が増加し、ノードＮから入力端ＩＮ
１へ電流がより流れ易くなる。
【００３１】すなわち、入力電位ＶＩが低レベルから高
レベルに遷移すると、キャパシタ１１３が接続されてい
ない場合には少し遅延して出力電位ＶＯがこれに追従す
るが、キャパシタ１１３が接続されていると、この遅れ
の間においても出力電位ＶＯが上昇するようにＥ−ＦＥ
Ｔ１１２Ａが動作する。
レベルに遷移すると、キャパシタ１１３が接続されてい
ない場合には少し遅延して出力電位ＶＯがこれに追従す
るが、キャパシタ１１３が接続されていると、この遅れ
の間においても出力電位ＶＯが上昇するようにＥ−ＦＥ
Ｔ１１２Ａが動作する。
【００３２】同様に、入力電位ＶＩが高レベルから低レ
ベルに遷移すると、キャパシタ１１３が接続されていな
い場合には少し遅延して出力電位ＶＯがこれに追従する
が、キャパシタ１１３が接続されていると、この遅れの
間においても出力電位ＶＯが下降するようにＥ−ＦＥＴ
１１２Ａが動作する。
ベルに遷移すると、キャパシタ１１３が接続されていな
い場合には少し遅延して出力電位ＶＯがこれに追従する
が、キャパシタ１１３が接続されていると、この遅れの
間においても出力電位ＶＯが下降するようにＥ−ＦＥＴ
１１２Ａが動作する。
【００３３】このように、入力電位ＶＩの変化に出力電
位ＶＯが追従する際に、追従が遅れるとＥ−ＦＥＴ１１
２Ａがその追従を助けるように動作するので、Ｅ−ＦＥ
Ｔ１１２Ａに流れる平均電流を増加させなくても入力バ
ッファ回路１１Ｘの入力に対する出力の応答速度が向上
して、入力バッファ回路１１Ｘの周波数特性が改善され
る。また、入力バッファ回路１１Ｘの出力から回路１３
側を見た容量は、キャパシタ１１３の接続により増加し
ないので、図１４の入力バッファ回路１１Ｃよりも応答
速度が向上して、入力バッファ回路１１Ｘの周波数特性
が改善される。
位ＶＯが追従する際に、追従が遅れるとＥ−ＦＥＴ１１
２Ａがその追従を助けるように動作するので、Ｅ−ＦＥ
Ｔ１１２Ａに流れる平均電流を増加させなくても入力バ
ッファ回路１１Ｘの入力に対する出力の応答速度が向上
して、入力バッファ回路１１Ｘの周波数特性が改善され
る。また、入力バッファ回路１１Ｘの出力から回路１３
側を見た容量は、キャパシタ１１３の接続により増加し
ないので、図１４の入力バッファ回路１１Ｃよりも応答
速度が向上して、入力バッファ回路１１Ｘの周波数特性
が改善される。
【００３４】［第２実施形態］図３は、光送信モジュー
ル２０を示す概略ブロック図である。
ル２０を示す概略ブロック図である。
【００３５】このモジュール２０では、互いに同一構成
の差動増幅器２１、２２及び２３が縦続接続されてい
る。差動増幅器２１の非反転入力端及び反転入力端には
それぞれ、相補的な入力信号ＩＮ及び＊ＩＮが供給され
る。差動増幅器２３の非反転出力端は終端抵抗２４を介
して接地され、差動増幅器２３の反転出力端は変調器２
５及び終端抵抗２６を介して接地されている。変調器２
５は、半導体レーザ２７の出力と光結合されており、半
導体レーザ２７の光出力は変調器２５で変調された後、
不図示の光ファイバに供給される。
の差動増幅器２１、２２及び２３が縦続接続されてい
る。差動増幅器２１の非反転入力端及び反転入力端には
それぞれ、相補的な入力信号ＩＮ及び＊ＩＮが供給され
る。差動増幅器２３の非反転出力端は終端抵抗２４を介
して接地され、差動増幅器２３の反転出力端は変調器２
５及び終端抵抗２６を介して接地されている。変調器２
５は、半導体レーザ２７の出力と光結合されており、半
導体レーザ２７の光出力は変調器２５で変調された後、
不図示の光ファイバに供給される。
【００３６】図４は、図３中の差動増幅器２１の構成例
を、本発明の第２実施形態として示す。
を、本発明の第２実施形態として示す。
【００３７】この差動増幅器２１は、１対の入力バッフ
ァ回路のみ図１４の差動増幅器２１と異なっている。
ァ回路のみ図１４の差動増幅器２１と異なっている。
【００３８】入力バッファ回路１１Ｅは、図１の入力バ
ッファ回路１１Ｘにおいて負荷１１４をＥ−ＦＥＴ１１
４Ａで構成したものである。Ｅ−ＦＥＴ１１４Ａのゲー
トには、直流電位ＶＧが印加される。Ｅ−ＦＥＴ１１２
Ａのゲートに印加される直流バイアス電位ＶＢ１は、電
源供給線ＶＤＤとＶＳＳとの間の電位を抵抗Ｒ１とＲ２
とで分圧したものである。
ッファ回路１１Ｘにおいて負荷１１４をＥ−ＦＥＴ１１
４Ａで構成したものである。Ｅ−ＦＥＴ１１４Ａのゲー
トには、直流電位ＶＧが印加される。Ｅ−ＦＥＴ１１２
Ａのゲートに印加される直流バイアス電位ＶＢ１は、電
源供給線ＶＤＤとＶＳＳとの間の電位を抵抗Ｒ１とＲ２
とで分圧したものである。
【００３９】差動増幅器２１は、図１４と同様に入力Ｉ
Ｎと＊ＩＮとに関し対称的な構成であり、入力バッファ
回路１１Ｆは入力バッファ回路１１Ｅと同一構成であ
る。
Ｎと＊ＩＮとに関し対称的な構成であり、入力バッファ
回路１１Ｆは入力バッファ回路１１Ｅと同一構成であ
る。
【００４０】Ｅ−ＦＥＴ１１４Ａの動作については、入
力電位ＶＩが低レベルから高レベルに遷移する際にＥ−
ＦＥＴ１１１の内部抵抗が減少しＥ−ＦＥＴ１１４Ａを
流れる電流が増加する時、直流電位ＶＧと検出電位ＶＤ
の差が増加して、検出電位ＶＤが低下する。入力バッフ
ァ回路１１Ｅの他の動作は、上記第１実施形態で述べた
それと同一であるので、その説明を省略する。
力電位ＶＩが低レベルから高レベルに遷移する際にＥ−
ＦＥＴ１１１の内部抵抗が減少しＥ−ＦＥＴ１１４Ａを
流れる電流が増加する時、直流電位ＶＧと検出電位ＶＤ
の差が増加して、検出電位ＶＤが低下する。入力バッフ
ァ回路１１Ｅの他の動作は、上記第１実施形態で述べた
それと同一であるので、その説明を省略する。
【００４１】図５中の曲線Ａ１〜Ａ３はそれぞれ、図４
と図１３と図１４の回路を製作して測定した周波数特性
を示す。これらの回路では、効果を比較できるようにす
るために、互いに対応する素子のパラメータが同一にさ
れた。用いたＦＥＴは、ＧａＡｓＦＥＴである。
と図１３と図１４の回路を製作して測定した周波数特性
を示す。これらの回路では、効果を比較できるようにす
るために、互いに対応する素子のパラメータが同一にさ
れた。用いたＦＥＴは、ＧａＡｓＦＥＴである。
【００４２】図１３及び図１４の回路の遮断周波数が８
ＧＨＺであるのに対し、図４の回路のそれは１０．５Ｇ
ＨＺであり、広帯域化が要求される周波数特性が改善さ
れた。
ＧＨＺであるのに対し、図４の回路のそれは１０．５Ｇ
ＨＺであり、広帯域化が要求される周波数特性が改善さ
れた。
【００４３】［第３実施形態］図６は、本発明の第３実
施形態の差動増幅器２１Ａを示す。
施形態の差動増幅器２１Ａを示す。
【００４４】入力バッファ回路１１Ｇは、キャパシタ１
１３にインダクタ１１６が直列接続されている点で、図
４の入力バッファ回路１１Ｅと異なる。入力バッファ回
路１１Ｇと同一構成の入力バッファ回路１１Ｈについて
も同様である。
１３にインダクタ１１６が直列接続されている点で、図
４の入力バッファ回路１１Ｅと異なる。入力バッファ回
路１１Ｇと同一構成の入力バッファ回路１１Ｈについて
も同様である。
【００４５】キャパシタ１１３とインダクタ１１６とで
バンドパスフィルタ１１７が構成されており、その共振
周波数においてバンドパスフィルタ１１７のインピーダ
ンスが最小値（配線抵抗を無視すれば０）になるので、
この周波数において差動増幅器２１Ａのゲインが特に高
くなる。したがって、差動増幅器２１Ａは、広帯域でゲ
インがフラットになる周波数特性が要求される図３に示
すようなデジタル回路ではなく、共振周波数付近の狭い
周波数範囲の信号が用いられるアナログ回路において、
有効である。
バンドパスフィルタ１１７が構成されており、その共振
周波数においてバンドパスフィルタ１１７のインピーダ
ンスが最小値（配線抵抗を無視すれば０）になるので、
この周波数において差動増幅器２１Ａのゲインが特に高
くなる。したがって、差動増幅器２１Ａは、広帯域でゲ
インがフラットになる周波数特性が要求される図３に示
すようなデジタル回路ではなく、共振周波数付近の狭い
周波数範囲の信号が用いられるアナログ回路において、
有効である。
【００４６】図７は、インダクタ１１６のインダクタン
スを可変にした差動増幅器２１Ａを製作し、このインダ
クタンスを変化させる毎に測定した周波数特性を示す図
である。
スを可変にした差動増幅器２１Ａを製作し、このインダ
クタンスを変化させる毎に測定した周波数特性を示す図
である。
【００４７】周波数特性曲線Ｂ０〜Ｂ５のインダクタン
スをそれぞれＬ０〜Ｌ５と表記すると、Ｌ５＞Ｌ４＞Ｌ
３＞Ｌ２＞Ｌ１＞Ｌ０＝０である。
スをそれぞれＬ０〜Ｌ５と表記すると、Ｌ５＞Ｌ４＞Ｌ
３＞Ｌ２＞Ｌ１＞Ｌ０＝０である。
【００４８】［第４実施形態］図８は、本発明の第４実
施形態の差動増幅器２１Ｂを示す。
施形態の差動増幅器２１Ｂを示す。
【００４９】入力バッファ回路１１Ｊは、バンドパスフ
ィルタ１１７とＥ−ＦＥＴ１１２Ａのゲートとの間にＥ
−ＦＥＴ１１８が接続されている点で、図６の入力バッ
ファ回路１１Ｇと異なる。直流バイアス電位ＶＢ１は、
バンドパスフィルタ１１７とＥ−ＦＥＴ１１８の接続ノ
ードに印加される。Ｅ−ＦＥＴ１１８は、可変抵抗器と
して機能し、その抵抗値を定める直流電位ＶＣは、差動
増幅器２１Ｂが形成されたチップ内で与えるようにして
も、チップ外から与えるようにしてもよい。
ィルタ１１７とＥ−ＦＥＴ１１２Ａのゲートとの間にＥ
−ＦＥＴ１１８が接続されている点で、図６の入力バッ
ファ回路１１Ｇと異なる。直流バイアス電位ＶＢ１は、
バンドパスフィルタ１１７とＥ−ＦＥＴ１１８の接続ノ
ードに印加される。Ｅ−ＦＥＴ１１８は、可変抵抗器と
して機能し、その抵抗値を定める直流電位ＶＣは、差動
増幅器２１Ｂが形成されたチップ内で与えるようにして
も、チップ外から与えるようにしてもよい。
【００５０】入力バッファ回路１１Ｊと同一構成の入力
バッファ回路１１Ｋについても同様である。
バッファ回路１１Ｋについても同様である。
【００５１】高周波数では配線が寄生インダクタンスを
持ち、図８の１１６はこれを示している。このインダク
タンスにより、図９に示す如く差動増幅器２１Ｂの周波
数特性がもし曲線Ｃ１のようになった場合には、Ｅ−Ｆ
ＥＴ１１８のゲートに印加する直流電位ＶＣを調整し固
定して、差動増幅器２１Ｂの周波数特性を図９の曲線Ｃ
２のようにすることにより、差動増幅器２１Ｂの出力波
形に高周波ノイズが乗るのを防止することができる。
持ち、図８の１１６はこれを示している。このインダク
タンスにより、図９に示す如く差動増幅器２１Ｂの周波
数特性がもし曲線Ｃ１のようになった場合には、Ｅ−Ｆ
ＥＴ１１８のゲートに印加する直流電位ＶＣを調整し固
定して、差動増幅器２１Ｂの周波数特性を図９の曲線Ｃ
２のようにすることにより、差動増幅器２１Ｂの出力波
形に高周波ノイズが乗るのを防止することができる。
【００５２】［第５実施形態］図１０は、本発明の第５
実施形態の、図１に類似した入力バッファ回路１１Ｙを
含む回路を示す。
実施形態の、図１に類似した入力バッファ回路１１Ｙを
含む回路を示す。
【００５３】この回路では、図１のＥ−ＦＥＴ１１１及
びＥ−ＦＥＴ１１２Ａの替わりにそれぞれＮＰＮ型トラ
ンジスタ１１１Ｙ及び１１２Ｙが用いられている。トラ
ンジスタ１１２Ｙのベースには、トランジスタ１１２Ｙ
が電流源として機能するように直流バイアス電位ＶＢ２
が印加される。トランジスタ１１１Ｙは、エミッタホロ
ワとして機能する。
びＥ−ＦＥＴ１１２Ａの替わりにそれぞれＮＰＮ型トラ
ンジスタ１１１Ｙ及び１１２Ｙが用いられている。トラ
ンジスタ１１２Ｙのベースには、トランジスタ１１２Ｙ
が電流源として機能するように直流バイアス電位ＶＢ２
が印加される。トランジスタ１１１Ｙは、エミッタホロ
ワとして機能する。
【００５４】他の点は、上記第１実施形態と同一であ
る。
る。
【００５５】［第６実施形態］図１１は、本発明の第６
実施形態の、図１に類似した入力バッファ回路１１Ｚを
含む回路を示す。
実施形態の、図１に類似した入力バッファ回路１１Ｚを
含む回路を示す。
【００５６】この回路では、図１０のＮＰＮ型トランジ
スタ１１１Ｙ及び１１２Ｙの替わりにそれぞれＰＮＰ型
トランジスタ１１１Ｚ及び１１２Ｚが用いられている。
トランジスタ１１２Ｚのベースには、トランジスタ１１
２Ｚが電流源として機能するように直流バイアス電位Ｖ
Ｂ３が印加される。トランジスタ１１１Ｚは、エミッタ
ホロワとして機能する。
スタ１１１Ｙ及び１１２Ｙの替わりにそれぞれＰＮＰ型
トランジスタ１１１Ｚ及び１１２Ｚが用いられている。
トランジスタ１１２Ｚのベースには、トランジスタ１１
２Ｚが電流源として機能するように直流バイアス電位Ｖ
Ｂ３が印加される。トランジスタ１１１Ｚは、エミッタ
ホロワとして機能する。
【００５７】他の点は、上記第５実施形態と同一であ
る。
る。
【００５８】［第７実施形態］図１２は、本発明の第６
実施形態の、図１に類似した入力バッファ回路１１Ｌを
含む回路を示す。
実施形態の、図１に類似した入力バッファ回路１１Ｌを
含む回路を示す。
【００５９】入力バッファ回路１１Ｌは、図４の入力バ
ッファ回路１１ＥにおいてＥ−ＦＥＴ１１２ＡをＤ−Ｆ
ＥＴ１１２で置換したものである。Ｄ−ＦＥＴ１１２の
ゲートには、Ｄ−ＦＥＴ１１２が電流源として機能する
ように直流バイアス電位ＶＢ４が印加される。電位ＶＢ
４は、図４中の電位ＶＢ１よりも低い。
ッファ回路１１ＥにおいてＥ−ＦＥＴ１１２ＡをＤ−Ｆ
ＥＴ１１２で置換したものである。Ｄ−ＦＥＴ１１２の
ゲートには、Ｄ−ＦＥＴ１１２が電流源として機能する
ように直流バイアス電位ＶＢ４が印加される。電位ＶＢ
４は、図４中の電位ＶＢ１よりも低い。
【００６０】入力バッファ回路１１Ｌは、図４の入力バ
ッファ回路１１Ｅと同様に動作する。入力バッファ回路
１１Ｌの出力電位ＶＯは、増幅回路１２Ａ及びソースホ
ロワ回路１４を介し信号ＯＵＴとして出力される。
ッファ回路１１Ｅと同様に動作する。入力バッファ回路
１１Ｌの出力電位ＶＯは、増幅回路１２Ａ及びソースホ
ロワ回路１４を介し信号ＯＵＴとして出力される。
【００６１】増幅回路１２Ａでは、電源供給線ＶＤＤと
ＶＳＳとの間に抵抗ＲとＥ−ＦＥＴ１２４とダイオード
１２５とが直列接続されている。Ｅ−ＦＥＴ１２４のソ
ース電位はダイオード１２５の順方向電圧Ｖｆ、例えば
１．２Ｖである。出力電位ＶＯと順方向電圧Ｖｆとの差
に応じた電流Ｉが抵抗Ｒに流れ、電位ＶＳ＝ＶＤＤ−Ｉ
・ＲがＥ−ＦＥＴ１２４のドレインから出力される。
ＶＳＳとの間に抵抗ＲとＥ−ＦＥＴ１２４とダイオード
１２５とが直列接続されている。Ｅ−ＦＥＴ１２４のソ
ース電位はダイオード１２５の順方向電圧Ｖｆ、例えば
１．２Ｖである。出力電位ＶＯと順方向電圧Ｖｆとの差
に応じた電流Ｉが抵抗Ｒに流れ、電位ＶＳ＝ＶＤＤ−Ｉ
・ＲがＥ−ＦＥＴ１２４のドレインから出力される。
【００６２】ソースホロワ回路１４では、電源供給線Ｖ
ＤＤとＶＳＳとの間にＥ−ＦＥＴ１４１とダイオード１
４２及び１４３とＤ−ＦＥＴ１４４とが直列に接続され
ている。Ｅ−ＦＥＴ１４１のゲートに電位ＶＳが印加さ
れ、Ｅ−ＦＥＴ１４１のソースからＯＵＴ＝ＶＳ−Ｖｔ
ｈが出力される。
ＤＤとＶＳＳとの間にＥ−ＦＥＴ１４１とダイオード１
４２及び１４３とＤ−ＦＥＴ１４４とが直列に接続され
ている。Ｅ−ＦＥＴ１４１のゲートに電位ＶＳが印加さ
れ、Ｅ−ＦＥＴ１４１のソースからＯＵＴ＝ＶＳ−Ｖｔ
ｈが出力される。
【００６３】なお、本発明には外にも種々の変形例が含
まれる。例えば、ＦＥＴはＨＥＭＴやＭＯＳなどであっ
てもよい。また、バッファ回路では、ソースホロワトラ
ンジスタ又はエミッタホロワトランジスタと電流源との
間にレベルシフト用ダイオードが順方向接続された構成
であってもよい。ダイオードは、トランジスタの制御入
力端と電流路の一端とを短絡したものであってもよい。
さらに、図６のフィルタ１１７の代わりに、他のバンド
パスフィルタ、ローパスフィルタ又はハイパスフィルタ
を用いた構成であってもよい。
まれる。例えば、ＦＥＴはＨＥＭＴやＭＯＳなどであっ
てもよい。また、バッファ回路では、ソースホロワトラ
ンジスタ又はエミッタホロワトランジスタと電流源との
間にレベルシフト用ダイオードが順方向接続された構成
であってもよい。ダイオードは、トランジスタの制御入
力端と電流路の一端とを短絡したものであってもよい。
さらに、図６のフィルタ１１７の代わりに、他のバンド
パスフィルタ、ローパスフィルタ又はハイパスフィルタ
を用いた構成であってもよい。
【図１】本発明の第１実施形態の入力バッファ回路を含
む回路を示す図である。
む回路を示す図である。
【図２】図１の回路の動作を示す概略電圧波形図であ
る。
る。
【図３】光送信モジュールを示す概略ブロック図であ
る。
る。
【図４】図３中の差動増幅器の構成例を、本発明の第２
実施形態として示す回路図である。
実施形態として示す回路図である。
【図５】図４と図１３と図１４の回路を製作して測定し
た周波数特性を示す図である。
た周波数特性を示す図である。
【図６】本発明の第３実施形態の差動増幅器を示す回路
図である。
図である。
【図７】インダクタンスを可変にした図６の差動増幅器
を製作し、このインダクタンスを変化させる毎に測定し
た周波数特性を示す図である。
を製作し、このインダクタンスを変化させる毎に測定し
た周波数特性を示す図である。
【図８】本発明の第４実施形態の差動増幅器を示す回路
図である。
図である。
【図９】図８の差動増幅器においてトランジスタ１１８
をオフにした時とその内部抵抗が適当な値になるように
オンにした時の周波数特性を示す図である。
をオフにした時とその内部抵抗が適当な値になるように
オンにした時の周波数特性を示す図である。
【図１０】本発明の第５実施形態の、図１に類似した入
力バッファ回路を含む回路を示す図である。
力バッファ回路を含む回路を示す図である。
【図１１】本発明の第６実施形態の、図１に類似した入
力バッファ回路を含む回路を示す図である。
力バッファ回路を含む回路を示す図である。
【図１２】本発明の第６実施形態の、図１に類似した入
力バッファ回路を含む回路を示す図である。
力バッファ回路を含む回路を示す図である。
【図１３】光送信モジュールに用いられている従来の差
動増幅器を示す回路図である。
動増幅器を示す回路図である。
【図１４】従来の他の差動増幅器を示す回路図である。
１０Ａ、１０Ｂ レベルシフト回路 １１Ａ〜１１Ｌ、１１Ｘ〜１１Ｚ 入力バッファ回路 １２ 差動増幅回路 １２Ａ 増幅回路 １０１、１１１、１１２Ａ、１１４Ａ、１１６Ａ、１１
８、１２１、１２２、１２４、１４１ Ｅ−ＦＥＴ １０２、１２５、１４２、１４３ ダイオード １０３、１１２、１４４ Ｄ−ＦＥＴ １１１Ｙ、１１２Ｙ ＮＰＮ型トランジスタ １１１Ｚ、１１２Ｚ ＰＮＰ型トランジスタ １１３ キャパシタ １１４ 負荷 １１６ インダクタ １１７ バンドパスフィルタ １４ ソースホロワ回路 ２１〜２３ 差動増幅器 ２４、２６ 終端抵抗 ２５ 変調器 ２７ 半導体レーザ ＶＤＤ、ＶＳＳ、ＶＣＣ 電源供給線 ＶＢ１〜ＶＢ４ 直流バイアス電位
８、１２１、１２２、１２４、１４１ Ｅ−ＦＥＴ １０２、１２５、１４２、１４３ ダイオード １０３、１１２、１４４ Ｄ−ＦＥＴ １１１Ｙ、１１２Ｙ ＮＰＮ型トランジスタ １１１Ｚ、１１２Ｚ ＰＮＰ型トランジスタ １１３ キャパシタ １１４ 負荷 １１６ インダクタ １１７ バンドパスフィルタ １４ ソースホロワ回路 ２１〜２３ 差動増幅器 ２４、２６ 終端抵抗 ２５ 変調器 ２７ 半導体レーザ ＶＤＤ、ＶＳＳ、ＶＣＣ 電源供給線 ＶＢ１〜ＶＢ４ 直流バイアス電位
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 10/14 10/04 10/06 10/152 10/142 Ｆターム(参考） 5J056 AA01 BB01 BB02 BB17 CC06 CC21 CC23 CC25 DD02 DD13 DD17 DD18 DD23 DD24 DD27 DD51 DD53 DD55 EE11 EE12 5J066 AA03 AA45 CA62 CA71 FA12 HA09 HA25 HA29 KA03 MA02 ND21 TA01 TA03 5J091 AA03 AA45 CA62 CA71 FA12 HA09 HA25 HA29 KA03 MA02 TA01 TA03 5K002 AA02 BA13 CA14 FA01
Claims (8)
- 【請求項１】 電流路の第１端及び第２端と制御入力端
とを有し該制御入力端の電位に追従した電位を該第２端
から出力するトランジスタを備えたバッファ回路におい
て、 該第１端と第１電源供給線との間に接続された負荷素子
と、 該第２端と第２電源供給線との間に接続され、直流バイ
アス信号が供給される制御入力端を備え、この制御入力
端に供給される信号に応じた電流が流れる電流源と、 該第１端と該電流源の該制御入力端との間に接続された
直流阻止手段と、 を有することを特徴とするバッファ回路。 - 【請求項２】 上記直流阻止手段に接続された整合回路
をさらに有することを特徴とする請求項１記載のバッフ
ァ回路。 - 【請求項３】 上記直流阻止手段と上記電流源の上記制
御入力端との間に接続されたトランジスタをさらに有す
ることを特徴とする請求項１記載のバッファ回路。 - 【請求項４】 入力電圧信号をレベルシフトして上記ト
ランジスタの上記制御入力端に供給するレベルシフト回
路をさらに有することを特徴とする請求項１乃至３のい
ずれか１つに記載のバッファ回路。 - 【請求項５】 上記直流阻止手段はキャパシタであるこ
とを特徴とする請求項１乃至４のいずれか１つに記載の
バッファ回路。 - 【請求項６】 電流路の第１端及び第２端と制御入力端
とを有し該制御入力端の電位に追従した電位を該第２端
から出力するトランジスタと、 該第１端と第１電源供給線との間に接続された負荷素子
と、 該第２端と第２電源供給線との間に接続され、直流バイ
アス信号が供給される制御入力端を備え、この制御入力
端に供給される信号に応じた電流が流れる電流源と、 該第１端と該電流源の該制御入力端との間に接続された
直流阻止手段と、 該第２端に接続された信号入力端を有する増幅回路と、 を有することを特徴とする増幅器。 - 【請求項７】 反転入力及び非反転入力のそれぞれにバ
ッファ回路が接続された差動増幅器において、各バッフ
ァ回路は、 電流路の第１端及び第２端と制御入力端とを有し該制御
入力端の電位に追従した電位を該第２端から出力するト
ランジスタと、 該第１端と第１電源供給線との間に接続された負荷素子
と、 該第２端と第２電源供給線との間に接続され、直流バイ
アス信号が供給される制御入力端を備え、この制御入力
端に供給される信号に応じた電流が流れる電流源と、 該第１端と該電流源の該制御入力端との間に接続された
直流阻止手段と、 を有することを特徴とする差動増幅器。 - 【請求項８】 入力信号を増幅する増幅器と、該増幅器
の出力が供給されるレーザ変調器と、該レーザ変調器に
よりその出力光が変調される半導体レーザとを有する光
送信装置において、該増幅器は、 電流路の第１端及び第２端と制御入力端とを有し該制御
入力端の電位に追従した電位を該第２端から出力するト
ランジスタと、 該第１端と第１電源供給線との間に接続された負荷素子
と、 該第２端と第２電源供給線との間に接続され、直流バイ
アス信号が供給される制御入力端を備え、この制御入力
端に供給される信号に応じた電流が流れる電流源と、 該第１端と該電流源の該制御入力端との間に接続された
直流阻止手段と、 該第２端に接続された信号入力端を有する増幅回路と、 を有することを特徴とする光送信装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000174749A JP3470797B2 (ja) | 2000-06-12 | 2000-06-12 | バッファ回路 |
| US09/871,641 US6496070B2 (en) | 2000-06-12 | 2001-06-04 | Buffer circuit comprising load, follower transistor and current source connected in series |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000174749A JP3470797B2 (ja) | 2000-06-12 | 2000-06-12 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001358547A true JP2001358547A (ja) | 2001-12-26 |
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Family
ID=18676730
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