CN1187891C - 半导体集成电路 - Google Patents

Abstract

本发明旨在提供即使输入信号的输入公共电平变化，也能产生其电平随输入信号而变化的输出信号的半导体集成电路。所述半导体集成电路中设有：差动放大器12；用以检测输入信号A、B的公共电平的公共电平检测电路14；以及基于检测到的公共电平，产生适合加于构成差动放大器12恒流源的MOS晶体管的栅极的偏压的偏压产生电路16。

Description

半导体集成电路

技术领域

本发明涉及用以放大输入信号的半导体集成电路。

背景技术

图1显示传统的众所周知的差动放大器。该差动放大器由p沟道型MOS晶体管TP1、TP2和n沟道型MOS晶体管TN1、TN2、TN3组成。

MOS晶体管TP1具有接收电源电压VDD的源极端子及相互连接的漏极端子和栅极端子。MOS晶体管TP2具有接收电源电压VDD的源极端子、与结点N连接的漏极端子及与MOS晶体管TP1的栅极端子连接的栅极端子。MOS晶体管TN1具有与MOS晶体管TP1的漏极端子连接的漏极端子和与结点M连接的源极端子。MOS晶体管TN2具有与结点N连接的漏极端子和与结点M连接的源极端子。MOS晶体管TN3具有承受接地电压GND(＝0V＜VDD)的源极端子和用结点M分别与MOS晶体管TN1、TN2的源极端子连接的漏极端子。

在该差动放大器中，MOS晶体管TP1、TP2构成电流反射镜，分别作为MOS晶体管TN1、TN2的负载元件。输入信号A、B分别由nMOS晶体管TN1、TN2的栅极端子接收，经放大的输入信号的电压差信号从结点N输出。MOS晶体管TN3起恒流源的作用，其栅极端子上加有固定偏压。

该差动放大器也作为输入缓冲器使用。参照图2，在半导体芯片3上由图1的差动放大器形成输入缓冲器4，输入缓冲器4分别经由传输线路5、6接收从另一半导体芯片1上安装的输出缓冲器2输出的信号A及其反相信号B，并向在同一半导体芯片3上形成的主电路供给输出信号。信号A、B分别加于MOS晶体管TN1、TN2的栅极端子。

(本发明拟解决的问题)

将传统的差动放大器用于图2的输入缓冲器4的场合，依据与之相对的输出缓冲器2，输入缓冲器4接收的输入信号的公共电平会有不同。公共电平是位于输入信号振幅的最大电压VH0和最小电压VL0中央的电平Vc(Vc＝(VH0+VL0)/2)。依据输出缓冲器2，该输出信号的公共电平例如也许是1.2V，也许大于1.2V。或者相反地小于1.2V。

但是，即使是相同振幅的输入信号，特别是当公共电平变低时，MOS晶体管TN1、TN2的栅极端子相对各自源极端子的电压难于超过自身的阈值。因而，输出信号的波形变坏，例如，产生输出信号相对于输入信号的负载变化的问题。而且，如果公共电平低到使MOS晶体管TN1、TN2的相对各自源极端子的栅极端子的电压完全不超过阈值电压时，差动放大器甚至会完全不动作。

本发明旨在提供这样的半导体集成电路，即使输入信号的公共电平变化，该电路也能输出其电平对应输入信号而变化的信号。

发明内容

本发明的半导体集成电路设有：差动放大器，它包含其栅极端子与第一结点连接的第一MOS晶体管、其栅极端子与第二结点连接的第二MOS晶体管和其漏极端子接于第一与第二MOS晶体管的源极端子的第三MOS晶体管；检测第一与第二结点的两个电压中间的电压电平的电平检测电路；以及，基于电平检测电路检测的电压电平，产生适合加于上述第三MOS晶体管栅极的偏压的偏压产生电路。

另外，本发明的半导体集成电路设有：差动放大器，它包含其栅极端子与第一结点连接的第一MOS晶体管、其栅极端子与第二结点连接的第二MOS晶体管和其漏极端子与上述第一与第二MOS晶体管的源极端子连接的第三MOS晶体管；第一结点与第三结点之间连接的第一元件；第二结点与第三结点之间连接的第二元件；以及，基于第三结点的电压电平，产生适合加于上述第三MOS晶体管栅极的偏压的偏压产生电路。

第一及第二元件可以是分别具有同一电阻值的两个电阻元件。并且，它们也可以是各自包含并联连接的p沟道型MOS晶体管和n沟道型MOS晶体管的元件。

而且，在第三结点上连接电容器，例如，其第一端子与上述第三结点连接，第二端子上加有固定电位。或者，电容器的两端分别连接在连接第一与第二元件的布线上的两个不同位置，偏压产生电路也可以连接到该两个位置之间的布线上的其他位置。

偏压产生电路也可以包括另一种差动放大器，它包含其栅极端子与电平检测电路的输出连接的第四MOS晶体管、其栅极端子与电平检测电路的输出连接的第五MOS晶体管和其漏极端子与第四及第五MOS晶体管的源极端子连接的第六MOS晶体管；并包括用以接收该另一种差动放大器的输出及参考电压，将输出信号分别加于第三及第六MOS晶体管的栅极端子的运算放大器。

并且，偏压产生电路也可以包括另一种差动放大器，它包含其栅极端子与电平检测电路的输出连接的第四MOS晶体管、其栅极端子与电平检测电路的输出连接的第五MOS晶体管和其漏极端子与第四及第五MOS晶体管的源极端子连接的第六MOS晶体管，并将输出信号分别加于第三及第六MOS晶体管的栅极。

并且，偏压产生电路也可以包括：负载元件；其栅极端子与上述电平检测电路的输出连接、漏极端子与负载元件连接的第四MOS晶体管；其漏极端子与第四MOS晶体管的源极端子连接的第五MOS晶体管；以及，接收参考电压及第四MOS晶体管的漏极端子输出的信号并将输出信号分别加于第三及第五MOS晶体管的栅极端子的运算放大器。

并且，偏压产生电路也可以包括：负载元件；其栅极端子与电平检测电路的输出连接、漏极端子与负载元件连接的第四MOS晶体管；以及，其漏极端子与上述第四MOS晶体管的源极端子连接的第五MOS晶体管。这时，第四MOS晶体管的漏极端子输出的信号被分别加于第三及第五MOS晶体管的栅极端子。

附图说明

图1是表示传统技术的差动放大器的电路结构图。

图2是表示根据传统技术由两个LSI中的一方对另一方传送信号的结构的示图。

图3是表示本发明实施例1的半导体集成电路(差动放大器)的框图。

图4是图3的公共电平检测电路14的电路结构图。

图5是图3的偏压产生电路16的电路结构图。

图6是本发明实施例2的偏压产生电路16的电路结构图。

图7是本发明实施例3的偏压产生电路16的电路结构图。

图8是本发明实施例4的偏压产生电路16的电路结构图。

图9是本发明实施例5的公共电平检测电路14的电路结构图。

图10是本发明实施例6的公共电平检测电路14的电路结构图。

图11是本发明实施例7的公共电平检测电路14的电路结构图。

图12是本发明实施例8的公共电平检测电路14的电路结构图。

图13是本发明实施例9的公共电平检测电路14的电路结构图。

(符号说明)12：差动放大器；14：公共电平检测电路；16：偏压产生电路；20：差动放大器的复制电路；22：运算放大器；TP1、TP2：p沟道型MOS晶体管；TN1、TN2、TN3：n沟道型MOS晶体管；R1、R2：电阻元件；C1、C2：电容器；TG1、TG2：传输门。

具体实施方式

以下参照附图说明本发明的实施例。图中同一符号表示相同的或相当的部分。

实施例1

图3表示本发明实施例1的半导体集成电路10的结构。半导体集成电路10是一种放大电路，它包括：将加于结点N1、N2的输入信号A、B的电压差放大的差动放大电路12；检测结点N1、N2电压的中间电平的公共电平检测电路14；以及，根据该检测的公共电平，产生适合加于差动放大器12的偏压的偏压产生电路16。差动放大器12与图1所示的结构相同，在MOS晶体管TN3的栅极端子上所加的不是固定电压，而是由偏压产生电路16产生的偏压。

输入信号A、B理论上互为反相信号，如果信号A为高电平，则此时信号B为低电平。如果信号A为低电平，则此时信号B为高电平。信号A、B各自的高电平为同一电压电平VH，其各自的低电平也为同一电压电平VL(VL＜VH)。

半导体集成电路10适用于图2所示的输入缓冲器4，它的输入信号是来自传输线路5、6的信号A、B。

图4是表示公共电平检测电路12一实例的结构图。公共电平检测电路12包括连接于结点N1、N3之间的电阻R1和连接于结点N2、N3之间的电阻R2。通过电阻R1、R2对结点N1、N2之间的电压进行分压，分压电压在结点N3处出现。

本实施例中，电阻R1、R2的阻值被设为相同。从而，输入信号A、B的公共电平Vc＝(VH+VL/2)经常可以在结点N3处检测到。

并且，电阻R1、R2对于图2所示的传输线路5、6分别起终端电阻的作用，通过匹配传输线路5、6的阻抗(传输线路的布线电阻)，能够防止传输线路与电路之间的信号反射。

图5是表示一例偏压产生电路16的结构图。偏压产生电路16包括差动放大器20和运算放大器22。

差动放大器20是差动放大器12的复制电路，与图1所示的相同。差动放大器20的MOS晶体管TN1、TN2的栅极端子共同接收从公共电平检测电路14输出的公共电平Vc。运算放大器22接收差动放大器20的结点N输出的信号和固定的参考电压Vref，将放大信号作为施加于差动放大器12的偏压Vb输出。偏压Vb也加在差动放大器20的MOS晶体管TN3的栅极端子上。

偏压产生电路16中，运算放大器22产生偏压Vb，使差动放大器20输出信号的电压与参考电压Vb一致。当公共电平Vc上升时，nMOS晶体管TN1、TN2的接通电阻变小。从而，如果MOS晶体管TN3的栅极电压固定，则结点N处的电压变低。

但是本实施例中，运算放大器22降低加于MOS晶体管TN3的栅极端子的偏压Vb使结点N的电压不下降，并减少流经恒流源TN3的电流量。从而，结点N的电压可以保持为参考电压Vref。相反地，当公共电平Vc下降时，nMOS晶体管TN1、TN2的接通电阻变大。但是，运算放大器22提高加于MOS晶体管TN3的栅极端子的偏压Vb使结点N的电压保持为参考电压Vref，并增加流经恒流源TN3的电流量。

差动放大器12中，由于偏压产生电路16产生的偏压Vb加于MOS晶体管TN3的栅极端子，当输入信号A、B的公共电平Vc变小时，流经差动放大器12的恒流源TN3的电流量增加，结点M的电压降低。因此，抑制nMOS晶体管TN1、TN2各栅极端子对源极端子的电压变到其自身阈值电压以下。

相反地，当输入信号A、B的公共电平变大时，流经差动放大器12的恒流源TN3的电流量减小，结点M的电压上升。但是由于公共电平也上升，nMOS晶体管TN1、TN2各栅极端子对源极端子的电压不会变到其自身的阈值电压以下。

差动放大器12中，在输出结点(结点N)处出现振幅大致等于参考电压Vref的信号，因此，通过调整参考电压Vref可以将输出信号的中间电平设定为要求值。

如上所述，由于按照输入信号A、B的公共电平的变化量调整流经作为恒流源的晶体管的电流，因而，即使公共电平变化时，差动放大器12也能输出其电平对应输入信号A、B变化的信号。

实施例2

图6是表示偏压产生电路16另一例的结构图。该例删除了运算放大器，用差动放大器20的输出直接作为偏压Vb共同加于自身的MOS晶体管TN3的栅极端子和差动放大器12、20的MOS晶体管TN3的栅极端子，除此以外，其他均与图5所示的电路相同。

如上所述，公共电平Vc的上升具有导致结点N的电压降低的作用。但是，由于结点N的电压作为偏压Vb加于MOS晶体管TN3的栅极端子，即使公共电平Vc上升，因流经MOS晶体管TN3的电流量减小，反而抑制了结点N电压的降低。

另外，公共电平Vc的下降具有导致结点N的电压上升的作用，但是，由于偏压Vb的上升引起流经MOS晶体管TN3的电流增加，偏压Vb反而抑制了结点N电压的上升。

差动放大器12中，当输入信号A、B的公共电平变小时，流经差动放大器12的恒流源TN3的电流量增加，结点M的电压下降。由此，抑制了nMOS晶体管TN1、TN2的各栅极端子对源极端子的电压改变到其自身的阈值以下。相反地，输入信号A、B的公共电平增大时，流经差动放大器12的恒流源TN3的电流增加，结点M的电压上升。但是，由于公共电平也上升，nMOS晶体管TN1、TN2的各栅极端子对源极端子的电压不会变到自身的阈值电压以下。

因而，由于按照输入信号A、B的公共电平的变化量来调整流经作为恒流源的晶体管的电流，即使公共电平变化，差动放大器12也能够输出其电平对应输入信号A、B变化的信号。

另外，本实施例中，与图5所示情况比较，由于省略了运算放大器22，从而能够缩小电路的规模。

实施例3

图7是表示偏压产生电路16的又一实施例的结构图。该例删除了MOS晶体管TP2、TN2，其MOS晶体管TP1的漏极端子的电压加于运算放大器，而且图7中的MOS晶体管TN11的晶体管尺寸(＝栅极宽度/栅极长度)为图5中的MOS晶体管TP2的一半，除此以外，其他与图5所示的电路相同。

该偏压产生电路16与图5的电路进行同样的操作，当公共电平Vc变化时，偏压Vb变化，使得MOS晶体管TP1的漏极端子的电压保持在参考电压Vref上。当公共电平Vc上升时，偏压Vb下降，公共电平Vc下降时，偏压Vb上升。而且，该偏压产生电路16与图5的电路相比不仅规模缩小，而且流经MOS晶体管TN3的电流量变小，可以减少功率消耗。

实施例4

图8是表示偏压产生电路16的又一实施例的结构图。该例删除了MOS晶体管TP2、TN2，其MOS晶体管TP1的漏极端子的电压加于MOS晶体管TN3的栅极端子，而且MOS晶体管TN11的晶体管尺寸(＝栅极宽度/栅极长度)为图6中的MOS晶体管TP2的一半，除此以外其他均与图6所示的电路相同。

本实施例的偏压产生电路与图6的电路进行同样的操作，当公共电平Vc变化时，偏压Vb变化，使得MOS晶体管TP1的漏极端子的电压的变化被抑制。当公共电平Vc上升时，偏压Vb下降，公共电平Vc下降时，偏压Vb上升。而且，本例的偏压产生电路16与图中的电路相比不仅电路规模缩小，而且流经MOS晶体管TN3的电流量也变小，可以减少功率消耗。

实施例5

图9是表示依据本实施例的另一公共电平检测电路14的结构图。该公共电平检测电路12在图4所示的电路中进一步设置一个电容器C1，该电容器的一端与结点N3连接，另一端连接接地电压GND。

电容器C1用来防止公共电平检测电路14检测到的公共电平由于输入信号A、B中所含的噪声而出现波动。

实施例6

图10是表示依据本实施例的又一公共电平检测电路14的结构图。该公共电平检测电路12在图4的电路中进一步设置一个电容器C2，该电容器的两端与结点N3相连。

但是，电容器C2的两端分别连接到与电阻R1、R2相连的布线的两个不同位置上，偏压产生电路16连接到电容器C2连接的两个位置之间的布线上。

电容器C2用来防止公共电平检测电路14检测到的公共电平由于输入信号A、B中所含的噪声而出现波动。

实施例7

图11是表示依据本实施例的又一例公共电平检测电路14的结构图。该公共电平检测电路12设有连接到结点N1、N3之间的传输门TG1以及连接到结点N2、N3之间的传输门TG2。

传输门TG1、TG2分别由并联连接的nMOS晶体管与pMOS晶体管构成，在nMOS晶体管的栅极端子上加有电源电压VDD，在pMOS晶体管的栅极端子上加有接地电压GND。

传输门TG1、TG2的接通电阻具有相同的结构，且分别与图2所示的传输线路5、6的阻抗(传输线路的布线电阻)匹配，传输门TG1、TG2的接通电阻起着与图4所示的电阻元件R1、R2相同的作用。

实施例8

图12是表示依据本实施例的又一例公共电平检测电路14的结构图。该公共电平检测电路12在图11所示的电路上进一步设置一个电容器C1，其一端与结点N3连接，另一端承受接地电压GND。

电容器C1用来防止公共电平检测电路14检测到的公共电平由于输入信号A、B中所含的噪声而出现波动。

实施例9

图13是表示依据本实施例的又一例公共电平检测电路14的结构图。该公共电平检测电路12在图11的电路上进一步设置一个电容器C2，其两端与结点N3连接。

但是，电容器C2的两端分别连接于与电阻R1、R2相连的布线上的两个不同位置，偏压产生电路16连接于电容器C2连接的两个位置之间的布线上。

电容器C2用来防止公共电平检测电路14检测到的公共电平由于输入信号A、B中所含的噪声而出现波动。

另外，图9、10、12、13中的电容器C1、C2也可以由MOS晶体管构成，其栅极端子作为电容器的一端，源极端子与漏极端子共同连接的结点作为电容器的另一端。

(发明的效果)

如上所述，依据本发明的半导体集成电路，在设置包含与第一结点连接的栅极端子的第一MOS晶体管、与第二结点连接的栅极端子的第二MOS晶体管和其漏极端子与上述第一及第二MOS晶体管的源极端子连接的第三MOS晶体管的差动放大器的场合，电平检测电路检测第一及第二结点的中间的电压电平，偏压产生电路基于检测的电压电平产生适合加于差动放大器的第三MOS晶体管的栅极端子的偏压，因此，流经第三MOS晶体管的电流量按照加于第一及第二结点的输入信号的公共电平的变化加以调整，即使公共电平变化，差动放大器也能够放大输入信号。

并且，依据本发明设置连接第一结点与第三结点之间的第一元件，连接第二结点与第三结点之间的第二元件，以及基于第三结点的电压电平产生适合加于第三MOS晶体管的栅极的偏压的偏压产生电路。这样，加于第一及第二结点的输入信号的公共电平的变化可以体现在第三结点的电压上。而且，如果将第一及第二结点分别连接于传输线路，则第一及第二元件对于传输线路起终端电阻的作用。

另外，通过将电容器连接到第三结点，可以抑制第一及第二结点上存在的噪声对第三结点的影响。

偏压产生电路可设有：包含其栅极端子与电平检测电路的输出端连接的第四MOS晶体管、其栅极端子与电平检测电路的输出端连接的第五MOS晶体管和其漏极端子与第四及第五MOS晶体管的源极端子连接的第六MOS晶体管的另一种差动放大器，以及接收该差动放大器的输出及参考电压并将该输出信号加于第三及第六MOS晶体管各自的栅极端子的运算放大器。通过调整参考电压的值，可以控制差动放大器输出信号的中间电平。

并且，偏压产生电路可设有又一种差动放大器，它包含其栅极端子与电平检测电路的输出端连接的第四MOS晶体管、其栅极端子与电平检测电路的输出端连接的第五MOS晶体管和其漏极端子与第四及第五MOS晶体管的源极端子连接的第六MOS晶体管的，并将输出信号加于第三及第六MOS晶体管各自的栅极端子。由于不需要上述的运算放大器，可以缩小电路规模。

并且，偏压产生电路可包括：负载元件；其栅极端子与上述电平检测电路的输出端连接、漏极端子与负载元件连接的第四MOS晶体管；其漏极端子与该第四MOS晶体管的源极端子连接的第五MOS晶体管；以及接收参考电压及第四MOS晶体管的漏极端子输出的信号并将该输出信号加于第三及第五MOS晶体管的各自的栅极端子的运算放大器。该偏压产生电路不需要构成差动放大器对，可以降低功率消耗。

并且，偏压产生电路也可以包括：负载元件；其栅极端子与电平检测电路的输出端连接、漏极端子与负载元件连接的第四MOS晶体管；以及其漏极端子与上述第四MOS晶体管的源极端子连接的第五MOS晶体管。这时，第四MOS晶体管的漏极端子输出的信号分别加于第三及第五MOS晶体管的栅极端子。该偏压产生电路不需要构成差动放大器对，可以降低功率消耗。

Claims (15)

1.一种半导体集成电路，其中设有：

包含其栅极端子与第一结点连接的第一MOS晶体管、其栅极端子与第二结点连接的第二MOS晶体管和其漏极端子与所述第一及第二MOS晶体管的源极端子连接的第三MOS晶体管的差动放大器；

接于所述第一和第二结点、用以检测所述第一及第二结点的两个电压的中间电压电平的电平检测电路；以及

接于所述电平检测电路和所述差动放大器、基于所述电平检测电路检测的电压电平，产生适合加于所述第三MOS晶体管栅极的偏压的偏压产生电路。

2.如权利要求1所述的半导体集成电路，其特征在于，

所述偏压产生电路包括：

包含其栅极端子与所述电平检测电路的输出端连接的第四MOS晶体管、其栅极端子与所述电平检测电路的输出端连接的第五MOS晶体管和其漏极端子与所述第四及第五MOS晶体管的源极端子连接的第六MOS晶体管的另一种差动放大器；以及

接收所述另一种差动放大器的输出及参考电压，将该输出信号加于所述第三及第六MOS晶体管各自的栅极端子的运算放大器。

3.如权利要求1所述的半导体集成电路，其特征在于：所述偏压产生电路包括另一种差动放大器，它包含其栅极端子与所述电平检测电路的输出端连接的第四MOS晶体管、其栅极端子与所述电平检测电路的输出端连接的第五MOS晶体管和其漏极端子与所述第四及第五MOS晶体管的源极端子连接的第六MOS晶体管，并将该输出信号加于第三及第六MOS晶体管各自的栅极。

4.如权利要求1所述的半导体集成电路，其特征在于，

所述偏压产生电路包括：

负载元件；

其栅极端子与所述电平检测电路的输出连接、漏极端子与所述负载元件连接的第四MOS晶体管；

其漏极端子与所述第四MOS晶体管的源极端子连接的第五MOS晶体管；以及

接收参考电压及所述第四MOS晶体管的漏极端子输出的信号，并将该输出信号加于所述第三及第五MOS晶体管各自的栅极端子的运算放大器。

5.如权利要求1所述的半导体集成电路，其特征在于，

所述偏压产生电路包括：

负载元件；

其栅极端子与所述电平检测电路的输出连接、漏极端子与所述负载元件连接的第四MOS晶体管；以及

其漏极端子与所述第四MOS晶体管的源极端子连接的第五MOS晶体管；

所述第四MOS晶体管的漏极端子输出的信号共同加于所述第三及第五MOS晶体管各自的栅极端子。

6.一种半导体集成电路，其中设有：

包含其栅极端子与第一结点连接的第一MOS晶体管、其栅极端子与第二结点连接的第二MOS晶体管和其漏极端子与所述第一及第二MOS晶体管的源极端子连接的第三MOS晶体管的差动放大器；

接于所述第一结点和第三结点之间的第一元件；

接于所述第二结点和第三结点之间的第二元件；以及

接于所述第三结点、基于所述第三结点的电压电平，产生适合加于所述第三MOS晶体管栅极的偏压的偏压产生电路。

7.如权利要求6所述的半导体集成电路，其特征在于所述第一及第二元件是具有同一阻值的两个电阻元件。

8.如权利要求6所述的半导体集成电路，其特征在于所述第一及第二元件各自包含并联连接的p沟道型MOS晶体管和n沟道型MOS晶体管。

9.如权利要求6所述的半导体集成电路，其特征在于电路中包含与第三结点连接的电容器。

10.如权利要求9所述的半导体集成电路，其特征在于所述电容器的第一端子与所述第三结点连接，其第二端子上加有固定电位。

11.如权利要求9所述的半导体集成电路，其特征在于：所述电容器的两个端子分别接于连接所述第一及第二元件的布线上的两个不同位置，所述偏压产生电路接于所述电容器的两个端子之间的所述布线上的一个位置上。

12.如权利要求6所述的半导体集成电路，其特征在于，

所述偏压产生电路包括：

包含其栅极端子与所述第三结点连接的第四MOS晶体管、其栅极端子与所述第三结点连接的第五MOS晶体管和其漏极端子与所述第四及第五MOS晶体管的源极端子连接的第六MOS晶体管的另一种差动放大器；以及

接收所述另一种差动放大器的输出及参考电压，并将该输出信号加于第三及第六MOS晶体管各自的栅极端子的运算放大器。

13.如权利要求6所述的半导体集成电路，其特征在于：所述偏压产生电路包括另一种差动放大器，它包含其栅极端子与所述第三结点连接的第四MOS晶体管、其栅极端子与所述第三结点连接的第五MOS晶体管和其漏极端子与所述第四及第五MOS晶体管的源极端子连接的第六MOS晶体管，并将该输出信号加于所述第三及第六MOS晶体管各自的栅电极。

14.如权利要求6所述的半导体集成电路，其特征在于，

所述偏压产生电路包括：

负载元件；

其栅极端子与所述第三结点的输出连接、漏极端子与所述负载元件连接的第四MOS晶体管；

其漏极端子与所述第四MOS晶体管的源极端子连接的第五MOS晶体管；以及

接收参考电压及第四MOS晶体管的漏极端子输出的信号，并将该输出信号加于所述第三及第五MOS晶体管各自的栅极端子的运算放大器。

15.如权利要求6所述的半导体集成电路，其特征在于，

所述偏压产生电路包括：

负载元件；

其栅极端子与所述第三结点连接、漏极端子与所述负载元件连接的第四MOS晶体管；以及

其漏极端子与所述第四MOS晶体管的源极端子连接的第五MOS晶体管；

所述第四MOS晶体管的漏极端子输出的信号共同加于所述第三及第五MOS晶体管各自的栅极端子。

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