JPH1141081A - 半導体集積回路の入力回路 - Google Patents

Abstract

(57)【要約】 【課題】 正常に動作する参照電位の範囲が、従来の入
力回路よりも広い入力回路を提供する。 【解決手段】 差動アンプとインバータを組み合わせ
た、従来より使用されている入力回路に、ＰＭＯＳトラ
ンジスタＰ４４を付加するとともに、入力端子４５が差
動入力用のＰＭＯＳトランジスタＰ４１，Ｐ４２のソー
ス同士の接続点であるノード４７と接続され、出力端子
４６がＰＭＯＳトランジスタＰ４４のゲートと接続され
た回路であって、入力端子４５から入力される信号の電
位が高くなるほど、低い電位の信号を出力端子４６から
出力するバイアス制御回路Ｃ４３を付加することによっ
て、入力回路Ｃ４０を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
入力回路に関し、特に、２値信号の入力インターフェー
スとして用いられる半導体集積回路の入力回路に関す
る。

【０００２】

【従来の技術】半導体集積回路間における２値信号の送
受信（インターフェース）速度として、近年、要求され
ている速度は、従来、使用されていたＴＴＬあるいはＣ
ＭＯＳレベルでの信号送受信では実現困難な速度にまで
上昇してきている。この理由としては、高速信号伝送は
伝送線路端でのインピーダンス整合を行わないと難しい
こと、ＴＴＬ(Transistor Transistor Logic)、ＣＭＯ
Ｓ(Complementary MetalOxide Semiconductor)レベルの
送信回路の出力振幅は、それぞれ、１．６Ｖ以上、約
３．３Ｖと大きいため、消費電力が大きいこと、スイッ
チング雑音、電源・ＧＮＤ変動等の影響により複数の半
導体集積回路を実装したプリント基板（例えば、ＣＰＵ
ボード等）の設計が困難になること、などが挙げられ
る。なお、これらの問題については、例えば、「日経エ
レクトロニクス NO.556,110〜113ページ」（１９９２
年６月８日号）に詳細に記載されている。

【０００３】これらの問題を回避するために、伝送線路
のインピーダンス整合を行い、かつ、ＴＴＬ、ＣＭＯＳ
レベルよりも小さい振幅の信号で高速な信号伝送を実現
する、何種類かのＣＭＯＳ小振幅インターフェース回路
が開発されている。そのようなＣＭＯＳ小振幅インター
フェイス回路の１つにＣＴＴ(Center Tap Terminated)
がある。以下、これを基にした従来の入力回路の構成、
動作の概要を説明する。

【０００４】図１１に、従来の、比較的高電位の（電源
電位Ｖddに近い）入力信号を対象とする入力回路の構成
の一例を示す。図示したように、入力回路Ｃ１０は、差
動アンプＣ１１とＣＭＯＳインバータ回路Ｃ１２とから
なり、２つの入力端子１１、１２と、図示していないＬ
ＳＩの内部回路と接続される１つの出力端子１３を有す
る。

【０００５】差動アンプＣ１１は、カレントミラー型負
荷を形成している２つのＰＭＯＳトランジスタＰ１１、
Ｐ１２と、差動入力用の２つのＮＭＯＳトランジスタＮ
１１、Ｎ１２と、ＮＭＯＳトランジスタＮ１１、Ｎ１２
のソース電位を制御するためのＮＭＯＳトランジスタＮ
１３とから構成されている。差動アンプＣ１１の出力端
子１４は、ＣＭＯＳインバータ回路Ｃ１２の入力端子に
接続されており、ＣＭＯＳインバータ回路Ｃ１２の出力
端子が、入力回路Ｃ１０の出力端子１３となっている。
そして、差動アンプＣ１１の入力端子（ＮＭＯＳトラン
ジスタＮ１１、Ｎ１２のゲート）が、入力回路Ｃ１０の
入力端子１１、１２となっている。

【０００６】図１２に、従来の、比較的低電位の（ＧＮ
Ｄレベルに近い）入力信号を対象とする入力回路Ｃ２０
の構成を示す。図示したように、入力回路Ｃ２０は、差
動アンプＣ２１とＣＭＯＳインバータ回路Ｃ２２とから
なり、２つの入力端子２１、２２と、図示していないＬ
ＳＩの内部回路と接続される１つの出力端子２３を有す
る。

【０００７】差動アンプＣ２１は、カレントミラー型負
荷を形成している２つのＮＭＯＳトランジスタＮ２１、
Ｎ２２と、差動入力用の２つのＰＭＯＳトランジスタＰ
２１、Ｐ２２と、ＰＭＯＳトランジスタＰ２１、Ｐ２２
のソース電位を制御するためのＰＭＯＳトランジスタＰ
２３とから構成されている。差動アンプＣ２１の出力端
子２４は、ＣＭＯＳインバータ回路Ｃ２２の入力端子に
接続されており、ＣＭＯＳインバータ回路Ｃ２２の出力
端子が、入力回路Ｃ２０の出力端子２３となっている。
そして、差動アンプＣ２１の入力端子（ＰＭＯＳトラン
ジスタＰ２１、Ｐ２２のゲート）が、入力回路Ｃ２０の
入力端子２１、２２となっている。

【０００８】これらの入力回路Ｃ１０、Ｃ２０は、いず
れか一方の入力端子に参照電位Ｖrefが供給され、他方
の入力端子に参照電位Ｖrefを中心とした小振幅の入力
信号が供給された状態で使用される。

【０００９】そのような信号が各入力端子に与えられた
場合、各入力回路内の差動アンプは、上記回路構成から
明らかなように、参照電位と入力信号の差に応じたレベ
ルの信号を、ＣＭＯＳインバータ回路に出力する。そし
て、ＣＭＯＳインバータ回路は、差動アンプからの信号
のレベルに応じて、電源電位レベルの信号、あるいは、
ＧＮＤレベルの信号を出力する。

【００１０】例えば、図１３（ａ）に模式的に示したよ
うに、入力回路Ｃ１０の入力端子１１に参照電位Ｖref
（ＣＴＴでは、１．５Ｖが代表的な値）が供給されてい
る場合、入力回路Ｃ１０は、図１３（ｂ）に示したよう
に、入力端子１２に入力された入力信号がローレベル
（ＣＴＴでは、１．０Ｖが代表的な値）であるときに
は、ＧＮＤレベルの信号を出力端子１３から出力する。
そして、入力端子１２に入力された入力信号がハイレベ
ル（ＣＴＴでは、２．０Ｖが代表的な値）であるとき、
入力回路Ｃ１０は、電源電位Ｖdd（例えば、３．３Ｖ）
レベルの信号を出力端子１３から出力する。

【００１１】

【発明が解決しようとする課題】このような入力回路を
用いれば、振幅の小さい入力信号を、電源電圧に等しい
振幅を有する信号に変換した上で、高速に、内部回路に
供給することが出来る。

【００１２】さて、上記のような入力回路を製造する際
には、目的とする参照電位Ｖrefに応じて各トランジス
タの特性が定められるが、そのようにして製造された入
力回路は、その参照電位Ｖrefを中心とした、ある範囲
内の参照電位でしか正常に動作しないものとなる。以
下、その理由を説明する。

【００１３】例えば、図１１に示した入力回路Ｃ１０の
入力端子１１に、仕様値よりも高い参照電位Ｖrefが供
給された場合を考える。この場合、ＮＭＯＳトランジス
タＮ１１、Ｎ１２のゲート・ソース間バイアス電圧は通
常の値よりも大きくなる。周知のように、当該ゲート・
ソース間バイアス電圧がある値以上となると、差動アン
プＣ１１の出力端子１４の出力波形の振幅の中心がずれ
るといった現象が生じてしまう。その結果、出力端子１
３からは、通常とは異なる形状を有する（デュティー比
が不良な）出力波形が出力されることになる。すなわ
ち、ある上限値を越える参照電位Ｖrefを供給すると、
入力回路Ｃ１０（入力回路Ｃ１０を備えた集積回路）は
正常に動作しなくなってしまう。

【００１４】なお、入力端子１１に高い参照電位Ｖref
を供給すると、ＮＭＯＳトランジスタＮ１１、Ｎ１２の
導電抵抗が低くなる結果、ノード１５の電位が若干高く
なる。このため、その電位上昇によって、参照電位の上
昇によるゲート・ソース間バイアス電圧の上昇分が補償
されることにはなるが、その補償量は極めて僅かなもの
であり、この現象によって上記異常動作の発生が抑止さ
れることはない。

【００１５】次に、入力回路Ｃ１０の入力端子１１に、
仕様値よりも低い参照電位Ｖrefが供給された場合を考
える。この場合、ＮＭＯＳトランジスタＰ１１、Ｐ１２
のゲート・ソース間バイアス電圧は通常よりも小さくな
る。ゲート・ソース間バイアス電圧が小さくなった場合
にも、差動アンプＣ１１の出力端子１４の出力波形の振
幅の中心がずれるといった現象が生ずる。このため、出
力端子１３からは、通常とは異なる、歪んだ出力波形が
出力されてしまう。すなわち、ある下限値を下回る参照
電位Ｖrefを供給しても、入力回路Ｃ１０は正常に動作
しなくなってしまう。

【００１６】なお、この場合も、ノード１５の電位変化
の結果、参照電位Ｖrefの低下によるゲート・ソース間
バイアス電圧の低下分が補償されることになる。しかし
ながら、その補償量は僅かなものであり、この現象によ
って上記異常動作の発生が抑止されることはない。

【００１７】このように、図１１に示した入力回路Ｃ１
０は、ある範囲内の参照電位でしか正常に動作しない回
路となっている。図１２に示した入力回路Ｃ２０も、あ
る範囲内の参照電位でしか正常に動作しない回路となっ
ている。この入力回路Ｃ２０では、入力端子２１に、仕
様値よりも高い参照電位Ｖrefが供給された場合、ＰＭ
ＯＳトランジスタＰ２１、Ｐ２２のゲート・ソース間バ
イアス電圧が、通常の値よりも小さくなる。ゲート・ソ
ース間バイアス電圧がある値以下となると、差動アンプ
Ｃ２１の出力端子２４の出力波形の振幅の中心がずれる
といった現象が生ずるので、出力端子２３から、不適当
な形状を有する出力波形が出力されてしまう。

【００１８】一方、入力端子２１に、仕様値よりも低い
参照電位Ｖrefが供給された場合、ＰＭＯＳトランジス
タＰ２１、Ｐ２２のゲート・ソース間バイアス電圧は通
常よりも大きくなる。ゲート・ソース間バイアス電圧が
大きくなった場合にも、差動アンプＣ２１の出力端子２
４の出力波形の振幅の中心がずれるといった現象が生ず
るので、やはり、出力端子２３から、不適当な形状の出
力波形が出力されてしまう。

【００１９】このように、ある範囲を外れる参照電位Ｖ
refを供給すると、入力回路Ｃ２０（入力回路Ｃ２０を
備えた集積回路）は正常に動作しなくなってしまう。な
お、入力端子２１に通常とは異なるレベルの参照電位Ｖ
refを供給した場合、この入力回路Ｃ２０でも、ＰＭＯ
ＳトランジスタＰ２１、Ｐ２２の導電抵抗が変化する結
果、ノード２５の電位が、参照電位の変化によるゲート
・ソース間バイアス電圧の変化分を補償する方向に変化
する。しかしながら、ノード２５の電位変化による補償
量は僅かなものであり、当該電位変化によって上記異常
動作の発生が抑止されることはない。

【００２０】以上説明したように、従来の入力回路は、
ある範囲内の参照電位でしか正常に動作しないが、図１
４に模式的に示したように、従来の入力回路は、その範
囲が比較的狭い回路となっていた。このため、例えば、
幾つかの参照電位Ｖrefを使用したＬＳＩを製造する場
合、各Ｖrefに対して同じ設計の入力回路を使用するこ
とは出来ず、Ｖref毎に、入力回路を設計する（入力回
路を構成する各トランジスタの物性値を定める）必要が
あった。また、従来の入力回路は、正常に動作する参照
電位Ｖrefの範囲が狭いが故に、参照電位Ｖrefの変動
や、電源Ｖｄｄ、ＧＮＤの変動に弱い回路にもなってい
た。

【００２１】そこで、本発明の課題は、正常に動作する
参照電位の範囲が、従来の入力回路よりも広い入力回路
を提供することにある。

【００２２】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の態様では、半導体集積回路の入力回
路を、（イ）差動入力用の第１及び第２のＰＭＯＳトラ
ンジスタと、（ロ）第１及び第２のＰＭＯＳトランジス
タのドレインに接続されたＮＭＯＳカレントミラー負荷
と、（ハ）ドレインとソースが、それぞれ、第１及び第
２のＰＭＯＳトランジスタのソース同士の接続点と電源
に接続され、ゲートに一定のバイアス電圧が印可される
第３のＰＭＯＳトランジスタと、（ニ）ドレインとソー
スが、それぞれ、第１及び第２のＰＭＯＳトランジスタ
のソース同士の接続点と電源に接続された第４のＰＭＯ
Ｓトランジスタと、（ホ）入力端子が第１及び第２のＰ
ＭＯＳトランジスタのソース同士の接続点と接続され、
出力端子が第４のＰＭＯＳトランジスタのゲートと接続
された回路であって、入力端子から入力される信号の電
位が高くなるほど、低い電位の信号を出力端子から出力
するバイアス制御回路と、（ヘ）第２のＰＭＯＳトラン
ジスタのドレインの電位に応じたレベル信号の信号を出
力するインバータとを備える構成とする。

【００２３】すなわち、本発明の第１の態様の入力回路
は、差動アンプとインバータを組み合わせた、グランド
レベルに近い入力信号を対象とする従来の入力回路に、
第４のＰＭＯＳトランジスタと、バイアス制御回路を付
加した構成を有している。このため、本入力回路では、
差動入力用の第１あるいは第２のＰＭＯＳトランジスタ
のゲートに対して通常とは異なる参照電位が供給された
とき、第４のＰＭＯＳトランジスタとバイアス制御回路
によって、差動入力用のＰＭＯＳトランジスタのゲート
・ソース間バイアス電圧の変化量が少なくなる方向に差
動入力用のＰＭＯＳトランジスタのソースの電位が制御
される。その結果として、本入力回路における、第２の
ＰＭＯＳトランジスタのドレイン（差動アンプの出力端
子）から振幅の中心がずれた波形が現れるようになる参
照電位の上限は、従来の入力回路の上限よりも高く、下
限は、従来の入力回路における下限よりも低くなってい
る。従って、本入力回路は、従来の入力回路が正常に動
作しないような参照電位まで、正常に動作する。

【００２４】第１の態様の入力回路には、入力端子から
入力される信号の電位が高くなるほど、低い電位の信号
を出力端子から出力する回路であればどのような回路構
成のバイアス制御回路をも使用できる。例えば、ゲー
ト、ソース、ドレインに、それぞれ、入力端子、グラン
ド、出力端子が接続されたＮＭＯＳトランジスタと、そ
のＮＭＯＳトランジスタのドレインと電源との間に設け
られた抵抗成分とからなるバイアス制御回路を使用する
ことが出来る。

【００２５】なお、抵抗成分は、例えば、配線抵抗をチ
ップ上に形成することによって実現しても良いが、抵抗
成分を、ＮＭＯＳトランジスタあるいはＰＭＯＳトラン
ジスタを用いて形成しても良い。ＭＯＳトランジスタを
利用して抵抗成分を形成した場合には、抵抗成分の形成
に必要とされる面積が小さくなるので、レイアウト面積
の小さい入力回路を実現できることになる。また、抵抗
成分を除く各部をチップ上に形成しておき、当該チップ
に外付けされる抵抗が抵抗成分として機能するように入
力回路を構成しておけば、チップ上の入力回路における
消費電力が減少することになるので、使用時の温度上昇
が小さいチップ（入力回路）が製造できることになる。

【００２６】また、本発明の第２の態様では、上記課題
を解決するために、半導体集積回路の入力回路を、
（イ）差動入力用の第１及び第２のＮＭＯＳトランジス
タと、（ロ）第１及び第２のＮＭＯＳトランジスタのド
レインに接続されたＰＭＯＳカレントミラー負荷と、
（ハ）ドレインとソースが、それぞれ、第１及び第２の
ＮＭＯＳトランジスタのソース同士の接続点とグランド
に接続され、ゲートに一定のバイアス電圧が印可される
第３のＮＭＯＳトランジスタと、（ニ）ドレインとソー
スが、それぞれ、第１及び第２のＮＭＯＳトランジスタ
のソース同士の接続点とグランドに接続された第４のＮ
ＭＯＳトランジスタと、（ホ）入力端子が第１及び第２
のＮＭＯＳトランジスタのソース同士の接続点と接続さ
れ、出力端子が第４のＮＭＯＳトランジスタのゲートと
接続された回路であって、入力端子から入力される信号
の電位が高くなるほど、低い電位の信号を出力端子から
出力するバイアス制御回路と、（へ）第２のＮＭＯＳト
ランジスタのドレインの電位に応じたレベル信号の信号
を出力するインバータとを備える構成とする。

【００２７】すなわち、本発明の第２の態様の入力回路
は、差動アンプとインバータを組み合わせた、電源電位
に近い入力信号を対象とする従来の入力回路に、第４の
ＮＭＯＳトランジスタと、バイアス制御回路を付加した
構成を有している。このため、本入力回路では、差動入
力用の第１あるいは第２のＮＭＯＳトランジスタのゲー
トに対して通常とは異なる参照電位が供給されたとき、
第４のＮＭＯＳトランジスタとバイアス制御回路によっ
て、差動入力用のＮＭＯＳトランジスタのゲート・ソー
ス間バイアス電圧の変化量が少なくなる方向に差動入力
用のＮＭＯＳトランジスタのソースの電位が制御され
る。その結果として、本入力回路における、第２のＮＭ
ＯＳトランジスタのドレイン（差動アンプの出力端子）
から振幅の中心がずれた波形が現れるようになる参照電
位の上限は、従来の入力回路の上限よりも高く、下限
は、従来の入力回路における下限よりも低くなってい
る。従って、本入力回路は、従来の入力回路が正常に動
作しないような参照電位まで、正常に動作する。

【００２８】第２の態様の入力回路には、入力端子から
入力される信号の電位が高くなるほど、低い電位の信号
を出力端子から出力する回路であればどのような回路構
成のバイアス制御回路をも使用でき、例えば、ゲート、
ドレイン、ソースに、それぞれ、入力端子、出力端子、
グランドが接続されたＰＭＯＳトランジスタと、そのＰ
ＭＯＳトランジスタのドレインと電源との間に設けられ
た抵抗成分とからなるバイアス制御回路を使用すること
が出来る。

【００２９】なお、抵抗成分は、抵抗をチップ上に形成
することによって実現しても良いが、抵抗成分を、ＮＭ
ＯＳトランジスタあるいはＰＭＯＳトランジスタを用い
て形成しておけば、抵抗成分の形成に必要とされる面積
を小さくできるので、レイアウト面積の小さい入力回路
を実現できることになる。また、抵抗成分を除く各部を
チップ上に形成しておき、当該チップに外付けされる抵
抗が抵抗成分として機能するように入力回路を構成して
おけば、チップ上の入力回路における消費電流が減少す
ることになるので、使用時の温度上昇が小さいチップ
（入力回路）が製造できることになる。

【００３０】

【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を具体的に説明する。 ＜第１実施形態＞図１に、本発明の第１実施形態の入力
回路の構成を示す。図示したように、第１実施形態の入
力回路Ｃ４０は、差動アンプＣ４１とＣＭＯＳインバー
タ回路Ｃ４２とからなり、２つの入力端子４１、４２
と、ＬＳＩの内部回路（図示せず）に接続される１つの
出力端子４３を有する。

【００３１】差動アンプＣ４１は、カレントミラー型負
荷を形成している２つのＮＭＯＳトランジスタＮ４１、
Ｎ４２と、差動入力用の２つのＰＭＯＳトランジスタＰ
４１、Ｐ４２を備える。さらに、差動アンプ４１は、Ｐ
ＭＯＳトランジスタＰ４１、Ｐ４２のソース電圧を制御
するための回路として、並列に接続された２つのＰＭＯ
ＳトランジスタＰ４３、Ｐ４４とバイアス制御回路Ｃ４
３とからなる回路を備えている。

【００３２】バイアス制御回路Ｃ４３は、図２に示した
ような入出力特性を有する回路（詳細は後述）である。
すなわち、バイアス制御回路Ｃ４３は、入力信号の電位
が高いほど低い電位の信号を出力する回路となってい
る。

【００３３】図１に示してあるように、バイアス制御回
路Ｃ４３の入力端子４５は、ＰＭＯＳトランジスタＰ４
３、Ｐ４４のドレインとＰＭＯＳトランジスタＰ４１，
Ｐ４２のソースの接続点であるノード４７に接続されて
いる。また、バイアス制御回路Ｃ４３の出力端子４６
は、ＰＭＯＳトランジスタＰ４４のゲートに接続されて
いる。

【００３４】差動アンプＣ４１の出力端子４４は、ＣＭ
ＯＳインバータ回路Ｃ４２の入力端子に接続されてい
る。そして、ＣＭＯＳインバータ回路Ｃ４２の出力端子
が、入力回路Ｃ４０の出力端子４３として使用されてい
る。

【００３５】図３に、バイアス制御回路Ｃ４３の構成を
示す。図示したように、バイアス制御回路Ｃ４３は、抵
抗Ｒ５１とＮＭＯＳトランジスタＮ５１とからなる。抵
抗Ｒ５１の一方の端子は電源電位Ｖddに接続されてお
り、他方の端子は、ＮＭＯＳトランジスタＮ５１のドレ
インに接続されている。ＮＭＯＳトランジスタＮ５１の
ソースは、ＧＮＤに接続されており、ＮＭＯＳトランジ
スタＮ５１のゲートが、バイアス制御回路Ｃ４３の入力
端子４５となっている。また、ＮＭＯＳトランジスタＮ
５１とドレインと抵抗Ｒ５１の接続点が、バイアス制御
回路Ｃ４３の出力端子４６となっている。

【００３６】回路構成から明らかなように、バイアス制
御回路Ｃ４３は、入力信号の電位が高いほど低い電位の
信号を出力する回路となっている。バイアス制御回路Ｃ
４３の入出力特性（図２参照）は、入力回路Ｃ４０が所
望の入出力特性を有するように定められる。すなわち、
バイアス制御回路Ｃ４３には、ＮＭＯＳトランジスタＮ
５１の導電抵抗と抵抗Ｒ５１の抵抗値を調整することに
よって、入力回路Ｃ４０に所望の入出力特性（詳細は後
述）を与えることになる入出力特性が付与される。

【００３７】なお、バイアス制御回路Ｃ４３は、抵抗Ｒ
５１を配線抵抗等によってチップ内部に形成することに
よって、あるいは、抵抗Ｒ５１以外の部分をチップ内に
形成し、抵抗Ｒ５１をチップの外付け抵抗とすることに
よって、構成される。チップに、後者の構成のバイアス
制御回路を採用した入力回路を搭載した場合には、チッ
プ内での消費電流が減少することになるので、前者の構
成のバイアス制御回路を採用した入力回路を搭載した場
合に比して、使用時の温度上昇が小さいチップが製造で
きることになる。

【００３８】さて、入力回路Ｃ４０は、従来の入力回路
と同様に、いずれかの一方の入力端子に参照電位Ｖref
が供給され、他方の入力端子に小振幅の入力信号が供給
されて使用される回路であり、参照電位と入力信号の大
小関係に応じたレベルの信号を出力端子４３から出力す
る。例えば、入力端子４１に参照電位Ｖrefが供給さ
れ、入力端子４２に入力信号が供給されている場合、入
力回路Ｃ４０は、入力信号が参照電位Ｖrefよりも大き
いときには、電源電位Ｖddと等しいレベルの信号を出力
端子４３に出力し、それ以外の場合には、ＧＮＤレベル
の信号を出力端子４３に出力する。ただし、入力回路Ｃ
４０は、従来の入力回路Ｃ２０に比して、正常に動作す
る参照電位Ｖrefの範囲が広い回路となっている。以
下、その理由を説明する。

【００３９】本入力回路Ｃ４０でも、従来の入力回路Ｃ
２０（図１２参照）と同様に、入力端子４１に仕様値よ
りも高い参照電位Ｖrefが供給された場合、差動アンプ
Ｃ４１内のＰＭＯＳトランジスタＰ４１とＰ４２のゲー
ト・ソース間バイアス電圧が小さくなる。また、ＰＭＯ
ＳトランジスタＰ４１、Ｐ４２の導電抵抗が高くなる結
果、ＰＭＯＳトランジスタＰ４１、Ｐ４２のソースの接
続点であるノード４７の電位が若干高くなる。

【００４０】入力回路Ｃ２０のノード２５は、ＰＭＯＳ
トランジスタ２３と接続されているだけであったが、本
入力回路Ｃ４０では、ノード４７がバイアス制御回路Ｃ
４３の入力端子４５と接続され、バイアス制御回路Ｃ４
３の出力端子４６がＰＭＯＳトランジスタ４４のゲート
に入力されている。既に説明したように、バイアス制御
回路Ｃ４３は、入力信号の電位が高いほど低い電位の信
号を出力するので、ノード４７の電位が上昇すると、Ｐ
ＭＯＳトランジスタ４４のゲートにはより低い電位が印
可されることになる。従って、ＰＭＯＳトランジスタ４
４のゲート・ソース間バイアス電圧は大きくなり、ＰＭ
ＯＳトランジスタ４４の導電抵抗は小さくなる。その結
果、ノード４７の電位は、さらに高くなる。そして、ノ
ード４７の電位は、ＰＭＯＳトランジスタＰ４１〜Ｐ４
４の導電抵抗のバランスがとれる電位に落ち着く。

【００４１】すなわち、本入力回路Ｃ４０では、入力端
子４１に高い参照電位Ｖrefが供給された場合、当該参
照電位の供給によるＰＭＯＳトランジスタＰ４１とＰ４
２のゲート・ソース間バイアス電圧の減少量を補償する
ように（ゲート・ソース間バイアス電圧がほぼ一定値と
なるように）、ノード４７の電位が制御される。換言す
れば、入力回路Ｃ４０内の差動アンプＣ４１が、振幅の
中心がずれた波形を出力するようになる参照電位Ｖref
の上限値は、従来の入力回路Ｃ２０内の作動アンプＣ１
１よりも高くなっている。このため、入力回路Ｃ４０
は、従来の入力回路における参照電位の上限値を越える
参照電位まで、正常に動作することになる。

【００４２】逆に、入力端子４１に、仕様値より低い参
照電位Ｖrefが供給された場合、ＰＭＯＳトランジスタ
Ｐ４１、Ｐ４２のゲート・ソース間バイアス電圧は大き
くなる。また、ＰＭＯＳトランジスタＰ４１、Ｐ４２の
導電抵抗が低くなる結果、ノード４７の電位が若干低く
なる。すなわち、バイアス制御回路Ｃ４３への入力信号
のレベルが低下する。このため、ＰＭＯＳトランジスタ
４４のゲートに印可される電位は上昇し、ＰＭＯＳトラ
ンジスタ４４のゲート・ソース間バイアス電圧は小さく
なる。また、ＰＭＯＳトランジスタ４４の導電抵抗は大
きくなる。その結果として、ノード４７の電位は、ＰＭ
ＯＳトランジスタＰ４１〜Ｐ４４の導電抵抗のバランス
がとれる電位まで低下する。

【００４３】このように、入力端子４１に低い参照電位
Ｖrefが供給された場合にも、当該参照電位の供給によ
るＰＭＯＳトランジスタＰ４１とＰ４２のゲート・ソー
ス間バイアス電圧の増加量を補償するように（ゲート・
ソース間バイアス電圧がほぼ一定値となるように）、ノ
ード４７の電位が制御される。換言すれば、入力回路Ｃ
４０内の差動アンプＣ４１が、振幅の中心がずれた波形
を出力するようになる参照電位Ｖrefの下限値は、従来
の入力回路Ｃ２０内の作動アンプＣ１１よりも低くなっ
ている。従って、入力回路Ｃ４０は、従来の入力回路に
おける参照電位の下限値を下回る参照電位まで、正常に
動作する。

【００４４】以下、シュミレーション結果を用いて、第
１実施形態の入力回路Ｃ４０の動作を、さらに具体的に
説明する。図４、５に、それぞれ、従来の入力回路Ｃ２
０、第１実施形態の入力回路Ｃ４０の動作のシュミレー
ション結果を示す。シュミレーションは、電源電位Ｖdd
が３_.３Ｖであり、入力信号が、参照電位Ｖrefを中心と
した０．４Ｖの振幅を有する３１１ＭＨｚの信号である
として行っており、各図には、参照電位Ｖrefを、０．
３、０．６、１．０、１．３、１．７Ｖとしたときのシ
ュミレーション結果のみを示してある。なお、図４
（１）〜（５）に示してある信号波形Ｓ２１₁〜Ｓ２１₅
は、各シュミレーションにおいて、入力端子２１に入力
されるとした信号の波形（すなわち、参照電位Ｖref）
であり、信号波形Ｓ２２₁〜Ｓ２２₅は、入力端子２２に
入力されるとした入力信号の波形である。また、信号波
形Ｓ２３ ₁〜Ｓ２３₅は、各シュミレーションによって得
られた、出力端子２３から出力される信号の波形（以
下、出力信号波形Ｓ２３₁〜Ｓ２３₅と表記する）であ
る。図５（１）〜（５）の各信号波形にも、図４と同様
に、関係する端子の符号に関連づけた符号が付してあ
る。

【００４５】図４に示してあるように、従来の入力回路
Ｃ２０において、参照電位Ｖrefを、０．６、１．０、
１．３Ｖとしたときの出力信号波形Ｓ２３₂、Ｓ２３₃、
Ｓ２３₄は、参照電位Ｖrefが上昇するにつれ、ローレベ
ル（ＧＮＤである０Ｖ）をとる時間の割合が増大してい
るものの、いずれもデューティー比に問題がない波形と
なっている。これに対して、参照電位Ｖrefを、０．３
Ｖとしたときの出力信号波形Ｓ２３₁は、ハイレベル
（電源電位である３．３Ｖ）をとっている時間の方が極
端に長い波形となっている。また、参照電位Ｖrefを、
１．７Ｖとしたときの出力信号波形Ｓ２３₅は、逆にロ
ーレベルをとっている時間の方が極端に長い波形となっ
ている。

【００４６】具体的には、参照電位Ｖrefが０．３Ｖで
あり、入力信号が０．３Ｖを中心とした０．４Ｖの振幅
を有する信号（ローレベルが０．１Ｖ、ハイレベルが
０．５Ｖの信号）であるとして得られた出力信号波形Ｓ
２３₁のデューティー比は、67.8:32.2となっている。参
照電位Ｖrefが１．７Ｖであり、入力信号が１．７Ｖを
中心とした０．４Ｖの振幅を有する信号（ローレベルが
１．５Ｖ、ハイレベルが１．９Ｖの信号）であるとして
得られた出力信号波形Ｓ２３₅のデューティー比は、42.
7:57.3となっている。

【００４７】出力信号波形Ｓ２３₁、Ｓ２３₅のようなデ
ューティー比の不良な波形では、出力出力端子２３に接
続される内部回路を正常に動作させることは出来ない。
また、図示は省略したが、参照電位Ｖrefが、１．７Ｖ
未満であっても、１．３Ｖを越えていた場合、入力回路
Ｃ２０は、内部回路を正常に動作させることができない
波形を有する出力信号を出力するが確認されている。ま
た、参照電位Ｖrefが、０．３Ｖを越えていても、０．
６Ｖを下回っていた場合にも、入力回路Ｃ２０は、内部
回路を正常に動作させることができない波形を有する出
力信号を出力することも確認されている。すなわち、内
部回路Ｃ２０が正常に動作する参照電位Ｖrefの範囲
は、０．６〜１．３Ｖとなっていることが確認されてい
る。

【００４８】これに対して、第１実施形態の入力回路Ｃ
４０は、図５（１）〜（５）に示してあるように、０．
３〜１．７Ｖの範囲内の参照電位Ｖrefに対して、デュ
ーティー比に問題がない出力信号波形Ｓ４３₁〜Ｓ４３₅
を出力する。

【００４９】以上、詳細に説明したように、実施形態の
入力回路Ｃ４０は、従来の入力回路Ｃ２０に比して、正
常に動作する参照電位Ｖrefの範囲が広い回路となって
いる。このため、同じ設計の入力回路Ｃ４０を、異なる
参照電位用に使用することも可能であり、本入力回路Ｃ
４０を用いれば、参照電位毎に入力回路を設計しなくと
も良いことになる。

【００５０】また、図４、５を比較すれば分かるよう
に、第１実施形態の入力回路Ｃ４０の遅延時間は、従来
の入力回路Ｃ２０と変わらないものとなっている。すな
わち、第１実施形態の入力回路Ｃ４０は、バイアス制御
回路を付加してある分だけ消費電力は大きくなっている
ものの、遅延時間は従来の入力回路と変わらず、正常に
動作する参照電位Ｖrefの範囲が広がった回路となって
いる。このため、第１実施形態の入力回路Ｃ４０は、従
来の入力回路が使用できる箇所であれば、どのような箇
所にも使用できる。そして、従来の入力回路の代わり
に、第１実施形態の入力回路Ｃ４０を用いて集積回路を
製造すれば、参照電位Ｖrefの変動や、チップ自身（す
なわち、入力回路自身）の電源電位ＶｄｄとＧＮＤの変
動に強い半導体集積回路が得られることになる。

【００５１】＜第２実施形態＞第２実施形態の入力回路
は、第１実施形態の入力回路を変形したものであり、バ
イアス制御回路Ｃ４３の代わりに、図６に示したバイア
ス制御回路Ｃ５３を備える。

【００５２】図示したように、バイアス制御回路Ｃ５３
は、ＰＭＯＳトランジスタＰ５２とＮＭＯＳトランジス
タＮ５２とからなる。ＰＭＯＳトランジスタＰ５２のソ
ースは電源電位Ｖddに接続されており、ＰＭＯＳトラン
ジスタＰ５２のドレイン及びゲートは、ＮＭＯＳトラン
ジスタＮ５２のドレインに接続されている。ＮＭＯＳト
ランジスタＮ５２のソースはＧＮＤに接続されており、
ＮＭＯＳトランジスタＮ５２のゲートが、バイアス制御
回路Ｃ５３の入力端子４５となっている。また、ＰＭＯ
ＳトランジスタＰ５２のドレインとＮＭＯＳトランジス
タＮ５２のドレイン及びゲートの接続点が、バイアス制
御回路Ｃ５３の出力端子４６となっている。

【００５３】すなわち、バイアス制御回路Ｃ５３は、バ
イアス制御回路Ｃ４３（図３参照）内の抵抗Ｒ５１の代
わりに、抵抗として機能するＰＭＯＳトランジスタ５２
を設けることによって、バイアス制御回路Ｃ４３と同じ
入出力特性を有するように形成された回路となってい
る。従って、バイアス制御回路Ｃ５３を備えた第２実施
形態の入力回路は、第１実施形態の入力回路Ｃ４０と全
く同じ動作をする回路となっており、第２実施形態の入
力回路を用いても、第１実施形態の入力回路Ｃ４０を用
いた場合と同じ効果が得られることになる。

【００５４】また、バイアス制御回路Ｃ５３は、抵抗成
分の形成を必要としない回路となっているため、第２実
施形態の入力回路は、第１実施形態の入力回路に比し
て、小さなレイアウト面積で製造できるという利点も有
する。

【００５５】＜第３実施形態＞第３実施形態の入力回路
は、図１１に示した従来の入力回路Ｃ１０に対応する回
路であり、比較的高電位（電源電位に近い電位）の入力
信号を対象とする場合に使用される。

【００５６】図７に、本発明の第３実施形態の入力回路
の構成を示す。図示したように、第３実施形態の入力回
路Ｃ６０は、差動アンプＣ６１とＣＭＯＳインバータ回
路Ｃ６２とからなり、２つの入力端子６１、６２と、内
部回路（図示せず）に接続される１つの出力端子６３を
有する。

【００５７】差動アンプＣ６１は、カレントミラー型負
荷を形成している２つのＰＭＯＳトランジスタＰ６１、
Ｐ６２と、差動入力用の２つのＮＭＯＳトランジスタＮ
６１、Ｎ６２を備える。さらに、差動アンプ６１は、Ｎ
ＭＯＳトランジスタＮ６１、Ｎ６２のソース電位を制御
するため回路として、並列接続された２つのＮＭＯＳト
ランジスタＮ６３、Ｎ６４とバイアス制御回路Ｃ６３と
からなる回路を備えている。

【００５８】バイアス制御回路Ｃ６３は、図８に示した
ような入出力特性を有する。すなわち、バイアス制御回
路Ｃ６３は、入力信号の電位が高いほど低い電位の信号
を出力する回路となっている。

【００５９】図７に示してあるように、バイアス制御回
路Ｃ６３の入力端子６５は、ＮＭＯＳトランジスタＮ６
３、Ｎ６４のドレインとＮＭＯＳトランジスタＮ６１，
Ｎ６２のソースの接続点であるノード６７に接続されて
いる。また、バイアス制御回路Ｃ６３の出力端子６６
は、ＮＭＯＳトランジスタＮ６４のゲートに接続されて
いる。

【００６０】差動アンプＣ６１の出力端子６４は、ＣＭ
ＯＳインバータ回路Ｃ６２の入力端子に接続されてい
る。そして、ＣＭＯＳインバータ回路Ｃ６２の出力端子
が、入力回路Ｃ６０の出力端子６３として使用されてい
る。

【００６１】図９に、バイアス制御回路Ｃ６３の構成を
示す。図示したように、バイアス制御回路Ｃ６３は、抵
抗Ｒ７１とＰＭＯＳトランジスタＰ７１とからなる。抵
抗Ｒ７１の一方の端子はＧＮＤに接続されており、他方
の端子は、ＰＭＯＳトランジスタＰ７１のドレインに接
続されている。ＰＭＯＳトランジスタＰ７１のソース
は、電源電位Ｖddに接続されており、ＰＭＯＳトランジ
スタＰ７１のゲートが、バイアス制御回路Ｃ６３の入力
端子６５となっている。また、ＰＭＯＳトランジスタＰ
７１のドレインと抵抗Ｒ７１の接続点が、バイアス制御
回路Ｃ６３の出力端子６６となっている。

【００６２】回路構成から明らかなように、バイアス制
御回路Ｃ６３は、入力信号の電位が高いほど低い電位の
信号を出力する回路となっており、その入出力特性（図
８参照）は、入力回路Ｃ６０が所望の入出力特性を有す
るように定められる。すなわち、バイアス制御回路Ｃ６
３には、ＮＭＯＳトランジスタＮ７１の導電抵抗と抵抗
Ｒ７１の抵抗値を調整することによって、入力回路Ｃ６
０に所望の入出力特性（詳細は後述）を与えることにな
る入出力特性が付与される。なお、バイアス制御回路Ｃ
６３は、バイアス制御回路Ｃ４３と同様に、抵抗Ｒ７１
を配線抵抗等によってチップ内部に形成するか、抵抗Ｒ
７１をチップの外付け抵抗とすることによって、構成さ
れる。

【００６３】入力回路Ｃ６０は、従来の入力回路Ｃ１０
と同様に、いずれかの一方の入力端子に参照電位Ｖref
が供給され、他方の入力端子に小振幅の入力信号に供給
されて使用される回路であり、参照電位と入力信号の大
小関係に応じたレベルの信号を出力端子６３から出力す
る。ただし、以下の理由により、入力回路Ｃ６０は、従
来の入力回路Ｃ１０に比して、正常に動作する参照電位
Ｖrefの範囲が広い回路となっている。本入力回路Ｃ６
０でも、従来の入力回路Ｃ１０と同様に、例えば、入力
端子６１に、仕様値よりも高い参照電位Ｖrefが供給さ
れた場合、差動アンプＣ６１内のＮＭＯＳトランジスタ
Ｎ６１とＮ６２のゲート・ソース間バイアス電圧が大き
くなる。また、ＮＭＯＳトランジスタＮ６１、Ｎ６２の
導電抵抗が低くなる結果、ＮＭＯＳトランジスタＮ６
１、Ｎ６２のソースの接続点であるノード６７の電位が
若干高くなる。

【００６４】そして、ノード６７の電位が上昇すると、
ノード６７がバイアス制御回路Ｃ６３の入力端子６５と
接続され、バイアス制御回路Ｃ４３の出力端子６６がＮ
ＭＯＳトランジスタＮ６４のゲートと接続されているた
め、ＮＭＯＳトランジスタＮ６４のゲートに、より低い
電位が印可されることになる。従って、ＮＭＯＳトラン
ジスタＮ６４のゲート・ソース間バイアス電圧は小さく
なり、ＮＭＯＳトランジスタＮ６４の導電抵抗は大きく
なる。その結果、ノード６７の電位は、さらに高くな
る。すなわち、ノード６７の電位は、ＮＭＯＳトランジ
スタＮ６１とＮ６２のゲート・ソース間バイアス電圧の
増大量を補償する方向に、変位する。そして、ＮＭＯＳ
トランジスタＮ６１〜Ｎ６４の導電抵抗のバランスがと
れる電位に落ち着く。

【００６５】逆に、入力端子６１に、仕様値より低い参
照電位Ｖrefが供給された場合、ＮＭＯＳトランジスタ
Ｎ６１、Ｎ６２のゲート・ソース間バイアス電圧は小さ
くなる。また、ＮＭＯＳトランジスタＮ６１、Ｎ６２の
導電抵抗が高くなる結果、ノード６７の電位が若干低く
なる。すなわち、バイアス制御回路Ｃ６３への入力信号
のレベルが低下し、ＮＭＯＳトランジスタ６４のゲート
に印可される電位が上昇する。従って、ＮＭＯＳトラン
ジスタ６４のゲート・ソース間バイアス電圧は大きくな
り、ＮＭＯＳトランジスタ６４の導電抵抗は小さくな
る。その結果、ノード６７の電位は、さらに低い方に変
化していく。すなわち、ノード６７の電位は、ＮＭＯＳ
トランジスタＰ６１とＰ６２のゲート・ソース間バイア
ス電圧の減少量を補償する方向に、変化していき、ＮＭ
ＯＳトランジスタＮ６１〜Ｎ６４の導電抵抗のバランス
がとれる電位で安定する。

【００６６】このように、第３実施形態の入力回路Ｃ６
０では、入力端子６１に、通常とは異なる参照電位Ｖre
fが供給された場合、当該参照電位の供給によるＮＭＯ
ＳトランジスタＮ６１とＮ６２のゲート・ソース間バイ
アス電圧の変化量が補償されるように（ゲート・ソース
間バイアス電圧がほぼ一定値となるように）、ノード６
７の電位が制御される。換言すれば、本入力回路Ｃ６０
では、振幅の中心がずれた波形を差動アンプＣ６１が出
力するようになる参照電位Ｖrefの下限値は、従来の入
力回路Ｃ２０内の作動アンプＣ１１よりも低く、上限値
は高くなっている。従って、入力回路Ｃ６０は、従来の
入力回路Ｃ１０が正常に動作する参照電位範囲よりも広
い範囲の参照電位で、正常に動作する。

【００６７】＜第４実施形態＞第４実施形態の入力回路
は、第３実施形態の入力回路Ｃ６０を変形したものであ
り、バイアス制御回路Ｃ６３の代わりに、図１０に示し
た構成のバイアス制御回路Ｃ７３を設けた回路となって
いる。

【００６８】図示したように、バイアス制御回路Ｃ７３
は、ＰＭＯＳトランジスタＰ７２とＮＭＯＳトランジス
タＮ７２とからなる。ＮＭＯＳトランジスタＮ７２のソ
ースはＧＮＤに接続されており、ＮＭＯＳトランジスタ
Ｎ７２のドレイン及びゲートは、ＰＭＯＳトランジスタ
Ｐ７２のドレインに接続されている。ＰＭＯＳトランジ
スタＰ７２のソースは電源電位Ｖddに接続されており、
ＰＭＯＳトランジスタＰ７２のゲートが、バイアス制御
回路Ｃ７３の入力端子６５となっている。また、ＰＭＯ
ＳトランジスタＰ７２のドレインとＮＭＯＳトランジス
タＮ７２のドレイン及びゲートの接続点が、バイアス制
御回路Ｃ７３の出力端子６６となっている。

【００６９】すなわち、バイアス制御回路Ｃ７３は、バ
イアス制御回路Ｃ６３（図９）内の抵抗Ｒ７１の代わり
に、抵抗として機能するＮＭＯＳトランジスタＮ７２を
設けた回路となっている。

【００７０】この構成のバイアス制御回路Ｃ７３によっ
ても、ＰＭＯＳトランジスタＰ７２の導電抵抗とＮＭＯ
ＳトランジスタＮ７２の導電抵抗を調整することによっ
て、バイアス制御回路Ｃ６３と同じ入出力特性を持つ回
路を実現できる。従って、バイアス制御回路Ｃ６３を備
えた第４実施形態の入力回路は、第３実施形態の入力回
路Ｃ６０と全く同様に機能する。すなわち、第４実施形
態の入力回路は、従来の入力回路に比して広い範囲の参
照電位で正常に機能する、比較的高電位（電源電位に近
い電位）の入力信号を対象とする回路となっている。

【００７１】なお、バイアス制御回路Ｃ７３は、抵抗成
分の形成を必要としない回路であるので、第４実施形態
の入力回路は、第３実施形態の入力回路Ｃ６３に比し
て、その形成に必要とされるレイアウト面積が小さい回
路となっている。

【００７２】＜変形形態＞第１ないし第４実施形態の入
力回路は各種の変形が可能である。例えば、第１実施形
態の入力回路Ｃ４１では、ＰＭＯＳトランジスタＰ４３
のゲートがＧＮＤに接続されているが、ＰＭＯＳトラン
ジスタＰ４３のゲートを、一定のバイアス電圧の供給源
に接続しておいても良い。第３実施形態の入力回路Ｃ６
０内のＮＭＯＳトランジスタＮ６３に関しても、同様
に、そのゲートを、一定のバイアス電圧の供給源に接続
しておくことも出来る。また、第２実施形態のバイアス
制御回路Ｃ５３は、抵抗として機能するように結線され
たＰＭＯＳトランジスタ５２を用いて構成された回路で
あったが、ＰＭＯＳトランジスタ５２の代わりに、抵抗
として機能するように結線されたＮＭＯＳトランジスタ
を用いても良いことは当然である。第４実施形態のバイ
アス制御回路Ｃ７３においても同様にＮＭＯＳトランジ
スタＮ７２の代わりにＰＭＯＳトランジスタを用いるこ
とが出来る。

【００７３】

【発明の効果】以上、詳細に説明したように、本発明の
第１の態様によれば、比較的低電位の入力信号を対象と
する回路であって、従来の入力回路に比して広い範囲の
参照電位で正常に動作する入力回路を実現できる。ま
た、本発明の第２の態様によれば、比較的高電位の入力
信号を対象とする回路であって、従来の入力回路に比し
て広い範囲の参照電位で正常に動作する入力回路を実現
できる。

【００７４】そして、本発明の入力回路は、広い範囲の
参照電位で正常に動作するため、異なる参照電位用に使
用することも可能であり、本入力回路を用いれば、同一
設計の入力回路を用いて（参照電位ごとに設計を行わな
くとも）、複数の異なる参照電位が使用される半導体集
積回路を実現できることになる。また、本入力回路を用
いれば、参照電位の変動やチップ自身（すなわち、入力
回路自身）の電源電位とＧＮＤの変動に強い半導体集積
回路が得られることにもなる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の入力回路の回路図であ
る。

【図２】第１実施形態の入力回路が備えるバイアス制御
回路の入出力特性図である。

【図３】第１実施形態の入力回路が備えるバイアス制御
回路の回路図である。

【図４】従来の入力回路の動作のシュミレーション結果
を示した図である。

【図５】第１実施形態の入力回路の動作のシュミレーシ
ョン結果を示した図である。

【図６】本発明の第２実施形態の入力回路が備えるバイ
アス制御回路の回路図である。

【図７】本発明の第３実施形態の入力回路の回路図であ
る。

【図８】第３実施形態の入力回路が備えるバイアス制御
回路の入出力特性図である。

【図９】第３実施形態の入力回路が備えるバイアス制御
回路の回路図である。

【図１０】第４実施形態の入力回路が備えるバイアス制
御回路の回路図である。

【図１１】従来の、比較的高電位の入力信号を対象とす
る入力回路の回路図である。

【図１２】従来の、比較的低電位の入力信号を対象とす
る入力回路の回路図である。

【図１３】従来の入力回路の動作を説明するための図で
ある。

【図１４】従来の入力回路の問題点を説明するための図
である。

【符号の説明】

Ｃ１０、Ｃ２０、Ｃ３０、Ｃ４０ 入力回路 Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１ 作動アンプ Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２ ＣＭＯＳインバータ
回路 Ｃ４３、Ｃ５３、Ｃ６３、Ｃ７３ バイアス制御回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 差動入力用の第１及び第２のＰＭＯＳト
   ランジスタと、 前記第１及び第２のＰＭＯＳトランジスタのドレインに
   接続されたＮＭＯＳカレントミラー負荷と、 ドレインとソースが、それぞれ、前記第１及び第２のＰ
   ＭＯＳトランジスタのソース同士の接続点と電源に接続
   され、ゲートに一定のバイアス電圧が印可される第３の
   ＰＭＯＳトランジスタと、 ドレインとソースが、それぞれ、前記第１及び第２のＰ
   ＭＯＳトランジスタのソース同士の接続点と電源に接続
   された第４のＰＭＯＳトランジスタと、 入力端子が前記第１及び第２のＰＭＯＳトランジスタの
   ソース同士の接続点と接続され、出力端子が前記第４の
   ＰＭＯＳトランジスタのゲートと接続された回路であっ
   て、入力端子から入力される信号の電位が高くなるほ
   ど、低い電位の信号を出力端子から出力するバイアス制
   御回路と、 前記第２のＰＭＯＳトランジスタのドレインの電位に応
   じたレベル信号の信号を出力するインバータとを、備え
   ることを特徴とする半導体集積回路の入力回路。
2. 【請求項２】 前記バイアス制御回路は、 ゲート、ソース、ドレインに、それぞれ、前記入力端
   子、グランド、前記出力端子が接続されたＮＭＯＳトラ
   ンジスタと、 前記ＮＭＯＳトランジスタのドレインと電源との間に設
   けられた抵抗成分とを、含むことを特徴とする請求項１
   記載の半導体集積回路の入力回路。
3. 【請求項３】 前記抵抗成分がＭＯＳトランジスタを利
   用して形成されたものであることを特徴とする請求項２
   記載の半導体集積回路の入力回路。
4. 【請求項４】 前記抵抗成分を除く各部がチップ上に形
   成されており、 前記抵抗成分が前記チップに外付けされる抵抗であるこ
   とを特徴とする請求項２記載の半導体集積回路の入力回
   路。
5. 【請求項５】 差動入力用の第１及び第２のＮＭＯＳト
   ランジスタと、前記第１及び第２のＮＭＯＳトランジス
   タのドレインに接続されたＰＭＯＳカレントミラー負荷
   と、 ドレインとソースが、それぞれ、前記第１及び第２のＮ
   ＭＯＳトランジスタのソース同士の接続点とグランドに
   接続され、ゲートに一定のバイアス電圧が印可される第
   ３のＮＭＯＳトランジスタと、 ドレインとソースが、それぞれ、前記第１及び第２のＮ
   ＭＯＳトランジスタのソース同士の接続点とグランドに
   接続された第４のＮＭＯＳトランジスタと、 入力端子が前記第１及び第２のＮＭＯＳトランジスタの
   ソース同士の接続点と接続され、出力端子が前記第４の
   ＮＭＯＳトランジスタのゲートと接続された回路であっ
   て、前記入力端子から入力される信号の電位が高くなる
   ほど、低い電位の信号を前記出力端子から出力するバイ
   アス制御回路と、 前記第２のＮＭＯＳトランジスタのドレインの電位に応
   じたレベル信号の信号を出力するインバータとを、備え
   ることを特徴とする半導体集積回路の入力回路。
6. 【請求項６】 前記バイアス制御回路は、 ゲート、ドレイン、ソースに、それぞれ、前記入力端
   子、前記出力端子、電源が接続されたＰＭＯＳトランジ
   スタと、 前記ＰＭＯＳトランジスタのドレインとグランドとの間
   に設けられた抵抗成分とを、含むことを特徴とする請求
   項５記載の半導体集積回路の入力回路。
7. 【請求項７】 前記抵抗成分がＭＯＳトランジスタを利
   用して形成されたものであることを特徴とする請求項６
   記載の半導体集積回路の入力回路。
8. 【請求項８】 前記抵抗成分を除く各部がチップ上に形
   成されており、 前記抵抗成分が前記チップに外付けされる抵抗であるこ
   とを特徴とする請求項６記載の半導体集積回路の入力回
   路。