JP3108718B2 - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JP3108718B2 JP3108718B2 JP02291191A JP29119190A JP3108718B2 JP 3108718 B2 JP3108718 B2 JP 3108718B2 JP 02291191 A JP02291191 A JP 02291191A JP 29119190 A JP29119190 A JP 29119190A JP 3108718 B2 JP3108718 B2 JP 3108718B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- differential amplifier
- signal
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
路に設けられる演算増幅器に関するものである。
−123114号公報に記載されるものがあった。以下、その
構成を説明する。
である。
子1、接地電位VSSが印加されるグランド端子2、正相
入力信号+INが入力される正相入力端子3、逆相入力信
号−INが入力される逆相入力端子4、制御信号PSが入力
される制御入力端子5、及び出力信号OUTを出力する出
力端子6を有している。
回路10、差動増幅回路20、レベルシフト回路30、出力回
路40、帰還回路50、及び出力制御用Pチャネル型MOSト
ランジスタ(以下、PMOSという)55が接続されている。
される制御信号PSにより可変されるバイアス電圧S10を
信号線16を介して出力する回路であり、PMOS11,13,15、
及びNチャネル型MOSトランジスタ(以下、NMOSとい
う)12,14より構成されている。差動増幅回路20は、信
号線16を介して入力されるバイアス電圧S10に基づき動
作し、正相入力信号+IN及び逆相入力信号−INを差動増
幅する回路であり、NMOS21,22,23、及びPMOS24,25より
構成されている。
0の直流レベルをシフトする回路であり、NMOS31,32より
構成されている。出力回路40は、差動増幅回路20の出力
信号S20及びレベルシフト回路30の出力信号S30を入力し
て出力信号OUTを出力端子6より出力する回路であり、P
MOS41及びNMOS42より構成されている。帰還回路50は、
出力信号OUTの一部を差動増幅回路20の出力側へ戻す回
路であり、PMOS51、NMOS52、及び帰還容量53より構成さ
れている。
信号PSに基づきオン,オフ動作し、出力回路40内のPMOS
41をオフ状態にすることによって該出力回路40をパワー
ダウン状態にするトランジスタである。
御信号PSを印加すると、演算増幅器の内部バイアス電流
は所定の値となり、該演算増幅器が正常動作をする。
S)の制御信号PSを印加すると、PMOS11がオン、NMOS12
がオフし、PMOS13のゲート電圧が電原電圧VDDと同電位
となるので、該PMOS13がオフする。そのため、バイアス
電圧発生回路10内のNMOS15をオフし、該NMOS15のゲート
に接続された信号線16上のバイアス電圧S10が“L"レベ
ルになる。従って、NMOS21,32はオフし、差動増幅回路2
0及びレベルシフト回路30がパワーダウン状態になる。
7を介して出力制御用PMOS55がオンし、差動増幅回路20
の出力信号S20が電源電圧VDDと同電位になる。すると、
出力回路40内のPMOS41がオフするので、該出力回路40も
パワーダウン状態になる。これにより、演算増幅器全体
がパワーダウン状態となる。
な課題があった。
この図に示すように、例えばCMOS LSIに搭載される演
算増幅回路は、一つのバイアス電圧発生回路10から出力
されるバイアス電圧S10により、差動増幅回路、レベル
シフト回路及び出力回路等で構成される複数の演算増幅
器本体A1〜Anを駆動する形態が一般的である。LSIに搭
載する回路によっては、一つのバイアス電圧発生回路10
から出力されるバイアス電圧S10により、30〜40個の演
算増幅器本体A1〜Anを駆動しなければらない。
しようとすると、バイアス電圧発生回路10から出力され
るバイアス電圧S10を、信号線16を介して各演算増幅器
本体A1〜Anに供給しなければならないうえに、制御入力
端子5に印加される制御信号PSを、信号線7を介して各
演算増幅器本体A1〜Anにそれぞれ供給しなければならな
い。このように、各演算増幅器本体A1〜Anにそれぞれ信
号線7を介して制御信号PSを供給しなければならないた
め、回路構成が冗長になって複雑になるばかりか、信号
線7の引廻しによってパターンレイアウト面積の増大を
招くおそれがある。
御信号供給用の信号線による回路構成の複雑化、及び該
信号線よるパターンレイアウト面積が増大する点につい
て解決した演算増幅器を提供するものである。
明は、第1の電圧レベルあるいは第1の電圧レベルとは
異なる第2の電圧レベルに設定可能な制御信号が前記第
1の電圧レベルの時に所望のバイアス電圧を発生するバ
イアス電圧発生回路と、信号線を介して印加される前記
バイアス電圧により活性化が制御され、活性化状態にて
入力信号を差動増幅する差動増幅回路と、前記差動増幅
回路の出力に基づく出力信号を出力する出力回路とを有
する演算増幅器において、前記制御信号が前記第2の電
圧レベルの時に前記信号線の電圧を、前記差動増幅回路
が非活性化状態となる電圧に固定する第1の制御回路
と、前記信号線の電圧が前記所望のバイアス電圧の時
に、前記出力回路が前記差動増幅回路の出力に基づく前
記出力信号を出力可能に制御し、前記信号線の電圧が前
記差動増幅回路が非活性化状態となる電圧の時に、前記
出力回路が前記差動増幅回路の出力に基づく前記出力信
号を出力することを抑制するよう制御する第2の制御回
路とを、有している。
号線の電圧レベルが前記所望のバイアス電圧の時に、前
記差動増幅回路からの出力をレベル変換して前記出力回
路に出力し、前記信号線の電圧が前記差動増幅回路が非
活性状態となる電圧の時に、前記差動増幅回路からの出
力に対するレベル変換が抑制されるレベル変換回路を有
している。
は、前記出力信号を前記差動増幅回路の出力側へ帰還す
るための帰還回路を有している。
時に、第1の制御回路がバイアス電圧発生回路の出力を
所定電圧に固定する。これにより、第2の制御回路が出
力回路の出力をフローティング状態にする。そのため、
従来のように演算増幅器本体に制御信号を供給しなくて
も、例えば、演算増幅器を完全にパワーダウン状態にす
ることが可能となり、それによって制御信号線の削減化
が図れる。
圧発生回路の出力が所望のバイアス電圧の時に、差動増
幅回路の出力をレベル変換して出力回路に出力し、バイ
アス電圧発生回路の出力が所定電圧に固定された時に、
レベル変換動作を停止する。
号は、帰還回路によって差動増幅回路の出力側へ帰還さ
れる。これにより、演算増幅器の動作が安定化する。
幅器の回路図である。
子101、接地電位VSSが印加されるグランド端子102、正
相入力信号+INが入力される正相入力端子103、逆相入
力端子−INが入力される逆相入力端子104、制御信号PS
が供給される制御入力端子105、及び出力信号OUTが出力
される出力端子106を有している。
生回路110、差動増幅回路120、レベルシフト回路130、
出力回路140、帰還回路150、及び第2の制御回路(例え
ば、出力制御用PMOS)155が接続されている。
力される制御信号PSにより可変されるバイアス電圧S100
を、信号線117を介して差動増幅回路120及びレベルシフ
ト回路130へ供給する回路であり、PMOS111,113、NMOS11
2,114、及び第1の制御回路(例えば、バイアス電圧固
定用のNMOS)116を有している。
びNMOS114とが、並列に接続されている。制御入力端子1
05がPMOS111及びNMOS112のゲートに接続され、そのPMOS
111及びNMOS112の接続点が、PMOS113のゲートに接続さ
れると共に、NMOS116のゲートに接続されている。NMOS1
12のソースが、NMOS114のゲート及びドレインに接続さ
れ、そのNMOS114のソースが、並列接続されたNMOS115,1
16を介してグランド端子102に接続されている。また、N
MOS115のゲート及びドレインは、共通接続されている。
動増幅回路120は、正相入力信号+INと逆相入力信号−I
Nとを差動増幅する回路であり、NMOS121,122,123及びPM
OS124,125を有している。NMOS121はバイアス電圧S100に
よりオン,オフ制御される定電流源としての機能があ
り、そのソースがグランド端子102に接続され、そのド
レインが、入力用NMOS122及び負荷用PMOS124を介して電
源端子101に接続されると共に、入力用NMOS123及び負荷
用PMOS125を介して電源端子101に接続されている。この
差動増幅回路120の出力信号S120には、レベル変換回路
(例えば、レベルシフト回路)130が接続されている。
S120の直流レベルをシフトする回路であり、NMOS121,12
2を有している。NMOS121,122は、電源端子101とグラン
ド端子102との間に直列接続され、一方のNMOS131のゲー
トが出力信号S120に接続され、他方のNMOS132のゲート
が信号線117に接続されている。このレベルシフト回路1
30の出力信号S130と差動増幅回路120の出力信号S120と
が、出力回路140に接続されている。
号OUTを出力端子106から出力する回路であり、PMOS141
及びNMOS142を有している。PMOS141及びNMOS142は、電
源端子101とグランド端子102との間に直列接続され、一
方のNMOS141のゲートが出力信号S120に、他方のNMOS142
のゲートが出力信号S130に、それぞれ接続されている。
NMOS141と142の接続点には、出力端子106が接続される
と共に、帰還回路150が接続され、さらにNMOS141のゲー
トに出力制御用PMOS155が接続されている。
0の出力側に戻し、演算増幅器の動作の安定化を図る回
路であり、PMOS151、NMOS152及び帰還容量153を有して
いる。出力端子106と出力信号S120との間には、並列接
続されたPMOS151及びNMOS152と、帰還容量153とが、直
列接続されている。PMOS151及びNMOS152は、それらのゲ
ートがグランド端子102及び電源端子101にそれぞれ接続
され、スイッチとして機能する。
0に接続され、ドレインが電源端子101に、ソースがPMOS
141のゲートにそれぞれ接続され、バイアス電圧S100に
よりオン,オフ動作して出力回路140のパワーダウン制
御を行うトランジスタである。
作、及び(b)パワーダウン動作について説明する。
ルの時、NMOS112がオンとなり、PMOS113及びNMOS114,11
6のゲート電圧が同電位となる。この電位で、NMOS116が
オフとなるように該NMOS116を設定しておけば、PMOS113
及びNMOS114,115は、従来と同様に通常のバイアス電圧
発生回路として動作し、該バイアス電圧発生回路110か
らバイアス電圧S100が信号線117を介して出力され、そ
のバイアス電圧S100によって差動増幅回路120及びレベ
ルシフト回路130が正常に動作する。そのため、差動増
幅回路120では、正相入力信号+IN及び逆相入力信号−I
Nの差動増幅を行い、その出力信号S120がレベルシフト
回路130でレベルシフトされ、そのシフトされた出力信
号S130が差動増幅回路120の出力信号S120と共に出力回
路140へ与えられる。
を、“H"レベルのバイアス電圧S100によってオフになる
ように設定しておけば、該PMOS155に影響されずに、該
出力回路140が出力信号S120,S130を増幅して通常動作時
の出力信号OUTを出力端子106から出力する。
ルの時、PMOS111はオンとなり、PMOS113及びNMOS116の
ゲート電位が電源電圧VDDと同電位になる。すると、NMO
S116がオンとなり、バイアス電圧発生回路110から出力
される信号線117上のバイアス電圧S100が“L"レベルと
なる。この“L"レベルのバイアス電圧S100により、NMOS
121,132がオフとなり、差動増幅回路120及びレベルシフ
ト回路130がパワーダウン状態となる。さらに、出力制
御用PMOS155がオンとなり、差動増幅回路120の出力信号
S120が電源電圧VDDと同電位となり、PMOS141がオフとな
るので、出力回路140もパワーダウン状態となる。これ
により、演算増幅器の回路全体が確実にパワーダウン状
態になる。
回路110をパワーダウン状態にし、そのバイアス電圧発
生回路110から出力されるバイアス電圧S100を用いて、
差動増幅回路120、レベルシフト回路130及び出力回路14
0をパワーダウン状態にし、演算増幅器の回路全体を確
実にパワーダウン状態に設定することができる。そのた
め、従来必要であった出力回路140に供給するための制
御信号PS用の信号線が不用となり、それによって回路構
成の簡素化と、LSIパターンレイアウト面積を減少させ
ることができる。さらに、パワーダウン時には、電源電
圧VDDと接地電位VSSとの間がオフ状態になるため、演算
増幅器の消費電流を、MOSトランジスタのリーク電流程
度に低減することができる。
が可能である。その変形例としては、例えば次のような
ものがある。
路130や帰還回路150を備えているが、これらのレベルシ
フト回路130や帰還回路150が設けられない回路構成の演
算増幅器についても、上記実施例のNMOS116及びPMOS155
を用いてパワーダウン制御を行うことが可能である。
OS116をPMOS等の他のトランジスタで構成したり、第2
の制御回路を構成するPMOS155をNMOS等の他のトランジ
スタで構成し、それに応じて接続関係を図示以外のもの
に変更してもよい。さらに、第1図のバイアス電圧発生
回路110、差動増幅回路120、出力回路140、及びレベル
シフト回路130等を、電源の極性等を変えることによっ
て他のトランジスタ構成にしてもよい。
び第2の制御回路を設けたので、例えば、制御信号によ
ってバイアス電圧発生回路をパワーダウン状態にすれ
ば、そのバイアス電圧発生回路の出力が第1の制御回路
によって所定電圧に固定される。そして、その所定電圧
によって差動増幅回路やレベル変換回路がパワーダウン
状態になると共に、第2の制御回路を介して出力回路が
パワーダウン状態となり、それによって演算増幅器の回
路全体を確実にパワーダウン状態に設定するとができ
る。このように、バイアス電圧発生回路の出力により、
差動増幅回路やレベル変換回路、及び出力回路をパワー
ダウン状態に設定することができるため、従来必要であ
った出力回路をパワーダウンするための制御信号線が不
要となり、それによって回路構成の簡素化と、パターン
レイアウト面積を減少させることができる。しかも、本
発明は、帰還回路等を備えた演算増幅器にも、第1及び
第2の制御回路を設けることにより、前記の効果を得る
ことができる。
2図は従来の演算増幅器の回路図、第3図は従来の演算
増幅回路の構成ブロック図である。 110……バイアス電圧発生回路、116……NMOS、120……
差動増幅回路、130……レベルシフト回路、140……出力
回路、150……帰還回路、155……PMOS、PS……制御信
号、S100……バイアス電圧。
Claims (3)
- 【請求項1】第1の電圧レベルあるいは第1の電圧レベ
ルとは異なる第2の電圧レベルに設定可能な制御信号が
前記第1の電圧レベルの時に所望のバイアス電圧を発生
するバイアス電圧発生回路と、信号線を介して印加され
る前記バイアス電圧により活性化が制御され、活性化状
態にて入力信号を差動増幅する差動増幅回路と、前記差
動増幅回路の出力に基づく出力信号を出力する出力回路
とを有する演算増幅器において、 前記制御信号が前記第2の電圧レベルの時に前記信号線
の電圧を、前記差動増幅回路が非活性化状態となる電圧
に固定する第1の制御回路と、 前記信号線の電圧が前記所望のバイアス電圧の時に、前
記出力回路が前記差動増幅回路の出力に基づく前記出力
信号を出力可能に制御し、前記信号線の電圧が前記差動
増幅回路が非活性化状態となる電圧の時に、前記出力回
路が前記差動増幅回路の出力に基づく前記出力信号を出
力することを抑制するよう制御する第2の制御回路と
を、 有することを特徴とする演算増幅器。 - 【請求項2】前記演算増幅器は、前記信号線の電圧レベ
ルが前記所望のバイアス電圧の時に、前記差動増幅回路
からの出力をレベル変換して前記出力回路に出力し、前
記信号線の電圧が前記差動増幅回路が非活性化状態とな
る電圧の時に、前記差動増幅回路からの出力に対するレ
ベル変換が抑制されるレベル変換回路を有することを特
徴とする請求項1記載の演算増幅器。 - 【請求項3】前記演算増幅器は、前記出力信号を前記差
動増幅回路の出力側へ帰還するための帰還回路を有する
ことを特徴とする請求項1または2記載の演算増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02291191A JP3108718B2 (ja) | 1990-10-29 | 1990-10-29 | 演算増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02291191A JP3108718B2 (ja) | 1990-10-29 | 1990-10-29 | 演算増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04165705A JPH04165705A (ja) | 1992-06-11 |
JP3108718B2 true JP3108718B2 (ja) | 2000-11-13 |
Family
ID=17765638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02291191A Expired - Fee Related JP3108718B2 (ja) | 1990-10-29 | 1990-10-29 | 演算増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3108718B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4766769B2 (ja) * | 2001-04-18 | 2011-09-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
-
1990
- 1990-10-29 JP JP02291191A patent/JP3108718B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04165705A (ja) | 1992-06-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5907259A (en) | Operational amplification circuit capable of driving a high load | |
US7382180B2 (en) | Reference voltage source and current source circuits | |
JP2003283327A (ja) | レベルシフタ回路及び該レベルシフタ回路を備えた半導体装置 | |
US7068105B2 (en) | Low-voltage differential amplifier | |
EP0511856B1 (en) | Reference generator | |
US6201428B1 (en) | 5-volt tolerant 3-volt drive push-pull buffer/driver | |
JP3108718B2 (ja) | 演算増幅器 | |
EP1133061A1 (en) | Current matrix type digital-to-analog converter incorporating operational amplifier | |
JP3076258B2 (ja) | 入力初段回路 | |
US20070152745A1 (en) | System and method for reducing leakage current of an integrated circuit | |
JP3688497B2 (ja) | アナログスイッチ回路 | |
JP2001053558A (ja) | 演算増幅器 | |
JP2788890B2 (ja) | レベルシフト回路 | |
US6356114B1 (en) | High speed receiver with integrated CMOS and PECL capability | |
JP2809932B2 (ja) | 入力バッファ回路 | |
JP3390235B2 (ja) | 演算増幅器及び反転増幅器 | |
JP3456849B2 (ja) | 信号伝送回路、信号受信回路及び送受信回路、信号伝送方法、信号受信方法及び信号送受信方法、並びに半導体集積回路及びその制御方法 | |
JPH0216610B2 (ja) | ||
US20070052468A1 (en) | Shift down level shifter | |
JP3843720B2 (ja) | 定電圧出力装置 | |
JP2002026715A (ja) | レベルシフト回路 | |
JP2747102B2 (ja) | 1/2バイアスlcdコモン信号発生回路 | |
JPH07114361A (ja) | 3値出力回路 | |
JP2001127569A (ja) | ミュート回路 | |
JPS60103815A (ja) | 演算増幅器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070914 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090914 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090914 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 10 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |