JPH0677786A

JPH0677786A - 半導体集積回路装置

Info

Publication number: JPH0677786A
Application number: JP4227279A
Authority: JP
Inventors: Yukihiro Araya; 幸博荒谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-08-26
Filing date: 1992-08-26
Publication date: 1994-03-18
Also published as: US5440253A

Abstract

(57)【要約】【目的】伝送路の直流電圧の極性を判別する極性検出
回路を集積化し、部品点数を削減することを目的とす
る。【構成】半導体基板上に形成された入力回路４、クラ
ンプ回路５、コンパレータ６及び制御回路７により伝送
路５１，５２間の電圧極性を検出する極性検出回路を構
成する。入力インピーダンスの大きな入力回路４は入力
された電位を所定の割合で分圧して出力する。クランプ
回路５は入力回路４のそれぞれの出力が接地電位に対す
る所定電圧を下回らないよう所定電圧でクリップする。
入力回路５の出力は制御回路７及びコンパレータ６に入
力される。制御回路７は、伝送路５１，５２間の電位差
が所定電圧以上であると判別すれば、コンパレータ６に
対して伝送路５１，５２の電位の高低の比較を行って結
果を出力するよう制御信号を出力する。【効果】極性検出回路を集積化して部品点数を削減す
ることで装置を小型化し、安価にできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路装置に
関し、特に信号と直流電圧の双方を伝送する複数本の伝
送路の直流電圧の極性を検出する極性検出回路を有する
半導体集積回路装置に関するものである。

【０００２】

【従来の技術】図６はホームバス等の伝送路及び伝送路
に接続された機器を示すブロック図である。図６におい
て、５０ａ〜５０ｄは直流電圧を受けて動作する各種機
能を備えた機器、５１，５２は機器５０ａ〜５０ｄに接
続し、機器５０ａ〜５０ｄに直流電圧を供給するととも
に各機器５０ａ〜５０ｄ間の信号をその直流電圧に重畳
して伝達する伝送路、５３は抵抗５４，５５を介して伝
送路５１，５２に接続され、機器５０ａ〜５０ｄに電源
電圧を供給する直流電源、５６〜５８は伝送路５１，５
２を伝達する信号波形の歪を抑えるために付加された抵
抗及びコンデンサである。図に示すように伝送路５１，
５２の間には機器５０ａ〜５０ｄの出力する信号と共に
直流電圧が印加されている。しかし、伝送路５１，５２
に印加される直流電圧の極性は伝送路５１，５２の外観
からは見分けられない場合が多く、例えば伝送路５１の
方が伝送路５２より常に高いとは限っておらず、直流電
源５３から直流電圧の供給がなされていない場合もあ
る。そのため、機器５０ａ〜５０ｄはそれぞれ伝送路５
１，５２に印加された直流電圧の極性を検出するための
回路を備えているのが一般的である。

【０００３】図７は図６の点線で囲まれた部分を拡大し
た図である。機器５０ａは直流電圧を入力するための電
源端子６５とコンデンサ６３，６４を介して信号を入出
力するための信号入出力端子６６とを備えており、例え
ばドライバ／レシーバ回路６１が信号入出力端子６６に
接続され、データの送受信を行う。また、電源端子６５
には極性検出回路６０が接続され、電源端子６５から直
流電圧を取り込み、その極性を極性検出回路６０で検出
して機器５０ａは直流電圧を使用することが可能にな
る。なお、機器５０ａが伝送路５１，５２より電源を取
る場合は、ブリッジ回路を通して接続された電源回路が
必要であるが、ここでは図示していない。

【０００４】次に、図８に図７で示した極性検出回路の
一例として回路図を示す。図８において、５１，５２は
伝送路、６０は極性検出回路、７５は一方端を伝送路５
２に接続し、極性検出回路６０に流れる電流を制限する
ための電流制限抵抗、７２，７３は電流制限抵抗７５の
他方端と伝送路５１との間に接続された保護用ダイオー
ドである。６９は電流制限抵抗７５の他方端にアノード
を接続したダイオード、６７はダイオード６９のカソー
ドにフォトダイオードのアノードを接続し、伝送路５１
にフォトダイオードのカソードを接続し、フォトトラン
ジスタのエミッタを接地したフォトカプラー、７４ａは
フォトカプラー６７のフォトトランジスタのコレクタに
一方端を接続し、電源に他方端を接続したプルアップ抵
抗である。伝送路５１が伝送路５２に対して電圧が低く
なり、ダイオード６９とフォトカプラー６７のフォトダ
イオードのしきい値電圧の和以上にその絶対値が大きく
なった場合、伝送路５２からダイオード６９、フォトカ
プラー６７及び電流制限抵抗７５を通して伝送路５１へ
電流が流れる。その結果、極性検出信号出力端７６より
出力される出力信号ＰＯ１は“Ｈ”レベルから“Ｌ”レ
ベルへと変化する。また、７０は電流制限抵抗７５の他
方端にカソードを接続したダイオード、６８はダイオー
ド７０のアノードにフォトダイオードのカソードを接続
し、伝送路５１にフォトダイオードのアノードを接続
し、フォトトランジスタのエミッタを接地したフォトカ
プラー、７４ｂはフォトカプラー６８のフォトトランジ
スタのコレクタに一方端を接続し、電源に他方端を接続
したプルアップ抵抗である。伝送路５１が伝送路５２に
対して電圧が高くなり、ダイオード７０とフォトカプラ
ー６８のフォトダイオードのしきい値電圧の和以上にそ
の電圧の絶対値が大きくなった場合、伝送路５１からダ
イオード７０、フォトカプラー６８及び電流制限抵抗７
５を通して伝送路５２へ電流が流れる。その結果、極性
検出信号出力端７７より出力される出力信号ＰＯ２は
“Ｈ”レベルから“Ｌ”レベルへと変化する。伝送路５
１，５２の間の電圧極性は極性検出回路６０より出力さ
れる出力信号ＰＯ１，ＰＯ２によって判断される。ま
た、極性検出回路６０はフォトカプラー６７，６８によ
って伝送路５１，５２と出力端７６，７７より先の回路
とは絶縁されている。

【０００５】

【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、フォトカプラ
ー等の個別部品を用いており、部品点数が多くなるため
装置が大型化するとともに高価な装置になるという問題
点があった。

【０００６】この発明は上記のような問題点を解消する
ためになされたもので、極性検出回路を集積化すること
により部品点数を削減し、伝送路の極性を検出できる安
価な半導体集積回路を得ることを目的とする。

【０００７】

【課題を解決するための手段】第１の発明に係る半導体
集積回路装置は、第１及び第２の電位の直流電圧と該直
流電圧に重畳された信号とを供給するための第１及び第
２の伝送路に接続されて、前記直流電圧に関する検出を
行うための半導体集積回路装置であって、前記第１及び
第２の伝送路にそれぞれ接続された第１及び第２の入力
端子と、半導体基板上に形成され、制御信号を入力する
制御信号入力端と、前記第１及び第２の入力端子に作動
的に結合され、該第１及び第２の入力端子に入力された
前記第１及び第２の電位に応じた電位をそれぞれ入力す
る第１及び第２の入力端と、出力端とを有し、前記第１
及び第２の入力端間の電位差に基づいて前記第１の電位
と前記第２の電位の高低を比較し、その比較結果を前記
制御信号にしたがって前記出力端より出力する比較回路
と、前記半導体基板上に形成され、前記比較回路の前記
制御信号入力端に接続された制御信号出力端と、前記第
１及び第２の入力端子に作動的に結合され、該第１及び
第２の入力端子に入力された前記第１及び第２の電位に
応じた電位をそれぞれ入力する第１及び第２の入力端と
を有し、該第１の入力端の電位と該第２の入力端の電位
との電位差が所定の値以上になると前記比較回路に前記
比較結果を出力させるための第１の制御信号を前記制御
信号出力端より出力し、前記電位差が所定の値に満たな
いときは前記比較回路に前記比較結果を出力させないた
めの第２の制御信号を前記制御信号出力端より出力する
制御回路とを備えて構成されている。

【０００８】第２の発明に係る半導体集積回路装置は、
前記第１及び第２の入力端子にそれぞれ接続された第１
及び第２の入力端と、前記比較回路及び前記制御回路の
前記第１及び第２の入力端にそれぞれ接続された第１及
び第２の出力端とを有し、自身の前記第１及び第２の入
力端の電位と基準電位との電位差を所定の割合で分圧し
て前記第１及び第２の出力端よりそれぞれ出力する高入
力インピーダンスの入力回路を備えて構成されている。

【０００９】第３の発明に係る半導体集積回路装置は、
前記半導体基板上に形成され、前記入力回路の前記第１
及び第２の出力端に接続され、該第１及び第２の出力端
の電位と前記基準電位との電位差が所定電圧以上になら
ないように制限するクランプ回路を備えて構成されてい
る。

【００１０】第４の発明に係る半導体集積回路装置は、
前記制御回路が前記第１及び第２の制御信号を出力する
際の閾値となる前記所定の値を所定のスイッチング素子
がスイッチングする閾値電圧となるように設定したこと
を特徴とする。

【００１１】

【作用】第１の発明における制御回路は、比較回路の第
１の入力端の電位と第２の入力端の電位との差が所定の
値以上になった時、比較回路に第１及び第２の伝送路の
間の電位の高低の比較結果を示す信号を出力させるため
の第１の制御信号を出力し、比較回路の第１の入力端の
電位と第２の入力端の電位との差が所定の値未満の時、
比較回路に第１及び第２の伝送路の間の電位の高低の比
較結果を示す信号を出力させないための第２の制御信号
を出力するので、所定の範囲で第１及び第２の伝送路の
電圧の小さな変動によって比較回路が比較結果を出力し
ないよう比較回路を不能状態にすることができる。ま
た、比較回路を用いているので小さな電位差でも応答速
度が速く、集積化するのに適した構成で、第１及び第２
の伝送路の電位の比較結果を出力しないような一定の不
感帯を有する極性検出機能を半導体集積回路装置にもた
せることができる。

【００１２】第２の発明における入力回路は大きな入力
インピーダンスを有しており、第１及び第２の伝送路と
半導体集積回路装置の入力回路より内部の回路との絶縁
性を高める役目を果たしている。また、この第２の制御
信号により比較回路が不能状態となる不感帯の幅は入力
回路における第１の伝送路の電位と基準電位の分圧の割
合及び第２の伝送路の電位と基準電位の分圧の割合の設
定により任意に変えることができる。

【００１３】第３の発明におけるクランプ回路は、入力
回路の第１及び第２の出力端の間の電位差を所定電圧以
下に抑えることができ、半導体基板上の寄生素子が動作
するのを抑制することができ、半導体集積回路装置の誤
動作を防止することができる。

【００１４】第４の発明における入力回路は、制御回路
が第１及び第２の制御信号を出力する際の閾値となる所
定の値を一つのスイッチング素子がスイッチングする閾
値電圧となるように設定しているので、制御回路におい
て一つのスイッチング素子で比較回路が検出結果を出力
しない不感帯を設定することができる。

【００１５】

【実施例】以下、この発明の第１実施例を図について説
明する。図１はこの発明の第１実施例による極性検出機
能を持った半導体集積回路装置の構成を示すブロック図
である。図１において、５１及び５２は図６で説明した
と同様の伝送路であり、１は伝送路５１，５２から受け
る直流電圧の極性を検出する機能を有する半導体集積回
路装置、２及び３は半導体集積回路装置１に設けられ、
伝送路５１，５２に接続される入力端子、４は入力端子
２，３に接続され、伝送路５１，５２の電位と接地電位
との電位差を分割してそれぞれ出力する入力回路、５は
入力回路４の出力を入力し、入力回路４の出力が接地電
位に対して所定の電圧以下にならないように制限するク
ランプ回路、７はクランプ回路５を通して出力された入
力回路４のそれぞれの出力の電位差が所定の値以上にな
っているか否かを判別してコンパレータ６に対して出力
信号を出力するか出力しないかの制御信号を出力する制
御回路、６はクランプ回路５を通して出力された入力回
路４のそれぞれの出力電圧の大きさを比較して、比較し
た結果を出力するコンパレータである。これら入力回路
４、クランプ回路５、コンパレータ６及び制御回路７は
同一半導体基板上に形成されている。そのため、従来の
極性検出回路に比べて部品点数が少なく、小型化でき
る。

【００１６】次に、半導体集積回路装置１の動作の一例
を示す。例えば、伝送路５１が接地電位に対して１５
Ｖ、伝送路５２が接地電位に対して−５Ｖの電位にある
とする。これらの電位は入力端子２，３を介して入力回
路４に入力される。入力回路４では所定の割合で電圧を
分割して出力する。例えば分圧する割合を１／５とする
と、入力回路４の出力端４ａ，４ｂからは出力電圧３Ｖ
と−１Ｖが出力される。ここでクランプ回路５の出力が
−０．４Ｖ以下にならないように設定されているとする
と、クランプ回路５の出力端５ａ，５ｂからは出力電圧
３Ｖと−０．４Ｖが出力される。まず、制御回路７はク
ランプ回路５の出力端５ａ，５ｂの電位差が所定電圧以
上であるか否かを判定し、例えばこの所定電圧を３Ｖと
すると出力端５ａ，５ｂの電位差が３．４Ｖであるため
コンパレータ６に対して出力端７ａからコンパレータ６
の出力をイネーブルとする制御信号を出力する。この制
御信号を受けてコンパレータ６はクランプ回路５から出
力されたそれぞれの出力電圧を比較して出力端６ａ，６
ｂから出力端５ａの出力電圧の方が出力端５ｂの出力電
圧より大きい、すなわち、伝送路５１の方が伝送路５２
よりも大きいという比較結果を示す出力信号を出力す
る。しかし、例えば接地電位に対して伝送路５１の電位
が１０Ｖ、伝送路５２の電位が−５Ｖであれば、各回路
４〜７が上記の条件で動作するとき、クランプ回路５の
出力端５ａ，５ｂの間の電位差は２．４Ｖとなり、制御
回路７からコンパレータ６の出力をディスイネーブルと
する制御信号を出力する。

【００１７】図１で示した各回路の構成の一例を示す回
路図を図２に示す。図２において、図１と同一符号は図
１と同一もしくは相等する部分を示す。入力回路４は抵
抗Ｒ１〜Ｒ４で構成されている。抵抗Ｒ１，Ｒ２は入力
端子２と接地電位との間に直列に接続され、出力端４ａ
から出力される電圧は抵抗Ｒ１と抵抗Ｒ２の抵抗値の和
と抵抗Ｒ２の抵抗値との比で定まる。同様に抵抗Ｒ３，
Ｒ４は入力端子３と接地電位との間に直列に接続され、
出力端子４ｂから出力される電圧は抵抗Ｒ３と抵抗Ｒ４
の抵抗値の和と抵抗Ｒ４の抵抗値との比で定まる。通
常、入力回路４の入力インピーダンスを高くするため、
抵抗Ｒ１，Ｒ３の抵抗値は高く設定する。ここで抵抗Ｒ
１と抵抗Ｒ２との抵抗値の比と抵抗Ｒ３と抵抗Ｒ４との
比を同じにすれば、伝送路５１，５２の電位が変化して
も伝送路５１，５２間の電位差が一定ならば、出力端４
ａ，４ｂ間の電位差も伝送路５１，５２の電位にかかわ
らず一定に保たれる。従ってコンパレータ６の動作しな
い不感帯の幅は伝送路５１，５２の電位にかかわらず一
定である。逆に、コンパレータ６の不感帯の幅を伝送路
５１，５２の電位によって変えたい時には、抵抗Ｒ１と
抵抗Ｒ２との抵抗値の比と抵抗Ｒ３と抵抗Ｒ４との抵抗
値の比とを場合に応じて設定すればよい。

【００１８】なお、半導体基板上に形成された抵抗Ｒ
２，Ｒ４の抵抗値を変える方法として図１１に示すよう
に並列に接続した複数の抵抗を用いることもできる。図
１１において、２５，２６は半導体基板１０の上に形成
された抵抗Ｒ２，Ｒ４を構成している拡散抵抗、２７は
入力端子２，３と半導体基板１０とを接続するためのパ
ッド、３０は抵抗２６の両端に設けられたヒューズであ
る。レーザ等によりヒューズ３０を溶断することにより
抵抗Ｒ２，Ｒ４を所望の抵抗値に設定することができ
る。

【００１９】次に、クランプ回路５について説明する。
クランプ回路５はＮＰＮトランジスタＱ１，Ｑ２と抵抗
Ｒ５〜Ｒ８で構成されている。抵抗Ｒ５，Ｒ６は電源電
位と接地電位との間に直列に接続され、電源電圧を分割
してＮＰＮトランジスタＱ１のベースを適当な電位に固
定する。入力回路４の出力端４ａに接続されたＮＰＮト
ランジスタＱ１のエミッタの電位が下がり、ベース・エ
ミッタ間電圧がＮＰＮトランジスタＱ１のしきい値電圧
ＶBE1 をこえるとＮＰＮトランジスタＱ１がオンしてＮ
ＰＮトランジスタＱ１の電源に接続したコレクタから電
流が流れ込み、出力端４ａの電位はクランプされる。例
えば、ＮＰＮトランジスタＱ２のベース電位を０．３Ｖ
となる様に抵抗Ｒ５，Ｒ６の抵抗値の比を決定するとＮ
ＰＮトランジスタＱ１のエミッタの電位は（０．３−Ｖ
BE1 ）で与えられ、ほぼ−０．４Ｖとなり、寄生素子の
動作をおさえることができる。抵抗Ｒ７，Ｒ８及びＮＰ
ＮトランジスタＱ２の接続も抵抗Ｒ５，Ｒ６及びＮＰＮ
トランジスタＱ１と同様の接続になっており、出力端子
４ｂの電位をクランプすることができる。この回路では
寄生素子の動作は出力端４ａ，４ｂが負の電位になった
時に起こり易いためクランプするのは一定の電位以下に
ならないようにする。

【００２０】次に、制御回路７について説明する。制御
回路７はＮＰＮトランジスタＱ３〜Ｑ６，Ｑ９，Ｑ１
０，Ｑ１２，Ｑ１３とＰＮＰトランジスタＱ７，Ｑ８，
Ｑ１０，抵抗Ｒ９，Ｒ１０及び定電流源Ｃ１，Ｃ２によ
り構成されている。ＮＰＮトランジスタＱ３，Ｑ４のベ
ースはクランプ回路５の出力端５ａに接続され、エミッ
タは出力端５ｂに接続されている。また、ＮＰＮトラン
ジスタＱ３のコレクタも出力端５ａに接続され、ＮＰＮ
トランジスタＱ３，Ｑ４はカレントミラー回路となって
いる。したがって、出力端５ａの電位が出力端５ｂの電
位より高くなり、ＮＰＮトランジスタＱ３のしきい値電
圧ＶBE3 を越えると、ＮＰＮトランジスタＱ３がオンし
て電流が流れる。ＮＰＮトランジスタＱ４もＮＰＮトラ
ンジスタＱ３と同じ値の電流が流れ、ＮＰＮトランジス
タＱ４のコレクタにコレクタを接続したＰＮＰトランジ
スタＱ７がオンし、ＰＮＰトランジスタＱ７のエミッタ
を通して電源より電流が流れる。

【００２１】そして、ＰＮＰトランジスタＱ７のベース
にベースを接続し、ＰＮＰトランジスタＱ７とカレント
ミラー回路を構成するＰＮＰトランジスタＱ８，Ｑ１１
もオンしてＰＮＰトランジスタＱ７に流れる電流と同じ
値の電流が電源からＰＮＰトランジスタＱ８，Ｑ１１の
エミッタに流れ込む。ＰＮＰトランジスタＱ８，Ｑ１１
のエミッタに流れ込んだ電流は、ＰＮＰトランジスタＱ
８，Ｑ１１のコレクタに接続された抵抗Ｒ９，Ｒ１０を
通して流れ、ＮＰＮトランジスタＱ９，Ｑ１２のベース
電流となる。ＮＰＮトランジスタＱ９，Ｑ１２はベース
電流が供給されてオン状態となり、ＮＰＮトランジスタ
Ｑ９，Ｑ１２のコレクタに接続された定電流源Ｃ１，Ｃ
２が出力する電流はＮＰＮトランジスタＱ９，Ｑ１２の
コレクタからエミッタを通して接地電位へと放出され
る。

【００２２】そのため、ＮＰＮトランジスタＱ９，Ｑ１
２のコレクタに接続されたＮＰＮトランジスタＱ１０，
Ｑ１３のベースにはベース電流が供給されず、ＮＰＮト
ランジスタＱ１０，Ｑ１３はオフ状態へと変化する。Ｎ
ＰＮトランジスタＱ１０，Ｑ１３がオン状態でＮＰＮト
ランジスタＱ１０，Ｑ１３のコレクタが接地されたエミ
ッタと同電位であったものが、ＮＰＮトランジスタＱ１
０，Ｑ１３がオフすることによりＮＰＮトランジスタＱ
１０，Ｑ１３のコレクタがハイインピーダンス状態とな
る。つまり、制御回路７からコンパレータ６に出力され
る制御信号ＣＳ１，ＣＳ２が“Ｌ”レベルから“ハイイ
ンピーダンス”へと変化する。

【００２３】同様に、ＮＰＮトランジスタＱ５，Ｑ６の
ベースはクランプ回路５の出力端５ｂに接続され、エミ
ッタは出力端５ａに接続されている。また、ＮＰＮトラ
ンジスタＱ５のコレクタも出力端５ｂに接続され、ＮＰ
ＮトランジスタＱ５，Ｑ６はカレントミラー接続となっ
ている。従って、出力端５ｂの電位が出力端５ａの電位
より高くなり、ＮＰＮトランジスタＱ５のしきい値電圧
ＶBE５を越えるとＮＰＮトランジスタＱ５がオンしてコ
レクタ・エミッタ間に電流が流れる。ＮＰＮトランジス
タＱ６もＮＰＮトランジスタＱ３と同じ値の電流が流
れ、ＮＰＮトランジスタＱ６のコレクタにコレクタを接
続したＰＮＰトランジスタＱ７がオンしてＰＮＰトラン
ジスタＱ７のエミッタを通して電源より電流が流れる。
以下、ＮＰＮトランジスタＱ８，Ｑ１１等の動作につい
ては、ＮＰＮトランジスタＱ３，Ｑ４によりＰＮＰトラ
ンジスタＱ７がオンした場合と同じである。ここでは、
クランプ回路５の出力端５ａ，５ｂ間の電位差がＮＰＮ
トランジスタＱ３，Ｑ５のしきい値電圧ＶBE3 ，ＶBE5
以下であればコンパレータ６は動作せず、ＮＰＮトラン
ジスタＱ３，Ｑ５のしきい値電圧によって不感帯が決ま
っている。

【００２４】なお、図１２に示すように、ベースとコレ
クタを接続し、ダイオードとして働くＮＰＮトランジス
タＱ３０〜Ｑ３３をＮＰＮトランジスタＱ３〜Ｑ６と直
列に接続することにより、ＮＰＮトランジスタＱ３０〜
Ｑ３３の閾値電圧分だけ不感帯の幅を広げることができ
る。

【００２５】次にコンパレータ６について説明する。コ
ンパレータ６はＰＮＰトランジスタＱ１４〜Ｑ１７，Ｑ
２２〜Ｑ２５、ＰＮＰトランジスタＱ１８〜Ｑ２１，Ｑ
２６〜Ｑ２９、抵抗Ｒ１１，Ｒ１２及び定電流源Ｃ３〜
Ｃ１０により構成されている。クランプ回路５の出力端
５ａ，５ｂはＰＮＰトランジスタＱ１４，Ｑ１５のベー
スに接続されている。ＰＮＰトランジスタＱ１４，Ｑ１
５のエミッタにベースを接続しているＰＮＰトランジス
タＱ１６，Ｑ１７は互いに差動対を構成している。この
ＰＮＰトランジスタＱ１６，Ｑ１７のベース電位はＰＮ
ＰトランジスタＱ１４，Ｑ１５のベース電位にＰＮＰト
ランジスタＱ１４，Ｑ１５のベース・エミッタ間電圧を
加えたものとなる。ＰＮＰトランジスタＱ１６，Ｑ１７
のベース電流は定電流源Ｃ３，Ｃ４より供給され、ＰＮ
ＰトランジスタＱ１４，Ｑ１５と定電流源Ｃ３，Ｃ４
は、差動対を成すＰＮＰトランジスタＱ１６，Ｑ１７の
ベース電流の影響を小さくする回路である。

【００２６】ここで、出力端５ａの電位が出力端５ｂの
電位より高いとき、ＰＮＰトランジスタＱ１６よりもＰ
ＮＰトランジスタＱ１７に流れる電流の方が多い。ＰＮ
ＰトランジスタＱ１６，Ｑ１７のコレクタにコレクタを
接続したＮＰＮトランジスタＱ１８，Ｑ１９は互いにベ
ースを接続し、カレントミラー回路となっており、ＰＮ
ＰトランジスタＱ１７の方に多くの電流が流れる場合に
は、ＮＰＮトランジスタＱ２０のベースに対して電流が
流出し、ＰＮＰトランジスタＱ２０がオンする。ＮＰＮ
トランジスタＱ２０がオンすると定電流源Ｃ６から出力
される電流はＮＰＮトランジスタＱ２０のコレクタから
エミッタを通して接地電位へと引き抜かれるので、ＮＰ
ＮトランジスタＱ２１のベースには定電流源Ｃ６よりベ
ース電流が供給されず、ＮＰＮトランジスタＱ２１はオ
フ状態となり、出力端６ａから出力される出力信号ＰＯ
３は抵抗Ｒ１１から電源電圧が供給され、“Ｈ”レベル
となる。

【００２７】一方、出力端５ａの電位が出力端５ｂの電
位より低いとき、ＰＮＰトランジスタＱ１６よりもＰＮ
ＰトランジスタＱ１７に流れる電流の方が少ない。ＰＮ
ＰトランジスタＱ１７の方に流れる電流が少ない場合に
は、ＮＰＮトランジスタＱ２０のベースに対して電流が
供給されず、ＮＰＮトランジスタＱ２０はオフしたまま
である。ＮＰＮトランジスタＱ２０がオフした状態のと
きには、ＮＰＮトランジスタＱ２１のベースに定電流源
Ｃ６よりベース電流が供給され、ＮＰＮトランジスタＱ
２１はオン状態である。従って、ＮＰＮトランジスタＱ
２１のコレクタは“Ｌ”レベルになり、出力端６ａから
出力される出力信号ＰＯ３も“Ｌ”レベルとなる。

【００２８】但し、これは、制御回路７から出力される
制御信号ＣＳ１が“ハイインピーダンス”の場合であ
る。制御信号ＣＳ１が“Ｌ”レベルであれば、ＮＰＮト
ランジスタＱ２１のベースには、ベース電流が供給され
ず、ＮＰＮトランジスタＱ２１がオフ状態であり、出力
信号ＰＯ３は常に“Ｈ”レベルである。

【００２９】以上説明したトランジスタＱ１４〜Ｑ２
１、抵抗Ｒ１１及び定電流源Ｃ３〜Ｃ６で構成され、能
動負荷を有する差動増幅回路回路部と、トランジスタＱ
２２〜Ｑ２９、抵抗Ｒ１２及び定電流源Ｃ７〜Ｃ１０で
構成され、能動負荷を有する差動増幅回路部は同様の接
続関係を有し、制御信号ＣＳ２に制御され、同様の動作
を行う。ただし、差動対に入力される出力端５ａ，５ｂ
の電圧が逆転しているので、出力信号ＰＯ４は出力信号
ＰＯ３と相補関係にある。その一例として上記の半導体
集積回路装置に入力される伝送路５１，５２の電位と出
力信号ＰＯ３，ＰＯ４との関係を表１に示す。

【００３０】

【表１】

【００３１】但し、表１において直流電圧が印加されて
いる時、伝送路５１，５２間の電位差は不感帯の幅より
も大きいものとする。なお、出力信号ＰＯ３，ＰＯ４の
状態はコンパレータ６の構成を変えることにより任意に
選定することができる。

【００３２】次に、この発明の第２実施例を図について
説明する。図３はこの発明の第２実施例による半導体集
積回路装置の構成を示すブロック図である。図３におい
て図１と同一符号は図１と同一もしくは相当する部分を
示す。図３に示した半導体集積回路装置が図１に示した
半導体集積回路装置と異なる点は、図３に示した半導体
集積回路装置では図１に示したクランプ回路５を省いて
いる点である。このクランプ回路５は、ここでは接地電
位に対して出力回路４の出力電圧が所定電圧以下になら
ないように、コンパレータ６及び制御回路７への出力電
圧の変化に対して下限または上限を設定して制限するた
めに設けられている。従って、図２に示すような回路の
構成の場合、例えば伝送路５１，５２が半導体集積回路
装置と共通の接地電位に対して常に正の電圧を有するの
であれば所定の負電圧以下にならないように制限するク
ランプ回路を省くことができる。即ち、図１においてク
ランプ回路５は入力回路４による絶縁が不十分な点を補
償することにより半導体集積回路装置の使用できる範囲
を拡大することを目的としているが、実際に使用する場
合に予め伝送路の使用が決まっておりその補償が必要な
いのであれば、クランプ回路を付加しないことで更に半
導体集積回路装置の小型化、低価格化を実現することが
できる。

【００３３】更に、図４及び図５を用いて寄生素子の作
用の一例について説明する。図４及び図５において、１
０は半導体基板、１１は半導体基板上に形成されたエピ
タキシャル層、１２はＮ⁺埋め込み層、１３は各素子を
分離するためのＰ⁺分離層、１４は拡散抵抗、１５はＮ
ＰＮトランジスタを構成しているコレクタ電極、１６は
ＮＰＮトランジスタを構成しているベース電極、１７は
ＮＰＮトランジスタを構成しているエミッタ電極、７Ｘ
は制御回路のうち図２に示したＮＰＮトランジスタＱ３
〜Ｑ６で構成されている入力回路から出力される２つの
出力間の電圧の差を検出する部分であり、その他図２と
同一符号は図２と同一符号は図２と同一もしくは相当す
る部分を示す。ここで、入力端子２，３が負電位になっ
た場合、図に示すダイオード２０，２１等の寄生素子が
働き、回路が正常に動作しなくなる可能性がある。つま
り、寄生素子２０，２１が働くことによりノードＮＣま
たはノードＮＤの電位が−０．７Ｖにクランプされる。
これに対してクランプ回路５を付加すると、例えばノー
ドＮＥとノードＮＦの電位が０．３Ｖとなる様にクラン
プ回路５のＮＰＮトランジスタＱ１，Ｑ２のベースに接
続した抵抗Ｒ５〜Ｒ８の抵抗比を設定することができ、
入力端子２，３が負電位となった場合でもノードＮＣま
たはノードＮＤの電位は−０．４Ｖとなり、寄生素子の
動作を抑制することができる。

【００３４】次に、図９及び図１０を用いてこの発明の
第３、第４実施例について説明する。図９及び図１０は
この発明の第３、第４実施例による半導体集積回路装置
の構成を示すブロック図である。図９及び図１０におい
て、Ｒ４０〜Ｒ４３は半導体基板１０の外に設けられた
入力回路を構成する抵抗であり、その他図１と同一符号
は図１と同一もしくは相当する部分を示す。そして、図
９及び図１０が第１及び第２実施例の半導体集積回路装
置と異なる点は、図９及び図１０で示した半導体集積回
路装置では図１及び図２に示した入力回路４を半導体基
板１０の外部に設けている点である。図９及び図１０に
示した半導体集積回路装置はその不感帯を半導体集積回
路装置の製造後に調整することが必要な場合もあり、抵
抗Ｒ４１，Ｒ４３を可変抵抗として、半導体集積回路装
置の使用時に抵抗Ｒ４０，Ｒ４２に対する抵抗Ｒ４１，
Ｒ４３の比を変えることが可能な構成となっている。ま
た、図１及び図２における入力回路４は伝送路５１，５
２と半導体集積回路装置のコンパレータ６や制御回路７
等との絶縁を目的として設けられたものであるので、通
常抵抗Ｒ４０，Ｒ４２の両端には大きな電圧が発生す
る。そのため、半導体集積回路装置において入力回路４
で発生する電圧は誤動作の原因となる可能性もあり、特
に入力回路は他の回路より高い絶縁性を必要とするな
ど、構成及び製造において困難を伴う可能性もあり、こ
のように、入力回路を半導体基板の外に設けるほうが有
利な場合もある。

【００３５】

【発明の効果】以上のように、請求項１記載の発明の半
導体集積回路装置によれば、第１及び第２の伝送路にそ
れぞれ接続された第１及び第２の入力端子と、半導体基
板上に形成され、制御信号を入力する制御信号入力端
と、第１及び第２の入力端子に作動的に結合され、該第
１及び第２の入力端子に入力された第１及び第２の電位
に応じた電位をそれぞれ入力する第１及び第２の入力端
と、出力端とを有し、第１及び第２の入力端間の電位差
に基づいて前記第１の電位と前記第２の電位の高低を比
較し、その比較結果を前記制御信号にしたがって出力端
より出力する比較回路と、半導体基板上に形成され、比
較回路の前記制御信号入力端に接続された制御信号出力
端と、第１及び第２の入力端子に作動的に結合され、該
第１及び第２の入力端子に入力された第１及び第２の電
位に応じた電位をそれぞれ入力する第１及び第２の入力
端とを有し、該第１の入力端の電位と該第２の入力端の
電位との電位差が所定の値以上になると比較回路に比較
結果を出力させるための第１の制御信号を制御信号出力
端より出力し、電位差が所定の値に満たないときは比較
回路に比較結果を出力させないための第２の制御信号を
制御信号出力端より出力する制御回路とを備えて構成さ
れており、比較回路と制御回路とにより構成された極性
検出回路は、集積化が進み部品点数が削減できるという
効果がある。また、そのため、第１及び第２の伝送路の
極性を検出できる半導体集積回路装置を小型化でき、安
価に得ることができるという効果がある。

【００３６】さらに、請求項２記載の発明の半導体集積
回路装置によれば、第１及び第２の入力端子にそれぞれ
接続された第１及び第２の入力端と、比較回路及び制御
回路の第１及び第２の入力端にそれぞれ接続された第１
及び第２の出力端とを有し、自身の第１及び第２の入力
端の電位と基準電位との電位差を所定の割合で分圧して
前記第１及び第２の出力端よりそれぞれ出力する高入力
インピーダンスの入力回路を備えて構成されているの
で、第２の制御信号により比較回路が不能状態となる不
感帯の幅を任意に設定することができるという効果があ
る。さらに、入力インピーダンスが大きいので、第１お
よび第２の伝送路と半導体集積回路装置との間の相互の
影響を小さくすることができるという効果がある。

【００３７】さらに、請求項３記載の発明の半導体集積
回路装置によれば、半導体基板上に形成され、入力回路
の第１及び第２の出力端に接続され、該第１及び第２の
出力端の電位と基準電位との電位差が所定電圧以上にな
らないように制限するクランプ回路を備えて構成されて
おり、第１及び第２の入力端子に入力される第１及び第
２の電位が基準電位に対して寄生素子が働くような電位
であっても、クランプ回路を接続した制御回路や比較回
路の寄生素子の動作を抑制でき、対応できる第１及び第
２の伝送路の電位の範囲が広がり、使用できる範囲の広
い半導体集積回路装置を得ることができるという効果が
ある。

【００３８】また、請求項４記載の発明の半導体集積回
路装置によれば、制御回路が第１及び第２の制御信号を
出力する際の閾値となる所定の値を所定のスイッチング
素子がスイッチングする閾値電圧となるように設定する
よう構成されているので、制御回路の回路構成か簡単に
なり、さらに集積化が進み部品点数が削減できるという
効果があり、第１及び第２の伝送路の極性を検出できる
半導体集積回路装置をさらに安価に得ることができると
いう効果がある。

【図面の簡単な説明】

【図１】この発明の第１実施例による半導体集積回路装
置の構成を示すブロック図である。

【図２】この発明の第１実施例による半導体集積回路装
置の構成を示す回路図である。

【図３】この発明の第１実施例による半導体集積回路装
置の構成の一部を示す断面図である。

【図４】この発明の第２実施例による半導体集積回路装
置の構成を示すブロック図である。

【図５】この発明の第２実施例による半導体集積回路装
置の構成の一部を示す断面図である。

【図６】従来の伝送路と機器の接続を示すブロック図で
ある。

【図７】図６の機器の構成の一部を示すブロック図であ
る。

【図８】従来の極性検出回路の構成を示すブロック図で
ある。

【図９】この発明の第３実施例による半導体集積回路装
置の構成を示すブロック図である。

【図１０】この発明の第４実施例による半導体集積回路
装置の構成を示すブロック図である。

【図１１】図２に示した半導体集積回路装置の入力回路
の構成の一例を示す平面図である。

【図１２】図２に示した半導体集積回路装置の制御回路
の構成の他の態様を示す回路図である。

【符号の説明】

１半導体集積回路装置２，３入力端子４入力回路５クランプ回路６コンパレータ７制御回路５１，５２伝送路Ｑ１〜Ｑ３３トランジスタＲ１〜Ｒ１２抵抗Ｃ１〜Ｃ１０定電流源５０ａ〜５０ｄ機器

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年７月１５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】次に、図８に図７で示した極性検出回路の
一例として回路図を示す。図８において、５１，５２は
伝送路、６０は極性検出回路、７５は一方端を伝送路５
２に接続し、極性検出回路６０に流れる電流を制限する
ための電流制限抵抗、７２，７３は電流制限抵抗７５の
他方端と伝送路５１との間に接続された保護用ダイオー
ドである。６９は電流制限抵抗７５の他方端にアノード
を接続したダイオード、６７はダイオード６９のカソー
ドに発光ダイオードのアノードを接続し、伝送路５１に
発光ダイオードのカソードを接続し、フォトトランジス
タのエミッタを接地したフォトカプラー、７４ａはフォ
トカプラー６７のフォトトランジスタのコレクタに一方
端を接続し、電源に他方端を接続したプルアップ抵抗で
ある。伝送路５１が伝送路５２に対して電圧が低くな
り、ダイオード６９とフォトカプラー６７の発光ダイオ
ードのしきい値電圧の和以上にその絶対値が大きくなっ
た場合、伝送路５２からダイオード６９、フォトカプラ
ー６７及び電流制限抵抗７５を通して伝送路５１へ電流
が流れる。その結果、極性検出信号出力端７６より出力
される出力信号ＰＯ１は“Ｈ”レベルから“Ｌ”レベル
へと変化する。また、７０は電流制限抵抗７５の他方端
にカソードを接続したダイオード、６８はダイオード７
０のアノードに発光ダイオードのカソードを接続し、伝
送路５１に発光ダイオードのアノードを接続し、フォト
トランジスタのエミッタを接地したフォトカプラー、７
４ｂはフォトカプラー６８のフォトトランジスタのコレ
クタに一方端を接続し、電源に他方端を接続したプルア
ップ抵抗である。伝送路５１が伝送路５２に対して電圧
が高くなり、ダイオード７０とフォトカプラー６８の発
光ダイオードのしきい値電圧の和以上にその電圧の絶対
値が大きくなった場合、伝送路５１からダイオード７
０、フォトカプラー６８及び電流制限抵抗７５を通して
伝送路５２へ電流が流れる。その結果、極性検出信号出
力端７７より出力される出力信号ＰＯ２は“Ｈ”レベル
から“Ｌ”レベルへと変化する。伝送路５１，５２の間
の電圧極性は極性検出回路６０より出力される出力信号
ＰＯ１，ＰＯ２によって判断される。また、極性検出回
路６０はフォトカプラー６７，６８によって伝送路５
１，５２と出力端７６，７７より先の回路とは絶縁され
ている。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】次に、制御回路７について説明する。制御
回路７はＮＰＮトランジスタＱ３〜Ｑ６，Ｑ９，Ｑ１
０，Ｑ１２，Ｑ１３とＰＮＰトランジスタＱ７，Ｑ８，
Ｑ１１，抵抗Ｒ９，Ｒ１０及び定電流源Ｃ１，Ｃ２によ
り構成されている。ＮＰＮトランジスタＱ３，Ｑ４のベ
ースはクランプ回路５の出力端５ａに接続され、エミッ
タは出力端５ｂに接続されている。また、ＮＰＮトラン
ジスタＱ３のコレクタも出力端５ａに接続され、ＮＰＮ
トランジスタＱ３，Ｑ４はカレントミラー回路となって
いる。したがって、出力端５ａの電位が出力端５ｂの電
位より高くなり、ＮＰＮトランジスタＱ３のしきい値電
圧ＶBE3 を越えると、ＮＰＮトランジスタＱ３がオンし
て電流が流れる。ＮＰＮトランジスタＱ４もＮＰＮトラ
ンジスタＱ３と同じ値の電流が流れ、ＮＰＮトランジス
タＱ４のコレクタにコレクタを接続したＰＮＰトランジ
スタＱ７がオンし、ＰＮＰトランジスタＱ７のエミッタ
を通して電源より電流が流れる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】同様に、ＮＰＮトランジスタＱ５，Ｑ６の
ベースはクランプ回路５の出力端５ｂに接続され、エミ
ッタは出力端５ａに接続されている。また、ＮＰＮトラ
ンジスタＱ５のコレクタも出力端５ｂに接続され、ＮＰ
ＮトランジスタＱ５，Ｑ６はカレントミラー接続となっ
ている。従って、出力端５ｂの電位が出力端５ａの電位
より高くなり、ＮＰＮトランジスタＱ５のしきい値電圧
ＶBE５を越えるとＮＰＮトランジスタＱ５がオンしてコ
レクタ・エミッタ間に電流が流れる。ＮＰＮトランジス
タＱ６もＮＰＮトランジスタＱ５と同じ値の電流が流
れ、ＮＰＮトランジスタＱ６のコレクタにコレクタを接
続したＰＮＰトランジスタＱ７がオンしてＰＮＰトラン
ジスタＱ７のエミッタを通して電源より電流が流れる。
以下、ＮＰＮトランジスタＱ８，Ｑ１１等の動作につい
ては、ＮＰＮトランジスタＱ３，Ｑ４によりＰＮＰトラ
ンジスタＱ７がオンした場合と同じである。ここでは、
クランプ回路５の出力端５ａ，５ｂ間の電位差がＮＰＮ
トランジスタＱ３，Ｑ５のしきい値電圧ＶBE3 ，ＶBE5
以下であればコンパレータ６は動作せず、ＮＰＮトラン
ジスタＱ３，Ｑ５のしきい値電圧によって不感帯が決ま
っている。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】この発明の第２実施例による半導体集積回路装
置の構成を示すブロック図である。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】この発明の第１実施例による半導体集積回路装
置の構成の一部を示す断面図である。

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

Claims

【特許請求の範囲】

【請求項１】第１及び第２の電位の直流電圧と該直流
電圧に重畳された信号とを供給するための第１及び第２
の伝送路に接続されて、前記直流電圧に関する検出を行
うための半導体集積回路装置であって、前記第１及び第２の伝送路にそれぞれ接続された第１及
び第２の入力端子と、半導体基板上に形成され、制御信号を入力する制御信号
入力端と、前記第１及び第２の入力端子に作動的に結合
され、該第１及び第２の入力端子に入力された前記第１
及び第２の電位に応じた電位をそれぞれ入力する第１及
び第２の入力端と、出力端とを有し、前記第１及び第２
の入力端間の電位差に基づいて前記第１の電位と前記第
２の電位の高低を比較し、その比較結果を前記制御信号
にしたがって前記出力端より出力する比較回路と、前記半導体基板上に形成され、前記比較回路の前記制御
信号入力端に接続された制御信号出力端と、前記第１及
び第２の入力端子に作動的に結合され、該第１及び第２
の入力端子に入力された前記第１及び第２の電位に応じ
た電位をそれぞれ入力する第１及び第２の入力端とを有
し、該第１の入力端の電位と該第２の入力端の電位との
電位差が所定の値以上になると前記比較回路に前記比較
結果を出力させるための第１の制御信号を前記制御信号
出力端より出力し、前記電位差が所定の値に満たないと
きは前記比較回路に前記比較結果を出力させないための
第２の制御信号を前記制御信号出力端より出力する制御
回路と、を備える、半導体集積回路装置。
【請求項２】前記第１及び第２の入力端子にそれぞれ
接続された第１及び第２の入力端と、前記比較回路及び
前記制御回路の前記第１及び第２の入力端にそれぞれ接
続された第１及び第２の出力端とを有し、自身の前記第
１及び第２の入力端の電位と基準電位との電位差を所定
の割合で分圧して前記第１及び第２の出力端よりそれぞ
れ出力する高入力インピーダンスの入力回路をさらに備
える、請求項１記載の半導体集積回路装置。
【請求項３】前記半導体基板上に形成され、前記入力
回路の前記第１及び第２の出力端に接続され、該第１及
び第２の出力端の電位と前記基準電位との電位差が所定
電圧以上にならないように制限するクランプ回路をさら
に備える、請求項２記載の半導体集積回路装置。
【請求項４】前記制御回路が前記第１及び第２の制御
信号を出力する際の閾値となる前記所定の値を所定のス
イッチング素子がスイッチングする閾値電圧となるよう
に設定したことを特徴とする、請求項２記載の半導体集
積回路装置。