JPH03171649A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03171649A JPH03171649A JP31006589A JP31006589A JPH03171649A JP H03171649 A JPH03171649 A JP H03171649A JP 31006589 A JP31006589 A JP 31006589A JP 31006589 A JP31006589 A JP 31006589A JP H03171649 A JPH03171649 A JP H03171649A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- output signal
- signal line
- fuses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000003990 capacitor Substances 0.000 abstract description 8
- 239000004020 conductor Substances 0.000 abstract 10
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電子情報機器等に用いる半導体装置に関する
ものである。
ものである。
従来の技術
従来、汎用メモリなどの分野では１つの製品を大量に生
産しコストを削減してきたが、カスタマーの二−ズの多
様化に伴い、多品種を生産する必要が生じてきた。
産しコストを削減してきたが、カスタマーの二−ズの多
様化に伴い、多品種を生産する必要が生じてきた。
一方、生産効率向上のため、１つのチップで幅広いカス
タマーの要望に答えられるような製品が望まれている。
タマーの要望に答えられるような製品が望まれている。
以下、図面を参照しながら従来の半導体装置について説
明する。
明する。
第４図は従来の半導体装置の一例を示す回路図である。
第４図において、１は出力端子、２は出力信号線、３は
電源配線（以下ＶＣＣと表わす）、４は接地配線（以下
Ｖｓｓと表わす）、５．６は一対の入力信号線、７．８
はＭＯＳ｝ランジスタである。また、ＭＯＳトランジス
タ５のドレインはＶｃｃ，ＭＯＳトランジスタ６のソー
スはＶＳＳに接続されている。また、１１は出力端子に
接続された出力負荷容量である。
電源配線（以下ＶＣＣと表わす）、４は接地配線（以下
Ｖｓｓと表わす）、５．６は一対の入力信号線、７．８
はＭＯＳ｝ランジスタである。また、ＭＯＳトランジス
タ５のドレインはＶｃｃ，ＭＯＳトランジスタ６のソー
スはＶＳＳに接続されている。また、１１は出力端子に
接続された出力負荷容量である。
一方の入力信号線５がハイレベル、他方の入力信号線６
がローレベルになるとＭＯＳ｝ランジスタ７がオン、８
がオフし、ｖｃｃ３より出力信号線２を通って出力端子
１に電流が流れ出力負荷容量１１が充電される。また、
ＭＯＳトランジスタ７がオフ、８がオンする時は出力負
荷容量１１が放電される。
がローレベルになるとＭＯＳ｝ランジスタ７がオン、８
がオフし、ｖｃｃ３より出力信号線２を通って出力端子
１に電流が流れ出力負荷容量１１が充電される。また、
ＭＯＳトランジスタ７がオフ、８がオンする時は出力負
荷容量１１が放電される。
発明が解決しようとする課題
ＭＯＳ｝ランジスタ７，８の電流供給能力を増大させる
と出力負荷容量１１を高速に充電または放電することが
できるが、一時に大電流が流れるためＶＣＣおよびＶｓ
ｓの配線イングクタンスにより電圧変化（以下ノイズと
表わす）を生じる。また、反対に、ＭＯＳトランジスタ
７．８の電流供給能力を減少させると、ノイズを低減さ
せることができるが、出力負荷容量の充電および放電を
高速に行うことはできない。すなわち、高速データ出力
に重点を置くカスタマーと出力電流に伴うノイズの低減
に重点を置くカスタマーとに対し、各各、同一の製品を
供給することができず、生産効率低下によるコスト増大
を招くという課題を有していた。
と出力負荷容量１１を高速に充電または放電することが
できるが、一時に大電流が流れるためＶＣＣおよびＶｓ
ｓの配線イングクタンスにより電圧変化（以下ノイズと
表わす）を生じる。また、反対に、ＭＯＳトランジスタ
７．８の電流供給能力を減少させると、ノイズを低減さ
せることができるが、出力負荷容量の充電および放電を
高速に行うことはできない。すなわち、高速データ出力
に重点を置くカスタマーと出力電流に伴うノイズの低減
に重点を置くカスタマーとに対し、各各、同一の製品を
供給することができず、生産効率低下によるコスト増大
を招くという課題を有していた。
本発明は上記従来の課題を解決するもので、出力波形の
出力立ち上がり時間を変化させることにより、高速デー
タ出力に重点を置くか、出力電流変化に伴うＶｃｃ，
Ｖｓｓのノイズを低減させることに重点を置くかをカ
スタマーの要望に従って選択することができる半導体装
置を提供することを目的とするものである。
出力立ち上がり時間を変化させることにより、高速デー
タ出力に重点を置くか、出力電流変化に伴うＶｃｃ，
Ｖｓｓのノイズを低減させることに重点を置くかをカ
スタマーの要望に従って選択することができる半導体装
置を提供することを目的とするものである。
課題を解決するための手段
この目的を達成するために本発明の半導体装置はＶＣＣ
と出力信号線の間および出力信号線とＶＳＳとの間に挿
入された出力インピーダンス制御用ヒューズを備えた構
成である。
と出力信号線の間および出力信号線とＶＳＳとの間に挿
入された出力インピーダンス制御用ヒューズを備えた構
成である。
作用
この構成によって、ヒューズを切断することにより、出
力波形の出力立ち上がり時間を制御できるため、同一の
チップで個々のカスタマーの要望に対応した出力インピ
ーダンスに変更できる。
力波形の出力立ち上がり時間を制御できるため、同一の
チップで個々のカスタマーの要望に対応した出力インピ
ーダンスに変更できる。
実施例
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は、本発明の半導体装置の一実施例を示す回路図
である。第１図において、１は出力端子、３はＶｃｃ，
４はＶｓｓ， ７ａ，７ｂ，７ｃ，７ｄ，８ａ−，８
ｂ．８ｃ，８ｄはＭＯＳトランジスタ、５．６はＭＯＳ
｝ランジスタを駆動する入力信号線、９ａ，９ｂ，９ｃ
，９ｄはそれぞれＭＯＳトランジスタ７ａ，７ｂ，７ｃ
，７ｄとＶｃｃ３との間に挿入されたヒューズ、９ｅ，
９ｆ．９ｇ，９ｈはそれぞれＭＯＳトランジスタ８ａ，
８ｂ，８ｃ，８ｄとＶ５，４との間に挿入された各ヒュ
ーズである。１１は出力端子に接続された出力負荷容量
である。また、ｖＣｃ３側の各ＭＯＳＩ−ランジスタ７
ａ〜７ｄとｖ，５４側のＭＯＳトランジスタ８ａ〜８ｄ
との電流供給能力比は同一とし、基本となるＭＯＳトラ
ンジスタの電流供給能力をＡとする。
である。第１図において、１は出力端子、３はＶｃｃ，
４はＶｓｓ， ７ａ，７ｂ，７ｃ，７ｄ，８ａ−，８
ｂ．８ｃ，８ｄはＭＯＳトランジスタ、５．６はＭＯＳ
｝ランジスタを駆動する入力信号線、９ａ，９ｂ，９ｃ
，９ｄはそれぞれＭＯＳトランジスタ７ａ，７ｂ，７ｃ
，７ｄとＶｃｃ３との間に挿入されたヒューズ、９ｅ，
９ｆ．９ｇ，９ｈはそれぞれＭＯＳトランジスタ８ａ，
８ｂ，８ｃ，８ｄとＶ５，４との間に挿入された各ヒュ
ーズである。１１は出力端子に接続された出力負荷容量
である。また、ｖＣｃ３側の各ＭＯＳＩ−ランジスタ７
ａ〜７ｄとｖ，５４側のＭＯＳトランジスタ８ａ〜８ｄ
との電流供給能力比は同一とし、基本となるＭＯＳトラ
ンジスタの電流供給能力をＡとする。
まずヒューズを切断していない時、入力信号線５．６の
電位により一方の群のＭＯＳ｝ランジスタ７ａ〜７ｄが
オン、他方の群のＭＯＳトランジスタ８ａ〜８ｄがオフ
している時、ｖｃｃ３から出力信号線２を通って出力端
子１に４Ａの電流供給能力で電流が流れ、出力負荷容量
１１が充電される。また、一方のＭＯＳＩ−ランジスタ
７ａ〜７ｄがオフ、他方のＭＯＳ｝ランジスタ８ａ〜８
ｄがオンする時は出力端子１より出力信号線２を通って
Ｖ５５４に４Ａの電流供給能力で電流が流れ出力負荷容
量１１が放電される。
電位により一方の群のＭＯＳ｝ランジスタ７ａ〜７ｄが
オン、他方の群のＭＯＳトランジスタ８ａ〜８ｄがオフ
している時、ｖｃｃ３から出力信号線２を通って出力端
子１に４Ａの電流供給能力で電流が流れ、出力負荷容量
１１が充電される。また、一方のＭＯＳＩ−ランジスタ
７ａ〜７ｄがオフ、他方のＭＯＳ｝ランジスタ８ａ〜８
ｄがオンする時は出力端子１より出力信号線２を通って
Ｖ５５４に４Ａの電流供給能力で電流が流れ出力負荷容
量１１が放電される。
次にヒューズを切断している時について説明する。
例えばヒューズ９ａと９ｅを切断している時、入力信号
線５，６の電位によりＭＯＳトランジスタ７８〜７ｄが
オン、ＭＯＳ｝ランジスタ８ａ〜８ｄがオフしている時
、Ｖｃｃ３から出力信号線２を通って出力端子１に３Ａ
の電流供給能力で電流が流れ、出力負荷容量１１が充電
される。また、ＭＯＳ｝ランジスタ７ａ〜７ｄがオフ、
ＭＯＳトランジスタ８ａ〜８ｄがオンしている時は出力
端子１から出力信号線２を通って、Ｖｓｓ４に３Ａの電
流供給能力で電流が流れ、出力負荷容量１１が放電され
る。なお、この時は第５図に示すように規定の電位に達
するまでの時間はヒューズを切断していない時より遅く
なるため、ｖｃｃ，ｖ５ｓの配線インダクタンスに伴う
ノイズが低減される。
線５，６の電位によりＭＯＳトランジスタ７８〜７ｄが
オン、ＭＯＳ｝ランジスタ８ａ〜８ｄがオフしている時
、Ｖｃｃ３から出力信号線２を通って出力端子１に３Ａ
の電流供給能力で電流が流れ、出力負荷容量１１が充電
される。また、ＭＯＳ｝ランジスタ７ａ〜７ｄがオフ、
ＭＯＳトランジスタ８ａ〜８ｄがオンしている時は出力
端子１から出力信号線２を通って、Ｖｓｓ４に３Ａの電
流供給能力で電流が流れ、出力負荷容量１１が放電され
る。なお、この時は第５図に示すように規定の電位に達
するまでの時間はヒューズを切断していない時より遅く
なるため、ｖｃｃ，ｖ５ｓの配線インダクタンスに伴う
ノイズが低減される。
同様にＶｃｃ ３側とＶｓｓ４側の対になっているヒュ
ーズを２対，３対と切断することにより電流供給能力を
２Ａ．ＬＡと変更することができる。
ーズを２対，３対と切断することにより電流供給能力を
２Ａ．ＬＡと変更することができる。
なお、この時は第５図に示すように規定電位に達するま
での時間は、それぞれの電流供給能力に応じたものにな
り、ｖｃｃまたはＶｓｓに生じるノイズがさらに低減さ
れる。
での時間は、それぞれの電流供給能力に応じたものにな
り、ｖｃｃまたはＶｓｓに生じるノイズがさらに低減さ
れる。
以上のように本実施例によれば、ヒューズを切断し出力
インピーダンスを変えることにより電流供給能力を変え
、ノイズを低減することができる。
インピーダンスを変えることにより電流供給能力を変え
、ノイズを低減することができる。
なお、本実施例ではヒューズの位置はＶＣＣとＭＯＳト
ランジスタおよびＶＳＳとＭＯＳ｝ランジスタとの間と
したが、ＭＯＳトランジスタと出力信号線との間に配置
してもよい。また、ＭＯＳトランジスタ７ａ〜７ｄとＭ
ＯＳトランジスタ８ａ〜８ｄとで各々の電流供給能力比
は同一としたが、各ＭＯＳトランジスタ毎に変えてもよ
い。例えば電流供給能力比を１：２：３：４にするとＶ
（ｃ側とＶＳＳ側の対になるヒューズ切断の組合せで１
〜１０倍まで電流供給能力比を変えることができる。さ
らに、各トランジスタはＭＯＳトランジスタとしたが、
ＭＯＳＩ−ランジスタに限らなくてもよいし、トランジ
スタの数は何個でもよいことは言うまでもない。
ランジスタおよびＶＳＳとＭＯＳ｝ランジスタとの間と
したが、ＭＯＳトランジスタと出力信号線との間に配置
してもよい。また、ＭＯＳトランジスタ７ａ〜７ｄとＭ
ＯＳトランジスタ８ａ〜８ｄとで各々の電流供給能力比
は同一としたが、各ＭＯＳトランジスタ毎に変えてもよ
い。例えば電流供給能力比を１：２：３：４にするとＶ
（ｃ側とＶＳＳ側の対になるヒューズ切断の組合せで１
〜１０倍まで電流供給能力比を変えることができる。さ
らに、各トランジスタはＭＯＳトランジスタとしたが、
ＭＯＳＩ−ランジスタに限らなくてもよいし、トランジ
スタの数は何個でもよいことは言うまでもない。
次に、本発明の第２の実施例について図面を参照しなが
ら説明する。
ら説明する。
第２図は、本発明の半導体装置の他の実施例を示す回路
図である。
図である。
第２図において、１は出力端子、３はＶｃｃ，．４はＶ
ｓｓ，７と８はＭＯＳ｝ランジスタ、５と６はＭＯＳト
ランジスタ７と８を駆動する入力信号線、２は出力端子
とＭＯＳトランジスタ７と８を接続する出力信号線、９
ａ．９ｂ，９ｃ．９ｄ．９ｅ，９ｆはヒューズ、１０ａ
，１０ｂ．１０ｃ．１０ｄ，１０ｅ，１０ｆは抵抗であ
り、前記ヒューズと各々並列に接続されており、Ｖｃｃ
３とＭＯＳトランジスタ７およびＭＯＳ｝ランジスタ８
とＶｓｓ４の間に直列に配置され接続されている。また
、各抵抗１０ａ〜１０ｆの値は同一とする。１１は出力
端子に接続された出力負荷容量である。
ｓｓ，７と８はＭＯＳ｝ランジスタ、５と６はＭＯＳト
ランジスタ７と８を駆動する入力信号線、２は出力端子
とＭＯＳトランジスタ７と８を接続する出力信号線、９
ａ．９ｂ，９ｃ．９ｄ．９ｅ，９ｆはヒューズ、１０ａ
，１０ｂ．１０ｃ．１０ｄ，１０ｅ，１０ｆは抵抗であ
り、前記ヒューズと各々並列に接続されており、Ｖｃｃ
３とＭＯＳトランジスタ７およびＭＯＳ｝ランジスタ８
とＶｓｓ４の間に直列に配置され接続されている。また
、各抵抗１０ａ〜１０ｆの値は同一とする。１１は出力
端子に接続された出力負荷容量である。
まず、ヒューズを切断していない時、入力信号線５．６
の電位によりＭＯＳトランジスタ７がオン、ＭＯＳトラ
ンジスタ８がオフしている時、Ｖｃｃ３から出力信号線
２を通って出力端子１に電流が流れ、出力負荷容量１１
が充電される。また、ＭＯＳトランジスタ７がオフ、Ｍ
ＯＳトランジスタ８がオンしている時は出力端子１より
出力信号線２を通ってＶｓｓ４に電流が流れ、出力負荷
容量１１が放電される。
の電位によりＭＯＳトランジスタ７がオン、ＭＯＳトラ
ンジスタ８がオフしている時、Ｖｃｃ３から出力信号線
２を通って出力端子１に電流が流れ、出力負荷容量１１
が充電される。また、ＭＯＳトランジスタ７がオフ、Ｍ
ＯＳトランジスタ８がオンしている時は出力端子１より
出力信号線２を通ってＶｓｓ４に電流が流れ、出力負荷
容量１１が放電される。
次に、ヒューズを切断している時について説明する。
例えばヒューズ９ａと９ｆを切断している時、入力信号
線５，６の電位によりＭＯＳトランジスタ７がオン、Ｍ
ＯＳトランジスタ８がオフしている時は、ヒューズ９ａ
が切断されているため、ＭＯＳトランジスタ７のオン抵
抗に抵抗１０ａが直列に接続され、電流供給能力が減少
しＶｃｃ３に生じるノイズも低減される。また、ＭＯＳ
トランジスタ７がオフ、ＭＯＳトランジスタ８がオンし
ている時も同様にＭＯＳ｝ランジスタ８のオン抵抗に抵
抗１０ｆが直列に接続され電流供給能力が減少し、Ｖｓ
ｓ４に生じるノイズが低減される。
線５，６の電位によりＭＯＳトランジスタ７がオン、Ｍ
ＯＳトランジスタ８がオフしている時は、ヒューズ９ａ
が切断されているため、ＭＯＳトランジスタ７のオン抵
抗に抵抗１０ａが直列に接続され、電流供給能力が減少
しＶｃｃ３に生じるノイズも低減される。また、ＭＯＳ
トランジスタ７がオフ、ＭＯＳトランジスタ８がオンし
ている時も同様にＭＯＳ｝ランジスタ８のオン抵抗に抵
抗１０ｆが直列に接続され電流供給能力が減少し、Ｖｓ
ｓ４に生じるノイズが低減される。
同様にＶｃｃ３側とＶｓｓ４側の対になっているヒュー
ズを２対，３対と切断することにより、さらに電流供給
能力を減少させることができ、ＶｃｃおよびＶＳＳに生
じるノイズを低減させることができる。
ズを２対，３対と切断することにより、さらに電流供給
能力を減少させることができ、ＶｃｃおよびＶＳＳに生
じるノイズを低減させることができる。
以上のように本実施例によれば、ヒューズを切断し出力
インピーダンスを変えることにより電流供給能力を変え
、ノイズを低減できる。なお、本実施例ではヒューズと
抵抗の位置はＶｃｃとＭＯＳトランジスタおよびＭＯＳ
｝ランジスタとＶＳＳの間としたがＭＯＳトランジスタ
と出力信号線との間に配置してもよい。また、各抵抗１
０ａ〜１０ｆの抵抗値は同一としたが、抵抗毎に値を変
えてもよい。例えば抵抗比を１：２：３にするとＶｃｃ
３側とＶｓｓ４側の対になるヒューズ切断の組合せで１
〜６倍まで抵抗値を変えることができ、電流供給能力も
それに応じたものにすることができる。
インピーダンスを変えることにより電流供給能力を変え
、ノイズを低減できる。なお、本実施例ではヒューズと
抵抗の位置はＶｃｃとＭＯＳトランジスタおよびＭＯＳ
｝ランジスタとＶＳＳの間としたがＭＯＳトランジスタ
と出力信号線との間に配置してもよい。また、各抵抗１
０ａ〜１０ｆの抵抗値は同一としたが、抵抗毎に値を変
えてもよい。例えば抵抗比を１：２：３にするとＶｃｃ
３側とＶｓｓ４側の対になるヒューズ切断の組合せで１
〜６倍まで抵抗値を変えることができ、電流供給能力も
それに応じたものにすることができる。
さらに、抵抗は３対としたがその数は何個でもよいこと
は言うまでもない。
は言うまでもない。
次に本発明の第３の実施例について図面を参照しながら
説明する。
説明する。
第３図は、本発明の半導体装置の別の実施例を示す回路
図である。
図である。
第３図において、１は出力端子、３はＶｃｃ， ４はＶ
ＳＳ、７と８はＭＯＳ｝ランジスタ、５と６はＭＯＳト
ランジスタ７と８を駆動する入力信号線、２は出力端子
とＭＯＳＩ−ランジスタ７とＭＯＳトランジスタ８を接
続する出力信号線、９ ａ， ９ ｂ，９ｃ，９ｄ，９
ｅ，９ｆ，９ｇ，９ｈはヒューズ、１０ａ，１０ｂ，１
０ｃ，１０ｄ．１０ｅ，１０ｆは抵抗であり、前記のヒ
ューズと各々直列に接続されており、ＶＣ（３とＭＯＳ
トランジスタ７およびＭＯＳトランジスタ８とＶ５５４
との間に並列に配置され接続されている。また、各抵抗
１０ａ〜１０ｆの抵抗値は同一とする。１１は出力端子
に接続された出力負荷容量である。
ＳＳ、７と８はＭＯＳ｝ランジスタ、５と６はＭＯＳト
ランジスタ７と８を駆動する入力信号線、２は出力端子
とＭＯＳＩ−ランジスタ７とＭＯＳトランジスタ８を接
続する出力信号線、９ ａ， ９ ｂ，９ｃ，９ｄ，９
ｅ，９ｆ，９ｇ，９ｈはヒューズ、１０ａ，１０ｂ，１
０ｃ，１０ｄ．１０ｅ，１０ｆは抵抗であり、前記のヒ
ューズと各々直列に接続されており、ＶＣ（３とＭＯＳ
トランジスタ７およびＭＯＳトランジスタ８とＶ５５４
との間に並列に配置され接続されている。また、各抵抗
１０ａ〜１０ｆの抵抗値は同一とする。１１は出力端子
に接続された出力負荷容量である。
まず、ヒューズを切断していない時、入力信号線５．６
の電位によりＭＯＳトランジスタ７がオン、ＭＯＳトラ
ンジスタ８がオフしている時、Ｖｃｃ３から出力信号線
２を通って出力端子１に電流が流れ、出力負荷容量１１
が充電される。また、ＭＯＳ｝ランジスタ７がオフ、Ｍ
ＯＳトランジスタ８がオンしている時は出力端子１より
出力信号線２を通ってＶｓＳ４に電流が流れ、出力負荷
容量１１が放電される。
の電位によりＭＯＳトランジスタ７がオン、ＭＯＳトラ
ンジスタ８がオフしている時、Ｖｃｃ３から出力信号線
２を通って出力端子１に電流が流れ、出力負荷容量１１
が充電される。また、ＭＯＳ｝ランジスタ７がオフ、Ｍ
ＯＳトランジスタ８がオンしている時は出力端子１より
出力信号線２を通ってＶｓＳ４に電流が流れ、出力負荷
容量１１が放電される。
次にヒューズを切断している時について説明する。この
回路の場合は、抵抗をつけるために９ａと９ｅは必ず切
断する。例えば、ヒューズ９ａと９ｅを切断している時
、入力信号線５．６の電位によりＭＯＳトランジスタ７
がオン、ＭＯＳトランジスタ８がオフしている時は、ヒ
ューズ９ａが切断されているためにＭＯＳトランジスタ
７のオン抵抗に並列抵抗１ ０ ａ， １ ０ ｂ，
１ ０ ｃが直列に接続され、電流供給能力が減少
し、Ｖｃｃ３に生じるノイズも低減される。また、ＭＯ
Ｓトランジスタ７がオフ、ＭＯＳトランジスタ８がオン
している時も、同様に、ＭＯＳトランジスタ８のオン抵
抗に並列抵抗１０ｄ，１０ｅ，１０ｆが直列に接続され
、電流供給能力が減少し、Ｖｓｓ４に生じるノイズが低
減される。
回路の場合は、抵抗をつけるために９ａと９ｅは必ず切
断する。例えば、ヒューズ９ａと９ｅを切断している時
、入力信号線５．６の電位によりＭＯＳトランジスタ７
がオン、ＭＯＳトランジスタ８がオフしている時は、ヒ
ューズ９ａが切断されているためにＭＯＳトランジスタ
７のオン抵抗に並列抵抗１ ０ ａ， １ ０ ｂ，
１ ０ ｃが直列に接続され、電流供給能力が減少
し、Ｖｃｃ３に生じるノイズも低減される。また、ＭＯ
Ｓトランジスタ７がオフ、ＭＯＳトランジスタ８がオン
している時も、同様に、ＭＯＳトランジスタ８のオン抵
抗に並列抵抗１０ｄ，１０ｅ，１０ｆが直列に接続され
、電流供給能力が減少し、Ｖｓｓ４に生じるノイズが低
減される。
同様にＶｃｃ３側とＶｓｓ４側の対になっているヒュー
ズを２対，３対と切断することによりさらに電流供給能
力を減少させることができ、ＶｃｃおよびＶｓｓに生じ
るノイズを低減させることができる。
ズを２対，３対と切断することによりさらに電流供給能
力を減少させることができ、ＶｃｃおよびＶｓｓに生じ
るノイズを低減させることができる。
なお、本実施例ではヒューズと抵抗の位置はＶＣＣとＭ
ＯＳＩ−ランジスタおよびＭＯＳトランジスタとＶＳＳ
の間としたが、ＭＯＳトランジスタと出力信号線の間に
各々配置してもよい。また、各抵抗１０ａ〜１０ｆの抵
抗値は同一としたが、抵抗毎に値を変えてもよい。例え
ば抵抗比を１：２：３にするとＶｃｃ３側とＶｓｓ４側
の対になるヒューズ切断の組合せで６／１１〜３倍まで
抵抗値を変えることができ、電流供給能力もそれに応じ
たものにすることができる。さらに、抵抗は３対とした
がその数は何個でもよいことは言うまでもない。
ＯＳＩ−ランジスタおよびＭＯＳトランジスタとＶＳＳ
の間としたが、ＭＯＳトランジスタと出力信号線の間に
各々配置してもよい。また、各抵抗１０ａ〜１０ｆの抵
抗値は同一としたが、抵抗毎に値を変えてもよい。例え
ば抵抗比を１：２：３にするとＶｃｃ３側とＶｓｓ４側
の対になるヒューズ切断の組合せで６／１１〜３倍まで
抵抗値を変えることができ、電流供給能力もそれに応じ
たものにすることができる。さらに、抵抗は３対とした
がその数は何個でもよいことは言うまでもない。
発明の効果
以上のように本実施例によれば、ヒューズを切断し出力
インピーダンスを変えることにより電流供給能力を変え
、ノイズを低減できる。
インピーダンスを変えることにより電流供給能力を変え
、ノイズを低減できる。
第１図は本発明の一実施例半導体装置の回路図、第２図
は本発明の他の実施例半導体装置の回路図、第３図Ｃよ
本発明の別の実施例半導体装置の回路図、第４図は従来
の半導体装置の回路図、第５図は本発明におけるそれぞ
れの回路図のヒューズ切断数条件による出力波形を示す
図である。 １・・・・・・出力端子、２・・・・・・出力信号線、
３・・・・・・電源配線、４・・・・・・接地配線、５
・・・・・・入力信号線、６・・・・・・入力信号線、
７・・・・・・ＭＯＳトランジスタ、８・・・・・・Ｍ
ＯＳ｝ランジスタ、９・・・・・・ヒューズ、１０・・
・・・・抵抗、１１・・・・・・出力負荷容量。
は本発明の他の実施例半導体装置の回路図、第３図Ｃよ
本発明の別の実施例半導体装置の回路図、第４図は従来
の半導体装置の回路図、第５図は本発明におけるそれぞ
れの回路図のヒューズ切断数条件による出力波形を示す
図である。 １・・・・・・出力端子、２・・・・・・出力信号線、
３・・・・・・電源配線、４・・・・・・接地配線、５
・・・・・・入力信号線、６・・・・・・入力信号線、
７・・・・・・ＭＯＳトランジスタ、８・・・・・・Ｍ
ＯＳ｝ランジスタ、９・・・・・・ヒューズ、１０・・
・・・・抵抗、１１・・・・・・出力負荷容量。
Claims (3)
- （１）電源配線と出力信号線間にゲート入力が同一のト
ランジスタを複数個並列に挿入し、出力信号線と接地配
線間にもゲート入力が同一のトランジスタを複数個並列
に挿入し、各々のトランジスタの一端と電源配線と接地
配線、又は出力信号線の間にヒューズを備えたことを特
徴とする半導体装置。 - （２）電源配線と出力信号線間に第１のトランジスタを
配置し、前記出力信号線と接地配線間に第２のトランジ
スタを配置し、前記電源配線と前記第１のトランジスタ
間又は前記第１のトランジスタと前記出力信号線間又は
前記出力信号線と前記第２のトランジスタ間又は前記第
２のトランジスタと接地配線間にヒューズと抵抗を並列
に接続した回路を直列に複数個挿入したことを特徴とす
る半導体装置。 - （３）電源配線と出力信号線間に第１のトランジスタを
配置し、前記出力信号線と接地配線間に第２のトランジ
スタを配置し、前記電源配線と前記第１のトランジスタ
間又は前記第２のトランジスタと前記接地配線間、又は
前記第１のトランジスタと前記出力信号線間又は前記第
２のトランジスタと前記出力信号線間にヒューズと抵抗
を直列に接続した回路を並列に複数個挿入したことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31006589A JPH03171649A (ja) | 1989-11-29 | 1989-11-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31006589A JPH03171649A (ja) | 1989-11-29 | 1989-11-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03171649A true JPH03171649A (ja) | 1991-07-25 |
Family
ID=18000746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31006589A Pending JPH03171649A (ja) | 1989-11-29 | 1989-11-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03171649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440253A (en) * | 1992-08-26 | 1995-08-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated comparator circuit |
-
1989
- 1989-11-29 JP JP31006589A patent/JPH03171649A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440253A (en) * | 1992-08-26 | 1995-08-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated comparator circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1257342A (en) | Integrated logic circuit incorporating a module which generates a control signal that cancels switching noise | |
| US6147520A (en) | Integrated circuit having controlled impedance | |
| JP2736789B2 (ja) | ドライバ回路装置 | |
| US6437639B1 (en) | Programmable RC filter | |
| US5097149A (en) | Two stage push-pull output buffer circuit with control logic feedback for reducing crossing current, switching noise and the like | |
| US6949967B2 (en) | Dynamically adjustable decoupling capacitance to reduce gate leakage current | |
| US20020000891A1 (en) | Method to find a value within a range using weighted subranges | |
| US5315172A (en) | Reduced noise output buffer | |
| WO1993020520A1 (en) | Data bus using open drain drivers and differential receivers together with distributed termination impedances | |
| US6525569B1 (en) | Driver circuit having shapable transition waveforms | |
| WO1992016998A1 (en) | Fast transmission gate switch | |
| US5109166A (en) | Sinusoidal signal generator | |
| JPH01117518A (ja) | 半導体装置の出力回路 | |
| JPH03171649A (ja) | 半導体装置 | |
| JP2748865B2 (ja) | 出力回路 | |
| US6084432A (en) | Driver circuit having reduced noise | |
| JPH10145220A (ja) | 駆動回路及び半導体集積回路 | |
| JPS62284524A (ja) | 相補型ｍｏｓ集積回路 | |
| JPH02301323A (ja) | レベルシフト回路 | |
| TW202407697A (zh) | 片外驅動器 | |
| JP3139870B2 (ja) | 半導体集積回路 | |
| JPS61284953A (ja) | 半導体集積回路装置 | |
| JPH0770986B2 (ja) | 集積回路構成 | |
| EP0385018A2 (en) | MOS analog amplifier | |
| JPH0738411A (ja) | 半導体集積回路の入力回路装置 |