JP2016158037A - 半導体装置 - Google Patents

Abstract

【課題】ヒステリシス特性を有し動作電圧の範囲が広く低消費電力であり高速動作可能なコンパレータを提供する。
【解決手段】本実施形態による半導体装置は、第１電圧を受ける第１経路と第２電圧を受ける第２経路とを含む差動回路を備える。第１ミラー回路は、第１電流経路に流れる電流に第１ミラー比を乗じた電流を第３電流経路に流すことが可能である。第２ミラー回路は、第２電流経路に流れる電流に第２ミラー比を乗じた電流を第４電流経路に流すことが可能である。第３ミラー回路は、第３電流経路に流れる電流に第３ミラー比を乗じた電流を第４電流経路に流すことが可能である。第１回路は、第４電流経路に接続された出力部から出力されるデータの論理に応じて、第１〜第３ミラー比のいずれかを変更する。
【選択図】図１

Description

本発明による実施形態は、半導体装置に関する。

センサ等に用いられる半導体装置は、設定値と測定値とを比較するコンパレータを備えていることがある。コンパレータは、設定値と測定値とを比較し、測定値が設定値を超えた場合、あるいは、測定値が設定値を下回った場合に出力の論理を反転させる。しかし、ヒステリシス特性を有しないコンパレータでは、測定値が設定値付近において上下したときに、出力の論理を頻繁に反転させる。この場合、コンパレータの出力によって制御される機器の動作が不安定になってしまう。これに対処するために、コンパレータはヒステリシス特性を有するように設計される場合がある。

ヒステリシス特性を有するコンパレータのヒステリシス特性を設定するために、従来から抵抗素子が用いられていた。抵抗素子を用いてヒステリシス特性を設定する場合、コンパレータは、或る基準電圧を抵抗素子で分圧して設定値（電圧）を生成する。従って、設定値は基準電圧よりも低くなり、基準電圧そのものを設定値にすることはできなかった。この場合、コンパレータの設定値や出力電圧のレンジが狭くなってしまう。

また、低消費電力の要求を満たすために、ヒステリシス特性のための抵抗素子の抵抗値を大きくする場合がある。この場合、抵抗素子のレイアウト面積が大きくなり、半導体チップに占める抵抗素子の面積の割合が大きくなってしまう。さらに、抵抗素子の抵抗値が大きい場合、抵抗素子とその抵抗素子に接続されたトランジスタの寄生容量とのＲＣ時定数が増大し、コンパレータの動作速度が低下するという問題も発生する。

特開２０１３−２３６３４２号公報

ヒステリシス特性を有し、動作電圧の範囲が広く、低消費電力であり、かつ、高速動作可能なコンパレータを備えた半導体装置を提供する。

本実施形態による半導体装置は、第１電圧を受ける第１経路と第２電圧を受ける第２経路とを含む差動回路を備える。第１ミラー回路は、第１電流経路に流れる電流に第１ミラー比を乗じた電流を第３電流経路に流すことが可能である。第２ミラー回路は、第２電流経路に流れる電流に第２ミラー比を乗じた電流を第４電流経路に流すことが可能である。第３ミラー回路は、第３電流経路に流れる電流に第３ミラー比を乗じた電流を第４電流経路に流すことが可能である。第１回路は、第４電流経路に接続された出力部から出力されるデータの論理に応じて、第１〜第３ミラー比のいずれかを変更する。

第１の実施形態に従ったコンパレータ１の構成の一例を示す回路図。 コンパレータ１の入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係を示すグラフ。 第２の実施形態に従ったコンパレータ２の構成の一例を示す回路図。 第３の実施形態に従ったコンパレータ３の構成の一例を示す回路図。 第４の実施形態に従ったコンパレータ４の構成の一例を示す回路図。 第５の実施形態に従ったコンパレータ５の構成の一例を示す回路図。 第６の実施形態に従ったコンパレータ６の構成の一例を示す回路図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に従ったコンパレータ１の構成の一例を示す回路図である。コンパレータ１は、入力電圧Ｖｉｎおよび参照電圧Ｖｒｅｆを入力し、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆとの比較結果を出力ＯＵＴから出力する半導体装置である。

コンパレータ１は、差動増幅回路（差動回路）ＤＦＦと、ミラー回路ＭＲＲ１、ＭＲＲ２、ＭＲＲ３と、ヒステリシス回路ＨＹＳと、インバータＩｎ１、Ｉｎ２とを備えている。

差動増幅回路ＤＦＦは、第１トランジスタＴ１と、第２トランジスタＴ２と、電流源１０とを備えている。第１トランジスタＴ１は、例えば、Ｎ型ＭＩＳＦＥＴ（Metal Insulation Semiconductor Field Effect Transistor）である。第１トランジスタＴ１は、第６トランジスタＴ６と電流源１０との間に接続されており、第１電流経路Ｐ１に設けられている。第１トランジスタＴ１のゲートは、比較の基準となる参照電圧Ｖｒｅｆを受ける。第２トランジスタＰ２は、例えば、Ｎ型ＭＩＳＦＥＴである。第２トランジスタＰ２は、第８トランジスタＴ８と電流源１０との間に接続されており、第２電流経路Ｐ２に設けられている。第２トランジスタＴ２のゲートは、比較の対象となる入力電圧Ｖｉｎを受ける。

電流源１０は、第１および第２電流経路Ｐ１およびＰ２に共通に接続され、第１および第２電流経路Ｐ１、Ｐ２に定電流を流す。電流源１０は、第１および第２のトランジスタＴ１およびＴ２が弱反転領域で動作するように微弱な電流を流す。

第１ミラー回路ＭＲＲ１は、第６トランジスタＴ６および第７トランジスタＴ７を備え、第１電流経路Ｐ１に流れる電流Ｉ１に応じた電流Ｉ３を第３電流経路Ｐ３に流す。第６トランジスタＴ６は、例えば、Ｐ型ＭＩＳＦＥＴであり、第１電源（高レベル電圧源）ＶＤＤと第１トランジスタＴ１との間に接続されている。第７トランジスタＴ７は、例えば、Ｐ型ＭＩＳＦＥＴであり、第１電源ＶＤＤと第３トランジスタＴ３との間に接続されている。第６および第７トランジスタＴ６、Ｔ７のゲートは、第１電流経路Ｐ１に共通に接続されている。第１ミラー回路ＭＲＲ１は、第６トランジスタＴ６のサイズ（チャネル幅（Ｗ）／チャネル長（Ｌ））と第７トランジスタＴ７のサイズ（チャネル幅（Ｗ）／チャネル長（Ｌ））との比（サイズ比）に応じて、第１電流経路Ｐ１に流れる電流Ｉ１に比例した電流Ｉ３を第３電流経路Ｐ３に流す。

第２ミラー回路ＭＲＲ２は、第８トランジスタＴ８および第９トランジスタＴ９を備え、第２電流経路Ｐ２に流れる電流Ｉ２に応じた電流Ｉ４を第４電流経路Ｐ４に流す。第８トランジスタＴ８は、例えば、Ｐ型ＭＩＳＦＥＴであり、第１電源ＶＤＤと第２トランジスタＴ２との間に接続されている。第９トランジスタＴ９は、例えば、Ｐ型ＭＩＳＦＥＴであり、第１電源ＶＤＤと第４トランジスタＴ４との間に接続されている。第８および第９トランジスタＴ８、Ｔ９のゲートは、第２電流経路Ｐ２に共通に接続されている。第２ミラー回路ＭＲＲ２は、第８トランジスタＴ８と第９トランジスタＴ９とサイズ比に応じて、第２電流経路Ｐ２に流れる電流Ｉ２に比例した電流Ｉ４を第４電流経路Ｐ４に流そうとする。第３ミラー回路ＭＲＲ３は、第３トランジスタＴ３および第４トランジスタＴ４を備え、第３電流経路Ｐ３に流れる電流Ｉ３に応じた電流Ｉ４を第４電流経路Ｐ４に流す。第３トランジスタＴ３は、例えば、Ｎ型ＭＩＳＦＥＴである。第３トランジスタＴ３は、第７トランジスタＴ７と第２電源（低レベル電圧源）ＶＳＳ（例えば、グランド）との間に接続されており、第３電流経路に設けられている。第４トランジスタＴ４は、例えば、Ｎ型ＭＩＳＦＥＴである。第４トランジスタＴ４は、第９トランジスタＴ９と第２電源ＶＳＳとの間に接続されており、第４電流経路に設けられている。第３および第４トランジスタＴ３、Ｔ４のゲートは、第３電流経路Ｐ３に共通に接続されている。後述する第５トランジスタＴ５が第３電流経路Ｐ３から切断されている場合、第３ミラー回路ＭＲＲ３は、第３トランジスタＴ３と第４トランジスタＴ４とのサイズ比に応じて、第３電流経路Ｐ３に流れる電流Ｉ３に比例した電流Ｉ４を第４電流経路Ｐ４に流そうとする。尚、第４電流経路Ｐ４の電流Ｉ４は、ノードＮ０が論理ハイまたは論理ロウの定常状態にあるときにはほとんど流れず、ノードＮ０が論理ハイと論理ロウとの間で反転するときに流れる。

これは、第４トランジスタＴ４の導通状態と第９トランジスタＴ９の導通状態とは、相補であり、出力ＯＵＴの論理が反転するときに逆転するからである。

第１回路としてのヒステリシス回路ＨＹＳは、第５トランジスタＴ５およびスイッチング素子ＳＷとを備えている。第５トランジスタＴ５は、例えば、Ｎ型ＭＩＳＦＥＴである。第５トランジスタＴ５の一端は、スイッチング素子ＳＷを介して第３電流経路Ｐ３に接続されており、その他端は、第２電源ＶＳＳに接続されている。第５トランジスタＴ５のゲートは、第３および第４トランジスタＴ３、Ｔ４のゲートとともに第３電流経路Ｐ３に共通に接続されている。これにより、スイッチング素子ＳＷが導通状態である場合、第５トランジスタＴ５は、第３トランジスタＴ３に並列に接続される。ここで、導通状態とは、実際に電流を流しているか否かにかかわらず、電流を流し得る状態を示す。この場合、第５トランジスタＴ５のサイズ（Ｗ５／Ｌ５）が第３トランジスタＴ３のサイズ（Ｗ３／Ｌ３）に付加されたことになる。即ち、第３トランジスタＴ３のサイズが実質的に大きくなったものと見なすことができる。一方、スイッチング素子ＳＷが非導通状態である場合、第５トランジスタＴ５の一端は、第３トランジスタＴ３および第３電流経路Ｐ３から切断される。この場合、第５トランジスタＴ５のサイズは第３トランジスタＴ３のサイズに付加されない。従って、第３トランジスタＴ３のサイズは比較的小さいままで変わらない。尚、第３〜第５トランジスタＴ３〜Ｔ５のそれぞれのチャネル幅をＷ３〜Ｗ５とし、それらのチャネル長をＬ３〜Ｌ５とする。

スイッチング素子ＳＷは、例えば、Ｎ型ＭＩＳＦＥＴであり、第３電流経路Ｐ３と第５トランジスタＴ５との間に接続されている。スイッチング素子ＳＷのゲートは、出力部ＯＵＴに接続されている。これにより、スイッチング素子ＳＷは、出力部ＯＵＴの論理によって導通状態／非導通状態となる。例えば、本実施形態では、出力部ＯＵＴが論理ハイである場合に、スイッチング素子ＳＷは導通状態となり、出力部ＯＵＴが論理ロウである場合に、スイッチング素子ＳＷは非導通状態となる。

このように、出力部ＯＵＴの論理に応じてスイッチング素子ＳＷを導通状態または非導通状態にすることよって、第５トランジスタＴ５は、第３トランジスタＴ３に並列に接続され、あるいは、第３トランジスタＴ３から切断される。これにより、出力部ＯＵＴの論理に応じて、第５トランジスタＴ５のサイズを第３トランジスタＴ３のサイズに付加し、あるいは、付加しない。即ち、ヒステリシス回路ＨＹＳは、出力部ＯＵＴの論理に応じて、実質的に第３トランジスタＴ３のサイズを変更することができる。これにより、コンパレータ１は、後述するように、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係においてヒステリシス特性を得ることができる。尚、スイッチング素子ＳＷは、第５トランジスタＴ５と第２電源ＶＳＳとの間に接続されていてもよい。即ち、スイッチング素子ＳＷは、第５トランジスタＴ５に直列に接続されていればよい。

出力部ＯＵＴは、インバータＩｎ１、Ｉｎ２を介して第４電流経路Ｐ４に接続されている。これにより、出力部ＯＵＴは、第４電流経路Ｐ４の電圧レベルに対応した論理を出力する。

次に、本実施形態によるコンパレータ１の動作を説明する。

まず、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも低いとき、第１トランジスタＴ１が導通状態となり、第２トランジスタＴ２が非導通状態となる。これにより、第１電流経路Ｐ１に電流Ｉ１が流れ、第１ミラー回路ＭＲＲ１が第３電流経路Ｐ３に電流Ｉ１に応じた電流Ｉ３を流す。よって、第３〜第５トランジスタＴ３〜Ｔ５のゲートは高レベル電圧となり、第３〜第５トランジスタＴ３〜Ｔ５は導通状態となる。このとき、第３ミラー回路ＭＲＲ３のミラー比（Ｉ４／Ｉ３）は、第４トランジスタＴ４のサイズ（Ｗ４／Ｌ４）と第３トランジスタＴ３のサイズ（Ｗ３／Ｌ３）との比（（Ｗ４／Ｌ４）／（Ｗ３／Ｌ３））となる。一方、第２電流経路Ｐ２には電流は流れず、第２ミラー回路ＭＲＲ２は第１電源ＶＤＤから第４電流経路Ｐ４に電流を流さない。従って、第４電流経路Ｐ４のノードＮ０は、低レベル電圧となり、電圧Ｖｏｕｔも低レベル電圧となる。即ち、出力部ＯＵＴは論理ロウを出力する。

出力部ＯＵＴが論理ロウである場合、スイッチング素子ＳＷは非導通状態となるので、第５トランジスタＴ５は、第３電流経路Ｐ３および第３トランジスタＴ３から電気的に切断されているので、電流を流さない。従って、このとき、第５トランジスタＴ５のサイズは第３トランジスタＴ３のサイズに付加されていない。

（ケース１：入力電力Ｖｉｎが参照電圧Ｖｒｅｆを超える場合）
次に、入力電力Ｖｉｎが上昇し、入力電力Ｖｉｎが参照電圧Ｖｒｅｆを超えると、第２トランジスタＴ２が導通状態となり、第１トランジスタＴ１が非導通状態となる。これにより、第２電流経路Ｐ２に電流Ｉ２が流れ、第２ミラー回路ＭＲＲ２が第４電流経路Ｐ４に電流Ｉ２に応じた電流を流そうとする。一方、第１電流経路Ｐ１には電流は流れず、第１ミラー回路ＭＲＲ１は第１電源ＶＤＤから第３電流経路Ｐ３に電流を流さない。従って、第３〜第５トランジスタＴ３〜Ｔ５のゲートは低レベル電圧となり、第３〜第５トランジスタＴ３〜Ｔ５は非導通状態となる。これにより、第４電流経路Ｐ４のノードＮ０は、高レベル電圧となり、電圧Ｖｏｕｔも高レベル電圧となる。即ち、出力部ＯＵＴは論理ハイを出力する。

出力部ＯＵＴが論理ハイになると、スイッチング素子ＳＷは導通状態となるので、第５トランジスタＴ５は、第３トランジスタＴ３に並列に接続され、第３トランジスタＴ３とともに電流を流すことが可能となる。従って、このとき、第５トランジスタＴ５のサイズは第３トランジスタＴ３のサイズに付加される。即ち、第３トランジスタＴ３の実質的なサイズが第５トランジスタＴ５のサイズだけ増大したと考えてよい。

（ケース２：入力電力Ｖｉｎが参照電圧Ｖｒｅｆを下回る場合）
次に、入力電圧Ｖｉｎが低下し、参照電圧Ｖｒｅｆを下回る場合を考える。出力ＯＵＴの論理がハイのとき、スイッチング素子ＳＷが導通状態となるので、第５トランジスタＴ５は第３トランジスタＴ３に並列接続される。この場合、第５トランジスタＴ５のサイズが第３トランジスタＴ３のサイズに付加されている。従って、第３ミラー回路ＭＲＲ３のミラー比（Ｉ４／Ｉ３）が、第３および第５トランジスタＴ３、Ｔ５の合計サイズと第４トランジスタＴ４のサイズとの比（（Ｗ４／Ｌ４）／（（Ｗ３／Ｌ３）＋（Ｗ５／Ｌ５））となる。従って、スイッチング素子ＳＷが導通状態（ケース２）のときの第３ミラー回路ＭＲＲ３のミラー比は、スイッチング素子ＳＷが非導通状態（ケース１）のときの第３ミラー回路ＭＲＲ３のミラー比と比べて小さくなる。即ち、ケース２のときに第４トランジスタＴ４に流れる電流は、ケース１のときに第４トランジスタＴ４に流れる電流よりも小さくなる。ここで、出力部ＯＵＴの論理が反転する時点において、第４トランジスタＴ４の導通状態と第９トランジスタＴ９の導通状態とが切り替わる。この切替わりにおいて、第４トランジスタＴ４に流れる電流値と第９トランジスタＴ９に流れる電流値とがほぼ等しい。従って、第４トランジスタＴ４に流れる電流値と第９トランジスタＴ９に流れる電流値とがほぼ等しいときに、出力部ＯＵＴの論理が反転すると考えられる。

上述の通り、ケース２において第４トランジスタＴ４に流れる電流は、ケース１において第４トランジスタＴ４に流れる電流よりも小さくなる。従って、ケース２において出力部ＯＵＴの論理が反転するときに、第４トランジスタＴ４に流れる電流に等しくなるべき第９トランジスタＴ９に流れる電流も、当然に小さくなる。即ち、出力部ＯＵＴの論理が反転するときに第９トランジスタＴ９に流れる電流は、ケース１よりもケース２において小さくなる。第９トランジスタＴ９に流れる電流は、第８トランジスタＴ８に流れる電流に依存するため、出力部ＯＵＴの論理が反転するときの第８トランジスタＴ８に流れる電流Ｉ２もケース１よりもケース２において小さくなる。即ち、ケース２では、電流Ｉ２がより小さくなったときに出力部ＯＵＴの論理が反転する。これは、入力電圧ＶｉｎがＶｒｅｆよりもさらに低い電圧（第２参照電圧Ｖｒｅｆ−Ｖｈｙｓ）を下回ったときに、出力部ＯＵＴが反転することを意味する。その結果、本実施形態によるコンパレータ１は、ヒステリシス特性を有する。

図２は、コンパレータ１の入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係を示すグラフである。入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより低いとき、出力部ＯＵＴは論理ロウであり、このとき、第５トランジスタＴ５は、電流経路Ｐ３から電気的に切り離されているので、第３ミラー回路ＭＲＲ３のミラー比が大きくなり、第４トランジスタＴ４は第３トランジスタＴ３の電流値に比例して比較的大きな電流を流す。入力電圧Ｖｉｎが上昇し、参照電圧Ｖｒｅｆを超えた場合、第２トランジスタＴ２が導通状態となり、出力部ＯＵＴは、論理ロウから論理ハイに反転する。

出力部ＯＵＴが論理ハイになることにより、第５トランジスタＴ５は第３トランジスタＴ３に並列接続される。したがって、第３ミラー回路ＭＲＲ３のミラー比が小さくなるので、第４トランジスタＴ４に流れ得る電流値は小さくなる。従って、出力部ＯＵＴが論理ハイから論理ロウに反転するときの入力電圧Ｖｉｎは、上述の通り、参照電圧Ｖｒｅｆより低い第２参照電圧Ｖｒｅｆ−Ｖｈｙｓになる。これにより、入力電圧Ｖｉｎが低下し、参照電圧Ｖｒｅｆを下回っても出力部ＯＵＴの論理は反転しない。そして、入力電圧Ｖｉｎが第２参照電圧Ｖｒｅｆ−Ｖｈｙｓまで低下したときに、電流出力部ＯＵＴの論理は論理ハイから論理ロウに反転する。これにより、スイッチング素子ＳＷが非導通状態になり、第５トランジスタＴ５が電流経路Ｐ３から電気的に切り離される。従って、ケース１において、入力電力Ｖｉｎが参照電圧Ｖｒｅｆを超える前の状態に戻る。このように、出力部ＯＵＴが論理ロウから論理ハイへ切り替わるときの入力電圧Ｖｉｎと出力部ＯＵＴが論理ハイから論理ロウへ切り替わるときの入力電圧Ｖｉｎとは異なり、それらの電圧差がＶｈｙｓとなる。以下、Ｖｈｙｓは、ヒステリシス電圧ともいう。

ここで、本実施形態では、上述のように、電流源１０は、第１トランジスタＴ１および第２トランジスタＴ２を弱反転領域で動作させるように微弱な定電流（テール電流）を第１トランジスタＴ１および／または第２トランジスタＴ２に流す。この場合、コンパレータ１のヒステリシス電圧Ｖｈｙｓは式１のように設定され得る。

（典型的には、１／ｎは、０．７以下である）
Ｃｏｘは、Ｔ１〜Ｔ９のゲート酸化膜厚であり、製造プロセスによって決まる定数である。

Ｃｄｅｐは、Ｔ１〜Ｔ９のゲート酸化膜直下に生成される空乏容量であり、製造プロセスによって決まる定数である。

Ｖｔは、熱電圧（常温で０．０２６Ｖ）である。

αは、（Ｔ３のサイズ＋Ｔ５のサイズ）とＴ４のサイズとの比であり、即ち、（（Ｗ３／Ｌ３）＋（Ｗ５／Ｌ５））／（Ｗ４／Ｌ４）である。

式１について説明する。第１トランジスタＴ１および第２トランジスタＴ２が弱反転領域で動作する場合、第４トランジスタＴ４に流れる電流Ｉ４および第９トランジスタＴ９に流れる電流Ｉ９は、以下の式２、式３で表される。尚、第１トランジスタＴ１および第２トランジスタＴ２のサイズは同じであるとする。

ここで、
Ｖｇ１＝Ｖｒｅｆ
Ｖｇ２＝Ｖｉｎ
Ｖｓ＝Ｔ１およびＴ２に共通のソース電圧（Ｔ１、Ｔ２と電流源１０との間の電圧）である。

Ｗ１、Ｌ１は、Ｔ１のゲート幅およびゲート長である。

Ｗ２、Ｌ２は、Ｔ２のゲート幅およびゲート長である。

Ｉｏは、プロセスに依存する定数である。

上述の通り、出力部ＯＵＴの論理が反転するとき、Ｉ４とＩ９とがほぼ等しくなる。即ち、Ｉ４＝Ｉ９を解くと、式１が得られる。

式１において、ｎは、コンパレータ１の製造プロセスによって決まる値である。Ｖｔは、温度によって決まる物理定数（熱電圧）である。従って、α（即ち、（Ｔ３のサイズ＋Ｔ５のサイズ）とＴ４のサイズとの比）を変更することによって、ヒステリシス電圧Ｖｈｙｓを変更することができる。換言すると、ヒステリシス電圧Ｖｈｙｓは、Ｗ３／Ｌ３＋Ｗ５／Ｌ５とＷ４／Ｌ４との比（第３ミラー回路ＭＲＲ３のミラー比（第３ミラー比））に基づいて設定することができる。

もし、第１トランジスタＴ１および第２トランジスタＴ２が強反転領域（線形領域または飽和領域）で動作する場合、第１トランジスタＴ１および第２トランジスタＴ２の閾値電圧等の他の特性を考慮しなければならない。従って、所望のヒステリシス特性を得るためにコンパレータ１の設計が難しくなる。

これに対し、本実施形態では、第１トランジスタＴ１および第２トランジスタＴ２が弱反転領域で動作するので、上記式１が成立し、第３ミラー回路ＭＲＲ３のミラー比を変更することで所望のヒステリシス特性を簡単に得ることができる。これにより、本実施形態によるコンパレータ１は、所望のヒステリシス特性を得るために比較的簡単に設計することができる。

また、本実施形態によるコンパレータ１は、ヒステリシス特性のために抵抗素子を用いること無く、第５トランジスタＴ５およびスイッチング素子ＳＷとしてＭＩＳＦＥＴを用いている。従って、消費電流を低下させるために、大きな抵抗素子を設ける必要がない。これにより、コンパレータ１は、消費電流を低下させつつ、レイアウト面積を比較的小さくすることができる。また、第１トランジスタＴ１および第２トランジスタＴ２が弱反転領域で動作するので、コンパレータ１は、消費電流を低減できる。さらに、コンパレータ１ではヒステリシス回路ＨＹＳに抵抗素子を用いていないので、ＣＲ時定数を小さくすることができる。これにより、コンパレータ１の動作を比較的高速にすることができる。さらに、本実施形態では、参照電圧Ｖｒｅｆを抵抗で分圧して設定値を生成するのではなく、参照電圧Ｖｒｅｆ自体を設定値として用いている。従って、コンパレータ１の動作電圧のレンジ（例えば、参照電圧Ｖｒｅｆのレンジや出力電圧のレンジ）を従来よりも広くすることができる。

（第２の実施形態）
図３は、第２の実施形態に従ったコンパレータ２の構成の一例を示す回路図である。第２の実施形態では、ヒステリシス回路ＨＹＳが、第３ミラー回路ＭＲＲ３ではなく、第１ミラー回路ＭＲＲ１に設けられている。ヒステリシス回路ＨＹＳの第５トランジスタＴ５は、例えば、Ｐ型ＭＩＳＦＥＴである。第５トランジスタＴ５の一端は、スイッチング素子ＳＷを介して第１電流経路Ｐ１に接続されており、その他端は、第１電源ＶＤＤに接続されている。第５トランジスタＴ５のゲートは、第６および第７トランジスタＴ６、Ｔ７のゲートとともに第１電流経路Ｐ１に共通に接続されている。これにより、スイッチング素子ＳＷが導通状態である場合、第５トランジスタＴ５は、第６トランジスタＴ６に並列に接続される。この場合、第５トランジスタＴ５のサイズ（Ｗ５／Ｌ５）が第６トランジスタＴ６のサイズ（Ｗ６／Ｌ６）に付加されたことになる。即ち、第６トランジスタＴ６のサイズが実質的に大きくなったものと見なすことができる。一方、スイッチング素子ＳＷが非導通状態である場合、第５トランジスタＴ５の一端は、第６トランジスタＴ６および第１電流経路Ｐ１から切断される。この場合、第５トランジスタＴ５のサイズは第６トランジスタＴ６のサイズに付加されない。従って、第６トランジスタＴ６のサイズは比較的小さいままで変わらない。尚、第６および第７トランジスタＴ６、Ｔ７のそれぞれのチャネル幅をＷ６、Ｗ７とし、それらのチャネル長をＬ６、Ｌ７とする。

スイッチング素子ＳＷは、例えば、Ｐ型ＭＩＳＦＥＴであり、第１電流経路Ｐ１と第５トランジスタＴ５との間に接続されている。スイッチング素子ＳＷのゲートは、インバータＩｎ１とインバータＩｎ２との間のノードＮ１に接続されている。即ち、スイッチング素子ＳＷのゲートは、出力部ＯＵＴの論理の逆論理を受ける。これにより、スイッチング素子ＳＷは、出力部ＯＵＴの論理の逆論理に応じて導通状態／非導通状態となる。しかし、スイッチング素子ＳＷは、Ｐ型ＭＩＳＦＥＴであるので、第１の実施形態のスイッチング素子ＳＷと同様に、出力ＯＵＴが論理ハイ（Ｎ１が論理ロウ）である場合に、導通状態となり、出力部ＯＵＴが論理ロウ（Ｎ１が論理ハイ）である場合に、非導通状態となる。尚、スイッチング素子ＳＷは、第５トランジスタＴ５と第１電源ＶＤＤとの間に接続されていてもよい。即ち、スイッチング素子ＳＷは、第５トランジスタＴ５に直列に接続されていればよい。

このように、スイッチング素子ＳＷを導通状態または非導通状態にすることよって、第５トランジスタＴ５は、第６トランジスタＴ６に並列に接続され、あるいは、第６トランジスタＴ６から電気的に切断される。これにより、出力部ＯＵＴの論理に応じて、第５トランジスタＴ５のサイズを第６トランジスタＴ６のサイズに付加し、あるいは、付加しない。即ち、ヒステリシス回路ＨＹＳは、出力部ＯＵＴの論理に応じて、実質的に第６トランジスタＴ６のサイズを変更することができる。これにより、コンパレータ２は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係においてヒステリシス特性を得ることができる。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。

次に、本実施形態によるコンパレータ２の動作を説明する。

まず、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも低いとき、第１トランジスタＴ１が導通状態となり、第２トランジスタＴ２が非導通状態となる。これにより、第１トランジスタＴ１が導通状態となるので、第１電流経路Ｐ１に電流Ｉ１が流れ、第１ミラー回路ＭＲＲ１が第３電流経路Ｐ３に電流Ｉ１に応じた電流Ｉ３を流す。このとき、後述の通り、ノードＮ１は論理ハイであるので、スイッチング素子ＳＷは非導通状態である。従って、第１ミラー回路ＭＲＲ１のミラー比（Ｉ３／Ｉ１）は、第７トランジスタＴ７のサイズ（Ｗ７／Ｌ７）と第６トランジスタＴ６のサイズ（Ｗ６／Ｌ６）との比（（Ｗ７／Ｌ７）／（Ｗ６／Ｌ６））となる。また、第３ミラー回路ＭＲＲ３は、第４電流経路Ｐ４に電流Ｉ３に応じた電流Ｉ４を流そうとする。

一方、第２電流経路Ｐ２には電流は流れず、第２ミラー回路ＭＲＲ２は第１電源ＶＤＤから第４電流経路Ｐ４に電流を流さない。従って、出力部ＯＵＴは論理ロウを出力する。即ち、ノードＮ１の論理は論理ハイとなるので、スイッチング素子ＳＷは非導通状態である。スイッチング素子ＳＷが非導通状態となるので、第５トランジスタＴ５は、第１電流経路Ｐ１および第６トランジスタＴ６から電気的に切断されているので、電流を流さない。従って、このとき、第５トランジスタＴ５のサイズは第６トランジスタＴ６のサイズに付加されていない。

（ケース３：入力電力Ｖｉｎが参照電圧Ｖｒｅｆを超える場合）
次に、入力電力Ｖｉｎが上昇し、入力電力Ｖｉｎが参照電圧Ｖｒｅｆを超えると、第２トランジスタＴ２が導通状態となり、第１トランジスタＴ１が非導通状態となる。これにより、第２電流経路Ｐ２に電流Ｉ２が流れ、第２ミラー回路ＭＲＲ２が第４電流経路Ｐ４に電流Ｉ２に応じた電流Ｉ４を流そうとする。一方、第１電流経路Ｐ１には電流は流れず、第１ミラー回路ＭＲＲ１は第１電源ＶＤＤから第３電流経路Ｐ３に電流を流さない。従って、第３および第４トランジスタＴ３、Ｔ４のゲートは低レベル電圧となり、第３および第４トランジスタＴ３、Ｔ４は非導通状態となる。これにより、第４電流経路Ｐ４のノードＮ０は、高レベル電圧となり、電圧Ｖｏｕｔも高レベル電圧となる。即ち、出力部ＯＵＴは論理ハイを出力する。

ノードＮ１は論理ロウになるので、スイッチング素子ＳＷは導通状態となる。よって、第５トランジスタＴ５は、第６トランジスタＴ６に並列に接続され、第６トランジスタＴ６とともに電流を流すことが可能となる。従って、このとき、第５トランジスタＴ５のサイズは第６トランジスタＴ６のサイズに付加される。即ち、第６トランジスタＴ６の実質的なサイズが第５トランジスタＴ５のサイズだけ増大したと考えてよい。

（ケース４：入力電力Ｖｉｎが参照電圧Ｖｒｅｆを下回る場合）
次に、入力電圧Ｖｉｎが低下し、参照電圧Ｖｒｅｆを下回る場合を考える。出力ＯＵＴの論理がハイのとき、スイッチング素子ＳＷが導通状態となるので、第５トランジスタＴ５は第３トランジスタＴ３に並列接続される。この場合、第５トランジスタＴ５のサイズが第６トランジスタＴ６のサイズに付加されている。従って、第１ミラー回路ＭＲＲ１のミラー比（Ｉ３／Ｉ１）が、第６および第５トランジスタＴ６、Ｔ５の合計サイズと第７トランジスタＴ７のサイズとの比（（Ｗ７／Ｌ７）／（（Ｗ６／Ｌ６）＋（Ｗ５／Ｌ５））となる。従って、スイッチング素子ＳＷが導通状態（ケース４）のときの第１ミラー回路ＭＲＲ１のミラー比は、スイッチング素子ＳＷが非導通状態（ケース３）のときの第１ミラー回路ＭＲＲ１のミラー比と比べて小さくなる。即ち、ケース４のときに第７トランジスタＴ７に流れる電流は、ケース３のときに第７トランジスタＴ７に流れる電流よりも小さくなる。第３電流経路Ｐ３に流れる電流Ｉ３が小さくなる。電流Ｉ３の低下に伴い、第３ミラー回路ＭＲＲ３によって第４トランジスタＩ４に流れる電流も同様に低下する。よって、スイッチング素子ＳＷが導通状態のときと比べて、第４トランジスタＴ４に流れる電流も小さくなる。

ここで、上述の通り、出力部ＯＵＴの論理が反転する時点において、第４トランジスタＴ４の導通状態と第９トランジスタＴ９の導通状態とが切り替わる。この切替わりにおいて、第４トランジスタＴ４に流れる電流値と第９トランジスタＴ９に流れる電流値とがほぼ等しい。よって、第５トランジスタＴ５が第６トランジスタＴ６に並列接続されることによって第４トランジスタＴ４に流れる電流が小さくなった場合、出力部ＯＵＴの論理が反転するときの第９トランジスタＴ９に流れる電流も同様に小さくなる。その結果、コンパレータ２も、ヒステリシス特性を有する。

第２の実施形態についても、電流源１０は、第１トランジスタＴ１および第２トランジスタＴ２を弱反転領域で動作させるように微弱な定電流（テール電流）を第１トランジスタＴ１および／または第２トランジスタＴ２に流す。これにより、コンパレータ２のヒステリシス電圧Ｖｈｙｓも式１のように表される。但し、αは、（Ｔ６のサイズ＋Ｔ５のサイズ）／Ｔ７のサイズであり、即ち、（（Ｗ６／Ｌ６）＋（Ｗ５／Ｌ５））／（Ｗ７／Ｌ７）となる。即ち、コンパレータ２のヒステリシス電圧Ｖｈｙｓは式２のようになる。
Ｖｈｙｓ＝ｎ×Ｖｔ×ｌｎ（（Ｗ５／Ｌ５＋Ｗ６／Ｌ６）／（Ｗ７／Ｌ７）） 式２

このように、コンパレータ２もα（即ち、（Ｔ６のサイズ＋Ｔ５のサイズ）とＴ７のサイズとの比）を変更することによって、ヒステリシス電圧Ｖｈｙｓを変更することができる。換言すると、ヒステリシス電圧Ｖｈｙｓは、（Ｗ５／Ｌ５＋Ｗ６／Ｌ６）とＷ７／Ｌ７との比に基づいて決まり、第１ミラー回路ＭＲＲ１のミラー比（第１ミラー比）を変更することによって調節することができる。このように、第２の実施形態も、第１の実施形態と同様に、第１トランジスタＴ１および第２トランジスタＴ２が弱反転領域で動作するので、上記式２が成立し、第１ミラー回路ＭＲＲ１のミラー比を変更することで所望のヒステリシス特性を簡単に得ることができる。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図４は、第３の実施形態に従ったコンパレータ３の構成の一例を示す回路図である。第３の実施形態では、ヒステリシス回路ＨＹＳが、第２ミラー回路ＭＲＲ２の第９トランジスタＴ９に設けられている。ヒステリシス回路ＨＹＳの第５トランジスタＴ５は、例えば、Ｐ型ＭＩＳＦＥＴである。第５トランジスタＴ５の一端は、スイッチング素子ＳＷを介して第４電流経路Ｐ４に接続されており、その他端は、第１電源ＶＤＤに接続されている。第５トランジスタＴ５のゲートは、第８および第９トランジスタＴ８、Ｔ９のゲートとともに第２電流経路Ｐ２に共通に接続されている。これにより、スイッチング素子ＳＷが導通状態である場合、第５トランジスタＴ５は、第９トランジスタＴ９に並列に接続される。この場合、第５トランジスタＴ５のサイズ（Ｗ５／Ｌ５）が第９トランジスタＴ９のサイズ（Ｗ９／Ｌ９）に付加されたことになる。即ち、第９トランジスタＴ９のサイズが実質的に大きくなったものと見なすことができる。一方、スイッチング素子ＳＷが非導通状態である場合、第５トランジスタＴ５の一端は、第９トランジスタＴ９および第４電流経路Ｐ４から切断される。この場合、第５トランジスタＴ５のサイズは第９トランジスタＴ９のサイズに付加されない。

スイッチング素子ＳＷは、Ｐ型ＭＩＳＦＥＴであり、第４電流経路Ｐ４と第５トランジスタＴ５との間に接続されている。スイッチング素子ＳＷのゲートは、ノードＮ１に接続されている。即ち、スイッチング素子ＳＷのゲートは、出力部ＯＵＴからのデータの逆論理を受ける。これにより、スイッチング素子ＳＷは、出力部ＯＵＴからのデータの逆論理に応じて導通状態／非導通状態となる。尚、スイッチング素子ＳＷは、第５トランジスタＴ５と第１電源ＶＤＤとの間に接続されていてもよい。即ち、スイッチング素子ＳＷは、第５トランジスタＴ５に直列に接続されていればよい。

このように、スイッチング素子ＳＷを導通状態または非導通状態にすることよって、第５トランジスタＴ５は、第９トランジスタＴ９に並列に接続され、あるいは、第９トランジスタＴ９から電気的に切断される。これにより、出力部ＯＵＴの論理に応じて、第５トランジスタＴ５のサイズを第９トランジスタＴ９のサイズに付加し、あるいは、付加しない。即ち、ヒステリシス回路ＨＹＳは、出力部ＯＵＴの論理に応じて、実質的に第９トランジスタＴ９のサイズを変更することができる。これにより、コンパレータ３は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係においてヒステリシス特性を得ることができる。第３の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。

ここで、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも低く、出力部ＯＵＴが論理ロウであるとき（ノードＮ１が論理ハイであるとき）、スイッチング素子ＳＷは非導通状態である。従って、第２ミラー回路ＭＲＲ２のミラー比（Ｉ４／Ｉ２）は、第９トランジスタＴ９サイズと第８トランジスタＴ８のサイズとの比（（Ｗ９／Ｌ９）／（Ｗ８／Ｌ８））となる。

一方、上記ケース１（入力電力Ｖｉｎが参照電圧Ｖｒｅｆを超える場合）において、出力部ＯＵＴが論理ハイになると、スイッチング素子ＳＷは導通状態となるので、第５トランジスタＴ５は、第４電流経路Ｐ４および第９トランジスタＴ９に並列に接続される。従って、このとき、第５トランジスタＴ５のサイズは第９トランジスタＴ９のサイズに付加される。

上記ケース２（入力電力Ｖｉｎが参照電圧Ｖｒｅｆを下回る場合）において、出力ＯＵＴの論理がハイのとき、第５トランジスタＴ５は第９トランジスタＴ９に並列接続される。従って、第２ミラー回路ＭＲＲ２のミラー比（Ｉ４／Ｉ２）が、第５および第９トランジスタＴ５、Ｔ９の合計サイズと第８トランジスタＴ８のサイズとの比（（Ｗ５／Ｌ５）＋（Ｗ９／Ｌ９）／（Ｗ８／Ｌ８））となる。従って、ケース２のときの第２ミラー回路ＭＲＲ２のミラー比は、ケース１のときのそれと比べて大きくなる。従って、ケース２において第９トランジスタＴ９に流れ得る電流は、ケース１において第９トランジスタＴ９に流れ得る電流よりも大きくなる。

上述の通り、第４トランジスタＴ４に流れる電流値と第９トランジスタＴ９に流れる電流値とがほぼ等しいときに、出力部ＯＵＴの論理が反転すると考えられる。従って、ケース２において出力部ＯＵＴの論理が反転するときに、第９トランジスタＴ９に流れる電流が、第４トランジスタＴ４に流れる電流と同程度まで小さくなる。即ち、出力部ＯＵＴの論理が反転するときに第９トランジスタＴ９に流れる電流は、ケース１よりもケース２において小さくなる。第９トランジスタＴ９に流れる電流は、第８トランジスタＴ８に流れる電流に依存するため、出力部ＯＵＴの論理が反転するときの第８トランジスタＴ８に流れる電流Ｉ２もケース１よりもケース２において小さくなる。即ち、ケース２では、電流Ｉ２がより小さくなったときに出力部ＯＵＴの論理が反転する。これは、入力電圧ＶｉｎがＶｒｅｆよりもさらに低い電圧（第２参照電圧Ｖｒｅｆ−Ｖｈｙｓ）を下回ったときに、出力部ＯＵＴが反転することを意味する。その結果、第３の実施形態によるコンパレータ３は、ヒステリシス特性を有する。

コンパレータ３のヒステリシス電圧Ｖｈｙｓは式３のようになる。
Ｖｈｙｓ＝ｎ×Ｖｔ×ｌｎ（（Ｗ５／Ｌ５＋Ｗ９／Ｌ９）／（Ｗ８／Ｌ８）） 式３

このように、コンパレータ３もα（即ち、（Ｔ５のサイズ＋Ｔ９のサイズ）とＴ８のサイズとの比）を変更することによって、ヒステリシス電圧Ｖｈｙｓを変更することができる。換言すると、ヒステリシス電圧Ｖｈｙｓは、（Ｗ５／Ｌ５＋Ｗ９／Ｌ９）とＷ８／Ｌ８との比に基づいて決まり、第２ミラー回路ＭＲＲ２のミラー比（第２ミラー比）を変更することによって調節することができる。第３の実施形態も、第１の実施形態と同様に、第１トランジスタＴ１および第２トランジスタＴ２が弱反転領域で動作するので、上記式３が成立し、第２ミラー回路ＭＲＲ２のミラー比を変更することで所望のヒステリシス特性を簡単に得ることができる。さらに、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。

（第４の実施形態）
図５は、第４の実施形態に従ったコンパレータ４の構成の一例を示す回路図である。第４の実施形態では、ヒステリシス回路ＨＹＳが、第３ミラー回路ＭＲＲ３の第４トランジスタＴ４に設けられている。ヒステリシス回路ＨＹＳの第５トランジスタＴ５は、例えば、Ｎ型ＭＩＳＦＥＴである。第５トランジスタＴ５の一端は、スイッチング素子ＳＷを介して第４電流経路Ｐ４に接続されており、その他端は、第２電源ＶＳＳに接続されている。第５トランジスタＴ５のゲートは、第３および第４トランジスタＴ３、Ｔ４のゲートとともに第３電流経路Ｐ３に共通に接続されている。これにより、スイッチング素子ＳＷが導通状態である場合、第５トランジスタＴ５は、第４トランジスタＴ４に並列に接続される。この場合、第５トランジスタＴ５のサイズ（Ｗ５／Ｌ５）が第４トランジスタＴ４のサイズ（Ｗ４／Ｌ４）に付加されたことになる。即ち、第４トランジスタＴ４のサイズが実質的に大きくなったものと見なすことができる。一方、スイッチング素子ＳＷが非導通状態である場合、第５トランジスタＴ５の一端は、第４トランジスタＴ４および第４電流経路Ｐ４から切断される。この場合、第５トランジスタＴ５のサイズは第４トランジスタＴ４のサイズに付加されない。

スイッチング素子ＳＷは、Ｎ型ＭＩＳＦＥＴであり、第４電流経路Ｐ４と第５トランジスタＴ５との間に接続されている。スイッチング素子ＳＷのゲートは、インバータＩｎ１とインバータＩｎ２との間のノードＮ１に接続されている。即ち、スイッチング素子ＳＷのゲートは、出力部ＯＵＴからのデータの逆論理を受ける。これにより、スイッチング素子ＳＷは、出力部ＯＵＴからのデータの逆論理に応じて導通状態／非導通状態となる。スイッチング素子ＳＷは、出力部ＯＵＴからのデータの逆論理を受けるので、第１の実施形態のスイッチング素子ＳＷと逆に、出力ＯＵＴが論理ハイ（Ｎ１が論理ロウ）である場合に、非導通状態となり、出力部ＯＵＴが論理ロウ（Ｎ１が論理ハイ）である場合に、導通状態となる。尚、スイッチング素子ＳＷは、第５トランジスタＴ５と第２電源ＶＳＳとの間に接続されていてもよい。即ち、スイッチング素子ＳＷは、第５トランジスタＴ５に直列に接続されていればよい。

このように、スイッチング素子ＳＷを導通状態または非導通状態にすることよって、第５トランジスタＴ５は、第４トランジスタＴ４に並列に接続され、あるいは、第４トランジスタＴ４から電気的に切断される。これにより、出力部ＯＵＴの論理に応じて、第５トランジスタＴ５のサイズを第４トランジスタＴ４のサイズに付加し、あるいは、付加しない。即ち、ヒステリシス回路ＨＹＳは、出力部ＯＵＴの論理に応じて、実質的に第４トランジスタＴ４のサイズを変更することができる。これにより、コンパレータ４は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係においてヒステリシス特性を得ることができる。第４の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。

ここで、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも低く、出力部ＯＵＴが論理ロウであるとき（ノードＮ１が論理ハイであるとき）、スイッチング素子ＳＷは導通状態である。従って、第３ミラー回路ＭＲＲ３のミラー比（Ｉ４／Ｉ３）は、第４および第５トランジスタＴ４、Ｔ５の合計サイズと第３トランジスタＴ３のサイズとの比（（Ｗ４／Ｌ４）＋（Ｗ５／Ｌ５））／（Ｗ３／Ｌ３））となる。即ち、第５トランジスタＴ５のサイズは第４トランジスタＴ４のサイズに付加される。第４トランジスタＴ４の実質的なサイズが第５トランジスタＴ５のサイズだけ増大したと考えてよい。

一方、上記ケース１（入力電力Ｖｉｎが参照電圧Ｖｒｅｆを超える場合）において、出力部ＯＵＴが論理ハイになると、スイッチング素子ＳＷは非導通状態となるので、第５トランジスタＴ５は、第４電流経路Ｐ４および第４トランジスタＴ４から電気的に切断される。従って、このとき、第５トランジスタＴ５のサイズは第４トランジスタＴ４のサイズに付加されない。このように、第４の実施形態では、第４トランジスタＴ４のサイズを変更することによって、ヒステリシス特性を得る。

第１の実施形態では、出力部ＯＵＴが論理ハイのときに、第５トランジスタＴ５を第３トランジスタＴ３に並列接続することによって、参照電圧Ｖｒｅｆをヒステリシス電圧Ｖｈｙｓだけ低下させている。

逆に、第４の実施形態では、出力部ＯＵＴが論理ロウのときに、第５トランジスタＴ５を第４トランジスタＴ４に並列接続することによって、参照電圧Ｖｒｅｆをヒステリシス電圧Ｖｈｙｓだけ上昇させている。従って、出力部ＯＵＴが論理ハイになり、第５トランジスタＴ５が第４トランジスタＴ４から電気的に切断されると、参照電圧は、Ｖｒｅｆ＋ＶｈｙｓからＶｒｅｆとなり、実質的にヒステリシス電圧Ｖｈｙｓだけ低下する。これにより、第４の実施形態によるコンパレータ４は、第１の実施形態と実質的に同様のヒステリシス特性を有することができる。

コンパレータ４のヒステリシス電圧Ｖｈｙｓは式１１のようになる。
Ｖｈｙｓ＝ｎ×Ｖｔ×ｌｎ（（Ｗ４／Ｌ４＋Ｗ５／Ｌ５）／（Ｗ３／Ｌ３）） 式１１

このように、コンパレータ４もα（即ち、（Ｔ４のサイズ＋Ｔ５のサイズ）とＴ３のサイズとの比）を変更することによって、ヒステリシス電圧Ｖｈｙｓを変更することができる。換言すると、ヒステリシス電圧Ｖｈｙｓは、（Ｗ４／Ｌ４＋Ｗ５／Ｌ５）とＷ３／Ｌ３との比に基づいて決まり、第３ミラー回路ＭＲＲ３のミラー比（第３ミラー比）を変更することによって調節することができる。第４の実施形態も、第１の実施形態と同様に、第１トランジスタＴ１および第２トランジスタＴ２が弱反転領域で動作するので、上記式１１が成立し、第３ミラー回路ＭＲＲ３のミラー比を変更することで所望のヒステリシス特性を簡単に得ることができる。さらに、第４の実施形態は、第１の実施形態と同様の効果を得ることができる。

（第５の実施形態）
図６は、第５の実施形態に従ったコンパレータ５の構成の一例を示す回路図である。第５の実施形態では、ヒステリシス回路ＨＹＳが、第１ミラー回路ＭＲＲ１の第７トランジスタＴ７に設けられている。ヒステリシス回路ＨＹＳの第５トランジスタＴ５は、例えば、Ｐ型ＭＩＳＦＥＴである。第５トランジスタＴ５の一端は、スイッチング素子ＳＷを介して第３電流経路Ｐ３に接続されており、その他端は、第１電源ＶＤＤに接続されている。第５トランジスタＴ５のゲートは、第３および第４トランジスタＴ３、Ｔ４のゲートとともに第１電流経路Ｐ１に共通に接続されている。これにより、スイッチング素子ＳＷが導通状態である場合、第５トランジスタＴ５は、第７トランジスタＴ７に並列に接続される。この場合、第５トランジスタＴ５のサイズ（Ｗ５／Ｌ５）が第７トランジスタＴ７のサイズ（Ｗ７／Ｌ７）に付加されたことになる。即ち、第７トランジスタＴ７のサイズが実質的に大きくなったものと見なすことができる。一方、スイッチング素子ＳＷが非導通状態である場合、第５トランジスタＴ５の一端は、第７トランジスタＴ７および第３電流経路Ｐ３から切断される。この場合、第５トランジスタＴ５のサイズは第７トランジスタＴ７のサイズに付加されない。

スイッチング素子ＳＷは、Ｐ型ＭＩＳＦＥＴであり、第３電流経路Ｐ３と第５トランジスタＴ５との間に接続されている。スイッチング素子ＳＷのゲートは、出力部ＯＵＴに接続されている。即ち、スイッチング素子ＳＷのゲートは、出力部ＯＵＴの論理を受ける。これにより、スイッチング素子ＳＷは、出力部ＯＵＴの論理に応じて導通状態／非導通状態となる。スイッチング素子ＳＷは、出力部ＯＵＴの論理を受けるので、第２の実施形態のスイッチング素子ＳＷと逆に、出力ＯＵＴが論理ハイ（Ｎ１が論理ロウ）である場合に、非導通状態となり、出力部ＯＵＴが論理ロウ（Ｎ１が論理ハイ）である場合に、導通状態となる。尚、スイッチング素子ＳＷは、第５トランジスタＴ５と第１電源ＶＤＤとの間に接続されていてもよい。即ち、スイッチング素子ＳＷは、第５トランジスタＴ５に直列に接続されていればよい。

このように、スイッチング素子ＳＷを導通状態または非導通状態にすることよって、第５トランジスタＴ５は、第７トランジスタＴ７に並列に接続され、あるいは、第７トランジスタＴ７から電気的に切断される。これにより、出力部ＯＵＴの論理に応じて、第５トランジスタＴ５のサイズを第７トランジスタＴ７のサイズに付加し、あるいは、付加しない。即ち、ヒステリシス回路ＨＹＳは、出力部ＯＵＴの論理に応じて、実質的に第７トランジスタＴ７のサイズを変更することができる。これにより、コンパレータ５は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係においてヒステリシス特性を得ることができる。第５の実施形態のその他の構成は、第２の実施形態の対応する構成と同様でよい。

ここで、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも低く、出力部ＯＵＴが論理ロウであるとき、スイッチング素子ＳＷは導通状態である。従って、第１ミラー回路ＭＲＲ１のミラー比（Ｉ３／Ｉ１）は、第５および第７トランジスタＴ５、Ｔ７の合計サイズと第６トランジスタＴ６のサイズとの比（（Ｗ５／Ｌ５）＋（Ｗ７／Ｌ７））／（Ｗ６／Ｌ６））となる。即ち、第５トランジスタＴ５のサイズは第７トランジスタＴ７のサイズに付加される。第７トランジスタＴ７の実質的なサイズが第５トランジスタＴ５のサイズだけ増大したと考えてよい。

一方、上記ケース３（入力電力Ｖｉｎが参照電圧Ｖｒｅｆを超える場合）において、出力部ＯＵＴが論理ハイになると、スイッチング素子ＳＷは非導通状態となるので、第５トランジスタＴ５は、第３電流経路Ｐ３および第７トランジスタＴ７から電気的に切断される。従って、このとき、第５トランジスタＴ５のサイズは第７トランジスタＴ７のサイズに付加されない。このように、第５の実施形態では、第７トランジスタＴ７のサイズを変更することによって、ヒステリシス特性を得る。

第２の実施形態では、出力部ＯＵＴが論理ハイ（ノードＮ１が論理ロウ）のときに、第５トランジスタＴ５を第６トランジスタＴ６に並列接続することによって、参照電圧Ｖｒｅｆをヒステリシス電圧Ｖｈｙｓだけ低下させている。

逆に、第５の実施形態では、出力部ＯＵＴが論理ロウ（ノードＮ１が論理ハイ）のときに、第５トランジスタＴ５を第７トランジスタＴ７に並列接続することによって、参照電圧Ｖｒｅｆをヒステリシス電圧Ｖｈｙｓだけ上昇させている。従って、出力部ＯＵＴが論理ハイになり、第５トランジスタＴ５が第７トランジスタＴ７から電気的に切断されると、参照電圧は、Ｖｒｅｆ＋ＶｈｙｓからＶｒｅｆとなり、実質的にヒステリシス電圧Ｖｈｙｓだけ低下する。これにより、第５の実施形態によるコンパレータ５は、第２の実施形態と実質的に同様のヒステリシス特性を有することができる。

コンパレータ５のヒステリシス電圧Ｖｈｙｓは式１２のようになる。
Ｖｈｙｓ＝ｎ×Ｖｔ×ｌｎ（（Ｗ５／Ｌ５＋Ｗ７／Ｌ７）／（Ｗ６／Ｌ６）） 式１２

このように、コンパレータ５もα（即ち、（Ｔ７のサイズ＋Ｔ５のサイズ）とＴ６のサイズとの比）を変更することによって、ヒステリシス電圧Ｖｈｙｓを変更することができる。換言すると、ヒステリシス電圧Ｖｈｙｓは、（Ｗ５／Ｌ５＋Ｗ７／Ｌ７）とＷ６／Ｌ６との比に基づいて決まり、第１ミラー回路ＭＲＲ１のミラー比（第１ミラー比）を変更することによって調節することができる。第５の実施形態も、第２の実施形態と同様に、第１トランジスタＴ１および第２トランジスタＴ２が弱反転領域で動作するので、上記式１２が成立し、第１ミラー回路ＭＲＲ１のミラー比を変更することで所望のヒステリシス特性を簡単に得ることができる。さらに、第５の実施形態は、第２の実施形態と同様の効果を得ることができる。

（第６の実施形態）
図７は、第６の実施形態に従ったコンパレータ６の構成の一例を示す回路図である。第６の実施形態では、ヒステリシス回路ＨＹＳが、第２ミラー回路ＭＲＲ２の第８トランジスタＴ８に設けられている。ヒステリシス回路ＨＹＳの第５トランジスタＴ５は、例えば、Ｐ型ＭＩＳＦＥＴである。第５トランジスタＴ５の一端は、スイッチング素子ＳＷを介して第２電流経路Ｐ２に接続されており、その他端は、第１電源ＶＤＤに接続されている。第５トランジスタＴ５のゲートは、第８および第９トランジスタＴ８、Ｔ９のゲートとともに第２電流経路Ｐ２に共通に接続されている。これにより、スイッチング素子ＳＷが導通状態である場合、第５トランジスタＴ５は、第８トランジスタＴ８に並列に接続される。この場合、第５トランジスタＴ５のサイズ（Ｗ５／Ｌ５）が第８トランジスタＴ８のサイズ（Ｗ８／Ｌ８）に付加されたことになる。即ち、第８トランジスタＴ８のサイズが実質的に大きくなったものと見なすことができる。一方、スイッチング素子ＳＷが非導通状態である場合、第５トランジスタＴ５の一端は、第８トランジスタＴ８および第２電流経路Ｐ２から切断される。この場合、第５トランジスタＴ５のサイズは第８トランジスタＴ８のサイズに付加されない。

スイッチング素子ＳＷは、Ｐ型ＭＩＳＦＥＴであり、第２電流経路Ｐ２と第５トランジスタＴ５との間に接続されている。スイッチング素子ＳＷのゲートは、出力部ＯＵＴに接続されている。即ち、スイッチング素子ＳＷのゲートは、出力部ＯＵＴの論理を受ける。これにより、スイッチング素子ＳＷは、出力部ＯＵＴの論理に応じて導通状態／非導通状態となる。スイッチング素子ＳＷは、出力部ＯＵＴの論理を受けるので、第３の実施形態のスイッチング素子ＳＷと逆に、出力ＯＵＴが論理ハイである場合に、非導通状態となり、出力部ＯＵＴが論理ロウである場合に、導通状態となる。尚、スイッチング素子ＳＷは、第５トランジスタＴ５と第１電源ＶＤＤとの間に接続されていてもよい。即ち、スイッチング素子ＳＷは、第５トランジスタＴ５に直列に接続されていればよい。

このように、スイッチング素子ＳＷを導通状態または非導通状態にすることよって、第５トランジスタＴ５は、第８トランジスタＴ８に並列に接続され、あるいは、第８トランジスタＴ８から電気的に切断される。これにより、出力部ＯＵＴの論理に応じて、第５トランジスタＴ５のサイズを第８トランジスタＴ８のサイズに付加し、あるいは、付加しない。即ち、ヒステリシス回路ＨＹＳは、出力部ＯＵＴの論理に応じて、実質的に第８トランジスタＴ８のサイズを変更することができる。これにより、コンパレータ６は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係においてヒステリシス特性を得ることができる。第６の実施形態のその他の構成は、第３の実施形態の対応する構成と同様でよい。

ここで、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも低く、出力部ＯＵＴが論理ロウであるとき、スイッチング素子ＳＷは導通状態である。従って、第２ミラー回路ＭＲＲ２のミラー比（Ｉ４／Ｉ２）は、第５および第８トランジスタＴ５、Ｔ８の合計サイズと第９トランジスタＴ９のサイズとの比（（Ｗ５／Ｌ５）＋（Ｗ８／Ｌ８））／（Ｗ９／Ｌ９））となる。即ち、第５トランジスタＴ５のサイズは第８トランジスタＴ８のサイズに付加される。第８トランジスタＴ８の実質的なサイズが第５トランジスタＴ５のサイズだけ増大したと考えてよい。

一方、上記ケース１（入力電力Ｖｉｎが参照電圧Ｖｒｅｆを超える場合）において、出力部ＯＵＴが論理ハイになると、スイッチング素子ＳＷは非導通状態となるので、第５トランジスタＴ５は、第２電流経路Ｐ２および第８トランジスタＴ８から電気的に切断される。従って、このとき、第５トランジスタＴ５のサイズは第８トランジスタＴ８のサイズに付加されない。このように、第６の実施形態では、第８トランジスタＴ８のサイズを変更することによって、ヒステリシス特性を得る。

第３の実施形態では、出力部ＯＵＴが論理ハイのときに、第５トランジスタＴ５を第９トランジスタＴ９に並列接続することによって、参照電圧Ｖｒｅｆをヒステリシス電圧Ｖｈｙｓだけ低下させている。

逆に、第６の実施形態では、出力部ＯＵＴが論理ロウのときに、第５トランジスタＴ５を第８トランジスタＴ８に並列接続することによって、参照電圧Ｖｒｅｆをヒステリシス電圧Ｖｈｙｓだけ上昇させている。従って、出力部ＯＵＴが論理ハイになり、第５トランジスタＴ５が第８トランジスタＴ８から電気的に切断されると、参照電圧は、Ｖｒｅｆ＋ＶｈｙｓからＶｒｅｆとなり、実質的にヒステリシス電圧Ｖｈｙｓだけ低下する。これにより、第６の実施形態によるコンパレータ６は、第３の実施形態と実質的に同様のヒステリシス特性を有することができる。

コンパレータ６のヒステリシス電圧Ｖｈｙｓは式１３のようになる。
Ｖｈｙｓ＝ｎ×Ｖｔ×ｌｎ（（Ｗ５／Ｌ５＋Ｗ８／Ｌ８）／（Ｗ９／Ｌ９）） 式１３

このように、コンパレータ６もα（即ち、（Ｔ５のサイズ＋Ｔ８のサイズ）とＴ９のサイズとの比）を変更することによって、ヒステリシス電圧Ｖｈｙｓを変更することができる。換言すると、ヒステリシス電圧Ｖｈｙｓは、（Ｗ５／Ｌ５＋Ｗ８／Ｌ８）とＷ９／Ｌ９との比に基づいて決まり、第２ミラー回路ＭＲＲ２のミラー比（第２ミラー比）を変更することによって調節することができる。第６の実施形態も、第３の実施形態と同様に、第１トランジスタＴ１および第２トランジスタＴ２が弱反転領域で動作するので、上記式１３が成立し、第２ミラー回路ＭＲＲ２のミラー比を変更することで所望のヒステリシス特性を簡単に得ることができる。さらに、第６の実施形態は、第３の実施形態と同様の効果を得ることができる。

尚、上記実施形態において、スイッチング素子ＳＷの導電型は、Ｎ型とＰ型との間で変更してもよい。この場合、スイッチング素子ＳＷのゲートの接続を出力端子ＯＵＴとノードＮ１との間で変更することによって、スイッチング素子ＳＷのゲートに受けるデータの論理を反転させればよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１・・・コンパレータ、ＤＦＦ・・・差動増幅回路、ＭＲＲ１、ＭＲＲ２、ＭＲＲ３・・・ミラー回路、ＨＹＳ・・・ヒステリシス回路、Ｉｎ１、Ｉｎ２・・・インバータ、Ｔ１〜Ｔ９・・・トランジスタ、ＳＷ・・・スイッチング素子、１０・・・電流源

Claims (10)

1. 第１電圧を受ける第１電流経路と第２電圧を受ける第２電流経路とを含む差動回路と、
   前記第１電流経路に流れる電流に第１ミラー比を乗じた電流を第３電流経路に流すことが可能な第１ミラー回路と、
   前記第２電流経路に流れる電流に第２ミラー比を乗じた電流を第４電流経路に流すことが可能な第２ミラー回路と、
   前記第３電流経路に流れる電流に第３ミラー比を乗じた電流を前記第４電流経路に流すことが可能な第３ミラー回路と、
   前記第４電流経路に接続された出力部から出力されるデータの論理に応じて、前記第１〜第３ミラー比のいずれかを変更する第１回路とを備えた、半導体装置。
2. 前記出力部が第１論理から第２論理へ切り替わるときの前記第２電圧と前記出力部が前記第２論理から前記第１論理へ切り替わるときの前記第２電圧との電圧差は、変更された前記第１〜第３ミラー比のいずれかに基づいて決まる、請求項１に記載の半導体装置。
3. 前記差動回路は、前記第１電流経路に設けられ、前記第１電圧をゲートに受ける第１トランジスタと、前記第２電流経路に設けられ、前記第２電圧をゲートに受ける第２トランジスタと、を含み、
   前記第３ミラー回路は、前記第３電流経路に設けられた第３トランジスタと前記第４電流経路に設けられた第４トランジスタとを含み、前記第３および第４トランジスタのゲートが共通に前記第３電流経路に接続され、
   前記第１回路は、ゲートが前記第３電流経路に接続され、前記第４電流経路に接続された出力部の論理に応じて前記第３または第４トランジスタに並列に接続されあるいは前記第３または第４トランジスタから切断される第５トランジスタを備える、請求項１または請求項２に記載の半導体装置。
4. 前記第３トランジスタのチャネル幅およびチャネル長をそれぞれＷ３、Ｌ３とし、前記第４トランジスタのチャネル幅およびチャネル長をそれぞれＷ４、Ｌ４とし、並びに、前記第５トランジスタのチャネル幅およびチャネル長をそれぞれＷ５、Ｌ５とした場合に、前記出力部が第１論理から第２論理へ切り替わるときの前記第２電圧と前記出力部が前記第２論理から前記第１論理へ切り替わるときの前記第２電圧との電圧差は、Ｗ３／Ｌ３＋Ｗ５／Ｌ５とＷ４／Ｌ４との比またはＷ４／Ｌ４＋Ｗ５／Ｌ５とＷ３／Ｌ３との比に基づいて決まる、請求項３に記載の半導体装置。
5. 前記第１および第２トランジスタは、弱反転領域で動作する、請求項３または請求項４に記載の半導体装置。
6. 前記第１回路は、前記第５トランジスタに直列に接続されており、ゲートが前記出力部に接続されたスイッチング素子をさらに備えた、請求項３から請求項５のいずれか一項に記載の半導体装置。
7. 前記スイッチング素子は、前記出力部の電圧が第１論理を示している場合に非導通状態となり、前記出力部の電圧が第２論理を示している場合に導通状態となる、請求項６に記載の半導体装置。
8. 前記第３トランジスタのチャネル幅およびチャネル長をそれぞれＷ３、Ｌ３とし、前記第４トランジスタのチャネル幅およびチャネル長をＷ４、Ｌ４とし、並びに、前記第５トランジスタのチャネル幅およびチャネル長をＷ５、Ｌ５とした場合、前記電圧差Ｖｈｙｓは、
   Ｖｈｙｓ＝ｎ×Ｖｔ×ｌｎ（（Ｗ３／Ｌ３＋Ｗ５／Ｌ５）／（Ｗ４／Ｌ４）） 式１
   Ｖｈｙｓ＝ｎ×Ｖｔ×ｌｎ（（Ｗ４／Ｌ４＋Ｗ５／Ｌ５）／（Ｗ３／Ｌ３）） 式１１
   （ここで、ｎは、半導体製造プロセスによって決定される定数である。Ｖｔは、熱電圧である）
   式１または式１１で決定される、請求項３から請求項７のいずれか一項に記載の半導体装置。
9. 前記差動回路は、前記第１電流経路に設けられ、第１電圧をゲートに受ける第１トランジスタと、前記第２電流経路に設けられ、前記第２電圧をゲートに受ける第２トランジスタと、を含み、
   前記第１ミラー回路は、前記第１電流経路に設けられた第６トランジスタと前記第３電流経路に設けられた第７トランジスタとを含み、前記第６および第７トランジスタのゲートが共通に前記第１電流経路に接続され、
   前記第１回路は、ゲートが前記第１電流経路に接続され、前記第４電流経路に接続された出力部の論理に応じて前記第６または第７トランジスタに並列に接続されあるいは前記第６または第７トランジスタから切断される第５トランジスタを備える、請求項１または請求項２に記載の半導体装置。
10. 前記差動回路は、前記第１電流経路に設けられ、第１電圧をゲートに受ける第１トランジスタと、前記第２電流経路に設けられ、前記第２電圧をゲートに受ける第２トランジスタと、を含み、
    前記第２ミラー回路は、前記第２電流経路に設けられた第８トランジスタと前記第４電流経路に設けられた第９トランジスタとを含み、前記第８および第９トランジスタのゲートが共通に前記第２電流経路に接続され、
    前記第１回路は、ゲートが前記第２電流経路に接続され、前記第４電流経路に接続された出力部の論理に応じて前記第８または第９トランジスタに並列に接続されあるいは前記第８または第９トランジスタから切断される第５トランジスタをさらに備える、請求項１または請求項２に記載の半導体装置。

Images