TWI531885B - 產生參考電流或電壓之電路及方法 - Google Patents

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Description

產生參考電流或電壓之電路及方法
本揭示內容大體上係關於產生一參考電流或電壓之電路及方法，且更特定言之係關於包含用以產生參考電流之汲極耦合MOS裝置之電路。
電流及電壓參考係用於幾乎每一混合信號系統中之建置組塊。自跨簡單半導體裝置之偏壓之比較至浮動閘極裝置上之電荷之量子穿隧，存在實施電壓或電流參考之多種方法。
一種用於提供電壓及電流參考之方法使用矽能帶隙。在能帶隙參考電路中，參考電流或電壓係源自於在不同電流密度下操作之兩個p-n接面，每一p-n接面具有一不同正向偏壓降。跨一電阻器施加正向壓降之間的電壓差以產生與絕對溫度成比例(PTAT)之電流(其進一步經轉換成一(PTAT)電壓)。接著，將該PTAT電壓加至源自於另一p-n接面之與絕對溫度互補(CTAT)之電壓。接著，將電壓施加至一參考電阻器以產生一熱補償參考電流。
然而，最近的科技發展使用在較低供應電壓下操作之低壓互補金屬氧化物半導體(CMOS)電路(其經設計以降低電力消耗並且延長可攜裝置的電池壽命)。因此，電壓餘量(head-room)已變得愈加有限，使得在此等低電力應用中使用習知能帶隙參考電路變得困難。
以下描述提供一輸出參考電流或電壓(其維持於電壓供應及溫度條件之廣泛範圍)之MOS參考電路之實施例。特定言之，該等MOS參考電路經設計以在介於大約1.7 V與5.6 V之間之電源供應電壓之範圍內操作。在某些情況中，當使用經程式化以具有低臨限電壓之浮動閘極電晶體時，電路可在較低電壓下(諸如，在如1.2伏特至1.5伏特般低之電壓位準下)操作。標稱操作電壓可為大約2.0伏特。藉由電源供應電壓加偏壓，該等MOS參考電路之實施例提供可靠電流線路調節，同時提供實施各種熱補償技術之靈活性。
該等MOS參考電路之實施例跨一電阻性元件(諸如電阻器)而施加兩個MOS電晶體之閘極至源極電壓之差，以產生一參考電流。在一實例中，以具有耦合在一起的汲極之一共用源極組態連接該兩個MOS電晶體，以對兩個裝置提供相同汲極至源極(VDS)條件。該等MOS電晶體之一者係組態為充當一箝位之二極體(亦即，閘極係以二極體組態連接至電流電極之一者)，且第二MOS電晶體作為一增益裝置進行操作且具有連接至參考電阻器之一端之其閘極。電阻器之另一端係連接至該等MOS電晶體之一共用汲極節點。一回饋迴路保持流動通過該參考電阻器之電流位準。在一些實施例中，採用額外的熱補償級以在低電源供應電壓及跨廣泛範圍之溫度條件下保持相對恆定的電流或電壓。
在以下描述中，不同圖式中所使用的相同參考符號指示相似或相同項。
在以下論述中，術語「電阻器」係用以指電阻性元件，諸如被動式電阻器、可程式化裝置或提供期望電阻之其他電路元件。雖然某些所繪示的實施例描繪被動式電阻器，但應瞭解被動式電阻器係為便於論述而展示，可使用可程式化浮動閘極電晶體(其可經程式化以產生一期望電阻)或使用提供期望電阻值之其他電阻性元件取代此等被動式電阻器。
圖1係用以產生一參考電流之一參考電路100之一實施例之一示意圖，該參考電路100包含汲極耦合金屬氧化物半導體(MOS)電晶體102及104。電路100包含n通道MOS(NMOS)電晶體102、104及108、電阻器106及118以及p通道MOS(PMOS)電晶體110、112、114及116。
PMOS電晶體110與NMOS電晶體102協作以形成傳送電流(I6)之一第一電流路徑。PMOS電晶體110包含連接至標記為「VDD」之一第一電源供應終端之一源極及連接至電阻器106之一第一終端之一汲極。電阻器106亦包含連接至NMOS電晶體102之一汲極之一第二終端。NMOS電晶體102包含該汲極、連接至PMOS電晶體110之該汲極及電阻器106之該第一終端之一閘極及連接至一第二電源供應終端之一源極。在所繪示的實施例中，該第二電源供應終端係接地。在一替代性實施例中，該第二電源供應終端可為相對於VDD上之電壓為負之另一電源供應電壓。
PMOS電晶體112與NMOS電晶體104協作以形成經組態以傳送一第二電流(I4)之一第二電流路徑。PMOS電晶體112包含連接至VDD之一源極、連接至PMOS電晶體110之該閘極之一閘極及連接至NMOS電晶體102之該汲極之一汲極。NMOS電晶體104包含連接至NMOS電晶體102之該汲極之一汲極、以二極體組態連接至其汲極之一閘極及連接至接地之一源極。
PMOS電晶體114與NMOS電晶體108協作以形成經組態以傳送第三電流(I3)之一第三電流路徑。PMOS電晶體114包含連接至VDD之一源極、連接至PMOS電晶體110及112之該等閘極之一閘極及連接至PMOS電晶體110、112及114之該等閘極之一汲極。NMOS電晶體108包含連接至PMOS電晶體114之該汲極之一汲極、連接至NMOS電晶體104之該閘極之一閘極及連接至接地之一源極。
PMOS電晶體116與電阻器118協作以形成用以傳送與該第三電流(I3)相關之一參考電流(IREF)之一輸出電流路徑。該PMOS電晶體116包含連接至VDD之一源極、連接至PMOS電晶體114之該汲極之一閘極及連接至電阻器118之一第一終端且提供一輸出電壓(VREF)之一汲極。電阻器118包含連接至接地之一第二終端。
電路100跨電阻器106而施加NMOS電晶體102與104之閘極至源極電壓之差，以設定該參考電流(IREF)。在平衡時，電晶體102及電晶體104具有相同的汲極電流(亦即，I1=I2)及相同的汲極至源極電壓(VDS102=VDS104)且皆係在飽和中。藉由包含NMOS電晶體108及PMOS電晶體114及112之一回饋迴路提供電晶體104之偏壓電流，且藉由包含NMOS電晶體108及PMOS電晶體114及110之一回饋迴路提供電晶體102之偏壓電流。該等偏壓電流流入共用汲極中且流動通過電晶體102及104之汲極至源極電流路徑。若電晶體對104與108、112與114及110與114係大致相同大小，則該等電流(I1、I2、I6、I4、I3及IREF)係大致相等。
在一實例中，VDD上之電壓相對於接地具有2.0伏特之一標稱值。藉由電晶體112及114形成的電流鏡鏡像通過該第一電流路徑之第二電流(I2)。當將供應電壓施加至VDD時，PMOS電晶體110、112、114及116之閘極處的電壓相對於該供應電壓而為足夠負向偏壓，以允許電流流動通過其等各自之源極至汲極電流路徑。若電晶體110及114具有近似相等的大小，則該第一電流(I6)亦近似相等於該第二電流(I2)。電晶體102及電晶體104之不同閘極至源極電壓建立該第二電流(I2)。
該第二電流(I2)亦設定電晶體108之閘極上的電壓，使用電晶體104及108形成一電流鏡。藉由電晶體114及116形成一額外電流鏡，以透過電晶體114及116鏡像該第二電流(I2)以產生參考電流(IREF)，該參考電流(IREF)係源於電阻器118上以產生參考電壓(VREF)。該參考電流(IREF)係與第三電流(I3)成比例。若電晶體114及116具有大致相同的大小，則該參考電流(IREF)係大致等於該第三電流(I3)。然而，在一些實施方案中，電晶體116可經設定不同大小以提供其係該第三電流(I3)之倍數之一參考電流(IREF)。
電路100係可在低電壓餘量下操作之一CMOS電路之一實例。特定言之，當VDD僅近似等於高於接地電位之MOS閘極至源極電壓及MOS汲極至源極電壓時，電路可適當地操作。
然而，電晶體112具有經限制之輸出電阻。因此，可期望將電晶體102及104之經耦合汲極與電晶體112之汲極隔離，以提供經改良之線路調節。圖2中描繪電路100之一經修改版本(其使用電阻器106以隔離電晶體102及電晶體104兩者之經耦合汲極與電晶體112之汲極)。
圖2係用以產生一參考電流之一參考電路200(其包含汲極耦合MOS電晶體102及104)之一第二實施例之一示意圖。電路200包含與以上關於圖1中之電路100描述相同之組件。然而，在電路200中，電阻器106係經不同地連接。在電路100中，PMOS電晶體112之汲極係連接至NMOS電晶體102及104之汲極。相比之下，在電路200中，PMOS電晶體112之汲極係連接至電阻器106之一第一終端。電阻器106之該第一終端亦係連接至PMOS電晶體110之汲極及NMOS電晶體102之閘極。電阻器106進一步包含一第二終端，該第二終端係連接至NMOS電晶體102及104之汲極及NMOS電晶體104及108之閘極。
在所繪示的實例中，若PMOS電晶體110、112、114及116具有近似相等大小，則通過該等電晶體之各者的電流係近似相等(I6=I5=I3=I2=I1=IREF)。因為電流不流入電晶體102之閘極中，所以電流(I6)及電流(I5)流動通過電阻器106。因此，PMOS電晶體110及112供給通過該電阻器106之兩倍電流(亦即，I6+I5=2I2)，從而透過一單一電流分支為電晶體102及104提供偏壓電流。同時，此組態將電晶體102及104之汲極與PMOS電晶體112之經限制輸出電阻隔離，導致通過電晶體104之第二電流(I2)之非常良好線路調節。電晶體102及電晶體104之類似汲極電流及共用汲極至源極偏壓允許關於溫度之特定裝置參數之變動之相互抵消，使得更容易實施各種熱補償技術。
若電路100中不存在電晶體102及電阻器106，則在理想條件下，在平衡時，包含電晶體104、108、114及112之回饋迴路將相對獨立於電源供應器而保持廣泛範圍之大致相等電流。然而，當正回饋系統(亦即，電晶體104、108、114及112)之增益大於一時，任何環境干擾將引起通過該迴路之電流增大至藉由該等電晶體104、108、114及112之輸出電阻及電源供應器餘量限制而決定之一值。
因此，藉由負回饋迴路(電晶體102、108、104及110)提供一調節機構，該調節機構具有三個反相級(電晶體102、108及110)。針對藉由電路200描述的實施例，由電晶體112供給的電流全部流動通過電阻器106，加偏壓於NMOS電晶體102之閘極至維持平衡之值。為了達到穩定性，負回饋係強於正回饋。
在一替代性實施例中，省略電晶體110，且電晶體112經設定大小以供給比電晶體114及116大一倍之電流。在此例項下，如圖3中所示，可藉由包含一對本質電晶體302及304來進一步改良通過電晶體104及108之電流(I2及I3)之鏡像。
圖3係用以產生一參考電流之一參考電路300(其包含汲極耦合MOS電晶體102及104)之一第三實施例之一示意圖。相較於圖1及圖2，在電路300中省略了PMOS電晶體110。另外，如關於圖2所描述般組態PMOS電晶體112、114及116、電阻器106及118以及NMOS電晶體102、104及108。然而，在此實施例中，PMOS電晶體112係相對於該等電晶體114及116之各者而設定大小以具有二比一(2:1)之一電流比率。此外，增加電晶體302及304及電阻器306。
藉由疊接電流分支與電晶體302及304來改良通過電晶體104及108之電流(I2及I3)的鏡像。在所繪示的實施例中，電晶體302及304係具有近似零伏特之一臨限電壓之本質電晶體。為了保持電路300之低壓操作能力，使用零臨限值或低臨限值電晶體。本質電晶體302包含：一汲極，其係連接至PMOS電晶體112之汲極；一閘極，其係以二極體組態連接至該汲極；及一源極，其係連接至電阻器106之第一終端及電晶體102之閘極。本質電晶體304包含：一汲極，其係連接至PMOS電晶體114之汲極；一閘極，其係連接至電晶體302之閘極；及一源極，其係連接至電阻器306(其包含連接至電晶體108之汲極之一第二終端)之一第一終端。在電晶體304之汲極上增加電阻器306以改良電晶體104及電晶體108之偏壓條件之匹配。
電晶體302經二極體連接且具有一低臨限電壓(諸如近似零伏特)，使得電晶體302之源極處的電壓(亦即，在節點VA處)係大致相同於其閘極及汲極上的電壓。電晶體304係一源極隨耦器，使得電晶體304之閘極的電壓係大致等於電晶體304之源極處的電壓(亦即，在節點VB處)。
在圖3中，第二電流(I2)及對應參考電流(IREF)係與電阻器106的電阻相關，此影響電晶體302之偏壓。特定言之，如以下方程式所示，電流(I5)係與除以電阻器106的電阻之電晶體102及104之閘極至源極電壓之差成比例：
其中IREF=I2=0.5I5。參考電壓(VREF)係與電阻器118之電阻相關，使得VREF=IREF*R118。在一特定實例中，當電阻器106及電阻器118具有相同類型時，電阻器106及電阻器118之熱變動相互抵消使得VREF的行為不受溫度影響。
此外，可使用相同類型但具有其等寬度/長度(W/L)比率之不同倍增因數之電晶體102及104實施電路300。可藉由電路模擬或使用熟知電路分析技術分析(該兩者皆為一般技術者所熟知)判定參考電流(IREF)或參考電壓(VREF)與裝置大小之間的關係。例如，電晶體102及104可具有一比m(1:m)之一比率，其中變量(m)表示一倍增因數。在此實例中，在汲極至源極電壓改變時之汲極電流之類似值下，電晶體102及104係在飽和中操作。因為電晶體102及104具有相同類型，為了達到其中電晶體102之閘極至源極電壓大於電晶體104之閘極至源極電壓之條件，根據以下方程式選擇電晶體102及電晶體104之大小使得電晶體104的大小與電晶體102的大小成比例：
如此項技術中所知，可調整該等電晶體之相對大小以產生具有一比二(1:2)之比率之一電流鏡，從而產生比電流(I2)大一倍之一電流(I3)。可將電流(I3)供給至第一電流路徑(包含電晶體102及104以及電阻器106)中，使得跨電阻器106之壓降如下般等於電晶體102與電晶體104之間之閘極至源極電壓差：
V GS 102=2I 2 R 106+V GS 104　(3)
因為電晶體104汲入汲極電流(I2)，所以通過電晶體102之汲極的剩餘電流如下：
I 1=2I 2-I 2　(4)
使得第一電流(I1)近似等於參考電流(IREF)之一半。
考慮到電晶體102及104在強反轉及飽和區域中操作，可根據以下方程式5及方程式6判定電晶體102及104之閘極至源極電壓。
代替方程式5及方程式6，可將方程式(3)重寫為如下：
若電晶體102及104之臨限電壓大致相等，則該兩個電晶體之因子(λVDS)係大致相等。此外，通過電晶體102及104的電流之等式產生以下方程式：
及
當λ=0時，可將參考電流之方程式簡化如下：
如方程式10中所示，參考電流(IREF)具有歸因於電阻器106之溫度係數(R106=R106(T))及歸因於如下之隨溫度之遷移率(μ n )變動之隨溫度之一第一階變動：
亦可在藉由以汲極電流代替方程式11中之遷移率(μ n )之汲極電流(ID)之公式中表示隨溫度之遷移率變動。此外，可根據以下方程式判定歸因於溫度之參考電流的變動：
當裝置係在次臨限中操作(諸如針對圖12中繪示的電路)時，在低壓低電力環境中最佳強調汲極耦合電流參考之優點。
圖12係於一低壓、低電力環境中使用之一汲極耦合電流參考電路1200之一實施例之一示意圖。相較於圖3中描繪的電路300，省略了電晶體302。在此替代性實施例中，電路1200包含在電晶體112之汲極上且與電阻器106串聯之一額外電阻器1206。電阻器1206具有連接至電晶體112之汲極電極之一第一終端及連接至電阻器106之第一終端之一第二終端。電晶體304之閘極電極係連接至電阻器1206之該第二終端。在平衡時，在電力開啟之後，藉由跨電阻器106施加之電晶體102與電晶體104之間的閘極至源極電壓差建立參考電流(IREF)。電晶體102之汲極電流係與電晶體102的大小成比例且可根據以下方程式加以判定：
在方程式13中，(W)表示電晶體的寬度，(L)表示電晶體的長度，(ID0)表示一製程相依參數，(q)表示電子電荷，(k)係波爾茲曼(Boltzmann’s)常數，(T)係以凱氏度(degrees Kelvin)表示的接面溫度且(VTh)係電晶體的臨限電壓。類似地，可根據以下方程式判定電晶體104的汲極電流(ID104)：
求解電晶體102與電晶體104之間的閘極至源極電壓差，可藉由以下方程式表示此差：
根據以下方程式，與絕對溫度成比例之參考電流(IREF)係與通過電阻器106之電流成比例：
參考電壓(VREF)係在電阻器1206之第一終端處產生且可自以下方程式判定：
藉由適當地設定電阻器106及電阻器1206之大小及藉由設定電晶體102及104之寬度及長度大小以達到一期望乘數(m)，可達到第一階熱補償。因此，可根據以下方程式自閘極至源極電壓(VGS)之次臨限值隨汲極電流(ID)之對數變動導出參考電壓(VREF)之更精確運算式：
此外，可根據以下方程式使用置換而更精確地計算參考電壓(VREF)：
藉由選擇電晶體寬度、長度及倍增因數以及熱補償之電阻值，電路300可達到小於25ppm/℃之一溫度係數。
在圖3中之電路之另一替代性實施例中，可省略電晶體302。在此替代性實例中，電晶體304保持電晶體102及104之可比較閘極至源極電壓值，其中假定跨電阻器106之一較小壓降。可使用適當大小之電晶體304以提供良好疊接效能。在另一實施例中，可省略電晶體302且可使用一增強型MOS電晶體(其具有經選擇以傳導依不同比率與電流(I5)成比例之一電流之大小)取代電晶體304。
在又另一實施例中，電晶體112及116各者可設定大小以相對於電晶體114而具有之二比一(2:1)之一比率。此外，電晶體104及108各者可經設定大小以相對於電晶體102而具有m比一(m:1)之一比率，其中變量m係一乘數。此外，可在輸出電流路徑上包含一額外二極體連接電晶體。該額外電晶體包含連接至電阻器118之第二終端之一汲極、連接至該汲極之一閘極及連接至接地之一源極。在此例項中，可根據以下方程式表示該額外電晶體(圖式中未展示)之閘極至源極電壓：
使用相對大小以調整電流允許較低電壓餘量，使得在較低供應電壓位準下操作電路變得可能。藉由使用與絕對溫度互補(CTAT)的電流之變動補償與絕對溫度成比例(PTAT)的電流之溫度變動來提供熱補償。
圖1至圖3及圖12中所描繪的汲極耦合電流參考電路具有需要較低餘量，因此接受較低供應電壓位準之優點。此外，可使用具有在次臨限值中操作之MOS裝置之共用源極架構以實施一經低壓、低電力熱補償之電壓參考。此熱補償係基於使用與絕對溫度互補(CTAT)的電流之變動補償PTAT電流隨溫度之變動。可藉由一IPTAT參考電路(諸如圖4中所表示者)產生PTAT電流。
圖4係用以產生一參考電流之一參考電路400(其包含汲極耦合MOS電晶體402及404)之一第四實施例之一示意圖。電路400包含PMOS電晶體402、404、406、408、410及412及電阻器106及118以及NMOS電晶體414及416。PMOS電晶體402包含連接至第一電源供應終端(VDD)之一源極、連接至電阻器106之第一終端之一汲極及連接至電阻器106之第二終端之一閘極。PMOS電晶體404包含連接至VDD之一源極、連接至電阻器106之第一終端之一閘極及一汲極。PMOS電晶體406包含連接至VDD之一源極、連接至PMOS電晶體404之閘極之一閘極，及一汲極。PMOS電晶體408包含連接至VDD之一源極、連接至電阻器106之第一終端之一閘極，及一汲極。
電阻器106包含該第一終端且包含連接至PMOS電晶體402之閘極之一第二終端。NMOS電晶體414包含連接至電阻器106之該第二終端之一汲極、一閘極及連接至接地之一源極。
PMOS電晶體410包含連接至PMOS電晶體406之汲極之一源極、連接至電阻器106之該第二終端之一閘極及連接至NMOS電晶體416之閘極及汲極之一汲極。NMOS電晶體416包含連接至NMOS電晶體414之閘極之一閘極及連接至接地之一源極。
PMOS電晶體412包含：一源極，其係連接至PMOS電晶體408之汲極；一閘極，其係連接至電阻器106之第二終端；及一汲極，其係連接至電阻器118之一第一終端，該電阻器118包含連接至接地之一第二終端。
在所繪示的實施例中，當將電力施加至電路400時，相對於VDD而加足夠負向偏壓於電晶體402、404、406及408之閘極以使電流流動通過電晶體402、404、406及408。通過電晶體402及404的電流(I1及I2)流動通過電阻器106且至電晶體414之汲極。若電晶體406及404具有近似二比一(2：1)之一比率，則該等電流(I1及I2)近似相等使得通過電阻器106的電流近似等於兩倍的第二電流(亦即，2I2)。
電晶體406及410之各者經設定大小以在電晶體406與電晶體402、404及408之各者之間建立二比一(2：1)比率。電晶體406成比例地鏡像第二電流(I2)以產生電流(I4)，該電流(I4)係該第二電流的兩倍。電晶體410操作以降低電晶體406之汲極處的電壓變動。電晶體416係經二極體連接，且該電流(I4)流動通過電晶體416至接地，而電晶體414鏡像該電流(I4)。
電晶體408經組態以鏡像流動通過與電晶體404具有一比一(1：1)之比率之電晶體404之電流，從而鏡像該第二電流(I2)以產生參考電流(IREF)(其係PTAT電流)。電晶體412經組態以降低電晶體408之汲極處的電壓變動。接著，可在電阻118上供給參考電流(IREF)以產生參考電壓(VREF)。在一替代性實施例中，電晶體408及412可經設定大小使得該參考電流(IREF)不同於該第二電流(I2)但仍與該第二電流(I2)成比例。
如上所論述，熱補償係基於使用CTAT電流變動補償PTAT電流隨溫度之變動。圖5描繪一CTAT電流參考電路之一實例。
圖5係用以產生一CTAT電流之與絕對溫度互補(CTAT)之參考電路500之一實施例之一示意圖。電路500包含PMOS電晶體502、506及508、電阻器504以及NMOS電晶體510及512。電阻器504包含連接至第一電源供應終端(VDD)之一第一終端且包含一第二終端。PMOS電晶體502包含：一源極，其係連接至該第一電源供應終端(VDD)；一閘極，其係連接至電阻器504之第二終端；及一汲極。
PMOS電晶體506包含連接至VDD之一源極、連接至電阻器504之第二終端之一閘極及連接至一輸出節點(OUT)之一汲極。PMOS電晶體508包含：一源極，其係連接至電阻器504之第二終端；一閘極，其係連接至PMOS電晶體502之汲極之一閘極；及一汲極。
NMOS電晶體510包含連接至PMOS電晶體508之閘極之一汲極、一閘極及連接至接地之一源極。NMOS電晶體512係二極體連接電晶體，其包含連接至PMOS電晶體508之汲極之一汲極、連接至該汲極及NMOS電晶體510之閘極之一閘極及連接至接地之一源極。在所繪示的實施例中，電晶體510及512之源極係連接至接地，但可藉由另一電源供應器(其相對於VDD為負)取代第二電源供應終端。
在所繪示的實施例中，當將電力施加至第一電源供應終端時，相對於VDD而加足夠負向偏壓於電晶體502、506及508以使電流流動通過該等電晶體各自之源極至汲極電流路徑。因為電晶體512係二極體連接，所以電晶體512之汲極處的電壓足以開啟電晶體512，從而允許電流流動通過其汲極至源極電流路徑。類似地，電晶體512之汲極處的電壓開啟電晶體510，從而允許電流流動通過其汲極至源極電流路徑。
電晶體508及502以及電阻器504協作以形成一回饋迴路以便控制流動通過電晶體502並流入電晶體510之汲極中之電流。藉由電晶體506鏡像流動通過電晶體502之電流以提供CTAT電流。
在操作中，電晶體508之閘極處的電壓係低於電晶體502及506之閘極處的電壓之閘極至源極電壓。因此，電路500可根據以下方程式而可靠地在最小電源供應電壓之上操作：
V DD min=V DS 510+V SG 508+V GS 502　(21)
可使用電路500以產生一CTAT電流，可將該CTAT電流加至一PTAT電流以產生一經熱補償之參考電流(IREF)(如圖6中所描繪)。
圖6係用以產生與絕對溫度成比例(PTAT)之電流(IPTAT)及一CTAT電流(ICTAT)(在輸出節點中使該兩電流相加以產生一參考電流(IREF))之一參考電路600(其包含汲極耦合PMOS電晶體402及404)之一第二實施例之一示意圖。電路600包含結合圖5中描述的CTAT參考電路500之一部分之圖4中描繪的電路400(其中省略電阻器118)。然而，因為CTAT參考電路在電路600中經不同組態，所以該CTAT參考電路之元件經重新編號。CTAT參考電路部分包含PMOS電晶體602及606、電阻器604及610以及NMOS電晶體608。
電阻器604包含連接至第一電源供應終端(VDD)之一第一終端及一第二終端。PMOS電晶體602包含：一源極，其係連接至VDD；一閘極，其係連接至電阻器602之第二終端；及一汲極。NMOS電晶體608包含連接至PMOS電晶體602之汲極之一汲極、連接至電晶體416之汲極之一閘極及連接至接地之一源極。
PMOS電晶體606包含連接至PMOS電晶體602之閘極之一源極、連接至PMOS電晶體602之汲極之一閘極及連接至PMOS電晶體412之汲極之一汲極。電阻器610包含連接至PMOS電晶體之汲極之一第一終端且包含連接至接地之一第二終端。
在所繪示的實施例中，當將電力施加至VDD時，電晶體402、404、406、408、410、414及416如關於圖4所描述般操作以產生PTAT電流(IPTAT)。該PTAT電流流動通過電晶體412之源極至汲極電流路徑且被供給於電阻器610上，以產生參考電壓(VREF)之一PTAT部分。此外，相對於VDD而加足夠負向偏壓於PMOS電晶體602及606之閘極以允許電流流動通過源極至汲極電流路徑。電晶體416之汲極處的電壓係足夠高以開啟電晶體608，從而允許電流流動通過NMOS電晶體608。PMOS電晶體606、602以及電阻器604作為一回饋機構而操作，以控制CTAT電流(ICTAT)以實施該PTAT電流(IPTAT)而產生參考電流(IREF)，在電阻器610上供給該參考電流(IREF)以產生參考電壓(VREF)。因此，根據以下方程式，該參考電流(IREF)係PTAT電流與CTAT電流之總和：
I REF =I PTAT +I CTAT 　(22)
在一特定實例中，PMOS電晶體606之閘極處的電壓係近似高於接地之NOMS電晶體608之一汲極至源極壓降。PMOS電晶體606之閘極處的電壓位準係近似低於VDD上之電壓之一臨限電壓降的低於PMOS電晶體602之閘極處的電壓之一臨限電壓降。因此，可根據以下方程式判定產生CTAT電流所需的最小供應電壓：
V DDMIN =V DS 608+V SG 606+V SG 602　(23)
可提供可在甚至較低之最小電壓位準之上操作之一CTAT參考電路。圖7中描繪此類電路之一實例。
圖7係用以產生一CTAT電流之一參考電路700之一第三實施例之一示意圖。電路700包含PMOS電晶體702、704及706。電路700亦包含PMOS電晶體710、NMOS電晶體708以及電阻器712。
PMOS電晶體704包含連接至VDD之源極、連接至PMOS電晶體702之閘極之一閘極及連接至PMOS電晶體702、704及706之閘極之一汲極。NMOS電晶體708包含連接至PMOS電晶體704之汲極之一汲極、連接至PMOS電晶體702之汲極之一閘極及連接至電阻器712之第一終端之一源極，該電阻器712具有連接至接地之一第二終端。PMOS電晶體710包含連接至NMOS電晶體708之閘極之一源極、連接至接地之一閘極及連接至接地之一汲極。
當將電力施加至VDD時，相對於VDD上之電壓而加足夠負向偏壓於電晶體702、704及710之閘極，以允許電流流動通過其等各自之源極至汲極電流路徑。若電晶體702、704及706具有近似相同的大小，則各自電流(I1、I2及ICTAT)係近似相等。此外，電晶體710之源極處的電壓係近似高於接地之一閘極至源極壓降，且可靠地操作電路700之最小電壓係近似高於接地之閘極至源極壓降加上源極至汲極壓降(亦即，電晶體710之VSG及電晶體702之VSD)。因此，相較於圖5之電路，電路700減小適當功能性所需的最小電壓。
圖8係具有低壓熱補償之用以產生一參考電流(IREF)之一汲極耦合PMOS參考電路800之一實施例之一示意圖。電路800包含與圖7之CTAT參考電路700疊接之圖4之電路400(無電阻器118)。然而，因為CTAT參考電路在電路800中經不同組態，所以該CTAT參考電路之元件經重新編號。CTAT參考電路部分包含PMOS電晶體804、806、808及816、電阻器802、814及818以及NMOS電晶體810及812。
PMOS電晶體804包含連接至第一電源供應終端(VDD)之一源極、一閘極及連接至其閘極之一汲極。PMOS電晶體806包含：一源極，其係連接至VDD；一閘極，其係連接至PMOS電晶體804之閘極；及一汲極。PMOS電晶體808包含連接至PMOS電晶體806之汲極之一源極、連接至PMOS電晶體412之閘極之一閘極及連接至電阻器818之一第一終端之一汲極。電阻器818包含連接至接地之一第二終端。
NMOS電晶體810包含：一汲極，其係連接至PMOS電晶體804之汲極；一閘極，其係連接至PMOS電晶體412之汲極；及一源極。電阻器802包含連接至PMOS電晶體412之汲極之一第一終端及一第二終端。PMOS電晶體816包含連接至電阻器802之第二終端之一源極、連接至接地之一閘極及連接至接地之一汲極。
NMOS電晶體812包含連接至NMOS電晶體810之源極之一汲極、連接至電阻器802之第二終端之一閘極及連接至電阻器814之一第一終端之一源極。電阻器814包含連接至接地之一第二終端。
在所繪示的實施例中，PMOS電晶體406及410經設定大小以相對於電晶體402及404之各者而提供二比一(2:1)比率。PMOS電晶體408經組態以鏡像電流(I2)產生PTAT電流(IPTAT)。該IPTAT電流流動通過PMOS電晶體408及412且被供給於電阻器802上，從而加偏壓於電晶體816、812及810。因此，參考電流(IREF)流動通過電阻器814且通過電晶體812、810及804。此外，將PMOS電晶體412之閘極處的電壓施加至PMOS電晶體808之閘極。藉由電晶體806鏡像該參考電流(IREF)以產生包含CTAT分量及PTAT分量兩者之一輸出參考電流(IREF)。在電阻器818上供給參考電流以產生參考電壓(VREF)。
因此，電路800經組態以提供熱補償。特定言之，通過電晶體408之IPTAT電流係與絕對溫度成比例。該IPTAT電流加偏壓於二極體連接PMOS電晶體816(其具有跨裝置之一CTAT壓降)，從而提供一熱補償機構。
可藉由疊接一汲極耦合NMOS參考電路(諸如圖1至圖3中描繪的參考電路100、200及300)與圖7中描繪的CTAT參考電路來產生熱補償。在圖9中描繪此類電路之一實例。
圖9係具有低壓熱補償之一汲極耦合NMOS參考電路900之一實施例之一示意圖。電路900包含圖2中描繪之以單一裝置結合電晶體110及112之電路200且經修改以包含PMOS疊接電晶體910(前412)、912(前606)及NMOS疊接電晶體904及908以及電阻器902及906。電路900進一步包含來自圖7之電晶體708及710及電阻器712以及電流鏡914及電流鏡916(其在輸出處提供參考電流(IREF))。在電阻器918上供給該電流(IREF)以產生參考電壓(VREF)。
如關於圖2所述般組態PMOS電晶體112及114、電阻器106以及NMOS電晶體102、104及108。如關於圖6所述般組態PMOS電晶體116、910、914及912以及電阻器918，除了PMOS電晶體116之閘極及PMOS電晶體910之閘極及汲極經 不同連接外。特定言之，電晶體116之閘極係連接至電晶體114之汲極，且電晶體910之閘極係連接至電阻器902之一第二終端。此外，PMOS電晶體910之汲極係連接至NMOS電晶體908之一閘極以及電阻器906之一第一終端。
電阻器902包含連接至PMOS電晶體114之汲極及PMOS電晶體112及116之閘極之一第一終端。電阻器902包含連接至PMOS電晶體910及912之閘極以及NMOS電晶體904之一汲極之第二終端。電晶體904進一步包含連接至PMOS電晶體112之汲極之一閘極及連接至NMOS電晶體108之汲極之一源極。
電阻器906包含連接至電晶體910之汲極之第一終端且包含連接至NMOS電晶體708之一閘極以及PMOS電晶體710之一源極之一第二終端。PMOS電晶體710包含一閘極及一汲極(其等係連接至接地)。
NMOS電晶體908包含連接至PMOS電晶體914之汲極之一汲極、連接至PMOS電晶體910之汲極之一閘極及連接至NMOS電晶體708之汲極之一源極。NMOS電晶體708包含連接至電阻器712之一第一終端之一源極，該電阻器712具有連接至接地之一第二終端。
在所繪示的實施例中，汲極耦合電流參考電路900基於電晶體102及104之閘極至源極電壓差而產生一恆定電流。第一電流(I1)及第二電流(I2)分別流動通過電晶體102及電晶體104。跨電阻器106施加閘極至源極電壓差以設定總和電流(I1+I2)，其中通過電晶體108之電流係通過電晶體104 之電流的兩倍。
在所繪示的實施例中，電晶體916鏡像跨電阻器712而產生的參考電流(IREF)且通過電晶體912將該參考電流(IREF)供給於電阻器918上以產生參考電壓(VREF)。PTAT電流(IPTAT)係通過電阻器906供給以加偏壓於電晶體710、708及908。跨電阻器712之電晶體710與電晶體708之間的閘極至源極電壓差產生一經熱補償之參考電流。
可使用以上關於圖1至圖9描述之電路以產生一參考電流。在該等電路之各者中，可藉由控制各種電路組件之相對大小及參數(諸如電晶體的電阻值及寬度對長度比率)來控制參考電流。此外，可藉由取決於參考係基於NMOS電晶體(圖1至圖3及圖9)之間的閘極至源極電壓差還是基於PMOS電晶體(圖4至圖8)之間的閘極至源極電壓差而產生，來控制電晶體102及104或402及404之閘極氧化物厚度來組態參考電流。
因為閘極至源極電壓係與臨限電壓相關，因而可基於電晶體之間的臨限電壓差而維持相對恆定電流。相應地，亦可調整閘極氧化物厚度以控制臨限電壓。在大多數CMOS技術中，閘極長度小於0.5μm之具有不同氧化物厚度之電晶體很常見。為了支援各種閘極偏壓(舉例而言，諸如2.5V及5V)，此等CMOS技術可提供薄氧化物裝置及厚氧化物裝置。
例如，假定電晶體102之氧化物厚度(XOX)大於電晶體104之氧化物厚度(亦即，XOX102>XOX104)，而其他電壓臨限值(VTh)相關之參數(以及寬度、長度及電荷載子遷移率)係大致相同，則電晶體102展現高於電晶體104之臨限電壓之臨限電壓(亦即，VTh102>VTh104)。根據閘極至源極電壓之間的關係，電晶體102及104之氧化物厚度決定流動通過電阻器106之電流量：
V GS 102=V GS 104+2I 2 R 106　(24)
因此可基於電晶體102與電晶體104之臨限電壓差除以電阻器106之電阻而判定參考電流。類似地，亦可調整PMOS電晶體402及404之氧化物厚度以控制臨限電壓。
此外，當電阻器106與電阻器610屬相同類型時，在輸出參考電壓(VREF)中不反映歸因於電阻器106之熱係數之參考電流(IREF)隨溫度之變動。此外，特定技術實施具有非常低的溫度係數之電阻器，此降低電阻器106對參考電流(IREF)之溫度變動的影響。當電晶體102及104之氧化物具有大致相等的熱係數時，則歸因於該電晶體102及該電晶體104之溫度的變動係近似零。
至於基板效應對臨限電壓之熱變動的影響，對於輕及適度基板摻雜密度(至多1015 cm-3)且無基板偏壓，歸因於基板效應之變動係在每凱氏度一微伏特(μV/°K)之範圍中，且因此係視為一第二階熱效應。因此，電路900達到第一階熱補償。
在另一實施例中，可基於臨限值植入差異產生參考電壓(VREF)。此等植入差異產生電晶體102與電晶體104之間的臨限電壓差。當針對臨限電壓控制之增強型植入(Qe)係定位於氧化物半導體介面處之一淺植入(其對表面反轉電位(Φ s )不具有顯著影響，且其不改變載子(μ n )之遷移率)時，則根據以下方程式，參考電流(IREF)係該增強型植入、電阻器106之電阻及氧化物電容(COX)之一函數：
若Qi及COX在第一階溫度下係大致恆定，則參考電流(IREF)之變動係由電阻器106而引起。
在一替代性實施例中，可數位地改變電晶體102之汲極電極與閘極電極之間的電阻。在圖13中描繪具有數位可程式化電阻之此類電路之一實例。
圖13係包含用於調整電晶體102之閘極電極與汲極電極之間的電阻之多個切換器1312、1314、1316及1318之一汲極耦合電流參考電路1300之一替代性實施例之一示意圖。相較於圖9中之電路900之偏壓級，省略電晶體904及電阻器902，且在電晶體112之汲極電極與電晶體102之汲極電極之間串聯地添加電阻器1302、1304及1308。將一電位計或其他控制電路(圖式中未展示)耦合至該等切換器1312、1314、1316及1318之各者，以選擇性改變電晶體102之汲極電極與閘極電極之間的電阻。
在操作中，切換器1312、1314、1316及1318允許來自電位計或其他控制電路之一數位序列以取決於連接於電晶體102之共用汲極與閘極之間的元件電阻器之數目而控制參考電流值。該數位序列改變使電晶體102之汲極與閘極分開之元件電阻器之數目，藉此改變電晶體102之閘極電壓及參考電流(IREF)。
在另一替代性實施例中，可使用可程式化浮動閘極電晶體取代電晶體102、104及108。在此例項中，可藉由程式化儲存於浮動閘極上之電荷來產生電晶體102與電晶體104之間的閘極至源極電壓差。可藉由習知程式化技術及擦除技術來組態圖10中描繪的浮動閘極電晶體1002、1004及1008(對應於圖9中之電晶體102、104及108)。然而，作為此類程式化電路之許多可能實例中之一實例，圖10中描述尤其適用於在浮動閘極上更精確放置期望電荷量之一電路。
圖10係包含一參考電路之一實施例(其具有浮動閘極電晶體且包含程式化電路)之一電路1000之一實施例之一部分方塊及部分示意圖。電路1000包含PMOS電晶體112、114、116、1020、1022及1024、電阻器106及118以及浮動閘極電晶體1002、1004及1008。如以上關於圖1至圖3所展示及描述般組態電晶體112、114及116以及電阻器106及118，除了使用可程式化浮動閘極電晶體取代NMOS電晶體102、104及108之外。在此實施例中，電晶體112及114經組態以提供2:1電流鏡像比率，使得流動通過電晶體112之電流係流動通過電晶體114之電流的兩倍。
此外，在所繪示的實施例中，包含切換器1036、1038、1042、1044及1046以提供用於在寫入及擦除操作期間選擇性地斷開各種互連之構件。特定言之，切換器1036包含連接至PMOS電晶體112之閘極之一第一終端及連接至PMOS電晶體114之閘極之一第二終端。切換器1038包含連接至PMOS電晶體112之閘極之一第一終端及連接至PMOS電晶體1022及1024之閘極之一第二終端。切換器1042包含連接至電阻器106之第一終端之一第一終端及連接至浮動閘極電晶體1002之閘極之一第二終端。切換器1044包含連接至電阻器106之第一終端之一第一終端及連接至浮動閘極電晶體1002及1004之汲極之一第二終端。切換器1046包含連接至浮動閘極電晶體1004之汲極之一第一終端及連接至浮動閘極電晶體1004及1008之閘極之一第二終端。
電路1000亦包含用於程式化浮動閘極電晶體1002、1004及1008之浮動閘極之一程式化迴路，該程式化迴路包含PMOS電晶體1020、1022、1024、比較器1026、高壓控制器1030及穿隧電路1032及1034。PMOS電晶體1020包含連接至VDD之一源極、連接至PMOS電晶體116之閘極之一閘極及連接至比較器1026之一負輸入端之一汲極。PMOS電晶體1022包含連接至VDD之一源極、連接至切換器1038之第二終端之一閘極及連接至比較器1026之一正輸入端及切換器1048之一第一終端之一汲極。切換器1048包含連接至接地之一第二終端。PMOS電晶體1024包含連接至VDD之一源極、連接至PMOS電晶體1022之閘極之一閘極及連接至其閘極及一測試接針(TEST)之一汲極。此外，將PMOS電晶體1024之汲極連接至切換器1050之一第一終端，該切換器1050具有連接至VDD之一第二終端。在一實施例中，該測試接針(TEST)可容易地將一測試信號施加至電路，使得以判定待經程式化之期望電流。
浮動閘極電晶體1002包含連接至電阻器106之第二終端及切換器1044之一第二終端之一汲極、連接至切換器1042之一第二終端之一閘極及連接至接地之一源極。此外，浮動閘極電晶體1002包含一可程式化浮動閘極(其藉由電容器1012表示)。
浮動閘極電晶體1004包含連接至電阻器106之第二終端、切換器1046之一第一終端、切換器1044之第二終端及浮動閘極電晶體1002之汲極之一汲極。浮動閘極電晶體1004亦包含連接至切換器1046之一第二終端之一閘極且包含連接至接地之一源極。浮動電晶體1008包含連接至PMOS電晶體114之汲極之一汲極、連接至浮動閘極電晶體1004之閘極之一閘極及連接至接地之一源極。此外，浮動閘極電晶體1004及1008包含可程式化浮動閘極(其等係藉由電容器1014表示)。
比較器1026包含連接至反相器1028之一第一終端及切換器1052之一第一終端之一輸出端。反相器1028具有一第二終端且切換器1052具有一第二終端，該兩第二終端皆係連接至高壓控制器1030之一控制輸入端(COMP)。高壓控制器1030進一步包含一選擇輸入端(SEL)、一擦除輸入端(ER)、一寫入輸入端(WR)及一時脈輸入端(CLK)。高壓控制器1030回應於各種輸入以透過穿隧電路1034及1032而分別組態電晶體1002、1004及1008之浮動閘極。SEL輸入端處的選擇信號選擇待程式化電晶體1002或1004及1008中之哪一者。切換器1052根據待經程式化之裝置(1002或1004及1008)而在程式化演算法中選擇電流比較結果之極性。在高壓控制器1030之ER輸入端及WR輸入端處接收的擦除信號或寫入信號判定電路1000正經歷哪個高壓程式化循環。在高壓控制器1030之CLK輸入端處接收的時脈信號驅動一高壓產生器(其係使用一電荷泵電路加以實施)。此等信號亦致能電荷泵時脈驅動器，該電荷泵時脈驅動器接收外部時脈信號(CLK)並且提供電荷泵驅動信號之非重疊相位。
基於其輸入組態，高壓控制器1030經調適以藉由將信號施加至穿隧電路1032及穿隧電路1034之一者或兩者而選擇性地程式化電晶體1002、1004及1008之浮動閘極。在電路1000中，該穿隧電路1032及該穿隧電路1034係MOS二極體，其等與MOS電晶體1002、1004及1008之浮動閘極共用其等之多晶矽閘極。
高壓控制器1030及穿隧電路1032協作以程式化電晶體1004及1008之浮動閘極，因此改變浮動閘極(如藉由電容器1014表示)上之電荷，且修改電晶體1004及1008之閘極至源極電壓以達到IREF及VREF兩者之精確值。類似地，穿隧電路1034及高壓控制器1030協作以程式化電晶體1002之浮動閘極，因此改變浮動閘極(如藉由電容器1012表示)上之電荷，且修改電晶體1002之閘極至源極電壓。
在執行任何程式化之前，一原生臨限電壓(可將其視為浮動閘極電晶體1002、1004及1008之類似值)特性化浮動閘極電晶體1002、1004及1008之初始狀態。在此原生狀態中，歸因於該等浮動閘極電晶體1002、1004及1008之相同大小，在讀取組態中之電路1000具有零電流。然而，當將該浮動閘極電晶體1004及該浮動閘極電晶體1008程式化至小於電晶體1002之臨限電壓之一臨限電壓時，藉由電晶體1004、1114及112以及控制元件電晶體1002提供之回饋迴路維持通過電阻器106之一非零電流。
在一讀取組態中，接通切換器1036，斷開切換器1038、接通切換器1042及1046且斷開切換器1044。透過切換器1050(其係接通)停用測試電流分支，而為了避免浮動此節點，透過切換器1048(其係接通)使比較器1026之正輸入端接地。
在一測試模式中，在執行任何程式化之前，斷開切換器1036而閉合切換器1038，且藉由電晶體112以二之倍增因數鏡像一外部測試電流(IPROG=ITEST)，從而透過電阻器106加偏壓於該對電晶體1002與1004。當該等電晶體1002、1004及1008係在其等原生狀態中時，電晶體1002之閘極至源極電壓大於電晶體1004之閘極至源極電壓，使得第一電流(I1)大於第二電流(I2)，且通過電晶體1008之第三電流(I3)匹配第二電流(I2)。該測試電流(ITEST)大於該電流(I3)。
比較器1026比較該電流(I3)與該測試電流(ITEST)並且將一回饋信號提供至高壓控制器1030(其控制穿隧裝置1032及1034)之COMP輸入端。只要該測試電流(ITEST)大於該電流(I3)，就致能高壓控制器1030內部之高壓產生器。該高壓產生器係使用一電荷泵電路實施、藉由時脈信號(CLK)驅動。信號ER及信號WR定義將經執行之程式化操作(擦除或寫入)。
當該等電晶體1002、1004及1008係在其等原生狀態中時，可以測試模式啟始一寫入程序，該寫入程序自浮動閘極擷取負電荷，因此降低電晶體1004及1008之控制閘極等效臨限電壓，從而減小電晶體1004及1008之閘極至源極電壓(VGS1004)及(VGS1008)。繼續該程序直至電流(I3)達到相同於測試電流(ITEST)之位準。當電流(I3)匹配測試電流(ITEST)時，比較器1026停用高壓循環。切換器1036、1048及1050恢復至接通狀態，而切換器1038恢復至斷開狀態。此時，參考電流(IREF)等於第二電流(I2)及第三電流(I3)(其具有相同於經程式化電流(IPROG)之值)。
程式化通常包括兩個高壓循環。第一高壓循環擦除浮動閘極裝置1004及1008，使該等浮動閘極裝置1004及1008進入允許進一步修整至高精確度調整之一最終狀態之一預設狀態中。第二高壓循環(視為寫入循環)執行浮動閘極電晶體1004及1008之微調，直至達成具有期望精確度位準之目標參考電流((IREF)條件。考慮一修整程序(其包括電晶體1004及1008之浮動閘極之擦除/寫入程式化)，電晶體1002具有藉由透過電晶體112鏡像之外部電流(IPROG)加偏壓之一參考電晶體之功能。該電晶體1004及該電晶體1008之擦除程序使其等之等效臨限電壓上升至原生臨限值位準以上而無比較器迴路(諸如差動放大器1026及相關聯電路)之控制。因此，在擦除期間，接通切換器1036，斷開切換器1038，斷開切換器1046及1044，而接通切換器1048及1050且可接通或斷開切換器1052，因為擦除高壓循環並非係由測試模式迴路控制，而是由施加至高壓電路1030之ER輸入端之擦除信號之使用者定義持續時間加以控制。在擦除操作結束時，該電晶體1004及該電晶體1008具有高臨限值，且無電流流動通過電路1000。
擦除操作之後，以兩個步驟執行裝置1004及1008之寫入操作。第一步驟意欲將電晶體1004及1008之臨限值降低至電晶體1002之原生值。就此言之，斷開切換器1036，接通切換器1038，接通切換器1042、1044及1046，接通切換器1052，斷開切換器1048及1050，且使用外部程式化電流(IPROG)以啟用控制迴路。當電晶體1004及1008之臨限電壓係近似等於電晶體1002之原生臨限值時，致能施加至高壓控制器1030之WR輸入端之寫入信號，直至電流(I3)等於測試電流(ITEST)。
第二步驟包含關閉切換器1044並且將高壓寫入信號施加至穿隧結構1032直至電流(I3)等於測試電流(ITEST)。此時，完成電路1000之程式化且自動關閉高壓控制器1030之高壓產生器。電路1000返回至其讀取組態，其中切換器1036係接通，切換器1038係斷開，切換器1042及1046係接通，切換器1044係斷開且切換器1048、1050及1052係接通。
為了程式化電晶體1002之浮動閘極，在無一控制迴路下執行擦除操作且藉由使用者定義高壓循環之持續時間。在擦除操作期間，接通切換器1036，斷開切換器1038，斷開切換器1042、1044及1046，接通切換器1048及1050，而可斷開或接通切換器1052。在擦除操作結束時，電晶體1002之控制閘極上的等效臨限值為高，且關閉電晶體1002。
藉由程式化迴路控制擦除操作之後的寫入操作，其中斷開切換器1036，接通切換器1038，接通切換器1042及1046，斷開切換器1044，斷開切換器1048及1050且斷開切換器1052。只要電晶體1002不傳導，則與電晶體112之鏡像因子相乘之程式化電流(IPROG)係透過電阻器106而供給於電晶體1004上，且複製於電晶體1008上。在寫入操作期間，擷取電晶體1002之浮動閘極上的負電荷，且減小控制閘極上之等效臨限電壓，使電晶體1002傳導，從而降低通過電晶體1004之電流。當電流(I3)到達測試電流(ITEST)位準時，比較器1026之輸出端處的控制信號停用高壓控制器1030之高壓產生器並且結束該寫入操作。
用於程式化電晶體1002、1004及1008之浮動閘極的程式化技術允許連續修整(連續調整)直至達到目標參數，而無需多個寫入脈衝(諸如在程式確認演算法中)。在一替代性實施例中，電路1000藉由首先施加寫入循環(其減小浮動閘極電晶體1002、1004及1008之臨限電壓)提供反轉程式化序列之可能性，且接著透過一經控制之擦除程序而逐漸增加臨限電壓。然而，在達到期望參考電流(IREF)時停止之一重複循環中，此一序列使用在一評估階段之後之一脈衝高壓擦除循環。
以上所揭示的程式化技術係用以程式化浮動閘極電晶體1002、1004及1008之許多可能方法中之一方法之一代表性實例。其他程式化技術及不同步驟排序亦可行。例如，在一替代性實施例中，可將前幾段中所描述的程式化程序連續地施加至電晶體1004及1008且接著施加至電晶體1002，同時針對每一程式化階段適當地選擇可程式化電流位準。應瞭解，亦可個別地施加讀取及/或寫入演算法之任一者以在不程式化其他電晶體的情況下程式化一選擇性浮動閘極電晶體。
圖11係提供一參考電流之一方法1100之一實施例之一流程圖。在1102，將一第一電流提供至一第一電晶體之一第一電流電極，該第一電晶體包含透過一電阻器而耦合至該第一電流電極之一控制終端及耦合至一電源供應終端之一第二電流電極。在一實施例中，透過一電流鏡之一第一終端而將該第一電流提供至該第一電晶體之該第一電流電極。持續至1104，將與該第一電流相關之一第二電流提供至一第二電晶體之一第一電流電極，該第二電晶體包含一控制電極及耦合至電源供應終端之一第二電流電極。在一實施例中，透過電流鏡之一第二終端將該第二電流提供至該第二電晶體之該第一電流電極。
前進至1106，回應於該第二電晶體之控制電極處的電壓而將與該第二電流相關之一參考電流提供至一輸出端。在一實例中，藉由使用一第三電晶體基於該第二電流產生一輸出信號並且使用耦合至該第三電晶體之一電流鏡鏡像該輸出信號以產生一參考電流來提供參考電流。前進至1108，將該參考電流提供至另一電路。
在一特定實例中，該第一電晶體及該第二電晶體係浮動閘極電晶體。在此類實例中，方法進一步包含使用一程式化電路選擇性地程式化該第一電晶體及該第二電晶體之至少一者之一臨限電壓。
在圖13中表示的另一特定實例中，可重新組態第一電晶體102之控制電極與第一電流電極之間的電阻，以調整參考電流。例如，切換器1312、1314、1316及1318係可選擇以旁通電阻器1302、1304及1308之一或多者。在任何給定時間，僅啟動該等切換器之一者以選擇電晶體102之控制電極與第一電流電極之間的電阻。在此類實例中，該方法進一步包含選擇性地程式化控制重新組態電阻器之電子切換器之一數位序列。此外，該方法包含數位控制序列之晶片上非揮發可程式化性。
在圖14中繪示的又另一實例中，可藉由將該第一電晶體之控制電極透過電子切換器1412、1414、1416及1418(其等係藉由數位信號控制)而選擇性地連接至一可組態電阻性網路之各種節點來重新組態該第一電晶體102之控制電極與第一電流電極之間的電阻量。此外，該方法包含控制該等電子切換器之數位序列之晶片上非揮發可程式化性。當參考係在次臨限值中操作時，可自電晶體112之汲極收集VREF且可將此實施例用於基於類似於由公式(17)及(19)表示且在圖12中所繪示的熱補償原理之一熱補償原理而數位控制VREF之溫度係數。
在圖13及圖14中描繪的實施例1300及1400中，藉由邏輯信號或非揮發性可程式化數位信號控制切換器。此外，雖然展示切換器與電阻器協作以形成可組態以改變電阻之一電阻性網路，但應瞭解，在其他實施例中，可使用一切換式阻抗網路或切換式可程式化浮動閘極電晶體提供電阻性元件。
結合上述關於圖1至圖14之電路及方法，揭示一種參考電路，其係可組態以(甚至在低壓下)提供熱穩定之一參考電流。該參考電路之實施例跨一電阻器施加兩個MOS電晶體之閘極至源極電壓差，以產生一參考電流。以連接該等MOS電晶體之汲極來組態該等MOS電晶體以對兩個裝置提供相同的汲極至源極(VDS)條件。將該等MOS電晶體之一者組態為充當一箝位之二極體(亦即，將閘極以二極體組態連接至電流電極之一者)，且第二MOS電晶體作為一增益裝置而操作且具有連接至參考電阻器之一端之其閘極。該電阻器之另一端係連接至該等MOS電晶體之一共用汲極節點。一回饋迴路保持流動通過該參考電阻器之電流之位準。在特定實施例中，採用額外熱補償級以在廣泛範圍之溫度條件下保持一恆定電流或電壓位準。
儘管已參考較佳實施例描述本發明，然熟習此項技術者將認知，在不偏離本發明範疇之情況下可在形式及細節上作出改變。
100．．．參考電路
102．．．n通道金屬氧化物半導體(NMOS)電晶體
104．．．n通道金屬氧化物半導體(NMOS)電晶體
106．．．電阻器
108．．．n通道金屬氧化物半導體(NMOS)電晶體
110．．．p通道金屬氧化物半導體(PMOS)電晶體
112．．．p通道金屬氧化物半導體(PMOS)電晶體
114．．．p通道金屬氧化物半導體(PMOS)電晶體
116．．．p通道金屬氧化物半導體(PMOS)電晶體
118．．．電阻器
200．．．參考電路
300．．．參考電路
302．．．本質電晶體
304．．．本質電晶體
306．．．電阻器
400．．．參考電路
402．．．p通道金屬氧化物半導體(PMOS)電晶體
404．．．p通道金屬氧化物半導體(PMOS)電晶體
406．．．p通道金屬氧化物半導體(PMOS)電晶體
408．．．p通道金屬氧化物半導體(PMOS)電晶體
410．．．p通道金屬氧化物半導體(PMOS)電晶體
412．．．p通道金屬氧化物半導體(PMOS)電晶體
414．．．n通道金屬氧化物半導體(NMOS)電晶體
416．．．n通道金屬氧化物半導體(NMOS)電晶體
500．．．與絕對溫度互補(CTAT)之參考電路
502．．．p通道金屬氧化物半導體(PMOS)電晶體
506．．．p通道金屬氧化物半導體(PMOS)電晶體
508．．．p通道金屬氧化物半導體(PMOS)電晶體
510．．．n通道金屬氧化物半導體(NMOS)電晶體
512．．．n通道金屬氧化物半導體(NMOS)電晶體
600．．．參考電路
602．．．p通道金屬氧化物半導體(PMOS)電晶體
604．．．電阻器
606．．．p通道金屬氧化物半導體(PMOS)電晶體
608．．．n通道金屬氧化物半導體(NMOS)電晶體
610．．．電阻器
700．．．參考電路
702．．．p通道金屬氧化物半導體(PMOS)電晶體
704．．．p通道金屬氧化物半導體(PMOS)電晶體
706．．．p通道金屬氧化物半導體(PMOS)電晶體
708．．．n通道金屬氧化物半導體(NMOS)電晶體
710．．．n通道金屬氧化物半導體(NMOS)電晶體
712．．．電阻器
800．．．參考電路
802．．．電阻器
804．．．p通道金屬氧化物半導體(PMOS)電晶體
806．．．p通道金屬氧化物半導體(PMOS)電晶體
808．．．p通道金屬氧化物半導體(PMOS)電晶體
810．．．n通道金屬氧化物半導體(NMOS)電晶體
812．．．n通道金屬氧化物半導體(NMOS)電晶體
814．．．電阻器
816．．．p通道金屬氧化物半導體(PMOS)電晶體
818．．．電阻器
900．．．參考電路
902．．．電阻器
904．．．n通道金屬氧化物半導體(NMOS)疊接電晶體
906．．．電阻器
908．．．n通道金屬氧化物半導體(NMOS)疊接電晶體
910．．．p通道金屬氧化物半導體(PMOS)疊接電晶體
912．．．p通道金屬氧化物半導體(PMOS)疊接電晶體
914．．．p通道金屬氧化物半導體(PMOS)電晶體
916．．．p通道金屬氧化物半導體(PMOS)電晶體
918．．．電阻器
1000．．．參考電路
1002．．．浮動閘極電晶體
1004．．．浮動閘極電晶體
1008．．．浮動閘極電晶體
1012．．．電容器
1014．．．電容器
1020．．．p通道金屬氧化物半導體(PMOS)電晶體
1022．．．p通道金屬氧化物半導體(PMOS)電晶體
1024．．．p通道金屬氧化物半導體(PMOS)電晶體
1026．．．比較器
1028．．．反相器
1030．．．高壓控制器
1032．．．穿隧電路
1034．．．穿隧電路
1036．．．切換器
1038．．．切換器
1042．．．切換器
1044．．．切換器
1046．．．切換器
1048．．．切換器
1050．．．切換器
1052．．．切換器
1200．．．汲極耦合電流參考電路
1206．．．電阻器
1300．．．汲極耦合電流參考電路
1302．．．電阻器
1304．．．電阻器
1308．．．電阻器
1312．．．切換器
1314．．．切換器
1316．．．切換器
1318．．．切換器
1400．．．參考電路
1402．．．電阻器
1404．．．電阻器
1408．．．電阻器
1410．．．切換器
1412．．．切換器
1414．．．切換器
1416．．．切換器
1418．．．切換器
CLK．．．時脈輸入端
COMP．．．控制輸入端
ER．．．擦除輸入端
OUT．．．輸出節點
SEL．．．選擇輸入端
TEST．．．測試接針
VDD．．．第一電源供應終端
VREF．．．參考電壓
WR．．．寫入輸入端
圖1係用以產生一參考電流之一參考電路(其包含汲極耦合金屬氧化物半導體(MOS)電晶體)之一實施例之一示意圖。
圖2係用以產生一參考電流之一參考電路(其包含汲極耦合MOS電晶體)之一第二實施例之一示意圖。
圖3係用以產生一參考電流之一參考電路(其包含汲極耦合MOS電晶體)之一第三實施例之一示意圖。
圖4係用以產生一參考電流之一參考電路(其包含汲極耦合MOS電晶體)之一第四實施例之一示意圖。
圖5係用以產生一CTAT電流(ICTAT)之與絕對溫度互補(CTAT)之參考電路之一實施例之一示意圖。
圖6係用以產生與絕對溫度成比例(PTAT)之電流(IPTAT)及與絕對溫度互補(CTAT)之電流(ICTAT)(在輸出節點上使該兩電流相加以產生一經熱補償之參考電流(IREF))之一參考電路(其包含汲極耦合PMOS電晶體)之一第二實施例之一示意圖。
圖7係用以產生一CTAT電流之一參考電路之一第三實施例之一示意圖。
圖8係具有低壓熱補償之用以產生一參考電流之一汲極耦合PMOS參考電路(其採用一CTAT電流參考之第三實施例)之一實施例之一示意圖。
圖9係具有低壓熱補償之一汲極耦合NMOS參考之一實施例之一示意圖。
圖10係包含具有浮動閘極電晶體之一參考電路之一實施例且包含程式化電路之一電路之一部分方塊及部分示意圖。
圖11係提供一參考電流之一方法之一實施例之一流程圖。
圖12係於一低壓、低電力環境中使用之一汲極耦合電流參考電路之一實施例之一示意圖。
圖13係包含用於調整第一MOS電晶體之閘極終端與汲極終端之間的電阻之多個切換器之一汲極耦合電流參考之一替代性實施例之一示意圖。
圖14係具有第一MOS電晶體之閘極終端與汲極終端之間的可調整電阻之一汲極耦合電流參考之一替代性實施例之一示意圖。
100．．．參考電路
102．．．n通道金屬氧化物半導體(NMOS)電晶體
104．．．NMOS電晶體
106．．．電阻器
108．．．NMOS電晶體
110．．．p通道金屬氧化物半導體(PMOS)電晶體
112．．．PMOS電晶體
114．．．PMOS電晶體
116．．．PMOS電晶體
118．．．電阻器
VDD．．．第一電源供應終端
VREF．．．參考電壓

Claims (7)

  1. 一種電路，其包括：一第一電晶體，其包含一第一電流電極、一控制電極及耦合至一電源供應終端之一第二電流電極；一電阻性元件，其包含耦合至該第一電晶體之該控制電極之一第一終端及耦合至該第一電流電極之一第二終端；一第二電晶體，其包含耦合至該電阻性元件之該第二終端之一第一電流電極、耦合至該電阻性元件之該第二終端之一控制電極及耦合至該電源供應終端之一第二電流電極，該第二電晶體經組態以產生與該第一電晶體之該控制電極處之一電壓相關之一輸出信號；及一第三電晶體，其包含用以傳送與該輸出信號相關之一電流之一第一電流電極、耦合至該第二電晶體之該控制電極之一控制電極、及耦合至該電源供應終端之一第二電流電極，其中該第一電晶體、該第二電晶體、及該第三電晶體包含浮動閘極電晶體。
  2. 如請求項1之電路，其進一步包括：一程式化電路，其包含一高壓控制器，該高壓控制器經組態以選擇性地程式化該第一電晶體、該第二電晶體及該第三電晶體之至少一者之一臨限電壓。
  3. 如請求項1之電路，其進一步包括：一第一電流鏡，其包括耦合至該第三電晶體之該第一 終端之一第一終端及耦合至該電阻性元件之該第一電流電極之一第二終端。
  4. 如請求項3之電路，其進一步包括：一第二電流鏡，其包括耦合至該第三電晶體之該第一電流電極之一第一終端且經組態以在一第二終端上產生與通過該第三電晶體之該電流相關之一參考電流；及一第二電阻性元件，其包括耦合至該第二電流鏡之該第二終端以產生一參考電壓之一第一終端及耦合至該電源供應終端之一第二終端。
  5. 如請求項3之電路，其進一步包括：一回饋電路，其包含耦合至該第一電流鏡之該第一終端之一第一電流電極、耦合至該電阻性元件之該第一終端之一控制電極及耦合至該第三電晶體之該第一電流電極之一第二電流電極。
  6. 一種電路，其包括：一第一電晶體，其具有一第一傳導類型且包含耦合至一電源供應終端之一第一電流電極、耦合至該電源供應終端之一控制電極及一第二電流電極；一第二電晶體，其具有與該第一傳導類型相反之一第二傳導類型，該第二電晶體包含用以傳送一輸出電流之一第一電流電極、耦合至該第一電晶體之該第二電流電極之一控制電極及一第二電流電極；一電阻性元件，其包含耦合至該第二電晶體之該第二電流電極之一第一終端及耦合至該電源供應終端之一第 二終端；一電流源，其包含用於提供一第一電流之一輸出終端，該第一電流之特徵為與絕對溫度成比例；一第二電阻性元件，其包含耦合至該電流源之該輸出終端之一第一終端及耦合至該第一電晶體之該第二電流電極之一第二終端；一第三電晶體，其具有一第一電流電極、耦合至該第二電阻性元件之該第一終端之一控制電極、及耦合至該第二電晶體之該第一電流電極之一第二電流電極；及一電流鏡，其具有耦合至該第三電晶體之該第一電流電極之一輸入終端及用於提供一參考信號之一輸出終端。
  7. 一種提供一參考電流之方法，該方法包括：將一第一電流提供至一第一電晶體之一第一電流電極，該第一電晶體包含透過一電阻性元件耦合至該第一電流電極之一控制終端及耦合至一電源供應終端之一第二電流電極，該第一電晶體包含一浮動閘極電晶體；將與該第一電流相關之一第二電流提供至一第二電晶體之一第一電流電極，該第二電晶體包含耦合至該第二電晶體之該第一電流電極之一控制電極及耦合至該電源供應終端之一第二電流電極，該第二電晶體包含一浮動閘極電晶體；及回應於該第二電晶體之該控制電極處之一電壓而將與該第二電流相關之一參考電流提供至一輸出端，其中該提供步驟包含基於該第二電流使用一第三電晶體而產生一輸出信號，該第三電晶體包含一浮動閘極電晶體。
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