DE69613983T2

DE69613983T2 - Spannungsvergleicher mit mindestens einem Isolierschicht-MOS-Transistor und damit ausgerüstete Analog-Digital-Wandler

Info

Publication number: DE69613983T2
Application number: DE69613983T
Authority: DE
Inventors: Roberto Canegallo; Mauro Chinosi; Giovanni Gozzini; Alan Kramer; Philip Leong; Marco Onorato; Pier Luigi Rolandi; Marco Sabatini
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1996-10-30
Filing date: 1996-10-30
Publication date: 2002-04-04
Anticipated expiration: 2016-10-31
Also published as: EP0840452A1; US6014044A; DE69613983D1; EP0840452B1

Description

Die Erfindung betrifft einen Spannungsvergleicher und Analog-Digital- Wandler, die einen solchen Spannungsvergleicher beinhalten.
Es sind einfache und leicht zu integrierende Spannungsvergleicher bekannt. Das US-Patent 4 812 681 zeigt einen aus zwei in Kaskade geschalteten Negatoren vom NMOS-Typ gebildeten Vergleicher. Die US- Patente 5 237 326 und 5 451 952 zeigen zwei unterschiedliche Vergleicher basierend auf jeweiligen Negatoren vom CMOS-Typ, außerdem zwei Analog-Digital-Wandler vom Flash-Typ mit mehreren Vergleichern.
Bei sämtlichen der obigen Vergleicher läßt sich eine exakte Einstellung der Schwellenspannung nicht ohne weiteres erreichen, das die Schwellenspannung von einer äußeren Referenzspannung und/oder den W/L-Verhältnissen abhängt. Eine weitere bekannte Lösung ist in dem US-Patent 5 336 937 offenbart, die eine analoge Synapsenschaltung betrifft, die auf einer einzigen Leitung einen Ausgangsstrom liefert, der eine Funktion der Eingangsspannung sowie von in Transistoren mit Floating-Gate gespeicherten Gewichten ist.
Eine weitere bekannte Schaltung ist in dem US-Patent 5 376 935 offenbart, das einen Digital-Analog-Wandler und einen Analog-Digital-Wandler betrifft. Der Analog-Digital-Wandler enthält Negator-Konfigurationen mit ständig eingeschalteten Lasten, ferner eine Mehrzahl von Transistoren mit Floating-Gate, die jeweils eine programmierbare Schwellenspannung besitzen.
Ein solcher Digital-Analog-Wandler entspricht im wesentlichen dem Oberbegriff des Anspruchs 1.
Es ist Ziel der vorliegenden Erfindung, einen Vergleicher zu schaffen, der in einfacher und leichter Weise integrierbar ist, und bei dem die Schwellenspannung mühelos exakt einstellbar ist.
Erreicht wird dieses Ziel durch einen Vergleicher mit den Kennzeichnungsmerkmalen des Anspruchs 1, weitere vorteilhafte Aspekte der Erfindung sind in den abhängigen Ansprüchen angegeben.
Indem als Vergleicherelement ein Negator aus mindestens zwei MOS- Transistoren verwendet wird, von denen nur einer ein Transistor mit schwebendem oder schwimmendem Gate, sogenanntem Floating-Gate ist, läßt sich die Schwellenspannung des Vergleichers leicht dadurch einstellen, daß man den MOS-Transistor mit Floating-Gate "programmiert".
Bekanntlich sind MOS-Transistoren mit schwebendem oder Floating-Gate solche MOS-Transistoren, die im Bereich ihres Kanals unterhalb des Gateanschlusses ein zusätzliches Gate besitzen, welches von dem Gate und dem Kanal getrennt ist. Die Schwellenspannung solcher Transistoren hängt ab von der Ladungsmenge an dem schwebenden Gate. Es sind unterschiedliche Wege der Programmierung derartiger Transistoren, das heißt der Injektion/Extraktion von Ladung in/aus den schwebenden Gates aus der Literatur bekannt. Im Hinblick auf die weitgefächerten Anwendungen derartiger Transistoren auf dem Gebiet von digitalen Halbleiterspeicherschaltungen wie zum Beispiel UV-EPROMs, EEPROMs, FLASH-EPROMs, wird verwiesen auf die umfangreiche Literatur, die bezüglich Einzelheiten sowohl technologischer Aspekte als auch von Aspekten des Schaltungsentwurfs verfügbar ist.
Die vorliegende Erfindung betrifft außerdem Analog-Digital-Wandler mit Merkmalen des Anspruchs 5 oder 7 unter Einsatz des erfindungsgemäßen Vergleichers, wobei weitere vorteilhafte Aspekte davon in den abhängigen Ansprüchen angegeben sind.
Die Erfindung läßt sich besser verstehen durch Bezugnahme auf die nachfolgende Beschreibung und die dazugehörigen Zeichnungen. Es zeigen:
Fig. 1 einen erfindungsgemäßen Vergleicher;
Fig. 2 zwei Kennlinien der erfindungsgemäßen Vergleicher;
Fig. 3 einen Analog-Digital-Wandler vom Flash-Typ gemäß der Erfindung; und
Fig. 4 einen Analog-Digital-Wandler gemäß der Erfindung vom Typ für sukzessive Approximation.
Bezug nehmend auf Fig. 1 besitzt der erfindungsgemäße Spannungsvergleicher einen Analogsignaleingang Vin und einen Digitalsignalausgang Vout, und er enthält einen Negator, der mit einem Eingang an den Eingang Vin, und der mit einem Ausgang an den Ausgang Vout gekoppelt ist, und der mindestens zwei MOS-Transistoren P1 und IG enthält, die miteinander gekoppelt sind, und von denen mindestens einer, zum Beispiel der Transistor IG ein Transistor mit Floating-Gate ist.
Bekanntlich hängt die Schwellenspannung eines Negators vom NMOS- oder PMOS- oder CMOS-Typ unter anderem ab von den Schwellenspannungen der ihn bildenden MOS-Transistoren, außerdem von deren W/L- Verhältnissen. Wenn also mindestens einer der MOS-Transistoren einer mit Floating-Gate ist, läßt sich die Schwellenspannung des Negators dadurch steuern, daß man die Schwellenspannung des Transistors steuert, das heißt indem man ihn programmiert.
In Fig. 2 sind zwei unterschiedliche Eingangs-/Ausgangs-Kennlinien CH1 und CH2 des in Fig. 1 gezeigten Vergleichers dargestellt, die den beiden Schwellenspannungswerten des Transistors IG entsprechen und zwei verschiedene Schwellenspannungen Vth1 und Vth2 besitzen.
Es ist üblich bei MOS-Transistoren mit Floating-Gate, daß diese vom N- Kanal-Typ sind, obschon sie auch vom P-Kanal-Typ sein können, wie dies aus den Patentanmeldungen EP 637 073 und EP 730 310 hervorgeht.
Bei dem Vergleicher nach Fig. 1 ist der MOS-Transistor P1 vom P- Kanal-Typ, und der MOS-Transistor IG ist vom N-Kanal-Typ mit schwebendem Gate oder Floating-Gate. Speziell beim Transistor P1 ist der Gateanschluß an den Eingang Vin angeschlossen, der Source-Anschluß ist an die Spannungsversorgung VCC angeschlossen, und der Drainanschluß ist an den Negatorausgang angeschlossen. Beim Transistor IG ist der Gatanschluß GT an den Eingang Vin angeschlossen, der Drainanschluß DT ist an den Negatorausgang angeschlossen, und der Source- Anschluß ST ist an Erde GND angeschlossen. Damit wird der Negator als Negator vom CMOS-Typ angesprochen und weist praktisch keinen Stromverbrauch auf.
Sämtliche Einzelheiten bezüglich CMOS-Negatoren finden sich zum Beispiel in einem Textbuch "Digital CMOS Circuit Design" von N. Annaratone, Kluwer Academic Publishers, 1986, speziell in den Abschnitten 2.5 und 2.6.
Außerdem enthält der Vergleicher nach Fig. 1 einen zusätzlichen Negator, angepaßt zur Funktion als Ausgangspuffer. Er liegt zwischen dem Ausgang des ersten Negators und dem Vergleicherausgang Vout. Insbesondere enthält dieser zusätzliche Negator einen N-Kanal-MOS-Transistor N2, dessen Sourceterminal an Erde GND, dessen Gateterminal an den Ausgang des ersten Negators, und dessen Drainterminal an den Ausgang Vout angeschlossen ist, ferner einen P-Kanal-MOS-Transistor P2, dessen Sourceanschluß an die Spannungsversorgung VCC, dessen Gateanschluß an den Ausgang des ersten Negators, und dessen Drainanschluß an den Ausgang Vout angeschlossen ist. Auf diese Weise ist eine größere Freiheit bei der Wahl der W/L-Verhältnisse für die verschiedenen MOS-Transistoren möglich. Tatsächlich sind die Pegel des digitalen Signals am Ausgang Vout üblicherweise vorgegeben.
Der erfindungsgemäße Vergleicher kann eine Mehrzahl MTX von MOS- Transistoren IG mit schwebendem Gate aufweisen, vorzugsweise in einer Matrix angeordnet und selektiv und alternativ mit dem anderen MOS- Transistor P1 des ersten Negators koppelbar, wie dies schematisch in Fig. 4 dargestellt ist. Der Vorteil dieser Implementierung wird im folgenden näher erläutert.
Es kann von Vorteil sein, wenn der erfindungsgemäße Vergleicher außerdem eine Programmierschaltung für den oder die MOS-Transistor(en) mit floatendem Gate enthält, in gesteuerter Weise aktiv, um ihn (sie) mit vorbestimmten Programmierpotentialen zu koppeln. Auf diese Weise läßt sich eine umfassende Vielseitigkeit des Vergleichers erzielen.
Bezug nehmend auf Fig. 3 besitzt ein erster Analog-Digital-Wandler gemäß der Erfindung einen Eingang Vin für ein Analogsignal und mehrere Ausgänge B0, ... BN für Digitalsignale, und er enthält eine Mehrzahl von Vergleichern C0, ... CM gemäß der Erfindung, die mit ihren Eingängen gemeinsam an den Wandlereingang Vin gekoppelt sind, und eine logische Dekodierschaltung LG, die mit Eingängen an die Ausgänge der Vergleicher C0, ... CM gekoppelt ist, und deren Ausgänge mit Wandlerausgängen gekoppelt sind.
Es versteht sich, daß die Vergleicher C0, ... CM voneinander verschiedene Schwellenspannungen besitzen, die einmal oder während des Wandlerbetriebs programmiert werden.
Wenn die Anzahl M der Wandler C0, ... CM den Wert Zwei in der Potenz von N hat, wobei der Index N die Anzahl der Ausgänge B0, ... BN des Wandlers ist, so sind die Ausgänge der Schaltung LG an die Ausgänge B0, ... BN angeschlossen. Ein solcher Wandler wird als Wandler vom Flash-Typ bezeichnet, die Umwandlungs-Gesetzmäßigkeit bestimmt sich durch die Werte der Schwellenspannungen der Vergleicher C0, ... CM.
Ein Analog-Digital-Wandler vom Flash-Typ ist aus dem US-Patent 5 237 326 bekannt. Ein Blockdiagramm dieser Offenbarung ist in Fig. 1 gezeigt, während Fig. 2 eine Schaltungsskizze des Prioritäts-Codierers darstellt, der im wesentlichen der Schaltung LG entspricht.
Bezug nehmend auf Fig. 4 besitzt ein zweiter Analog-Digital-Wandler gemäß der Erfindung einen Eingang Vin für ein Analogsignal, ferner mehrere Ausgänge B0, ... BN für Digitalsignale, und er enthält einen Vergleicher gemäß der Erfindung, der als Typ mit einer Mehrzahl von MOS-Transistoren mit Floating-Gate ausgebildet ist und mit einem Eingang an den Wandlereingang Vin gekoppelt ist, ferner eine logische Steuer-/Codier-Schaltung, die mit einem Eingang an den Vergleicherausgang gekoppelt ist, und die mit Ausgängen an Ausgänge des Wandlers gekoppelt ist und dazu ausgebildet ist, einen von mehreren MOS-Transistoren für die Kopplung auszuwählen.
Ein derartiger Vergleicher kann gemäß Fig. 4 aus einem Block COMP und einem Block MTX gebildet sein. Der Block COMP kann zum Beispiel der in Fig. 1 gezeigten Schaltung ohne den Transistor IG entsprechen und zwei Anschlüsse GT und DT aufweisen, die dem Gate- bzw. Drain-Anschluß des Transistors IG entsprechen. Der Block MTX kann eine Matrix aus MOS-Transistoren mit Floating-Gate, einen Spaltendekodierer CDEC und einen Reihendekodierer RDEC aufweisen.
Der Block MTX enthält einen Adresseneingang ADR aus mehreren Leitungen zum Empfangen eines Adressensignals, welches die Wirkung hat, einen der MOS-Transistoren innerhalb der Matrix auszuwählen. Dargestellt wird die Matrix schematisch durch ein Gitter aus Spalten- und Reihenleitungen. An jeder Kreuzungsstelle einer Spaltenleitung mit einer Reihenleitung befindet sich ein MOS-Transistor mit Floating-Gate, in der Figur nicht dargestellt, der mit seinem Drainanschluß an die Spaltenleitung, mit seinem Gateanschluß an die Reihenleitung und mit seinem Sourceanschluß ST an Masse GND geschaltet ist. Die Adressenleitungen sind in zwei Gruppen unterteilt: eine erste Gruppe zum Identifizieren einer Spaltenadresse CADR, ist an die Eingänge des Spaltendekodierers CDEC angeschlossen, und die zweite Gruppe zum Identifizieren einer Reihenadresse RADR, ist an die Eingänge des Reihendekodierers RDEC angeschlossen. Diese Dekodierer können nur eine der betreffenden Leitungen mit ihren jeweiligen Ausgängen verbinden. Wenn also eine Adresse in den Block MTX eingegeben wird, wird der Block COMP nur mit einem MOS-Transistor mit Floating-Gate innerhalb der Matrix gekoppelt.
Die logische Steuer-/Codier-Schaltung läßt sich in mehr als einer Weise implementieren.
Diese Schaltung kann vom Typ von Wandlern für sukzessive Approximation sein und einen Steuerabschnitt CNT aufweisen, der an den Ausgang des Vergleichers COMP angeschlossen ist und einen Takteingang CLK sowie einen Start-/Stop-Eingang SS ebenso wie einen Registerabschnitt SAR besitzt, dessen Eingänge an die Ausgänge des Abschnitts CNT angeschlossen sind, und dessen Ausgänge sowohl an die Wandlerausgänge B0, ... BN als auch an die Eingangs-ADR-Leitungen angeschlossen sind. In diesem Fall würde die Schaltung so arbeiten, daß sie die MOS-Transistoren der Matrix durch eine binäre Suche irgendeiner Form auswählt.
Ein Analog-Digital-Wandler vom Typ mit sukzessiver Approximation ist in dem US-Patent 5 247 299 offenbart, wovon Fig. 1 ein Blockdiagramm ist.
Diese Schaltung ist auch nützlich bei Slope-Wandlern. In diesem Fall würde die Schaltung so arbeiten, daß sie MOS-Transistoren der Matrix mit allmählich ansteigenden oder abnehmenden Schwellenspannungen auswählt, bis der Wert der Schwellenspannung des Vergleichers COMP den Spannungswert am Eingang Vin entweder in positiver oder in negativer Richtung überschreitet.

Claims

1. Spannungsvergleicher, umfassend:

einen Eingang (Vin) für ein Analogsignal und einen Ausgang (Vout) für ein Digitalsignal, und

einen ersten Negator (P1, IG), der mit einem Eingang an den Vergleichereingang (Vin) und mit einem Ausgang an den Vergleicherausgang (Vout) gekoppelt ist, und

mindestens zwei MOS-Transistoren (P1, IG), die miteinander gekoppelt sind,

dadurch gekennzeichnet, daß die mindestens zwei MOS-Transistoren (P1, IG) mit den Gate-Anschlüssen zusammengeschaltet und an den Vergleichereingang gekoppelt sind, und daß nur einer (IG) der beiden MOS-Transistoren vom Floating-Gate-Typ ist; und

daß ein zweiter Negator, ausgebildet zum Fungieren als Ausgangspuffer, zwischen den Ausgang des ersten Negators (P1, IG) und den Ausgang (Vout) des Vergleichers gekoppelt ist.

2. Vergleicher nach Anspruch 1, bei dem einer (P1) der MOS-Transistoren vom P-Kanal-Typ und der andere (IG) der N-Kanal-Transitor mit Floating-Gate ist.

3. Vergleicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Transistor (IG) mit Floating-Gate ausgewählt ist aus einer Mehrzahl (MTX) von MOS-Transistoren (IG) mit Floating-Gate, vorzugsweise in einer Matrix angeordnet, die selektiv und alternativ an den anderen MOS-Transistor (P1) des ersten Negators koppelbar sind.

4. Vergleicher nach einem der vorhergehenden Ansprüche, weiterhin umfassend eine Programmierschaltung für den MOS-Transistor mit Floating-Gate und steuerbar ausgebildet für dessen (ihre) Ankopplung an vorbestimmte Programmierpotentiale.

5. Analog-Digital-Wandler mit einem Eingang (Vin) für ein Analogsignal und mit mehreren Ausgängen (B0, ... BN) für Digitalsignale, umfassend:

a) eine Mehrzahl von Vergleichern (CO, ... CM) nach einem der vorhergehenden Ansprüche, deren Eingänge gemeinsam an den Wandlereingang (Vin) gekoppelt sind; und

b) eine logische Codierschaltung (LG), die mit Eingängen an die Ausgänge der Vergleicher (C0, ... CM) gekoppelt sind und mit Ausgängen an Ausgänge des Wandlers gekoppelt sind.

6. Wandler nach Anspruch 5. bei dem die Anzahl (M) der Vergleicher (C0, ... CM) den Wert Zwei in der Potenz derjenigen Zahl (N) aufweist, in der Wandlerausgänge (B0, ... BN) vorhanden sind.

7. Analog-Digital-Wandler mit einem Eingang (Vin) für ein Analogsignal, und mit mehreren Ausgängen (B0, ... BN) für Digitalsignale, umfassend:

a) einen Vergleicher (COMP, MTX) nach Anspruch 3 oder 4, umfassend eine Mehrzahl (MTX) von MOS-Transistoren mit Floating-Gate, und mit einem Eingang an den Wandlereingang (Vin) angeschlossen; und

b) eine logische Steuer-/Codier-Schaltung (CNT, SAR), die mit einem Eingang an den Ausgang des Vergleichers (COMP) gekoppelt ist und mit Ausgängen an Wandlerausgänge gekoppelt ist, wobei die Schaltung so arbeitet, daß sie einen der mehreren (MTX) MOS-Transistoren für die Kopplung auswählt.

8. Wandler nach Anspruch 7, bei dem die logische Schaltung (CNT, SAR) vom Typ für Wandler mit sukzessiver Approximation ist.

9. Wandler nach Anspruch 7, bei dem die logische Schaltung (CNT, SAR) vom Typ für Slope-Wandler ist.