TWI521325B - 產生一參考電流及一參考電壓之混合模式電路及方法 - Google Patents

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Description

產生一參考電流及一參考電壓之混合模式電路及方法
本發明大致係關於產生一參考電流及一參考電壓之參考電路及方法。更特定言之，本發明係關於經組態以產生一參考電流及一參考電壓之混合模式電路。
電流及電壓參考係許多電子裝置中使用之構建組塊。隨著可攜式電子裝置數目增加且隨著對減小的功率消耗之要求增加，對於用以提供穩定參考電流、參考電壓或兩者之低功率、高精確參考電路之要求增加。
基於浮動閘極技術之可程式化參考在近十年間普遍流行。因此，可使用可程式化浮動閘極裝置來提供呈一連續範圍值之可調整電壓或電流。舉例而言，一浮動閘極電晶體可經程式化以藉由將受控量之電荷穿隧至該浮動閘極上而產生一參考電壓，該電荷儲存在與該浮動閘極相關聯之電容器上。此等程式化浮動閘極電晶體之該等臨限電壓係穩定的或對於供應電壓及溫度之一寬範圍相對恆定，提供用於實施一電壓參考或一電流參考之構件。
實施例之參考電路橫跨一電阻器施加一第一MOS電晶體之一閘極至源極電壓以產生一第一參考電流(IREF1)，該第一參考電流(IREF1)可用於透過一回饋迴路加偏壓於該電晶體。該第一電晶體之一浮動閘極實施提供程式化該第一參考電流(IREF1)之能力。實施例之該等參考電路亦包含一第二MOS電晶體，該第二MOS電晶體具有連接至該第一電晶體之一閘極電極之閘極電極及連接至一第二電阻器之一源極電極。該第一電晶體與該第二電晶體之該等閘極至源極電壓間之一差異可橫跨該第二電阻器予以施加以產生一第二參考電流(I2)。該第二參考電流可源於或透過該第二電晶體之汲極電極汲取且在輸出端經映射以提供一輸出參考信號(IREF)及/或源於一第三電阻器上以產生一參考電壓(VREF)。該第二電晶體之一浮動閘極實施提供程式化該第二參考電流之(I2)能力。在一些實施例中，一第三浮動閘極電晶體可取代該第一電阻器及/或可用於程式化該第一浮動閘極電晶體及該第二浮動閘極電晶體。
在以下描述中，不同圖式中之相同參考數字之使用指示類似或相同的項目。
下文描述可組態以產生一參考電流之參考電路之實施例。如本文使用，術語「可組態」包含裝置大小，包含電阻選擇及控制電晶體之寬度與長度比。在一些例項中，該術語「可組態」亦指儲存在適當大小浮動閘極電晶體之浮動閘極上之電荷之程式化。
圖1係一參考電路100之一實施例之一示意圖，該參考電路包含可程式化浮動閘極電晶體116及120以提供一參考電壓。電路100包含：PMOS電晶體102、104、106及108；NMOS電晶體110、112及114；N通道浮動閘極電晶體116及120；及電阻器118、122及124。
PMOS電晶體102、NMOS電晶體110及浮動閘極電晶體116協作以形成用以運載一第一電流(I1)之一第一電流路徑。PMOS電晶體102包含：一源極電極，其連接至標記"VDD"之一第一電力供應終端；一閘極電極；及一汲極電極。NMOS電晶體110包含：一汲極電極，其連接至PMOS電晶體102之該汲極電極；一閘極電極，其連接至電晶體102之該汲極電極；及一源極電極。浮動閘極電晶體116包含：一汲極電極，其連接至NMOS電晶體110之該源極電極；一閘極電極；及一源極電極，其連接至一第二電力供應終端。
PMOS電晶體104、NMOS電晶體112及電阻器118協作以形成用以運載一第一參考電流(IREF1)之一第二電流路徑。透過NMOS電晶體110及112自該第二電流路徑至該第一電流路徑之回饋加偏壓於該浮動閘極電晶體116。PMOS電晶體104包含：一源極電極，其連接至該第一電力供應終端；一閘極電極，其連接至PMOS電晶體102之該閘極電極；及一汲極電極，其連接至該等PMOS電晶體102及104之該等閘極電極。NMOS電晶體112包含：一汲極電極，其連接至PMOS電晶體104之該汲極電極；一閘極電極，其連接至NMOS電晶體110之該閘極電極及該汲極電極；及一源極電極，其連接至電阻器118之一第一終端，該電阻器118包含連接至該第二電力供應終端之一第二終端。
PMOS電晶體106、NMOS電晶體114、浮動閘極電晶體120及電阻器122協作以形成用以運載一第二電流(I2)之一第三電流路徑，該第二電流(I2)與該第一參考電流(IREF1)有關。PMOS電晶體106包含：一源極電極，其連接至該電力供應終端；一閘極電極；及一汲極電極，其連接至該閘極電極。NMOS電晶體114包含：一汲極電極，其連接至PMOS電晶體106之該汲極電極；一閘極電極，其連接至NMOS電晶體110及112之該等閘極電極；及一源極電極。浮動閘極電晶體120包含：一汲極電極，其連接至NMOS電晶體114之該源極電極；一閘極電極，其連接至電阻器118之該第一終端且連接至浮動閘極電晶體116之該閘極電極；及一源極終端，其連接至電阻器122之一第一終端。電阻器122亦包含連接至該第二電力供應終端之一第二終端。
PMOS電晶體108及電阻器124協作以提供用以運載一參考電流(IREF)之一輸出電流路徑，該參考電流與該第二電流(I2)成比例且可源於電阻器124上以產生一參考電壓。在一實例中，該第三電流路徑及該等輸出電流路徑提供增益及映射級，以透過該第二電晶體120之該汲極電極汲取該第二電流(I2)且將該第二電流(I2)映射在PMOS電晶體108處，以提供一輸出參考信號(IREF)及/或使該參考電流源於一第三電阻器上以產生一參考電壓(VREF)。PMOS電晶體108包含：一源極電極，其連接至該電力供應終端；一閘極電極，其連接至PMOS電晶體106之該閘極電極及該汲極電極；及一汲極電極，其連接至電阻器124之一第一終端，該電阻器124包含連接至該第二電力供應終端之一第二終端。
電路100使用以共同源極組態連接的且具有一共同閘極之電晶體116及120之閘極至源極電壓間之差異以建立該第二電流(I2)。電晶體116透過藉由NMOS電晶體112及PMOS電晶體102及104提供之該回饋迴路藉由電阻器118予以自偏壓，PMOS電晶體102及104透過電晶體116建立該第一電流(I1)。若電晶體102及104大小相等，則該第一電流(I1)等於該第一參考電流(IREF1)。該電阻器122充當一參考電阻器。橫跨電阻器122之浮動閘極電晶體116之該閘極至源極電壓與浮動閘極電晶體120之該閘極至源極電壓間之差異產生該第二電流(I2)，該第二電流藉由PMOS電晶體108映射以提供該參考電流(IREF)。
浮動閘極電晶體116提供程式化該臨限電壓及程式化該第一參考電流(IREF1)之能力。浮動閘極電晶體120提供程式化其之臨限電壓且藉此程式化該第二參考電流(I2)之能力。
電路100係一混合模式參考電路，其可理解為具有兩個級：一電壓模式自舉(bootstrap)級及一電流模式級。該電壓模式自舉級包含浮動閘極電晶體116、電阻器118及電晶體110及112與PMOS電晶體102及104之自偏壓回饋迴路。該電流模式級包含浮動閘極電晶體120、參考電阻器122及額外串疊及映射裝置，包含或即電晶體114及PMOS電晶體106及108。
在繪示的實施例中，該第一電力供應終端上之該電壓(VDD)係關於該第二電力供應終端之一更為正電力供應電壓，相對於地具有2.0伏之一標稱值。藉由電晶體102及104形成之一電流鏡透過該第一電流路徑映射該第一參考電流(IREF1)。若電晶體102及104具有近似相等大小，則該第一電流(I1)近似等於該第一參考電流(IREF1)。該第一參考電流(IREF1)經建立作為流過電阻器118之該電流，以將電晶體116之該閘極至源極電壓(VGS)設定為允許該第一電流(I1)流過電晶體116之汲極至源極路徑之一值。若電晶體116之該臨限電壓隨著更多電荷被程式化於該浮動閘極上而增加，則該第一參考電流(IREF1)增加直到電晶體116之該閘極至源極電壓(VGS)上升到足夠透過該汲極至源極路徑再次傳導該第一電流(I1)。以此方式，電晶體116之該浮動閘極上之電荷量建立一穩定電流參考。
該第一參考電流(IREF1)亦設定電晶體120之該閘極電極上之該電壓。電晶體114充當一源極隨耦器，且電晶體114之該源極電極處之該電壓跟隨該閘極電極處之該電壓，具有近似一標稱臨限電壓降。因此，電晶體120之該汲極處之該電壓近似等於電晶體116之該汲極處之該電壓。以此方式，基於電晶體120之該閘極電壓及電阻器122之該值設定該第二電流(I2)之該值，其允許該第二電流(I2)不同於該第一電流(I1)，該第一電流(I1)係基於電阻器122之該值及電晶體120之該浮動閘極上儲存的電荷。藉由PMOS電晶體106及108代表之該電流鏡映射該第二電流(I2)以產生該參考電流(IREF)。
圖2係用以提供一參考電壓之一參考電路200之一第二實施例之一示意圖。電路200係圖1中電路100之一變體，其中去除電晶體110，且用NMOS電晶體216及220取代浮動閘極電晶體116及120。
電路200包含具有一汲極電極之NMOS電晶體216，該汲極電極連接至PMOS電晶體102之該汲極電極且連接至NMOS電晶體112之該閘極電極。NMOS電晶體216進一步包含：一閘極電極，其連接至電阻器118之該第一終端且連接至NMOS電晶體220之該閘極電極；並包含一源極電極，其連接至該第二電力供應終端。
NMOS電晶體112包含：一汲極電極，其連接至PMOS電晶體104之該汲極電極及該閘極電極；一閘極電極，其連接至PMOS電晶體102及NMOS電晶體216之該等汲極電極；及一源極電極，其連接至NMOS電晶體216及220之該等閘極電極且連接至電阻器118之該第一終端。
NMOS電晶體220包含一汲極電極，該汲極電極連接至NMOS電晶體114之一源極電極。此外，NMOS電晶體220包含一閘極電極，該閘極電極連接至NMOS電晶體216之該閘極電極、連接至NMOS電晶體112之該源極電極且連接至電阻器118之該第一終端。NMOS電晶體220亦包含一源極電極，該源極電極連接至電阻器122之一第一終端。
NMOS電晶體114包含：一汲極電極，其連接至PMOS電晶體106之該汲極電極；一閘極電極，其連接至NMOS電晶體112之該閘極電極且連接至PMOS電晶體102及NMOS電晶體216之該等汲極電極；及一源極電極，其連接至NMOS電晶體120之該汲極電極。
在操作中，若電晶體102及104具有近似相等大小，則該第一電流(I1)近似等於該第一參考電流(IREF1)，該第一參考電流(IREF1)等於流過電阻器118之該電流(即，IR1)。當電阻器216關斷時，電阻器216之該汲極電極處之該電壓增加，導通電晶體112。該第一參考電流(IREF1)經建立作為流過電阻器118之該電流，以將電晶體216之該閘極至源極電壓(VGS)設定為允許該第一電流(I1)流過電晶體216之該汲極至源極路徑之一值。因為電晶體216之該臨限電壓係固定的，所以該第一參考電流(IREF1)增加直到電晶體116之該閘極至源極電壓(VGS)上升到足夠透過該汲極至源極路徑傳導該第一電流(I1)。電晶體216之該汲極電極處之電壓位準減小至維持電晶體112及114處於一啟動狀態之一位準。以此方式，電晶體116之該臨限電壓及電阻器118之該值建立一穩定電流參考。
該第一參考電流(IREF1)亦設定電晶體120之該閘極電極上之該電壓。電晶體114充當一源極隨耦器，且電晶體114之該源極電極處之該電壓跟隨該閘極電極處之該電壓，近似在一臨限電壓之下。因此，電晶體220之該汲極電極處之該電壓近似等於電晶體216之該汲極電極處之該電壓。以此方式，基於電晶體220之該閘極電壓及電阻器122之該值設定該第二電流(I2)之該值，其允許該第二電流(I2)不同於該第一電流(I1)，該第一電流(I1)係基於電阻器122之該值及電晶體220之該臨限電壓。藉由PMOS電晶體106及108代表之該電流鏡映射該第二電流(I2)以產生該參考電流(IREF2)。
在此實施例中，該電路200係一混合模式參考電路，其可理解為具有與電路100相同的兩個級：一電壓模式自舉級及一電流模式級。該電壓模式自舉級包含電晶體216、電阻器118及電晶體112與PMOS電晶體102及104之自偏壓回饋迴路。該電流模式級包含電晶體220、參考電阻器122及額外串疊及映射裝置，諸如電晶體114及PMOS電晶體106及108。通常，該電壓模式級係可用於提取橫跨電阻器118之電晶體216之該源極至閘極電壓之一自舉參考。圖3中描繪自舉參考組態。
圖3係圖2中描繪之該參考電路200之一自舉電壓參考電路300之一實施例之一示意圖。該自舉電壓參考電路300包含如上文關於圖1及圖2描述經組態之PMOS電晶體102及104、NMOS電晶體112及216及電阻器118。在一實施例中，可用一可組態切換阻抗或一可程式化浮動閘極裝置或電晶體取代電阻器118。此外，電路300包含PMOS電晶體304，該PMOS電晶體304包含：一源極電極，其連接至該電力供應終端；一閘極電極，其連接至PMOS電晶體之該閘極電極及該汲極電極；及一汲極終端。該PMOS電晶體304提供一輸出電流路徑來運載該參考電流(IREF1)，該參考電流與流過PMOS電晶體104、電晶體112及電阻器118之該電流(IR1)成比例。
藉由改變電阻器118及電晶體216之大小而組態電路300中之該電流係可能的。可藉由電路模擬或使用電路分析技術分析(兩者為一般技術者所熟知)來判定該參考電流(IREF)或該參考電壓(VREF)與裝置大小間之關係。舉例而言，下文將描述電路300之操作點之一分析。
加偏壓於該電路300使得該閘極至源極電壓(VGS)小於該臨限電壓之退化情況，DC操作點定義為下文方程式中所展示：
I 1 =0　(1)
可藉由以下方程式更精確描述該電路300之該DC操作點。加偏壓於該電路300使得該閘極至源極電壓大於電晶體216之該臨限電壓，該DC操作點定義為下文方程式(2)中所展示：
其中變量代表該閘極至源極電壓(VGS216)、該臨限電壓(VTH216)、該第一電流(I1)及電晶體216之參數，包含長度(L)、寬度(W)、氧化物電容(COX)及平均電子移動率因數(μn)。
因此，電晶體216之該閘極至源極電壓與該第一電流(I1)有關。若電晶體102及104具有大體相同大小，則該第一電流(I1)大體等於流過PMOS電晶體104及電晶體112之該電流(IR1)，該電流(IR1)造成電晶體216之一閘極至源極電壓，如下：
VGS216=R118IR1　(3)
藉由用電晶體216之該閘極至源極電壓(VGS216)之此表達式取代方程式(1)中之VGS216，可判定該電流(IR1)之該值作為該臨限電壓(VTH216)之一函數。該輸出參考電流(IREF1)接著與基於電晶體304及104間之寬度對長度比之該電流(IR1)成比例。
在非常低偏壓電流處，電晶體216之該源極至閘極電壓非常接近於臨限電壓(VTH216)，且該第一參考電流(IREF1)係一補償絕對溫度(CTAT)電流。因此，當該電晶體216以低於臨限值(即，VGS216<VTh216+2nkT/q)進行操作，且對於電阻器118假設一零溫度係數時，該輸出電流(IREF1)將反映該臨限電壓(VTh216)之熱特性，顯示一CTAT電流變化。
當電晶體216以不低於臨限值(即，VGS216>VTh216+2nkT/q)進行操作時，則電晶體216之該閘極至源極電壓如以下予以判定：
VGS216=VTh216+Vov216　(4)
其中變量(Vov216)代表提供一熱分量之一過驅動電壓，該過驅動電壓具有一正溫度係數，而該臨限電壓具有一負溫度係數。因此，一操作點存在於該負溫度係數與該正溫度係數彼此抵消之處，在輸出端提供一整體零溫度係數(ZTC)。
圖4係基於圖3之該電路300之一可程式化自舉電壓參考電路400之一實施例之一示意圖。關於圖1中之電路100，在電路400中，去除包含PMOS電晶體106及108、電晶體114、浮動閘極電晶體120，及電阻器122及124之該增益及映射電路。
電路400包含本質或零電壓電晶體410及412。電晶體410包含：一汲極電極，其連接至PMOS電晶體102之該汲極電極；一閘極電極，其連接至該汲極電極；及一源極電極，其連接至浮動閘極電晶體116之該汲極電極。電晶體412包含：一汲極電極，其連接至PMOS電晶體104之該汲極電極；一閘極電極，其連接至電晶體410之該閘極電極；及一源極電極，其連接至電阻器118之該第一終端且連接至浮動閘極電晶體116之該閘極電極。
此外，電路400包含電晶體304(如在電路300中)及一電阻器424。電阻器424包含連接至電晶體304之該汲極電極之一第一終端及連接至接地之一第二終端。電路400將該第一參考電流(IREF1)轉換成一輸出參考電壓(VREF1)。藉由電晶體116之大小、電晶體116之該浮動閘極上之電荷、電阻器118之大小，及電晶體104及304之相對大小來判定該輸出參考電壓(VREF1)。若電晶體104及304具有大體相等大小，則該第一參考電流(IREF1)大體等於該電流(IR1)。若該等電晶體104及304大小不同，則該第一參考電流(IREF1)根據該等電晶體104及304之相對大小而與該電流(IR1)成比例。
圖5係用以提供一參考電流及一參考電壓之一參考電路500之一第三實施例之一示意圖。該參考電路500包含經組態為如圖1中描繪之該電路100中的PMOS電晶體102、104、106及108、本質電晶體410、412及414，及電阻器118、122及124，用本質電晶體410、412及414取代NMOS電晶體110、112及114。此外，用NMOS電晶體216及220分別取代浮動閘極電晶體116及120。
在電路500中，藉由該臨限電壓及該電晶體216之實體尺寸及電阻器118之值來設定該第一參考電流(IREF1)，且藉由橫跨電阻器118之該第一參考電流(IREF1)產生的電壓降、電晶體220之該臨限電壓及該實體尺寸，及電阻器122之該值來設定該參考電流(IREF)及該參考電壓(VREF)。
圖6係一參考電路600之一第四實施例之一示意圖，該參考電路600包含可程式化浮動閘極電晶體116及120以提供一參考電壓。電路600具有與圖5中之電路500相同的組態，除了用可程式化浮動閘極電晶體116及120取代電晶體216及220。
在此實施例中，可程式化浮動閘極電晶體116及120之該等臨限電壓，其改變節點(VB)604處該第一終端處之電壓。電晶體410、412及414在節點VA 602、VB 604及VC 606處維持相等電壓位準。藉由橫跨該電阻器122施加的電晶體116之該閘極至源極電壓VGS116及電晶體120之該閘極至源極電壓VGS120產生該參考電流(IREF)。當電晶體116及120相同且經程式化以具有臨限電壓使得其等以相等電流進行操作時，橫跨電阻器122之該電壓降僅取決於電晶體116及120之該等浮動閘極上之電荷，因此提供一電參考。
電路600可經程式化使得浮動閘極電晶體116及120具有相等汲極電流且忽略基板效應，應瞭解該參考電流(IREF)與電阻器122之電阻成比例。此外，當該等電晶體116及120以次臨限值進行操作且可程式化以具有相同電流時，所得電壓與強反轉中相同。因此，該電路600可提供電壓之一寬範圍上之一穩定參考電流且可以低電壓施加進行操作。
在繪示的實施例中，電路600以與圖5中描繪的電路500相同的方式進行操作。然而，電路600使用可程式化浮動閘極電晶體116及120，該等電晶體具有可程式化電壓臨限值以允許完善該等電流(I1、IREF1、I2及IREF)。該等電壓臨限值之此等程式化允許一更精確參考輸出。
可藉由習知程式化及擦除技術來組態圖1、圖4及圖6中使用之該等浮動閘極電晶體。然而，下文圖7及圖8中描述對在該等浮動閘極上更精確放置期望的電荷量尤其有用之電路。
圖7係一電路700之一實施例之一部分方塊圖及部分示意圖，該電路700包含圖6之該參考電路600且包含用以組態該參考電路以提供一參考電壓之程式化電路。特定言之，電路700包含開關720，該開關720包含連接至PMOS電晶體102之該閘極電極之一第一終端及連接至PMOS電晶體104之該閘極電極之一第二終端。開關730包含連接至PMOS電晶體102之該閘極電極之一第一終端及連接至PMOS電晶體704及706之閘極電極之一第二終端。開關722包含連接至PMOS電晶體104之該閘極電極及該汲極電極之一第一終端及連接至開關726之一第二終端之一第二終端。開關726亦包含連接至VDD之一第一終端。開關724包含連接至開關722之該第二終端之一第一終端及連接至PMOS電晶體106之該閘極電極及該汲極電極之一第二終端。開關732包含連接至浮動閘極電晶體116之該閘極電極之一第一終端及連接至電阻器118之一第一終端之一第二終端。開關734包含連接至電阻器118之該第一終端之一第一終端及連接至浮動閘極電晶體120之該閘極電極之一第二終端。
電路700進一步包含PMOS電晶體702、704及706、比較器708、高電壓控制器710、穿隧電路712及714及反相器742。PMOS電晶體702包含：一源極電極，其連接至VDD；一閘極電極，其連接至開關726之該第二終端；及一汲極電極，其連接至開關738之一第一終端且連接至差分放大器708之一負輸入端。開關738包含連接至地之一第二終端。
PMOS電晶體704包含：一源極電極，其連接至VDD；一閘極電極，其連接至開關730之該第二終端及一測試接腳(VTEST)；及一汲極電極，其連接至該比較器708之一正輸入端且連接至開關736之一第一終端。開關736包含連接至地之一第二終端。PMOS電晶體704之該閘極電極亦連接至開關728之一第二終端，該開關728包含連接至VDD之一第一終端。
PMOS電晶體706包含：一源極電極，其連接至VDD；一閘極電極，其連接至PMOS電晶體704之該閘極電極；及一汲極電極，其連接至PMOS電晶體704及706之該等閘極電極。
比較器708包含一輸出端，該輸出端用以將來自該放大器708之一控制信號透過反相器742或透過開關740運載至該高電壓控制器710之一控制輸入端(COMP)。高電壓控制器710進一步包含一選擇輸入端(SEL)、一擦除輸入端(ER)、一寫輸入端(WR)及一時鐘輸入端(CLK)。高電壓控制器710回應於各種輸入以分別透過穿隧裝置712及714組態電晶體116及120之該等浮動閘極。
程式化之前，藉由具有類似臨限電壓之一天然狀態來特徵化該等浮動閘極電晶體116及120。電晶體116以藉由該天然臨限值位準且藉由該電阻器118判定之一電流予以自偏壓。電晶體120大體相同於電晶體116且由於電阻器122之存在而關斷或處於次臨限值。
為產生一參考電流，電晶體116及120之該等浮動閘極之電壓電位應經程式化使得藉由電容器716代表之電晶體116之該浮動閘極電壓大於藉由電容器718代表之電晶體120之該浮動閘極電壓。
在讀取模式中，高電壓控制器710導通開關720、726、732、734、728、736、738及740且關閉開關722、724、730。測試電流(ITEST)支路透過該開關726及該開關728而不可用，而比較器708之該等輸入端藉由開關736及738耦合至該第二電力供應終端(接地)。
為程式化電晶體116，一可能程式化循環包含一擦除操作，接著為一寫操作，該寫操作可在電晶體116之等效臨限值之變化(如從電晶體116之該閘極電極可見)中反映，其轉變成流過電阻器118之該電流(IR1)之不同變化。
擦除程序包括重新組態該等開關，使得開關720、734、726、728、738、736及740導通且開關720、724、730、732關斷。對比於讀取組態，僅開關732改變狀態，因為該擦除操作獨立於控制迴路。在該擦除操作結尾時，電晶體116之該浮動閘極之等效臨限電壓具有一高位準，且電晶體116關斷。
繼該擦除後之寫操作係藉由該程式化迴路(包括高電壓控制器710)予以控制，其關斷開關720、724、726、728、736、738及740且導通730、722、732及734。只要電晶體116不導電，藉由PMOS電晶體102映射之程式化電流(IPROG)即可源於電晶體116上，升高電晶體116之該汲極電極之該電壓電位及本質電晶體412之該閘極電極之該電壓電位，造成一高電流流過電晶體118。
在該寫操作期間，提取電晶體116之該浮動閘極上之負電荷，且該閘極電極上之該等效臨限電壓減小。電晶體116開始導電且將電晶體412之該閘極電極之該電壓電位拉低至藉由包含電晶體116、410及412之該回饋迴路維持之一位準，因此減小流過電阻器118之該電流(IREF1)。當該電流(IREF1)達到PMOS電晶體704之該汲極上之該測試電流(ITEST)之位準時，差分放大器708之該輸出端處之控制信號使該高電壓控制器710失效且結束該寫操作。
上文描述的程式化技術提供連續修整直到實現目標參數(IREF1=ITEST)，而不要求多個寫脈衝(諸如在程式化核實演算法中)。在該程式化演算法之一簡化版本中，可跳過初始擦除操作。
在一替代程式化序列中，藉由首先施加寫循環以減小電晶體116之該臨限電壓且接著透過一受控擦除程序逐漸增加該臨限電壓，電路700提供逆轉該程式化序列之可能性。在一些例項中，此一序列可要求在一重複循環(反覆迴路)內一脈衝高電壓擦除循環後續接著一評估階段，當實現期望的參考電流(IREF)時，該重複循環停止。
為程式化電晶體120，一擦除操作可由一寫操作繼後。可藉由該電晶體120之該等效臨限值(如從該閘極電極可見)之變化代表程式化過程，該變化轉變成流過該電晶體122之該電流(I2)之變化。在該程式化程序之一簡化版本中，可跳過該擦除操作。
高電壓控制器710控制該等開關以組態電路700用於電晶體120之該擦除操作。特定言之，高電壓控制器710導通開關720、732、726、728、736、738及740且關斷722、724、730及734。在不具有一控制迴路(即，不使用比較器708)情況下執行該擦除操作，且可由程式師界定該高電壓循環之持續時間。在該擦除操作結尾時，電晶體120之該浮動閘極之該等效臨限電壓具有一高位準，且電晶體120關斷。因此，該參考電流IREF=0。
繼該擦除操作後之該寫操作係藉由該程式化迴路予以控制。高電壓控制器710導通開關720、724、732及734且關斷722、726、728、730、736、738及740。在該寫操作期間，提取電晶體120之該浮動閘極上之該負電荷，且該閘極電極上之該等效臨限電壓減小，使電晶體120導電且產生流過電阻器122之一非零電流。當流過電阻器122之該第二電流(I2)達到該程式化電流(IPROG)之位準時，該寫循環自動停止，出於熱補償目的，該程式化電流(IPROG)具有與擦除相同的值。
如上文提到，在一替代程式化序列中，可使用一寫操作續續接著一擦除操作來程式化電晶體120。在此替代序列中，該受控擦除程序要求一預定持續時間之一系列高電壓脈衝，直到實現程式化電流之期望位準。
圖8係一電路800之一部分方塊圖及部分示意圖，該電路800包含圖7之該電路700且包含可組態以提供一參考電壓之一第三可程式化浮動閘極電晶體802。特定言之，電晶體802取代電阻器118以提供一可程式化參考。電晶體802包含一汲極電極，該汲極電極連接至該節點(VB)604且連接至電晶體116及120之該等閘極電極。電晶體802進一步包含透過開關808連接至該第二電力供應終端之一閘極電極且包含連接至該第二電力供應終端之一源極電極。高電壓電路710可使用穿隧電路806程式化電晶體802，使得電晶體802具有藉由電容器804代表之一期望臨限電壓及一期望輸出電阻。
在一特定實例中，電晶體802之該浮動閘極可組態以控制透過電晶體802之導電，藉此控制電晶體116及120之該等閘極電極處之一電壓位準。此外，浮動閘極電晶體802可經調整以改變透過該電晶體802之導電。
圖9係提供一參考電流之一方法900之一實施例之一流程圖。在902處，提供一第一電流至一第一浮動閘極電晶體之一第一電流電極，其中該第一電晶體包含一控制終端及耦合至一電力供應終端之一第二終端。
推進至904，使用一回饋電路，將大體關於該第一浮動閘極電晶體之一臨限電壓之一電壓提供至一電阻器之一第一終端，該電阻器之該終端耦合至該第一浮動閘極電晶體之該控制終端，以產生流過該電阻器之一參考電流。繼續至906，該第一浮動閘極電晶體之該臨限電壓經程式化使得流過該電阻器之該參考電流等於該第一電流。
前進至908，該第一電流與該第一浮動閘極電晶體之該第一電流電極不連接。移動至910，該參考電流之一鏡複製連接至該第一電流電極。繼續至912，將該參考電流提供至另一電路。
圖10係用於使用一混合模式電路提供一參考電流之一方法1000之一第二實施例之一流程圖。在1002處，將一第一電流提供至包含一控制終端之一第一電晶體之一第一電流電極。移動至1004，將關於該第一電晶體之一臨限電壓之一第一電壓信號施加至透過一回饋電路連接至該控制終端之一第一電阻器之一第一終端，以產生橫跨該第一電阻器之一第一參考電流。
推進至1006，用該第一參考電流之一鏡複製取代該第一電流。繼續至1008，將該第一電壓信號施加至一第二電晶體之一控制終端使得該第一電壓信號與關於該第二電晶體之一臨限值之一第二電壓信號間之一差異橫跨一第二電阻器予以施加以產生一第二參考電流。移動至1010，將流過一電流鏡之該第二參考電流提供至另一電路。
結合上文關於圖1至圖10描述的電路及方法，揭示參考電路之實施例，該等參考電路可組態以提供橫跨電力供應及溫度條件之一寬範圍呈一恆定值之一輸出參考電流。該等參考電路施加橫跨一電阻器之一第一MOS電晶體之一閘極至源極電壓以產生一第一參考電流，該第一參考電流透過一回饋迴路加偏壓於該電晶體。該第一電晶體之一浮動閘極實施提供藉由程式化該浮動閘極上儲存的電荷來程式化該第一參考電流(IREF1)之能力。當該等電晶體不是浮動閘極電晶體時，藉由控制該等電晶體之相對大小及該電阻器之電阻可組態該第一參考電流(IREF1)。在一些實施例中，該等參考電流亦包含一第二MOS電晶體，該第二MOS電晶體具有連接至該第一電晶體之一閘極電極之該閘極電極及透過一第二電阻器耦合至地之一源極電極。藉由橫跨該第二電阻器之該第一電晶體之該閘極至源極電壓與該第二電晶體之該閘極至源極電壓間之差異產生一第二參考電流(IREF)。該第二參考電流可源於或透過該第二電晶體之該汲極電極汲取且映射在該輸出端以提供一輸出參考電流(IREF)及/或源於一第三電阻器以產生一參考電壓VREF1。該第二電晶體之一浮動閘極實施提供基於該浮動閘極上儲存的電荷程式化該第二參考電流(I2)之能力。一第三浮動閘極電晶體可取代該第一電阻器及/或可用於程式化該第一浮動閘極電晶體及該第二浮動閘極電晶體。
雖然已參考較佳實施例描述本發明，但熟習此項技術者應認識到在不背離本發明之範圍情況下可做出形式及細節中之改變。
100．．．參考電路/電路
102．．．PMOS電晶體
104．．．PMOS電晶體
106．．．PMOS電晶體
108．．．PMOS電晶體
110．．．NMOS電晶體
112．．．NMOS電晶體
114．．．NMOS電晶體
116．．．N通道浮動閘極電晶體
118．．．電阻器
120．．．N通道浮動閘極電晶體
122．．．電阻器
124．．．電阻器
200．．．參考電路/電路
216．．．NMOS電晶體
220．．．NMOS電晶體
300．．．參考電路/電路
304．．．PMOS電晶體
400．．．參考電路/電路
410．．．本質或零電壓電晶體/本質電晶體
412．．．本質或零電壓電晶體/本質電晶體
414．．．本質電晶體
424．．．電阻器
500．．．參考電路/電路
600．．．參考電路/電路
602．．．節點
602．．．節點
604．．．節點
606．．．節點
700．．．電路
704．．．PMOS電晶體
706．．．PMOS電晶體
708．．．比較器/放大器
710．．．高電壓控制器
712．．．穿隧裝置
714．．．穿隧裝置
716．．．電容器
718．．．電容器
720．．．開關
722．．．開關
724．．．開關
726．．．開關
728．．．開關
730．．．開關
732．．．開關
734．．．開關
736．．．開關
738．．．開關
740．．．開關
742．．．反相器
800．．．電路
802．．．電晶體
804．．．電容器
806．．．穿隧電路
808．．．開關
IREF1．．．第一參考電流
I1．．．第一電流
I2．．．第二參考電流
IREF．．．輸出參考信號/參考電流
VREF．．．參考電壓
VDD．．．電壓
VGS．．．閘極至源極電壓
IREF2．．．參考電流
IR1．．．電流
VTEST．．．測試接腳
SEL．．．選擇輸入端
ER．．．擦除輸入端
WR．．．寫輸入端
CLK．．．時鐘輸入端
COMP．．．控制輸入端
ITEST．．．測試電流
IPROG．．．程式化電流
圖1係包含可程式化浮動閘極電晶體以提供一參考電流及一參考電壓之一參考電路之一實施例之一示意圖。
圖2係用以提供一參考電流及一參考電壓之一參考電路之一第二實施例之一示意圖。
圖3係圖2描繪之該參考電路之一自舉電壓參考電路部分之一實施例之一示意圖。
圖4係基於圖3之該電路之一可程式化自舉電壓參考電路之一實施例之一示意圖。
圖5係用以提供一參考電流及一參考電壓之一參考電路之一第三實施例之一示意圖。
圖6係包含可程式化浮動閘極電晶體以提供一參考電壓之一參考電路之一第四實施例之一示意圖。
圖7係包含圖6之該參考電路且包含程式化電路以組態該參考電路以提供一參考電壓之一電路之一實施例之一部分方塊圖及部分示意圖。
圖8係包含圖7之該電路且包含可組態以提供一參考電壓之一第三可程式化浮動閘極電晶體之一電路之一部分方塊圖及部分示意圖。
圖9係基於電壓模式方法提供一參考電流之一方法之一實施例之一流程圖。
圖10係基於混合模式方法提供一參考電流之一方法之一實施例之一流程圖。
100．．．參考電路/電路
102．．．PMOS電晶體
104．．．PMOS電晶體
106．．．PMOS電晶體
108．．．PMOS電晶體
110．．．NMOS電晶體
112．．．NMOS電晶體
114．．．NMOS電晶體
116．．．N通道浮動閘極電晶體
118．．．電阻器
120．．．N通道浮動閘極電晶體
122．．．電阻器
124．．．電阻器

Claims (10)

  1. 一種用於產生一參考電流之電路，其包括：一浮動閘極電晶體，該浮動閘極電晶體包含一第一電流電極、一控制電極及耦合至一電力供應終端之一第二電流電極；一電阻元件，該電阻元件包含耦合至該浮動閘極電晶體之該控制電極之一第一終端及耦合至該電力供應終端之一第二終端；及一回饋電路，該回饋電路用於提供一第一電流至該浮動閘極電晶體之該第一電流電極，且實質上提供該第一電流至該電阻元件之該第一終端，該回饋電路具有一輸出終端，該輸出終端用於回應於該浮動閘極電晶體之該控制電極處之一電壓而提供一輸出信號。
  2. 如請求項1之電路，其中該回饋電路包括：一電流鏡，該電流鏡具有一第一終端，該電流鏡之該第一終端耦合至該電阻元件之該第一終端，且該電流鏡具有一第二終端，該電流鏡之該第二終端耦合至該浮動閘極電晶體之該第一電流電極；及一第二電晶體，該第二電晶體包含：一第一電流電極，該第一電流電極耦合至該電流鏡之該第一終端；一控制電極，該控制電極耦合至該電流鏡之該第二終端；及一第二電流電極，該第二電流電極耦合至該電阻元件之該第一終端。
  3. 如請求項2之電路，其中該回饋電路進一步包括： 一第三電晶體，該第三電晶體包含：一第一電流電極，該第一電流電極耦合至該電流鏡之該第二終端；一控制電極，該控制電極耦合至該電流鏡之該第二終端；及一第二電流電極，該第二電流電極耦合至該浮動閘極電晶體之該第一電流電極。
  4. 如請求項1之電路，其中該電阻元件包括一浮動閘極電晶體。
  5. 如請求項1之電路，其中該回饋電路包括：一電流鏡，該電流鏡具有一第一終端，該第一終端耦合至該電阻元件之該第一終端，且該電流鏡具有一第二終端，該第二終端耦合至該浮動閘極電晶體之該第一電流電極；一第二電晶體，該第二電晶體包含：一第一電流電極；一控制電極，該控制電極耦合至該電流鏡之該第二終端；及一第二電流電極；一第三電晶體，該第三電晶體包含：一第一電流電極，該第一電流電極耦合至該第二電晶體之該第二電流電極；一控制電極，該控制電極耦合至該電阻元件之該第一終端；及一第二電流電極；一第二電阻元件，該第二電阻元件包含耦合至該第三電晶體之該第二電流電極之一第一終端及耦合至該電力供應終端之一第二終端；及一第二電流鏡，該第二電流鏡具有耦合至該第二電晶體之該第一電流電極之一第一終端及用於提供一輸出參 考電流之一第二電流電極。
  6. 如請求項5之電路，其中該第三電晶體包括一浮動閘極電晶體。
  7. 一種產生一參考電流之方法，該方法包括：施加一電壓在一電阻元件之一第一終端上以產生一第一電流，該第一終端耦合至一浮動閘極電晶體之一控制終端，該電阻元件包含耦合至一電力供應終端之一第二終端；實質上提供該第一電流至該浮動閘極電晶體之一第一電流電極，該浮動閘極電晶體包含該控制終端及耦合至該電力供應終端之一第二終端；及控制流過一回饋迴路之該第一電流，該回饋迴路回應於該浮動閘極電晶體之該控制終端處之一電壓變化而提供一輸出信號。
  8. 如請求項7之方法，其中在提供該第一電流之前，該方法進一步包括：使用一程式化電路而程式化該浮動閘極電晶體之一臨限電壓。
  9. 一種用於產生一參考電流之電路，其包括：一浮動閘極電晶體，該浮動閘極電晶體包含一第一電流電極、一控制電極及耦合至一電力供應終端之一第二電流電極；一第一電阻元件，該第一電阻元件包含耦合至該浮動閘極電晶體之該控制電極之一第一終端，及耦合至該電 力供應終端之一第二終端；及一回饋電路，該回饋電路用於提供一第一電流至該浮動閘極電晶體之該第一電流電極，且用於透過該電阻元件實質上提供關於該浮動閘極電晶體之該控制電極處之一電壓之該第一電流。
  10. 如請求項9之電路，其進一步包括：一第二電晶體，該第二電晶體包含：一第一電流電極；一控制電極，該控制電極耦合至該第一電阻元件之該第一終端；及一第二電流電極；及一第二電阻器，該第二電阻器具有耦合至該第二電晶體之該第二電流電極之一第一終端且具有耦合至該電力供應終端之一第二終端；其中該第二電晶體包括一第二浮動閘極電晶體，且其中該電路包含程式化電路，該程式化電路包括：複數個開關；一第一穿隧電路，該第一穿隧電路包含耦合至該浮動閘極電晶體之一第一終端及至少一第二終端；一第二穿隧電路，該第二穿隧電路包含耦合至該第二電晶體之一第一終端及至少一第二終端；及一高電壓電路，該高電壓電路經組態以接收一控制信號，該控制信號相關於一測試電流與關於該輸出信號之一電流間之一差異，該高電壓電路經組態以選擇性控制該複數個開關、該第一穿隧電路及該第二穿隧電路之每一者，以基於該差異選擇性程式化該浮動閘極電晶體及該第二電晶體之至少一者。
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