KR20090000386A - 기준전압 발생회로 - Google Patents

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KR20090000386A
KR20090000386A KR1020070064413A KR20070064413A KR20090000386A KR 20090000386 A KR20090000386 A KR 20090000386A KR 1020070064413 A KR1020070064413 A KR 1020070064413A KR 20070064413 A KR20070064413 A KR 20070064413A KR 20090000386 A KR20090000386 A KR 20090000386A
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Abstract

본 발명은 기준전압 발생 회로에 관한 것으로, 입력되는 전원전압을 제어 신호의 전압 레벨에 따라 제 1 전압 레벨로 제 1 노드에 출력하기한 스위칭 소자; 제 2 및 제 3 전압 비교결과에 따라 상기 스위칭 소자의 동작을 제어하기 위한 전압 레벨을 갖는 제어신호를 출력하는 제어부; 상기 제 1 노드의 전압을 분배하여 제 2 전압을 생성하는 제 2 전압 생성부; 및 상기 제 1 노드의 전압을 분배하여 제 3 전압을 생성하는 제 3 전압 생성부를 포함하고, 상기 제어부는 상기 제 2 전압과 상기 제 3 전압의 전압 차에 따른 전압레벨을 갖는 제어신호를 출력하는 것을 특징으로 한다.
기준전압, 저 전력

Description

기준전압 발생회로{Circuit of generating reference voltage}
도 1은 본 발명의 실시 예에 따른 기준전압 발생회로의 회로도이다
도 2는 본 발명의 실시 예에 따른 기준전압 발생회로의 동작 시뮬레이션 결과를 나타낸 도면이다.
*도면의 주요 부분의 간단한 설명*
110 : 제어부 120 : 제 1 전압 발생부
130 : 제 2 전압 발생부
본 발명은 메모리 소자의 동작을 위한 기준전압을 발생하는 회로에 관한 것으로, 특히 저 전력 회로를 위해 낮은 기준전압을 발생시키는 기준전압 발생 회로에 관한 것이다.
반도체 메모리 소자에서 내부 동작 전압을 안정적으로 유지하는 것은 반도체 메모리 소자의 동작 안정성 및 신뢰성을 확보하는데 매우 중요하다. 특히 외부 전원 전압이 변동하더라도 반도체 메모리 소자가 안정적으로 동작하기 위해서는 일정한 전압 레벨을 가지는 기준전압을 발생하기 위한 기준전압 발생회로가 반드시 필 요하다.
기준전압 발생회로는 저전원전압 공급 회로의 채용이 필수적인 현재의 반도체 메모리 소자에 특히 필요하다. 기준전압 발생회로로부터 출력되는 기준전압은 외부에서 입력되는 전원전압의 변화뿐만 아니라, 반도체 메모리 소자의 제조공정 및 온도 변화에 따라 아주 큰 편차(Deviation)를 가진다.
일반적인 기준전압 발생 회로는 기준전압을 발생시키는데 온도에 대한 의존성을 최소화하기 위하여 소자의 특성을 고려하여 설계된다. 이렇게 설계된 기준전압 발생 회로가 출력할 수 있는 가장 작은 기준전압 레벨은 일반적으로 1.25V가 출력된다.
상기한 기준전압의 레벨은 저 전원 반도체 메모리 장치를 구현하는데 있어서, 1.25V의 기준전압은 상대적으로 높은 전압 레벨이다.
따라서 본 발명이 이루고자 하는 기술적 과제는 저 전력 반도체 메모리 장치에 적합한 낮은 기준전압을 생성할 수 있는 기준전압 발생 회로를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 기준전압 발생 회로는,
입력되는 전원전압을 제어 신호의 전압 레벨에 따라 제 1 전압 레벨로 제 1 노드에 출력하기한 스위칭 소자; 제 2 및 제 3 전압 비교결과에 따라 상기 스위칭 소자의 동작을 제어하기 위한 전압 레벨을 갖는 제어신호를 출력하는 제어부; 상기 제 1 노드의 전압을 분배하여 제 2 전압을 생성하는 제 2 전압 생성부; 및 상기 제 1 노드의 전압을 분배하여 제 3 전압을 생성하는 제 3 전압 생성부를 포함하고, 상기 제어부는 상기 제 2 전압과 상기 제 3 전압의 전압 차에 따른 전압레벨을 갖는 제어신호를 출력하는 것을 특징으로 한다.
상기 제 1 전압 생성부와 상기 제 2 전압 생성부는 제 1 노드와 접지노드 사이에 병렬로 연결되는 것을 특징으로 한다.
상기 제 1 전압 생성부는, 상기 제 1 노드와 제 2 노드 사이에 연결되는 제 1 저항; 및 상기 제 2 노드와 접지노드 사이에 병렬로 연결되는 제 1 바이폴라 트랜지스터 및 제 2 저항을 포함하는 것을 특징으로 한다.
상기 제 2 노드와 제 1 바이폴라 트랜지스터의 사이에 제 3 저항이 연결되는 것을 특징으로 한다.
상기 제 2 전압 생성부는, 상기 제 1 노드와 제 3 노드 사이에 연결되는 제 4 저항; 상기 제 3 노드와 접지노드 사이에 병렬로 연결되는 제 5 저항 및 제 2 바이폴라 트랜지스터를 포함한다.
상기 제 1 저항과 제 4 저항의 크기가 같은 것을 특징으로 한다.
상기 제 2저항과 제 5 저항의 크기가 같은 것을 특징으로 한다.
상기 제 1 전압은 상기 제 2 노드의 전압이고, 상기 제 2 전압은 제 3 노드의 전압인 것을 특징으로 한다.
상기 제 1 바이폴라 트랜지스터는 상기 제 2 바이폴라 트랜지스터보다 큰 것 을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 기준전압 발생회로의 회로도이다.
도 1을 참조하면, 기준전압 발생회로(100)는 제어부(110)와, PMOS 트랜지스터(MP)와 제 1 전압(V1) 생성부(120)와 제 2 전압(V2) 생성부(130)를 포함한다. 제 1 및 제 2 전압 생성부(120, 130)는 제 1 내지 제 5 저항(R11, R12, R21, R22,
Figure 112007047333067-PAT00001
) 및 제 1 및 제 2 바이폴라 트랜지스터(Q10, Q20)를 포함한다.
제 1 전압 생성부(120)는 제 1 저항(R11)과 제 3 및 제 4 저항(R21,
Figure 112007047333067-PAT00002
)과 제 1 바이폴라 트랜지스터(Q1)에 의해 제 1 전압(V1)을 생성한다. 그리고 제 2 전압 생성부(130)는 제 2 저항(R12)과 제 5 저항(R22)과 제 2 바이폴라 트랜지스터(Q2)에 의해 제 2 전압(V2)을 생성한다.
비교부(110)는 OP 엠프를 사용하여 제 1 및 제 2 전압(V1, V2)을 각각 비반전 단자(+)와 반전(-) 단자로 입력받고, 그 결과에 따른 전압 레벨을 갖는 제어신호로 출력한다. 제어부(110)가 출력하는 제어신호는 PMOS 트랜지스터(MP)의 게이트에 입력된다. 본 발명의 실시 예에서는 비교부(110)를 OP 엠프로 사용하였으나, 그 이외에도 전압차에 따라 전압 레벨이 다른 제어신호를 출력하는 기능을 갖는 수 단을 이용할 수 있다.
PMOS 트랜지스터(MP)는 전원전압(VCC)과 노드(D1)의 사이에 연결된다. 이때, 노드(D1)는 기준전압 출력 노드(Vout)이다. PMOS 트랜지스터(MP)는 전원전압을 노드(D1)로 전달하는 스위칭 동작을 수행하며, 제어부(110)가 출력하는 제어신호의 전압 레벨에 따라 노드(D1)로 출력하는 전압 레벨이 변경된다.
제 1 저항(R11)은 노드(D1)와 노드(D2) 사이에 연결되고, 제 2 저항(R12)은 노드(D1)와 노드(D3) 사이에 연결된다. 제 1 저항(R11)과 제 2 저항(R12)은 같은 저항값을 가진다.
제 3 저항(R21)은 노드(D2)와 접지사이에 연결되고, 제 5 저항(R22)은 노드(D3)와 접지사이에 연결된다. 제 3 저항(R21)과 제 5 저항(R22)은 같은 저항값을 가진다.
제 4 저항(
Figure 112007047333067-PAT00003
)은 노드(D2)와 노드(D4) 사이에 연결된다. 제 1 바이폴라 트랜지스터(Q10)는 노드(D4)와 접지사이에 연결되고, 콜렉터와 베이스가 공통으로 노드(D4)에 연결된다.
제 2 바이폴라 트랜지스터(Q20)는 노드(D3)와 접지 사이에 연결되고, 콜렉터와 베이스가 공통으로 노드(D3)에 연결된다. 제 1 바이폴라 트랜지스터(Q10)는 제 2 바이폴라 트랜지스터(Q20)보다 8배 큰 에미터 폭을 가진다.
제 1 저항(R11)에 흐르는 전류를 I1로 정의하고, 제 2 저항(R12)에 흐르는 전류를 I2로 정의한다. 그리고 제 3 저항(R21)에 흐르는 전류는 I1b로 정의하고, 제 4 저항(
Figure 112007047333067-PAT00004
)에 흐르는 전류는 I1a로 정의하며, 제 5 저항(R22)에 흐르는 전류는 I2b로 정의한다. 또한 노드(D3)에 흐르는 전류는 I2a로 정의한다.
상기 도 2와 같은 본 발명의 실시 예에 따른 기준전압 발생 회로에서 제 1 및 제 2 바이폴라 트랜지스터(Q1, Q2)에 흐르는 전류는 각각의 전류는 다음과 같은 관계를 갖는다.
Figure 112007047333067-PAT00005
Figure 112007047333067-PAT00006
Figure 112007047333067-PAT00007
Figure 112007047333067-PAT00008
Figure 112007047333067-PAT00009
이때,
Figure 112007047333067-PAT00010
은 제 1 바이폴라 트랜지스터(Q1)의 베이스-에미터간의 전압이다. 그리고
Figure 112007047333067-PAT00011
는 제 2 바이폴라 트랜지스터(Q2)의 베이스-에미터간의 전압이다. 본 발명의 실시 예에 따른 기준전압 발생회로는 제 1 바이폴라 트랜지스터(Q1)의 에미터 폭이 제 2 바이폴라 트랜지스터(Q2)의 에미터 폭의 8배 정도 크다.
상기 수학식 1 내지 수학식 5을 참조하여 도 1의 본 발명의 실시 예에 따른 기준전압 발생 회로가 출력하는 기준전압은 다음의 식에 의해 계산된다.
Figure 112007047333067-PAT00012
Figure 112007047333067-PAT00013
Figure 112007047333067-PAT00014
Figure 112007047333067-PAT00015
Figure 112007047333067-PAT00016
Figure 112007047333067-PAT00017
Figure 112007047333067-PAT00018
Figure 112007047333067-PAT00019
수학식 13의 결과에 나타난 바와 같이, 출력 전압(Vout)은 제 1 저항(R11)과, 제 4 저항(
Figure 112007047333067-PAT00020
), 그리고 병렬로 연결된 제 3 저항(R21)에 의해서 출력 전압 레벨이 1V 이하로 구현될 수 있다.
이를 좀더 자세히 설명하면, 상기
Figure 112007047333067-PAT00021
는 포지티브 온도의 계수로서 약 0.086mV/℃의 값을 가지며,
Figure 112007047333067-PAT00022
은 제1 바이폴라 트랜지스터(Q10)의 빌트 인(built-in) 전압으로 -2mV/℃를 가지므로, 제 1 저항(R11)과, 제 4 저항(
Figure 112007047333067-PAT00023
), 그리고 병렬로 연결된 제 3 저항(R21)의 값을 조절함으로써 Vout의 전압 레벨이 1V 이하로 구현된다.
물론, 앞서 언급한 바와 같이 제 1 저항(R11)과 제 2 저항(R12)은 같은 저항값으로 구성되고, 제 3 저항(R21)과 제 5 저항(R22)이 같은 저항값으로 구성된다.
그리고 노드(D2)와 노드(D3)와 접지 사이에 각각 저항을 병렬로 연결함으로써 출력전압을 1V 이하로 줄인다. 따라서 메모리 소자에 적용되는 기준전압을 1V 이하로 줄여 저 전력 메모리장치에 이용할 수 있다.
본 발명의 실시 예에 따른 기준전압 발생 회로의 실제 동작 시뮬레이션 결과를 일반적인 기준전압 발생회로와 비교하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 기준전압 발생회로의 동작 시뮬레이션 결과를 나타낸 도면이다.
도 2를 참조하면, (a)은 일반적인 기준전압 발생 회로의 동작 시뮬레이션 결과로 1.2V의 기준전압을 출력한다.
(b)는 본 발명의 실시 예에 따른 기준전압 발생 회로의 동작 시뮬레이션 결과로 0.8V의 기준전압을 출력하는 것을 확인할 수 있다. 따라서 저 전력 메모리 장치에서 필요로 하는 1V 이하의 기준전압을 제공할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 기준전압 발생회로는 저항을 이용하여 저 전력용 메모리 소자 등에 적용할 수 있는 낮은 전압 레벨을 가지는 기준전압을 생성한다.

Claims (9)

  1. 입력되는 전원전압을 제어 신호의 전압 레벨에 따라 제 1 전압 레벨로 제 1 노드에 출력하기한 스위칭 소자;
    제 2 및 제 3 전압 비교결과에 따라 상기 스위칭 소자의 동작을 제어하기 위한 전압 레벨을 갖는 제어신호를 출력하는 제어부
    상기 제 1 노드의 전압을 분배하여 제 2 전압을 생성하는 제 2 전압 생성부; 및
    상기 제 1 노드의 전압을 분배하여 제 3 전압을 생성하는 제 3 전압 생성부를 포함하고,
    상기 제어부는 상기 제 2 전압과 상기 제 3 전압의 전압 차에 따른 전압레벨을 갖는 제어신호를 출력하는 것을 특징으로 하는 기준전압 발생 회로.
  2. 제 1항에 있어서,
    상기 제 2 전압 생성부와 상기 제 3 전압 생성부는 제 1 노드와 접지노드 사이에 병렬로 연결되는 것을 특징으로 하는 기준전압 발생 회로.
  3. 제 1항에 있어서,
    상기 제 2 전압 생성부는,
    상기 제 1 노드와 제 2 노드 사이에 연결되는 제 1 저항; 및
    상기 제 2 노드와 접지노드 사이에 병렬로 연결되는 제 1 바이폴라 트랜지스터 및 제 2 저항을 포함하는 것을 특징으로 하는 기준전압 발생 회로.
  4. 제 3항에 있어서,
    상기 제 2 노드와 제 1 바이폴라 트랜지스터의 사이에 제 3 저항이 연결되는 것을 특징으로 하는 기준전압 발생 회로.
  5. 제 1항에 있어서,
    상기 제 3 전압 생성부는,
    상기 제 1 노드와 제 3 노드 사이에 연결되는 제 4 저항;
    상기 제 3 노드와 접지노드 사이에 병렬로 연결되는 제 5 저항 및 제 2 바이폴라 트랜지스터를 포함하는 기준전압 발생 회로.
  6. 제 3항 또는 제 5 항에 있어서,
    상기 제 1 저항과 제 4 저항의 크기가 같은 것을 특징으로 하는 기준전압 발생 회로.
  7. 제 3항 또는 제 5항에 있어서,
    상기 제 2저항과 제 5 저항의 크기가 같은 것을 특징으로 하는 기준전압 발생 회로.
  8. 제 3항 또는 제 5항에 있어서,
    상기 제 1 전압은 상기 제 2 노드의 전압이고, 상기 제 2 전압은 제 3 노드의 전압인 것을 특징으로 하는 기준전압 발생 회로.
  9. 제 3항 또는 제 5항에 있어서,
    상기 제 1 바이폴라 트랜지스터는 상기 제 2 바이폴라 트랜지스터보다 큰 것을 특징으로 하는 기준전압 발생 회로.
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