KR20110093684A - 기준 전류 또는 전압을 생성하는 회로들 및 방법들 - Google Patents

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Abstract

기준 회로는 제 1 전류 전극, 제어 전극, 및 전력 공급 단자에 결합된 제 2 전류 전극을 갖는 제 1 트랜지스터를 포함한다. 기준 회로는 제 1 트랜지스터의 제어 전극에 결합된 제 1 단자 및 제 1 전류 전극에 결합된 제 2 단자를 포함하는 저항 소자를 추가로 포함한다. 또한, 기준 회로는, 저항 소자의 제 2 단자에 결합된 제 1 전류 전극, 제 2 단자에 결합된 제어 전극, 및 전력 공급 단자에 결합된 제 2 전류 전극을 포함하는 제 2 트랜지스터를 포함한다. 제 2 트랜지스터는 제 1 트랜지스터의 제어 전극에서의 전압에 관련된 출력 신호를 생성하도록 구성된다.

Description

기준 전류 또는 전압을 생성하는 회로들 및 방법들{Circuits and methods of producing a reference current or voltage}
본 발명은 일반적으로 기준 전류 또는 전압을 생성하는 회로들 및 방법들에 관한 것이며, 더욱 상세하게는, 기준 전류를 생성하기 위한 드레인-결합된 MOS 장치들을 포함하는 회로들에 관한 것이다.
전류 및 전압 기준들은 가상적인 모든 혼합된 신호 시스템에서 사용되는 빌딩 블록들이다. 간단한 반도체 장치들에 걸친 바이어스 전압들의 비교에서 플로팅-게이트 장치들 상의 전하의 양자 터널링(quantum tunneling)까지의 범위의 전압 또는 전류 기준들을 구현하는 다양한 방법들이 존재한다.
전압 및 전류 기준들을 제공하는 하나의 방법은 실리콘 에너지 밴드갭(silicon energy bandgap)을 사용한다. 밴드갭 기준 회로들에서, 기준 전류 또는 전압은 상이한 전류 밀도들에서 동작되는 2 개의 p-n 접합들로부터 유도되고, 이들 각각은 상이한 포워드 바이어스 전압 강하를 갖는다. 포워드 전압 강하들 간의 전압차는 절대 온도에 비례하는(PTAT) 전류를 생성하기 위해 저항기에 걸쳐 인가되고, PTAT 전류는 또한 (PTAT) 전압으로 변환된다. PTAT 전압은 또 다른 p-n 접합으로부터 유도된 절대 온도에 반비례하는(CTAT) 전압에 부가될 수 있다. 그후, 전압은 열적으로 보상된 기준 전류를 생성하기 위해 기준 저항기에 인가될 수 있다.
그러나, 최근 기술적 진보들은, 전력 소비를 감소시키고 휴대용 장치들의 배터리 수명을 연장하도록 설계되고 더 낮은 공급 전압들에서 동작하는 저전압 상보형 금속 산화물 반도체(CMOS) 회로들을 사용한다. 따라서, 전압 헤드-룸(voltage head-room)이 점점 더 제한되어, 그러한 저전력 애플리케이션들에서 종래의 밴드갭 기준 회로들을 사용하는 것이 어렵다.
넓은 범위의 전력 공급 및 온도 조건들에 걸쳐 유지되는 출력 기준 전류 또는 전압을 제공하는 MOS 기준 회로의 실시예들이 이하에 기재된다. 특히, MOS 기준 회로들은 대략 1.7 V 및 5.6 V 사이의 전력 공급 전압들의 범위 내에서 동작하도록 설계된다. 일부 예들에서, 상기 회로들은, 낮은 문턱값 전압들을 갖도록 프로그래밍된 플로팅-게이트 트랜지스터들을 사용할 때, 1.2 V 내지 1.5 V와 같이 전압 레벨들과 같은 저전압들에서 동작될 수 있다. 공칭 동작 전압(nominal operating voltage)은 대략 2.0 V일 수 있다. 전력 공급 전압에 의해 바이어싱되면, MOS 기준 회로들의 실시예들은 신뢰할 수 있는 전류 라인 조정을 제공하면서, 다양한 열적 보상 기술들을 구현하기 위한 유연성을 제공한다.
MOS 기준 회로들의 실시예들은, 기준 전류를 생성하기 위해 저항 소자(저항기)에 걸쳐 2 개의 MOS 트랜지스터들의 게이트-소스 전압들의 차를 인가한다. 예에서, MOS 트랜지스터들은 양자의 장치들에 동일한 드레인-소스(VDS) 조건을 제공하기 위해 함께 결합된 드레인들을 갖는 공통-소스 구성으로 접속된다. MOS 트랜지스터들 중 하나는 클램프(clamp)로서 동작하는 다이오드(즉, 게이트가 다이오드 구성에서 전류 전극들 중 하나에 접속됨)으로 구성되고, 제 2 MOS 트랜지스터는 게인 장치(gain device)로서 동작하고, 기준 저항기의 하나의 단부에 접속된 그의 게이트를 갖는다. 저항기의 다른 단부는 MOS 트랜지스터들의 공통 드레인 노드에 접속된다. 피드백 루프는 기준 저항기를 통해 흐르는 전류의 레벨을 보존한다. 일부 실시예들에서, 낮은 전력 공급 전압들에서 및 넓은 범위의 온도 조건들에 걸쳐 상대적으로 일정한 전류 또는 전압을 보존하는 부가적인 열적 보상 스테이지들이 채용된다.
본 발명은 넓은 범위의 전력 공급 및 온도 조건들에 걸쳐 유지되는 출력 기준 전류 또는 전압을 제공하는 MOS 기준 회로 및 그 방법을 제공한다.
도 1은 기준 전류를 생성하기 위한 드레인-결합된 금속 산화물 반도체(CMOS) 트랜지스터들을 포함하는 기준 회로의 실시예의 간략도.
도 2는 기준 전류를 생성하기 위한 드레인-결합된 MOS 트랜지스터들을 포함하는 기준 회로의 제 2 실시예의 간략도.
도 3은 기준 전류를 생성하기 위한 드레인-결합된 MOS 트랜지스터들을 포함하는 기준 회로의 제 3 실시예의 간략도.
도 4는 기준 전류를 생성하기 위한 드레인-결합된 MOS 트랜지스터들을 포함하는 기준 회로의 제 4 실시예의 간략도.
도 5는 CTAT 전류(ICTAT)를 생성하기 위한 절대 온도에 상보적인(CTAT) 기준 회로의 실시예의 간략도.
도 6은, 절대 온도에 비례하는(PTAT) 전류(IPTAT) 및 절대 온도에 상보적인(CTAT) 전류(ICTAT)를 생성하기 위한 드레인-결합된 PMOS 트랜지스터들을 포함하는 기준 회로의 제 2 실시예의 간략도, PTAT 전류 및 CTAT 전류는 열적으로 보상된 기준 전류(IREF)를 생성하기 위해 출력 노드 상에서 합산됨.
도 7은 CTAT 전류를 생성하기 위한 기준 회로의 제 3 실시예의 간략도.
도 8은 CTAT 전류 기준의 제 3 실시예를 채용하는, 저전압 열적 보상을 갖는 기준 전류를 생성하기 위한 드레인-결합된 PMOS 기준 회로의 실시예의 간략도.
도 9는 저전압 열적 보상을 갖는 드레인-결합된 NMOS 기준의 실시예의 간략도.
도 10은 플로팅-게이트 트랜지스터들을 갖고 프로그래밍 회로를 포함하는 기준 회로의 실시예를 포함하는 회로의 부분적인 블록 및 부분적인 간략도.
도 11은 기준 전류를 제공하는 방법의 실시예의 흐름도.
도 12는 저전압, 저전력 환경에서 사용하기 위한 드레인-결합된 전류 기준 회로의 실시예의 간략도.
도 13은 제 1 MOS 트랜지스터의 게이트와 드레인 단자들 간의 저항을 조정하는 다중 스위치들을 포함하는 드레인-결합된 전류 기준의 대안적인 실시예의 간략도.
도 14는 제 1 MOS 트랜지스터의 게이트와 드레인 단자들 간의 조정 가능한 저항을 갖는 드레인-결합된 전류 기준의 대안적인 실시예의 간략도.
다음의 설명에서, 상이 도면들 내의 동일한 참조 번호들의 사용은 유사하거나 동일한 항목들을 나타낸다.
다음의 논의에서, 용어, "저항기"는 수동 저항기와 같은 저항 소자, 프로그래밍 가능한 장치, 또는 원하는 전기 저항을 제공하는 다른 회로 소자를 지칭하는데 사용된다. 예시된 실시예들 중 일부는 수동 저항기들을 도시하고, 논의를 용이하게 하기 위해 수동 저항기들이 도시되지만, 그러한 수동 저항기들이 원하는 저항을 생성하도록 프로그래밍될 수 있는 프로그래밍 가능한 플로팅-게이트 트랜지스터들, 또는 원하는 저항값을 제공하는 다른 저항 소자들로 대체될 수 있다는 것이 이해되어야 한다.
도 1은, 기준 전류를 생성하기 위해 드레인-결합된 금속 산화물 반도체(CMOS) 트랜지스터들(102, 104)을 포함하는 기준 회로(100)의 실시예의 간략도이다. 회로(100)는 n-채널 MOS(NMOS) 트랜지스터들(102, 104, 108), 저항기들(106, 118), 및 p-채널 MOS(PMOS) 트랜지스터들(110, 112, 114, 116)을 포함한다.
PMOS 트랜지스터(110) 및 NMOS 트랜지스터(102)는 전류(I6)를 전달하는 제 1 전류 경로를 형성하도록 협력한다. PMOS 트랜지스터(110)는 "VDD"로 라벨링된 제 1 전력 공급 단자에 접속된 소스, 게이트, 및 저항기(106)의 제 1 단자에 접속된 드레인을 포함한다. 저항기(106)는 또한 NMOS 트랜지스터(102)의 드레인에 접속된 제 2 단자를 포함한다. NMOS 트랜지스터(102)는 드레인, PMOS 트랜지스터(110)의 드레인 및 저항기(106)의 제 1 단자에 접속된 게이트, 및 제 2 전력 공급 단자에 접속된 소스를 포함한다. 예시된 실시예에서, 제 2 전력 공급 단자는 접지이다. 대안적인 실시예에서, 제 2 전력 공급 단자는, VDD 상의 전압에 대해 네거티브(negative)인 또 다른 전력 공급 전압일 수 있다.
PMOS 트랜지스터(112) 및 NMOS 트랜지스터(104)는 제 2 전류(I4)를 전달하도록 구성된 제 2 전류 경로를 형성하도록 협력한다. PMOS 트랜지스터(112)는 VDD에 접속된 소스, PMOS 트랜지스터(110)의 게이트에 접속된 게이트, 및 NMOS 트랜지스터(102)의 드레인에 접속된 드레인을 포함한다. NMOS 트랜지스터(104)는 NMOS 트랜지스터(102)의 드레인에 접속된 드레인, 다이오드 구성으로 그의 드레인에 접속된 게이트, 및 접지에 접속된 소스를 포함한다.
PMOS 트랜지스터(114) 및 NMOS 트랜지스터(108)는 제 3 전류(I3)를 전달하도록 구성된 제 3 전류 경로를 형성하도록 협력한다. PMOS 트랜지스터(114)는 VDD에 접속된 소스, PMOS 트랜지스터(110, 112)의 게이트들에 접속된 게이트, 및 PMOS 트랜지스터(110, 112, 114)의 게이트들에 접속된 드레인을 포함한다. NMOS 트랜지스터(108)는 PMOS 트랜지스터(114)의 드레인에 접속된 드레인, NMOS 트랜지스터(104)의 게이트에 접속된 게이트, 및 접지에 접속된 소스를 포함한다.
PMOS 트랜지스터(116) 및 저항기(118)는 제 3 전류(I3)에 관련된 기준 전류(IREF)를 전달하는 출력 전류 경로를 형성하도록 협력한다. PMOS 트랜지스터(116)는 VDD에 접속된 소스, PMOS 트랜지스터(114)의 드레인에 접속된 게이트, 및 저항기(118)의 제 1 단자에 접속되고 출력 전압(VREF)을 제공하는 드레인을 포함한다.
회로(100)는, 기준 전류(IREF)를 설정하기 위해 저항기(106)에 걸쳐 NMOS 트랜지스터들(102, 104)의 게이트-소스 전압들 간의 차이를 인가한다. 평형에서, 트랜지스터들(102, 104)은 동일한 드레인 전류들(즉, I1=I2) 및 동일한 드레인-소스 전압들(VDS102=VDS104)을 갖고, 양자 포화 상태이다. 트랜지스터(104)에 대한 바이어스 전류는 NMOS 트랜지스터(108) 및 PMOS 트랜지스터들(114, 112)을 포함하는 피드백 루프에 의해 제공되고, 트랜지스터(102)에 대한 바이어스 전류는 NMOS 트랜지스터(108) 및 PMOS 트랜지스터들(114, 110)을 포함하는 피드백 루프에 의해 제공된다. 바이어스 전류들은 공통 드레인으로 흐르고, 트랜지스터들(102, 104)의 드레인-소스 전류 경로들을 통해 흐른다. 트랜지스터 쌍들(104 및 108, 112 및 114, 110 및 114)이 실질적으로 동일한 크기이면, 전류들(I1, I2, I6, I4, I3, IREF)은 실질적으로 동일하다.
예에서, VDD 상의 전압은 접지에 대해 2.0 V의 공칭값을 갖는다. 트랜지스터들(112, 114)에 의해 형성된 전류 미러는 제 1 전류 경로를 통해 제 2 전류(I2)를 미러링한다. 공급 전압이 VDD에 인가될 때, PMOS 트랜지스터들(110, 112, 114, 116)의 게이트들에서의 전압은, 그들 각각의 소스-드레인 전류 경로들을 통해 전류가 흐르도록 허용하기 위해 공급 전압에 대해 충분히 네거티브로 바이어싱된다. 트랜지스터들(110, 114)이 대략 동일한 크기들을 갖는다면, 제 1 전류(I6)는 또한 제 2 전류(I2)와 대략 동일하다. 트랜지스터들(102, 104)의 상이한 게이트-소스 전압들은 제 2 전류(I2)를 확립한다.
제 2 전류(I2)는 또한 트랜지스터들(104, 108)과 전류 미러를 형성하는 트랜지스터(108)의 게이트 상의 전압을 설정한다. 부가적인 전류 미러는, 기준 전류(IREF)를 생성하도록 트랜지스터들(114, 116)을 통해 제 2 전류(I2)를 미러링하기 위해 트랜지스터들(114, 116)에 의해 형성되고, 기준 전류는 기준 전압(VREF)을 생성하도록 저항기(118) 상으로 소싱된다. 기준 전류(IREF)는 제 3 전류(I3)에 비례한다. 트랜지스터들(114, 116)이 실질적으로 동일한 크기를 갖는다면, 기준 전류(IREF)는 제 3 전류(I3)와 실질적으로 동일하다. 그러나, 일부 구현들에서, 트랜지스터(116)는, 제 3 전류(I3)의 배수인 기준 전류(IREF)를 제공하도록 상이하게 크기 설정될 수 있다.
회로(100)는, 저전압 헤드룸으로 동작할 수 있는 CMOS 회로의 예이다. 특히, 상기 회로는, VDD가 접지 이상의 MOS 게이트-소스 및 MOS 드레인-소스 전압들과 대략 동일할 때에만 적절히 동작할 수 있다.
그러나, 트랜지스터(112)는 제한된 출력 저항을 갖는다. 따라서, 개선된 라인 조정을 제공하기 위해 트랜지스터들(102, 104)의 결합된 드레인들을 트랜지스터(112)의 드레인과 분리하는 것이 바람직할 수 있다. 수정된 버전의 회로(100)가 도 2에 도시되고, 이는 트랜지스터(112)의 드레인으로부터 양자의 트랜지스터들(102, 104)의 결합된 드레인들을 분리하기 위해 저항기(106)를 사용한다.
도 2는 기준 전류를 생성하기 위해 드레인-결합된 MOS 트랜지스터들(102, 104)을 포함하는 기준 회로(200)의 제 2 실시예의 간략도이다. 회로(200)는 도 1의 회로(100)에 대해 상술된 바와 같이 동일한 구성요소들을 포함한다. 그러나, 회로(200)에서, 저항기(106)는 상이하게 접속된다. 회로(100)에서, PMOS 트랜지스터(112)의 드레인은 NMOS 트랜지스터들(102, 104)의 드레인들에 접속된다. 이에 반하여, 회로(200)에서, PMOS 트랜지스터(112)의 드레인은 저항기(106)의 제 1 단자에 접속된다. 저항기(106)의 제 1 단자는 또한 PMOS 트랜지스터(110)의 드레인 및 NMOS 트랜지스터(102)의 게이트에 접속된다. 저항기(106)는 또한 NMOS 트랜지스터들(102, 104)의 드레인들 및 NMOS 트랜지스터들(104, 108)의 게이트들에 접속된 제 2 단자를 더 포함한다.
예시된 예에서, PMOS 트랜지스터들(110, 112, 114, 116)이 대략 동일한 크기들을 갖는다면, 트랜지스터들 각각을 통한 전류들은 대략 동일하다
Figure pat00001
. 전류가 트랜지스터(102)의 게이트로 흐르지 않기 때문에, 전류(I6) 및 전류(I5)는 저항기(106)를 통해 흐른다. 따라서, PMOS 트랜지스터들(110, 112)은, 단일의 전류 브랜치를 통해 트랜지스터들(102, 104)에 대한 바이어스 전류들을 제공하여, 저항기(106)를 통해 2 배의 전류(즉, I6+I5=2I2)를 소싱한다. 동시에, 이러한 구성은 PMOS 트랜지스터(112)의 제한된 출력 저항으로부터 트랜지스터들(102, 104)의 드레인들을 분리하여, 트랜지스터(104)를 통한 제 2 전류(I2)의 매우 양호한 라인 조정을 유도한다. 유사한 드레인 전류들 및 트랜지스터들(102, 104)에 대한 공통 드레인-소스 전압 바이어스는 온도에 대해 특정 장치 파라미터들의 변동을 상호 상쇄하도록 허용하여, 다양한 열적 보상 기술들을 구현하기에 용이하게 한다.
트랜지스터(102) 및 저항기(106)가 회로(100)에 존재하지 않는다면, 이상적인 조건들 하에서, 평형에서, 트랜지스터들(104, 108, 114, 112)을 포함하는 피드백 루프는 전력 공급에 상대적으로 독립적으로 넓은 범위의 실질적으로 동일한 전류들을 보존할 것이다. 그러나, 포지티브 피드백 시스템(트랜지스터들(104, 108, 114, 112))의 게인이 단위보다 클 때, 임의의 환경적 외란(disturbance)은 루프를 통한 전류를 트랜지스터들(104, 108, 114, 112)의 출력 저항 및 전력 공급 헤드룸 제한들에 의해 결정된 값까지 증가시킬 것이다.
따라서, 조정 메커니즘은 네거티브 피드백 루프(트랜지스터들(102, 108, 114, 110))에 의해 제공되고, 네거티브 피드백 루프는 3 개의 인버팅 스테이지들(트랜지스터들(102, 108, 110))을 갖는다. 회로(200)에 의해 설명된 실시예에서, 트랜지스터(112)에 의해 소싱되는 전류는 저항기(106)를 통해 전체적으로 흐르고, NMOS 트랜지스터(102)의 게이트를 평형이 유지되는 그러한 값으로 바이어싱한다. 안정성을 성취하기 위해, 네거티브 피드백이 포지티브 피드백보다 더 강하다.
다른 실시예에서, 트랜지스터(110)가 생략되고, 트랜지스터(112)는 트랜지스터들(114, 116)로서 2 배의 전류를 소싱하도록 크기 설정된다. 이러한 예에서, 트랜지스터들(104, 108)을 통한 전류들(I2, I3)의 미러링은 또한 도 3에 도시된 바와 같이 한 쌍의 진성 트랜지스터들(intrinsic transistors)(302, 304)을 포함함으로써 개선될 수 있다.
도 3은 기준 전류를 생성하기 위해 드레인-결합된 MOS 트랜지스터들(102, 104)을 포함하는 기준 회로(300)의 제 3 실시예의 간략도이다. 회로(300)에서, 도 1 및 도 2와 비교하여 PMOS 트랜지스터(110)가 생략된다. 그렇지 않다면, PMOS 트랜지스터들(112, 114, 116), 저항기들(106, 118), 및 NMOS 트랜지스터들(102, 104, 108)은 도 2에 대해 상술된 바와 같이 구성된다. 그러나, 이러한 실시예에서, PMOS 트랜지스터(112)는 이 대 일(2:1)의 전류 비율을 갖도록 트랜지스터들(114, 116) 각각에 대해 크기 설정된다. 또한, 트랜지스터들(302, 304) 및 저항기(306)가 부가된다.
트랜지스터들(104, 108)을 통한 전류들(I2, I3)의 미러링은 전류 가지들을 트랜지스터들(302, 304)과 캐스코딩함으로써 개선된다. 예시된 실시예에서, 트랜지스터들(302, 304)은 대략 제로 V의 문턱값 전압을 갖는 진성 트랜지스터들이다. 제로 또는 낮은 문턱값 트랜지스터들은 회로(300)의 저전압 동작 기능을 보존하기 위해 사용된다. 진성 트랜지스터(302)는 PMOS 트랜지스터(112)의 드레인에 접속된 드레인, 다이오드 구성에서 드레인에 접속된 게이트, 및 저항기(106)의 제 1 단자 및 트랜지스터(102)의 게이트에 접속된 소스를 포함한다. 진성 트랜지스터(304)는 PMOS 트랜지스터(114)의 드레인에 접속된 드레인, 트랜지스터(302)의 게이트에 접속된 게이트, 및 저항기(306)의 제 1 단자에 접속된 소스를 포함하고, 저항기(306)는 트랜지스터(108)의 드레인에 접속된 제 2 단자를 포함한다. 저항기(306)는 트랜지스터들(104, 108)에 대한 바이어스 조건들의 매칭을 개선하기 위해 트랜지스터(304)의 드레인 상에 부가된다.
트랜지스터(302)는 다이오드-접속되고, 낮은 문턱값 전압(대략 제로 V)을 갖고, 트랜지스터(302)의 소스에서의 전압(즉, 노드에서의 VA)이 그의 게이트 및 드레인 상의 전압과 실질적으로 동일하다. 트랜지스터(304)는 소스 팔로어(source follower)이고, 트랜지스터(304)의 게이트에서의 전압은 트랜지스터(304)의 소스에서의 전압(즉, 노드 VB)과 실질적으로 동일하다.
도 3에서, 제 2 전류(I2) 및 대응하는 기준 전류(IREF)는 저항기(106)의 저항에 관련되고, 이는 트랜지스터(302)의 바이어스에 영향을 준다. 특히, 전류(I5)는 다음의 수학식에 도시된 바와 같이 저항기(106)의 저항에 의해 분할된 트랜지스터들(102, 104)의 게이트-소스 전압들의 차이에 비례한다:
Figure pat00002
여기서, IREF=I2=0.5I5 이다. 기준 전압(VREF)은 저항기(118)의 저항에 관련되어,
Figure pat00003
이다. 특정 예에서, 저항기들(106, 118)이 동일한 형태일 때, 저항기들(106, 118)의 열적 변동은, VREF의 거동이 온도에 의해 영향을 받지 않도록 상호 상쇄된다.
또한, 회로(300)는 동일한 형태이지만 그들의 폭/길이(W/L) 비율의 상이한 곱셈 인수들을 갖는 트랜지스터들(102, 104)을 사용하여 구현될 수 있다. 기준 전류(IREF) 또는 기준 전압(VREF) 및 장치 크기들 간의 관계는, 잘 알려진 회로 분석 기술을 사용하여 회로 시뮬레이션에 의해 또는 분석적으로 결정될 수 있고, 이들 양자는 당분야에 잘 알려져 있다. 예를 들면, 트랜지스터들(102, 104)은 일 대 m(1:m)의 비율을 가질 수 있고, 변수(m)는 곱셈 인수를 나타낸다. 이러한 예에서, 트랜지스터들(102, 104)은, 드레인-소스 전압들이 변동함에 따라 드레인 전류들의 유사한 값들에서 포화 상태에서 동작된다. 트랜지스터들(102, 104)이 동일한 형태이기 때문에, 트랜지스터(102)의 게이트-소스 전압이 트랜지스터(104)의 게이트-소스 전압보다 더 큰 조건을 성취하기 위해, 트랜지스터들(102, 104)의 크기들은, 트랜지스터(104)의 크기가 다음의 수학식에 따라 트랜지스터(102)의 크기에 비례하도록 선택된다:
Figure pat00004
당분야에 알려진 바와 같이, 트랜지스터들의 상대적인 크기들은, 전류(I2)의 두 배인 전류(I3)를 산출하여 일 대 이(1:2)의 비율을 갖는 전류 미러를 생성하도록 조절될 수 있다. 전류(I3)는 트랜지스터들(102, 104) 및 저항기(106)를 포함하는 제 1 전류 경로로 소싱될 수 있어, 다음과 같이, 저항기(106)에 걸친 전압 강하가 트랜지스터들(102, 104) 간의 게이트-소스 전압 차이와 동일하도록 한다:
Figure pat00005
트랜지스터(104)가 드레인 전류(I2)를 빠지게 하기 때문에, 트랜지스터(102)의 드레인을 통한 나머지 전류는 제 1 전류(I1)가 기준 전류(IREF)의 절반과 대략 동일하도록 다음과 같다:
Figure pat00006
강한 반전 및 포화 영역에서 동작하는 트랜지스터들(102, 104)을 고려하여, 트랜지스터들(102, 104)의 게이트-소스 전압은 수학식 5 및 수학식 6에 따라 결정될 수 있다:
Figure pat00007
Figure pat00008
수학식 5 및 수학식 6을 대입하여, 수학식 3이 다음과 같이 다시 쓸 수 있다:
Figure pat00009
트랜지스터들(102, 104)의 문턱값 전압이 실질적으로 동일하다면, 인수(λVDS)는 2 개의 트랜지스터들에서 실질적으로 동일하다. 또한, 트랜지스터들(102, 104)을 통한 전류들의 등식은 다음과 같이 수학식을 산출한다:
Figure pat00010
및
Figure pat00011
λ=0일 때, 기준 전류에 대한 수학식은 다음과 같이 간략화될 수 있다:
Figure pat00012
수학식 10에 도시된 바와 같이, 기준 전류(IREF)는 저항기(106)의 온도 계수 (R106=R106(T)) 및 이동도(μn)의 변동으로 인한 온도에 의한 제 1 차 변동을 갖고, 온도에 의한 이동도(μn)의 변동은 다음과 같다:
Figure pat00013
온도에 의한 이동도의 변동은 또한 수학식 11내에서 이동도(μn)를 드레인 전류(ID)로 대체함으로써 드레인 전류의 공식으로 표현될 수 있다. 또한, 온도로 인한 기준 전류의 변동은 다음과 같은 수학식에 따라 결정될 수 있다:
Figure pat00014
드레인-결합된 전류 기준의 이점들은, 도 12에 예시된 회로에서와 같이 장치들이 문턱값 아래에서 동작되는 저전압 저전력 환경에서 가장 강조된다.
도 12는 저전압, 저전력 환경에서 사용하기 위한 드레인-결합된 전류 기준 회로(1200)의 실시예의 간략도이다. 도 3에 도시된 회로(300)와 비교하여, 트랜지스터(302)가 생략된다. 이러한 대안적인 실시예에서, 회로(1200)는 저항기(106)와 직렬이고 트랜지스터(112)의 드레인 상의 부가적인 저항기(1206)를 포함한다. 저항기(1206)는 트랜지스터(112)의 드레인 전극에 접속된 제 1 단자 및 저항기(106)의 제 1 단자에 접속된 제 2 단자를 갖는다. 트랜지스터(304)의 게이트 전극은 저항기(1206)의 제 2 단자에 접속된다. 평형에서, 전원 공급 후에, 기준 전력(IREF)은 저항기(106)에 걸쳐 인가된 트랜지스터들(102, 104) 간의 게이트-소스 전압 차들에 의해 확립된다. 트랜지스터(102)의 드레인 전류는 트랜지스터(102)의 크기에 비례하고, 다음의 식에 따라 결정될 수 있다:
Figure pat00015
수학식 13에서, (W)는 트랜지스터의 폭을 나타내고, (L)은 트랜지스터의 길이를 나타내고, (IDO)는 프로세스 종속 파라미터를 나타내고, (q)는 전자의 전하를 나타내고, (k)는 볼츠만 상수(Boltzmann's constant)이고, (T)는 켈빈도(degree Kelvin)에서 접합 온도(junction temperature)이고, (Vth)는 트랜지스터의 문턱값 전압이다. 유사하게, 트랜지스터(104)의 드레인 전류(ID104)는 다음의 수학식에 따라 결정될 수 있다:
Figure pat00016
트랜지스터들(102, 104) 간의 게이트-소스 전압들의 차를 풀면, 그러한 차이는 다음의 수학식에 의해 표현될 수 있다:
Figure pat00017
절대 온도에 비례하는 기준 전류(IREF)는 다음의 식에 따라 저항기(106)를 통한 전류에 비례한다:
Figure pat00018
기준 전압(VREF)은 저항기(206)의 제 1 단자에서 생성되고, 다음의 수학식으로부터 결정될 수 있다:
Figure pat00019
원하는 승수(m)를 성취하기 위해 저항기들(106, 206)의 크기를 대략적으로 설정하고 트랜지스터들(102, 104)의 폭들 및 길이들의 크기를 설정함으로써, 1차 열적 보상을 성취하는 것이 가능하다. 따라서, 기준 전압(VREF)에 대한 더욱 정밀한 표현은 다음의 수학식에 따라 드레인 전류(ID)에 의한 게이트-소스 전압(VGS)의 문턱값 아래에서의 대수 변동(logarithmic variation)으로부터 유도될 수 있다:
Figure pat00020
또한, 기준 전압(VREF)은 다음의 수학식에 따라 치환을 이용하여 더욱 정밀하게 계산될 수 있다:
Figure pat00021
트랜지스터들 폭, 길이 및 곱셈 인수, 및 열적 보상을 위한 저항값들을 선택함으로써, 회로(300)는 25ppm/℃ 미만의 온도 계수를 성취할 수 있다.
도 3의 회로의 또 다른 대안적인 실시예에서, 트랜지스터(302)가 생략될 수 있다. 이러한 대안적인 예에서, 트랜지스터(304)는 저항기(106)에 걸친 작은 전압 강하를 가정하여 트랜지스터들(102, 104)에 대한 비교 가능한 게이트-소스 전압값들을 보존한다. 트랜지스터(304)의 적절한 크기 설정은 양호한 캐스코드 성능을 제공하는 데 사용될 수 있다. 또 다른 실시예에서, 트랜지스터(302)가 생략될 수 있고, 트랜지스터(304)는 전류(I5)에 비례하는 전류를 상이한 비율로 전도하도록 선택된 크기를 갖는 강화 MOS 트랜지스터로 대체될 수 있다.
또 다른 실시예에서, 트랜지스터들(112, 116)은 트랜지스터(114)에 대해 이-대-일(2:1)의 비율을 갖도록 각각 크기 설정될 수 있다. 또한, 트랜지스터들(104, 108)은 트랜지스터(102)에 대해 m-대-일(m:1)의 비율을 갖도록 각각 크기 설정될 수 있고, 여기서 변수(m)는 승수이다. 또한, 부가적인 다이오드 접속된 트랜지스터는 출력 전류 경로 상에 포함될 수 있다. 부가적인 트랜지스터는 저항기(118)의 제 2 단자에 접속된 드레인, 드레인에 접속된 게이트, 및 접지에 접속된 소스를 포함한다. 이러한 예에서, 부가적인 트랜지스터(도시되지 않음)의 게이트-소스 전압은 다음의 수학식에 따라 표현될 수 있다:
Figure pat00022
전류들을 조정하기 위한 상대적인 크기 설정을 사용하는 것은 더 낮은 전압 헤드룸을 허용하여, 더 낮은 공급 전압 레벨들에서 회로를 동작시키는 것이 가능하게 한다. 절대 온도에 비례하는(PTAT) 전류의 온도 변동을 절대 온도에 반비례하는(CTAT) 전류로 보상함으로써 열적 보상이 제공된다.
도 1 내지 도 3 및 도 12에 도시된 드레인-결합된 전류 기준 회로들은 더 낮은 헤드룸을 요구한다는 이점을 갖고, 따라서, 더 낮은 공급 전압 레벨들을 수용한다. 또한, 문턱값 아래에서 동작되는 MOS 장치들을 갖는 공통-소스 아키텍처는 저전압, 저전력 열적으로 보상된 전압 기준을 구현하는데 사용될 수 있다. 그러한 열적 보상은 PTAT 전류의 온도 변동을 절대 온도에 반비례하는(CTAT) 전류로 보상하는 것에 기초한다. PTAT 전류는 도 4에 도시된 것과 같은 IPTAT 기준 회로에 의해 생성될 수 있다.
도 4는 기준 전류를 생성하기 위한 드레인-결합된 MOS 트랜지스터들(402, 404)을 포함하는 기준 회로(400)의 제 4 실시예의 간략도이다. 회로(400)는 PMOS 트랜지스터들(402, 404, 406, 408, 410, 412), 저항기들(106, 118), 및 NMOS 트랜지스터들(414, 416)을 포함한다. PMOS 트랜지스터(402)는 제 1 전력 공급 단자(VDD)에 접속된 소스, 저항기(106)의 제 1 단자에 접속된 드레인, 및 저항기(106)의 제 2 단자에 접속된 게이트를 포함한다. PMOS 트랜지스터(404)는 VDD에 접속된 소스, 게이트 및 저항기(106)의 제 1 단자에 접속된 드레인을 포함한다. PMOS 트랜지스터(406)는 VDD에 접속된 소스, PMOS(404)의 게이트에 접속된 게이트, 및 드레인을 포함한다. PMOS(408)은 VDD에 접속된 소스, 저항기(106)의 제 1 단자에 접속된 게이트, 및 드레인을 포함한다.
저항기(106)는 제 1 단자를 포함하고, PMOS 트랜지스터(402)의 게이트에 접속된 제 2 단자를 포함한다. NMOS 트랜지스터(414)는 저항기(106)의 제 2 단자에 접속된 드레인, 게이트, 및 접지에 접속된 소스를 포함한다.
PMOS 트랜지스터(410)는 PMOS 트랜지스터(406)의 드레인에 접속된 소스, 저항기(106)의 제 2 단자에 접속된 게이트, 및 NMOS 트랜지스터(416)의 게이트 및 드레인에 접속된 드레인을 포함한다. NMOS 트랜지스터(416)는 NMOS 트랜지스터(414)의 게이트에 접속된 게이트, 및 접지에 접속된 소스를 포함한다.
PMOS 트랜지스터(412)는 PMOS 트랜지스터(408)의 드레인에 접속된 소스, 저항기(106)의 제 2 단자에 접속된 게이트, 및 저항기(118)의 제 1 단자에 접속된 드레인을 포함하고, 저항기(118)는 접지에 접속된 제 2 단자를 포함한다.
예시된 실시예에서, 전력이 회로(400)에 인가될 때, 트랜지스터들(402, 404, 406, 408)의 게이트들은 트랜지스터들(402, 404, 406, 408)를 통해 흐르는 전류에 대한 VDD에 대해 충분히 네거티브로 바이어싱된다. 트랜지스터들(402, 404)을 통한 전류들(I1, I2)은 저항기(106)를 통해 트랜지스터(414)의 드레인으로 흐른다. 트랜지스터들(406, 404)이 대략적으로 이 대 일(2:1)의 비율을 갖는다면, 저항기(106)를 통한 전류가 제 2 전류의 두 배와 대략 동일하도록(즉, 2I2) 전류들(I1, I2)이 대략 동일하다.
트랜지스터들(406, 410) 각각은 트랜지스터(406) 및 트랜지스터들(402, 404, 408) 각각의 사이에 이 대 일(2:1) 비율을 확립하도록 크기 설정된다. 트랜지스터(406)는 전류(I4)를 생성하기 위해 제 2 전류(I2)를 비례적으로 미러링하고, 전류(I4)는 제 2 전류의 두 배이다. 트랜지스터(410)는 트랜지스터(406)의 드레인에서의 전압 변동을 감소시키도록 동작한다. 트랜지스터(416)는 다이오드 접속되고, 전류(I4)는 트랜지스터(416)를 통해 접지로 흐르고, 트랜지스터(414)는 전류(I4)를 미러링한다.
트랜지스터(408)는, PTAT 전류인 기준 전류(IREF)를 생성하기 위해 제 2 전류(I2)를 미러링하여, 트랜지스터들(402)과 일 대 일의 비율을 갖는 트랜지스터(402)를 통해 흐르는 전류를 미러링하도록 구성된다. 트랜지스터(412)는 트랜지스터(408)의 드레인에서의 전압 변동을 감소시키도록 구성된다. 기준 전류(IREF)는 기준 전압(VREF)을 생성하기 위해 저항기(118) 상으로 소싱될 수 있다. 대안적인 실시예에서, 트랜지스터들(408, 412)은 기준 전류(IREF)가 제 2 전류(I2)와 상이하지만 제 2 전류에 여전히 비례하도록 크기 설정될 수 있다.
상술된 바와 같이, 열적 보상은 PTAT 전류의 온도에 의한 변동을 CTAT 전류의 변동으로 보상하는 것에 기초한다. 도 5는 CTAT 전류 기준 회로의 예를 도시한다.
도 5는 CTAT 전류를 생성하기 위한 절대 온도에 반비례하는(CTAT) 기준 회로(500)의 실시예의 간략도이다. 회로(500)는 PMOS 트랜지스터들(502, 506, 508), 저항기(504), 및 NMOS 트랜지스터들(510, 512)을 포함한다. 저항기(504)는 제 1 전력 공급 단자(VDD)에 접속된 제 1 단자를 포함하고, 제 2 단자를 포함한다. PMOS 트랜지스터(502)는 제 1 전력 공급 단자(VDD)에 접속된 소스, 저항기(504)의 제 2 단자에 접속된 게이트, 및 드레인을 포함한다.
PMOS 트랜지스터(506)는 VDD에 접속된 소스, 저항기(504)의 제 2 단자에 접속된 게이트, 및 출력 노드(OUT)에 접속된 드레인을 포함한다. PMOS 트랜지스터(508)는 저항기(504)의 제 2 단자에 접속된 소스, PMOS 트랜지스터(502)의 드레인에 접속된 게이트, 및 드레인을 포함한다.
NMOS 트랜지스터(510)는 PMOS 트랜지스터(508)의 게이트에 접속된 드레인, 게이트, 및 접지에 접속된 소스를 포함한다. NMOS 트랜지스터(512)는 PMOS 트랜지스터(508)의 드레인에 접속된 드레인, 상기 드레인 및 NMOS 트랜지스터(510)의 게이트에 접속된 게이트, 및 접지에 접속된 소스를 포함하는 다이오드-접속된 트랜지스터이다. 예시된 실시예에서, 트랜지스터들(510, 512)의 소스들은 접지에 접속되지만, 제 2 전력 공급 단자는 VDD에 대한 네거티브인 또 다른 전력 공급기로 대체될 수 있다.
예시된 실시예에서, 전력이 제 1 전력 공급 단자에 인가될 때, PMOS 트랜지스터들(502, 506, 508)은, 그들 각각의 소스-드레인 전류 경로들을 통해 전류가 흐르도록 VDD에 대해 충분히 음으로 바이어싱된다. 트랜지스터(512)가 다이오드-접속되기 때문에, 트랜지스터(512)의 드레인에서의 전압은 트랜지스터(512)를 턴 온하기에 충분하여, 전류가 그의 드레인-소스 전류 경로를 통해 흐르도록 허용한다. 유사하게, 트랜지스터(512)의 드레인에서의 전압은 트랜지스터(510)를 턴 온하여, 전류가 그의 드레인-소스 전류 경로를 통해 흐르도록 허용한다.
트랜지스터들(508, 502), 및 저항기(504)는 전류가 트랜지스터(502)를 통해 트랜지스터(510)의 드레인으로 흐르도록 제어하기 위한 피드백 루프를 형성하도록 협력한다. 트랜지스터(502)를 통해 흐르는 전류는 CTAT 전류를 제공하도록 트랜지스터(506)에 의해 미러링된다.
동작 시에, 트랜지스터(508)의 게이트에서의 전압은 (502, 506)의 게이트에서의 전압보다 낮은 게이트-소스 전압이다. 따라서, 회로(500)는 이하의 수학식에 따라 최소의 전력 공급 전압 이상에서 신뢰할 수 있게 동작할 수 있다:
Figure pat00023
회로(500)는 CTAT 전류를 생성하는데 사용될 수 있고, CTAT 전류는 도 6에 도시된 바와 같이 열적으로 보상된 기준 전류(IREF)를 생성하도록 PTAT 전류에 부가될 수 있다.
도 6은, 기준 전류(IREF)를 생성하기 위해 출력 노드에서 부가하는 절대 온도에 비례하는(PTAT) 전류(IPTAT) 및 CTAT 전류(ICTAT)를 생성하기 위한 드레인-결합된 PMOS 트랜지스터들(402, 404)을 포함하는 기준 회로(600)의 제 2 실시예의 간략도이다. 회로(600)는 도 5에 도시된 CTAT 기준 회로(500)와 조합된 도 4에 도시된 회로(400)(저항기(118) 생략)를 포함한다. 그러나, CTAT 기준 회로가 회로(600)와 상이하게 구성되기 때문에, CTAT 기준 회로의 요소들은 리넘버링된다(renumbered). CTAT 기준 회로부는 PMOS 트랜지스터들(602, 606), 저항기들(604, 610), 및 NMOS 트랜지스터(608)를 포함한다.
저항기(604)는 제 1 전력 공급 단자(VDD)에 접속된 제 1 단자 및 제 2 단자를 포함한다. PMOS 트랜지스터(602)는 VDD에 접속된 소스, 저항기(602)의 제 2 단자에 접속된 게이트, 및 드레인을 포함한다. NMOS 트랜지스터(608)는 PMOS 트랜지스터(602)의 드레인에 접속된 드레인, 트랜지스터(416)의 드레인에 접속된 게이트, 및 접지에 접속된 소스를 포함한다.
PMOS 트랜지스터(606)는 PMOS 트랜지스터(602)의 게이트에 접속된 소스, PMOS 트랜지스터(602)의 드레인에 접속된 게이트, 및 PMOS 트랜지스터(412)의 드레인에 접속된 드레인을 포함한다. 저항기(610)는 PMOS 트랜지스터의 드레인에 접속된 제 1 단자를 포함하고, 접지에 접속된 제 2 단자를 포함한다.
예시된 실시예에서, 전력이 VDD에 인가될 때, 트랜지스터들(402, 404, 406, 408, 410, 416)은 PTAT 전류(IPTAT)를 생성하기 위해 도 4에 대해 설명된 바와 같이 동작한다. PTAT 전류는 트랜지스터(412)의 소스-드레인 전류 경로를 통해 흐르고, 기준 전압(VREF)의 PTAT 부분을 생성하기 위해 저항기(610) 상으로 소싱된다. 또한, PMOS 트랜지스터들(602, 606)의 게이트들은, 전류가 소스-드레인 전류 경로들을 통해 흐르도록 허용하기 위해 VDD에 대해 충분히 네거티브로 바이어싱된다. 트랜지스터(416)의 드레인에서의 전압은 트랜지스터(608)를 턴 온하기에 충분히 높아서, 전류가 NMOS 트랜지스터(608)를 통해 흐르도록 허용한다. PMOS 트랜지스터들(606, 602), 및 저항기(604)는 기준 전압(VREF)을 생성하기 위해 저항기(610)에 소싱되는 기준 전류(IREF)를 생성하도록 PTAT 전류(IPTAT)를 보완하기 위해 CTAT 전류(ICTAT)를 제어하는 피드백 메커니즘으로서 동작한다. 따라서, 기준 전류(IREF)는 다음의 수학식에 따라 PTAT 전류 및 CTAT 전류의 합이다:
Figure pat00024
특정 예에서, PMOS 트랜지스터(606)의 게이트에서의 전압은 접지 이상의 NMOS 트랜지스터(608)에 대한 대략 하나의 드레인-소스 전압 강하이다. PMOS 트랜지스터(606)의 게이트에서의 전압 레벨은 PMOS 트랜지스터(602)의 게이트에서의 전압 이하의 대략 하나의 문턱값 전압 강하이고, 이는 VDD 상의 전압 이하의 대략 하나의 문턱값 전압 강하이다. 따라서, CTAT 전류를 생성하는데 필요한 최소의 공급 전압은 다음의 수학식에 따라 결정될 수 있다:
Figure pat00025
훨씬 더 낮은 최소의 전압 레벨들 이상에서 동작할 수 있는 CTAT 기준 회로를 제공하는 것이 가능하다. 그러한 회로의 예가 도 7에 도시된다.
도 7은 CTAT 전류를 생성하기 위한 기준 회로(700)의 제 3 실시예의 간략도이다. 회로(700)는 PMOS 트랜지스터들(702, 704, 706)을 포함한다. 회로(700)는 또한 PMOS 트랜지스터(710), NMOS 트랜지스터(708) 및 저항기(712)를 포함한다.
PMOS 트랜지스터(704)는 VDD에 접속된 소스, PMOS 트랜지스터(702)의 게이트에 접속된 게이트, 및 PMOS 트랜지스터들(702, 704, 706)의 게이트들에 접속된 드레인을 포함한다. NMOS 트랜지스터(708)는 PMOS 트랜지스터(704)의 드레인에 접속된 드레인, PMOS 트랜지스터(702)의 드레인에 접속된 게이트, 및 저항기(712)의 제1 단자에 접속된 소스를 포함하고, 저항기(712)는 접지에 접속된 제 2 단자를 갖는다. PMOS 트랜지스터(710)는 NMOS 트랜지스터(708)의 게이트에 접속된 소스, 접지에 접속된 게이트, 및 접지에 접속된 드레인을 포함한다.
전력이 VDD에 인가될 때, 트랜지스터들(702, 704, 710)의 게이트들은, 전류가 그들 각각의 소스-드레인 전류 경로들을 통해 흐르도록 허용하기 위해 전압에 대해 VDD로 충분히 음으로 바이어싱된다. 트랜지스터들(702, 704, 706)이 대략 동일한 크기를 갖는다면, 각각의 전류들(I1, I2, ICTAT)은 대략 동일하다. 또한, 트랜지스터(710)의 소스에서의 전압은 접지 상의 대략 하나의 게이트-소스 전압 강하이고, 회로(700)를 신뢰할 수 있게 동작시키는 최소의 전압은 접지 이상의 대략 게이트-소스 전압 강하와 소스-드레인 전압 강하의 합(즉, 트랜지스터(701)의 VSG 및 트랜지스터(502)의 VSD)이다. 따라서, 회로(700)는 도 5의 회로와 비교하여 적절한 기능을 위해 필요한 최소의 전압을 감소시킨다.
도 8은 저전압 열적 보상을 갖는 기준 전류(IREF)를 생성하기 위한 드레인-결합된 PMOS 기준 회로(800)의 실시예의 간략도이다. 회로(800)는 도 7의 CTAT 기준 회로(700)와 직렬 연결된(cascaded) 도 4의 회로(400)(저항기(118)가 없음)를 포함한다. 그러나, CTAT 기준 회로가 회로(800)와 상이하게 구성되기 때문에, CTAT 기준 회로의 요소들은 리넘버링된다. CTAT 기준 회로부는 PMOS 트랜지스터들(804, 806, 808, 816), 저항기들(802, 814, 818), 및 NMOS 트랜지스터들(810, 812)을 포함한다.
PMOS 트랜지스터(804)는 제 1 전력 공급 단자(VDD)에 접속된 소스, 게이트, 및 그의 게이트에 접속된 드레인을 포함한다. PMOS 트랜지스터(806)는 VDD에 접속된 소스, PMOS 트랜지스터(804)의 게이트에 접속된 게이트, 및 드레인을 포함한다. PMOS 트랜지스터(808)는 PMOS 트랜지스터(806)의 드레인에 접속된 소스, PMOS 트랜지스터(412)의 게이트에 접속된 게이트, 및 저항기(818)의 제 1 단자에 접속된 드레인을 포함한다. 저항기(818)는 접지에 접속된 제 2 단자를 포함한다.
NMOS 트랜지스터(810)는 PMOS 트랜지스터(804)의 드레인에 접속된 드레인, PMOS 트랜지스터(412)의 드레인에 접속된 게이트, 및 소스를 포함한다. 저항기(802)는 PMOS 트랜지스터(412)의 드레인에 접속된 제 1 단자 및 제 2 단자를 포함한다. PMOS 트랜지스터(816)는 저항기(802)의 제 2 단자에 접속된 소스, 접지에 접속된 게이트, 및 접지에 접속된 드레인을 포함한다.
NMOS 트랜지스터(812)는 NMOS 트랜지스터(810)의 소스에 접속된 드레인, 저항기(802)의 제 2 단자에 접속된 게이트, 및 저항기(814)의 제 1 단자에 접속된 소스를 포함한다. 저항기(814)는 접지에 접속된 제 2 단자를 포함한다.
예시된 실시예에서, PMOS 트랜지스터들(406, 410)은 트랜지스터들(402, 404) 각각에 대해 이 대 일(2:1)의 비율을 제공하도록 크기 설정된다. PMOS 트랜지스터(408)는 PTAT 전류(IPTAT)를 생성하기 위해 전류(I2)를 미러링하도록 구성된다. IPTAT 전류는 PMOS 트랜지스터들(408, 412)을 통해 흐르고, 저항기(802) 상으로 소싱되어, 트랜지스터들(816, 812, 810)을 바이어싱한다. 따라서, 기준 전류(IREF)는 저항기(814)에 걸쳐 트랜지스터들(812, 810, 804)을 통해 흐른다. 또한, PMOS 트랜지스터(412)의 게이트에서의 전압은 PMOS 트랜지스터(808)의 게이트에 인가된다. 기준 전류(IREF)는, CTAT 및 PTAT 성분들 양자를 포함하는 출력 기준 전류(IREF)를 생성하기 위해 트랜지스터(806)에 의해 미러링된다. 기준 전류는 기준 전압(VREF)을 생성하기 위해 저항기(818) 상으로 소싱된다.
따라서, 회로(800)는 열적 보상을 제공하도록 구성된다. 특히, 트랜지스터(408)를 통한 IPTAT 전류는 절대 온도에 비례한다. IPTAT 전류는 다이오드-접속된 PMOS 트랜지스터(816)를 바이어싱하고, 이는 장치에 걸쳐 CTAT 전압 강하를 갖고, 열적 보상 메커니즘을 제공한다.
열적 보상은 도 1 내지 도 3에 도시된 기준 회로들(100, 200, 300)과 같은 드레인-결합된 NMOS 기준 회로와 도 7에 도시된 CTAT 기준 회로를 직렬 연결함으로써 생성될 수 있다. 그러한 회로의 예가 도 9에 도시된다.
도 9는 저전압 열적 보상을 갖는 드레인-결합된 NMOS 기준 회로(900)의 실시예의 간략도이다. 회로(900)는, 단일의 장치들 내의 트랜지스터들(110, 112)을 조합하고, PMOS 캐스코딩 트랜지스터들(910(전자 412), 912(전자 606)), 및 NMOS 캐스코딩 트랜지스터들(904, 908), 및 저항기들(902, 906)을 포함하도록 수정된 도 2에 도시된 회로(200)를 포함한다. 회로(900)는 추가로 도 7로부터 트랜지스터들(708, 710) 및 저항기(712), 및 출력에서 기준 전류(IREF)를 제공하는 전류 미러(914, 916)를 포함한다. 전류(IREF)는 기준 전압(VREF)을 생성하기 위해 저항기(918) 상으로 소싱된다.
PMOS 트랜지스터들(112, 114), 저항기(106), 및 NMOS 트랜지스터들(102, 104, 108)는 도 2에 대해 기재된 바와 같이 구성된다. PMOS 트랜지스터들(408, 412, 604, 606), 및 저항기(610)는, PMOS 트랜지스터(408)의 게이트 및 PMOS 트랜지스터(412)의 게이트 및 드레인들이 상이하게 접속되는 것을 제외하고 도 6에 대해 기재된 바와 같이 구성된다. 특히, 트랜지스터(408)의 게이트는 트랜지스터(114)의 드레인에 접속되고, 트랜지스터(412)의 게이트는 저항기(902)의 제 2 단자에 접속된다. 또한, PMOS 트랜지스터(412)의 드레인은 NMOS 트랜지스터(908)의 게이트 및 저항기(906)의 제 1 단자에 접속된다.
저항기(902)는 PMOS 트랜지스터(114)의 드레인 및 PMOS 트랜지스터들(112, 408)의 게이트들에 접속된 제 1 단자를 포함한다. 저항기(902)는 제 2 단자를 포함하고, 제 2 단자는 PMOS 트랜지스터들(412, 606)의 게이트들 및 NMOS 트랜지스터(904)의 드레인에 접속된다. 트랜지스터(904)는 PMOS 트랜지스터(112)의 드레인에 접속된 게이트 및 NMOS 트랜지스터(108)의 드레인에 접속된 소스를 추가로 포함한다.
저항기(906)는 트랜지스터(412)의 드레인에 접속된 제 1 단자를 포함하고, NMOS 트랜지스터(708)의 게이트 및 PMOS 트랜지스터(710)의 소스에 접속된 제 2 단자를 포함한다. PMOS 트랜지스터(710)는 접지에 접속되는 게이트 및 드레인을 포함한다.
NMOS 트랜지스터(908)는 PMOS 트랜지스터(602)의 드레인에 접속된 드레인, PMOS 트랜지스터(412)의 드레인에 접속된 게이트, 및 NMOS 트랜지스터(708)의 드레인에 접속된 소스를 포함한다. NMOS 트랜지스터(708)는 저항기(712)의 제 1 단자에 접속된 소스를 포함하고, 저항기(712)는 접지에 접속된 제 2 단자를 갖는다.
예시된 실시예에서, 드레인-결합된 전류 기준 회로(900)는 트랜지스터들(102, 104)의 게이트-소스 전압 차이에 기초하여 일정한 전류를 생성한다. 제 1 전류(I1) 및 제 2 전류(I2)는 트랜지스터들(102, 104) 각각을 통해 흐른다. 게이트-소스 전압들의 차는 전류 합(I1+I2)을 설정하기 위해 저항기(106)에 걸쳐 인가되지만, 트랜지스터(108)를 통한 전류는 트랜지스터(104)를 통한 전류의 두 배이다.
예시된 실시예에서, 트랜지스터(604)는 저항기(712)에 걸쳐 생성된 기준 전류(IREF)를 미러링하고, 기준 전압(VREF)을 생성하기 위해 트랜지스터(606)를 통해 기준 전류(IREF)를 저항기(610) 상으로 소싱한다. PTAT 전류(IPTAT)는 트랜지스터들(710, 708, 908)을 바이어싱하기 위해 저항기(906)를 통해 소싱된다. 저항기(712)에 걸쳐 트랜지스터들(710, 708) 간의 게이트-소스 전압 차는 열적으로 보상된 기준 전류를 생성한다.
도 1 내지 도 9에 대해 상술된 회로들은 기준 전류를 생성하는데 사용될 수 있다. 회로들 각각에서, 기준 전류는 저항값들, 및 트랜지스터들의 폭-길이 비율들과 같은 다양한 회로 구성요소들의 파라미터들 및 상대적인 크기 설정을 제어함으로써 제어될 수 있다. 또한, 기준 전류는, 기준이 NMOS 트랜지스터들(도 1 내지 도 3 및 도 9) 사이 및 PMOS 트랜지스터들(도 4 내지 도 8) 사이의 게이트-소스 전압 차이들에 기초하여 생성되는지에 의존하여, 트랜지스터들(102 및 104 또는 402 및 404)의 게이트 산화물 두께들을 제어함으로써 구성될 수 있다.
게이트-소스 전압들이 문턱값 전압들에 관련되기 때문에, 상대적으로 일정한 전류는 트랜지스터들 간의 문턱값 전압차들에 기초하여 유지될 수 있다. 따라서, 게이트 산화물 두께들은 또한 문턱값 전압들을 제어하도록 조정될 수 있다. 상이한 산화물 두께를 갖는 트랜지스터들은 0.5 ㎛ 이하의 게이트 길이들을 갖는 대부분의 CMOS 기술들에서 공통이다. 그러한 CMOS 기술들은, 예를 들면, 2.5 V 및 5 V와 같은 다양한 게이트 바이어스 전압들을 지원하기 위해 얇은 산화물 장치들 및 두꺼운 산화물 장치들을 제공할 수 있다.
예를 들면, 트랜지스터(102)의 산화물 두께(XOX)가 트랜지스터(104)의 산화물 두께보다 더 크고(즉, XOX102 > XOX104), 다른 전압 문턱값(VTh) 관련 파라미터들뿐만 아니라 폭, 길이 및 전하 캐리어들 이동도가 실질적으로 동일하다고 가정하면, 트랜지스터(102)는 트랜지스터(104)의 것보다 더 높은 문턱값 전압을 나타낸다(즉, VTh102 > VTh104). 트랜지스터들(102, 104)의 산화물 두께는 게이트-소스 전압들 간의 관계식에 따라 저항기(106)를 통해 흐르는 전류의 양을 결정한다:
Figure pat00026
따라서, 기준 전류는 저항기(106)의 저항에 의해 분할된 트랜지스터들(102, 104)의 문턱값 전압들 간의 차이에 기초하여 결정될 수 있다. 유사하게, PMOS 트랜지스터들(402, 404)의 산화물 두께들은 문턱값 전압들을 제어하도록 조정될 수 있다.
또한, 저항기들(106, 610)이 동일한 형태일 때, 저항기(106)의 열 계수로 인한 온도에 의한 기준 전류(IREF)의 변동은 출력 기준 전압(VREF)에서 반영되지 않는다. 또한, 특정 기술들은 매우 낮은 온도 계수들을 갖는 저항기들을 구현하고, 이는 기준 전류(IREF)의 온도 변동들에 대해 저항기(106)의 기여도를 감소시킨다. 트랜지스터들(102, 104)의 산화물들이 실질적으로 동일한 열 계수들을 가질 때, 트랜지스터들(102, 104)의 온도로 인한 변동은 대략 제로이다.
문턱값 전압의 열적 변동에 대한 기판 효과의 기여도에 관하여, 가볍고 보통의 기판 도핑 밀도들(1015 cm- 3 까지)에 대해, 기판 바이어스의 부재 시에, 기판 효과로 인한 변동은 켈빈도 당 마이크로볼트(μV/°K)의 범위이고, 따라서, 2차 열적 효과가 고려된다. 따라서, 회로(900)는 1차 열적 보상을 성취한다.
다른 실시예에서, 기준 전압(VREF)은 문턱값 주입 차이에 기초하여 생성될 수 있다. 그러한 주입 차이들은 트랜지스터들(102, 104) 간의 문턱값 전압 차이들을 생성한다. 문턱값 전압 제어를 위한 강화 주입(Qe)이 산화물 반도체 인터페이스에 위치한 얕은 주입일 때, 이는 표면 반전 전위(φS)에 대해 상당한 기여도를 갖지 않고, 캐리어들의 이동도(μn)를 변경하지 않고, 기준 전류(IREF)는 다음의 수학식에 따라 강화 주입, 저항기(106)의 저항, 및 산화물 캐패시턴스(COX)의 함수이다:
Figure pat00027
Qi 및 COX가 1 차 온도들에서 실질적으로 일정할 때, 기준 전류(IREF)의 변동은 저항기(106)로 인한 것이다.
대안적인 실시예에서, 트랜지스터(102)의 드레인 전극 및 게이트 전극 간의 저항은 디지털적으로 변동될 수 있다. 디지털적으로 프로그래밍 가능한 저항을 갖는 그러한 회로의 예가 도 13에 도시된다.
도 13은, 트랜지스터(102)의 게이트 전극과 드레인 전극 간의 저항을 조정하기 위한 다중 스위치들(1310, 1312, 1314, 1316, 1318)을 포함하는 드레인-결합된 전류 기준 회로(1300)의 대안적인 실시예의 간략도이다. 도 9의 회로(900)의 바이어스 스테이지와 비교하여, 트랜지스터(904) 및 저항기(902)가 생략되고, 저항기들(1302, 1304, 1308)이 트랜지스터(112)의 드레인 전극과 트랜지스터(102)의 드레인 전극 간에 직렬로 부가된다. 전위차계(potentiometer) 또는 다른 제어 회로(도시되지 않음)는 트랜지스터(1310)의 드레인 및 게이트 전극들 간의 저항을 선택적으로 변경하기 위해 스위치들(1310, 1312, 1314, 1316, 1318) 각각에 결합된다.
동작 시에, 스위치들(1310, 1312, 1314, 1316, 1318)은, 트랜지스터(102)의 공통 드레인 및 게이트 간에 접속된 기본적인 저항기들의 수에 의존하여 전위차계 또는 다른 제어 회로로부터의 디지털 시퀀스가 기준 전류의 값을 제어하도록 허용한다. 디지털 시퀀스는 트랜지스터(102)의 드레인 및 게이트를 분리하는 기본적인 저항기들의 수를 변경하여, 트랜지스터(102)의 게이트 전압 및 기준 전류(IREF)를 변경한다.
또 다른 대안적인 실시예에서, 트랜지스터들(102, 104, 108)은 프로그래밍 가능한 플로팅-게이트 트랜지스터들로 대체될 수 있다. 그러한 예에서, 트랜지스터들(102, 104) 간의 게이트-소스 전압 차이는 플로팅 게이트들 상에 저장된 전하를 프로그래밍함으로써 생성될 수 있다. 도 10에 도시된 플로팅 게이트 트랜지스터들(1102, 1104, 1108)(도 9의 트랜지스터들(102, 104, 108)에 대응)은 종래의 프로그래밍 및 소거 기술들에 의해 구성될 수 있다. 그러나, 플로팅 게이트들 상에 원하는 양의 전하를 더욱 정밀하게 배치하는데 특히 유용한 회로는 그러한 프로그래밍 회로의 많은 가능한 예들 중 하나의 예로서 도 10에 도시된다.
도 10은 플로팅 게이트 트랜지스터들을 갖고 프로그래밍 회로를 포함하는 기준 회로의 실시예를 포함하는 회로(1000)의 실시예의 부분적인 블록 및 부분적인 간략도이다. 회로(1000)는 PMOS 트랜지스터들(112, 114, 116, 1020, 1022, 1024), 저항기들(106, 118), 및 플로팅-게이트 트랜지스터들(1002, 1004, 1008)을 포함한다. 트랜지스터들(112, 114, 116), 및 저항기들(106, 118)은, NMOS 트랜지스터들(102, 104, 108)이 프로그래밍 가능한 플로팅-게이트 트랜지스터들로 대체된 것을 제외하고 도 1 내지 도 3에 대해 상술되고 도시된 바와 같이 구성된다. 이러한 실시예에서, 트랜지스터들(112, 114)은 2:1 전류 미러링 비율을 제공하도록 구성되어, 트랜지스터(112)를 통해 흐르는 전류가 트랜지스터(114)를 통해 흐르는 전류의 2배이다.
또한, 예시된 실시예에서, 스위치들(1036, 1038, 1042, 1044, 1046)은 기록 및 소거 동작들 동안에 다양한 상호 접속들을 선택적으로 접속해제하는 수단을 제공하기 위해 포함된다. 특히, 스위치(1036)는 PMOS 트랜지스터(112)의 게이트에 접속된 제 1 단자 및 PMOS 트랜지스터(114)의 게이트에 접속된 제 2 단자를 포함한다. 스위치(1038)는 PMOS 트랜지스터(112)의 게이트에 접속된 제 1 단자 및 PMOS 트랜지스터들(1022, 1024)의 게이트들에 접속된 제 2 단자를 포함한다. 스위치(1042)는 저항기(106)의 제 1 단자에 접속된 제 1 단자 및 플로팅-게이트 트랜지스터(1002)의 게이트에 접속된 제 2 단자를 포함한다. 스위치(1044)는 저항기(106)의 제 1 단자에 접속된 제 1 단자 및 플로팅-게이트 트랜지스터들(1002, 1004)의 드레인들에 접속된 제 2 단자를 포함한다. 스위치(1046)는 플로팅-게이트 트랜지스터(1004)의 드레인에 접속된 제 1 단자 및 플로팅-게이트 트랜지스터들(1004, 1008)의 게이트들에 접속된 제 2 단자를 포함한다.
회로(1000)는 또한 플로팅-게이트 트랜지스터들(1002, 1004, 1008)의 플로팅 게이트들을 프로그래밍하기 위한, PMOS 트랜지스터들(1020, 1022, 1024), 비교기(1026), 고전압 제어기(1030), 및 터널 회로(1032, 1034)를 포함하는 프로그래밍 루프를 포함한다. PMOS 트랜지스터(1020)는 VDD에 접속된 소스, PMOS 트랜지스터(116)의 게이트에 접속된 게이트, 및 비교기(1026)의 네거티브 입력에 접속된 드레인를 포함한다. PMOS 트랜지스터(1022)는 VDD에 접속된 소스, 스위치(1038)의 제 2 단자에 접속된 게이트, 및 비교기(1026)의 포지티브 입력 및 스위치(1048)의 제 1 단자에 접속된 드레인을 포함한다. 스위치(1048)는 접지에 접속된 제 2 단자를 포함한다. PMOS 트랜지스터(1024)는 VDD에 접속된 소스, PMOS 트랜지스터(1022)의 게이트에 접속된 게이트, 및 그의 게이트 및 테스트 핀(TEST)에 접속된 드레인을 포함한다. 또한, PMOS 트랜지스터(1024)의 드레인은 스위치(1050)의 제 1 단자에 접속되고, 스위치(1050)는 VDD에 접속된 제 2 단자를 갖는다. 실시예에서, 테스트 핀(TEST)은 테스트 신호를 회로에 인가하도록 액세스 가능할 수 있어, 프로그래밍될 원하는 전류를 결정한다.
플로팅-게이트 트랜지스터(1002)는 저항기(106)의 제 2 단자 및 스위치(1044)의 제 2 단자에 접속된 드레인, 스위치(1042)의 제 2 단자에 접속된 게이트, 및 접지에 접속된 소스를 포함한다. 또한, 플로팅-게이트 트랜지스터(1002)는 캐패시터(1012)로 표시된 프로그래밍 가능한 플로팅 게이트를 포함한다.
플로팅-게이트 트랜지스터(1004)는 저항기(106)의 제 2 단자, 스위치(1046)의 제 1 단자, 스위치(1044)의 제 2 단자, 및 플로팅-게이트 트랜지스터(1002)의 드레인에 접속된 드레인을 포함한다. 플로팅-게이트 트랜지스터(1004)는 또한 스위치(1046)의 제 2 단자에 접속된 게이트를 포함하고 접지에 접속된 소스를 포함한다. 플로팅-게이트 트랜지스터(1008)는 PMOS 트랜지스터(114)의 드레인에 접속된 드레인, 플로팅-게이트 트랜지스터(1004)의 게이트에 접속된 게이트, 및 접지에 접속된 소스를 포함한다. 또한, 플로팅-게이트 트랜지스터들(1004, 1008)은 캐패시터(1014)로 표시된 프로그래밍 가능한 플로팅 게이트들을 포함한다.
비교기(1026)는 인버터(1028)의 제 1 단자 및 스위치(1052)의 제 1 단자에 접속된 출력을 포함한다. 인버터(1028)는 제 2 단자를 갖고, 스위치(1052)는 제 2 단자를 갖고, 이들 양자는 고전압 제어기(1030)의 제어 입력(COMP)에 접속된다. 고전압 제어기(1030)는 선택 입력(SEL), 소거 입력(ER), 기록 입력(WR), 및 클록 입력(CLK)을 추가로 포함한다. 고전압 제어기(1030)는 터널 회로(1034, 1032)를 통해 트랜지스터들(1002, 1004, 1008)의 플로팅-게이트들을 각각 구성하기 위한 다양한 입력들에 응답한다. SEL 입력에서의 선택 신호는 프로그래밍될 트랜지스터들(1002 또는 1004, 1008)을 선택한다. 스위치(1052)는, 프로그래밍될 장치들, (1002 또는 1004, 1008) 중 어느 하나의 기능으로서 프로그래밍 알고리즘에서의 전류 비교 결과의 극성을 선택한다. 고전압 제어기(1030)의 ER 및 WR 입력들에서 수신된 소거 신호 또는 기록 신호는, 회로(1000)가 겪는 고전압 프로그래밍 사이클을 결정한다. 고전압 제어기(1030)의 CLK 입력에서 수신된 클록 신호는 고전압 생성기를 구동시키고, 이는 전하 펌프 회로로 구현된다. 이들 신호들은 또한 전하-펌프 클록 구동기들을 인에이블하고, 이는 외부 클록 신호(CLK)를 수신하고, 전하-펌프 구동 신호들의 비중첩 위상들을 제공한다.
그의 입력들의 구성에 기초하여, 고전압 제어기(1030)는, 터널 회로들(1032, 1034) 중 하나 또는 양자에 신호들을 인가함으로써 트랜지스터들(1002, 1004, 1008)의 플로팅 게이트들을 선택적으로 프로그래밍하도록 구성된다. 회로(1000)에서, 터널링 회로(1032, 1034)는 그들의 폴리실리콘 게이트들을 MOS 트랜지스터들(1002, 1004, 1008)의 플로팅 게이트들과 공유하는 MOS 다이오드들이다.
고전압 제어기(1030) 및 터널 회로(1032)는 트랜지스터들(1004, 1008)의 플로팅 게이트들을 프로그래밍하도록 협력하여, 캐패시터(1014)로 표시된 플로팅 게이트 상의 전하를 충전하고, IREF 및 VREF에 대한 정밀한 값들을 성취하기 위해 트랜지스터들(1004, 1008)의 게이트-소스 전압을 변경한다. 유사하게, 터널 회로(1034) 및 고전압 제어기(1030)는 트랜지스터(1002)의 플로팅 게이트를 프로그래밍하도록 협력하여, 캐패시터(1012)로 표시된 플로팅 게이트 상의 전하를 충전하고, 트랜지스터(1002)의 게이트-소스 전압을 변경한다.
플로팅-게이트 트랜지스터들(1002, 1004, 1008)에 대한 유사한 값으로 고려될 수 있는 원래 문턱값 전압은, 임의의 프로그래밍을 수행하기 전에 플로팅-게이트 트랜지스터들(1002, 1004, 1008)의 원 상태를 특징으로 한다. 그러한 원래 상태에서, 플로팅-게이트 트랜지스터들(1002, 1004, 1008)의 동일한 크기로 인해, 판독 구성에서 회로(1000)는 제로 전류를 갖는다. 그러나, 플로팅-게이트 트랜지스터들(1004, 1008)이 트랜지스터(1002)의 문턱값 전압보다 낮은 문턱값 전압으로 프로그래밍될 때, 저항기(106)를 통한 비제로 전류는 트랜지스터들(1004, 1114, 112) 및 제어 소자 트랜지스터(1002)에 의해 제공된 피드백 루프에 의해 유지된다.
판독 구성에서, 스위치(1036)는 온이고, 스위치(1038)는 오프이고, 스위치들(1042, 1046)은 온이고, 스위치(1044)는 오프이다. 테스트 전류 브랜치들은 온인 스위치(1050)를 통해 디스에이블되고, 비교기(1026)의 포지티브 입력은 이러한 노드를 플로팅하는 것을 회피하기 위해 온인 스위치(1048)를 통해 그라운딩된다.
테스트 모드에서, 임의의 프로그래밍이 수행되기 전에, 스위치(1036)가 개방되고, 스위치(1038)는 폐쇄되고, 외부 테스트 전류(IPROG=ITEST)는 2의 곱셈 인수를 갖는 트랜지스터(112)에 의해 미러링되고, 저항기(106)를 통해 한 쌍의 트랜지스터(1002, 1004)를 바이어싱한다. 트랜지스터들(1002, 1004, 1008)이 그들의 원래 상태들일 때, 트랜지스터(1002)의 게이트-소스 전압은 트랜지스터(1004)의 게이트-소스 전압보다 크고, 제 1 전류(I1)는 제 2 전류(I2)보다 크고, 트랜지스터(1008)를 통한 전류(I3)는 제 2 전류(I2)와 매칭한다. 테스트 전류(ITEST)는 전류(I3)보다 크다.
비교기(1026)는 전류(I3)와 테스트 전류(ITEST)를 비교하고, 피드백 신호를 고전압 제어기(1030)의 COMP 입력에 제공하고, 고전압 제어기(1030)는 터널링 장치들(1032, 1034)을 제어한다. 테스트 전류(ITEST)가 전류(I3)보다 크면, 고전압 제어기(1030) 내부의 고전압 생성기는 인에이블된다. 고전압 생성기는 클록 신호(CLK)에 의해 구동되는 전하-펌프 회로로 구현된다. 신호들(ER 및 WR)은 실행될 프로그래밍 동작, 소거 또는 기록 중 어느 하나를 규정한다.
트랜지스터들(1002, 1004, 1008)이 그들의 원래 상태들일 때, WRITE 절차가 테스트-모드에서 개시될 수 있고, 테스트-모드는 플로팅 게이트들로부터 원래 전하를 추출하고, 따라서, 트랜지스터들(1004, 1008)의 제어 게이트 동등 문턱값 전압을 낮추고, 트랜지스터들(1004, 1008)의 게이트-소스 전압들(VGS1004) 및 (VGS1008)을 감소시킨다. 상기 절차는 전류(I3)가 테스트 전류(ITEST)와 동일한 레벨에 도달할 때까지 계속된다. 전류(I3)가 테스트 전류(ITEST)와 매칭할 때, 비교기(1026)는 고전압 사이클을 디스에이블한다. 스위치들(1036, 1048, 1050)은 온-상태로 회복되고, 스위치(1038)는 오프-상태로 회복된다. 이러한 지점에서, 기준 전류(IREF)는 제 2 전류(I2) 및 전류(I3)와 동일하고, 이는 프로그래밍된 전류(IPROG)와 동일한 값을 갖는다.
보통, 프로그래밍은 2 개의 고전압 사이클들을 수반한다. 제 1 고전압 사이클은 플로팅-게이트 장치들(1004, 1008)을 소거하고, 이들을 고정밀 조정의 최종 상태에 대한 부가적인 트리밍을 허용하는 디폴트 상태로 되게 한다. 기록 사이클로서 간주되는 제 2 고전압 사이클은, 타겟 기준 전류(IREF) 조건이 원하는 레벨의 정밀도에 도달될 때가지 플로팅-게이트 트랜지스터들(1004, 1008)의 미세-튜닝을 수행한다. 트랜지스터들(1004, 1008)의 플로팅-게이트들의 소거/기록 프로그래밍을 수반하는 트리밍 절차를 고려하여, 트랜지스터(1002)는 트랜지스터(112)를 통해 미러링되는 외부 전류(IPROG)에 의해 바이어싱되는 기준 트랜지스터의 기능을 갖는다. 트랜지스터들(1004, 1008)의 소거 프로세스는, 차동 증폭기(1026) 및 연관된 회로와 같이 비교기 루프의 제어 없이 그들의 동등한 문턱값 전압들을 원래 문턱값 레벨 이상으로 올린다. 따라서, 소거 동안에, 소거 고전압 사이클이 테스트-모드 루프에 의해 제어되지 않고 고전압 회로(1030)의 ER 입력에 인가된 소거 신호의 사용자-규정 지속 기간에 의해 제어되기 때문에, 스위치(1036)는 온이고, 스위치(1038)는 오프이고, 스위치들(1046, 1044)은 오프이고, 스위치들(1048, 1050)은 온이고, 스위치(1052)는 온 또는 오프일 수 있다. ERASE 동작의 종료에서, 트랜지스터들(1004, 1008)은 높은 문턱값들을 갖고, 어떠한 전류도 회로(1000)를 통해 흐르지 않는다.
소거 동작 다음의 장치들(1004, 1008)의 기록 동작은 2 개의 단계들로 수행된다. 제 1 단계는 트랜지스터들(1004, 1008)의 문턱값을 트랜지스터(1002)의 원래 값으로 낮추도록 의도된다. 이에 관하여, 스위치(1036)는 오프이고, 스위치(1038)는 온이고, 스위치들(1042, 1044, 1046)은 온이고, 스위치(1052)는 온이고, 스위치들(1048, 1050)은 오프이고, 외부 프로그래밍 전류(IPROG)는 제어 루프를 인에이블하는데 사용된다. 고전압 제어기(1030)의 WR 입력에 인가된 기록 신호는, 트랜지스터들(1004, 1008)의 문턱값 전압들이 트랜지스터(1002)의 원래 문턱값과 대략 동일한 경우, 전류(I3)가 테스트 전류(ITEST)와 동일할 때까지 인에이블된다.
제 2 단계는, 전류(I3)가 테스트 전류(ITEST)와 동일할 때까지 스위치(1044)를 턴 오프하고, 고전압 기록 신호를 터널링 구조(1032)에 인가하는 것을 포함한다. 이러한 지점에서, 회로(1000)의 프로그래밍이 완료되고, 고전압 제어기(1030)의 고전압 생성기는 자동적으로 턴 오프된다. 회로(1000)가 그의 판독 구성으로 복귀하고, 스위치(1036)는 온이고, 스위치(1038)는 오프이고, 스위치들(1042, 1046)은 온이고, 스위치(1044)는 오프이고, 스위치들(1048, 1050, 1052)은 온이다.
트랜지스터(1002)의 플로팅 게이트를 프로그래밍하기 위해, 소거 동작은 제어 루프 없이 수행되고, 고전압 사이클의 지속 기간은 사용자에 의해 규정된다. 소거 동작 동안에, 스위치(1036)는 온이고, 스위치(1038)는 오프이고, 스위치들(1042, 1044, 1046)은 오프이고, 스위치들(1048, 1050)은 온이고, 스위치(1052)는 오프 또는 온일 수 있다. 소거 동작의 종료에서, 트랜지스터(1002)의 제어 게이트에 대한 동등한 문턱값은 하이이고, 트랜지스터(1002)는 턴 오프된다.
소거 동작 다음의 기록 동작은 프로그래밍 루프에 의해 제어되고, 스위치(1036)는 오프이고, 스위치(1038)는 온이고, 스위치들(1042, 1046)은 온이고, 스위치(1044)는 오프이고, 스위치들(1048, 1050)은 오프이고, 스위치(1052)는 오프이다. 트랜지스터(1002)가 도전성이 아닌 한, 트랜지스터(112)의 미러링 인수에 의해 곱셈된 프로그래밍 전류(IPROG)는 저항기(106)를 통해 트랜지스터(1004) 상으로 소싱되고, 트랜지스터(1008) 상에 복제된다. 기록 동작 동안에, 트랜지스터(1002)의 플로팅 게이트 상의 원래 전하가 추출되고, 제어 게이트 상의 동등한 문턱값 전압이 감소되고, 트랜지스터들을 도전 상태로 되게 하고, 트랜지스터(1004)를 통한 전류를 감소시킨다. 전류(I3)가 테스트 전류(ITEST)의 레벨에 도달할 때, 비교기(1026)의 출력에서의 제어 신호는 고전압 제어기(1030)의 고전압 생성기를 디스에이블하고, 기록 동작이 종결된다.
트랜지스터들(1002, 1004, 1008)의 플로팅 게이트들을 프로그래밍하는 프로그래밍 기술은, 프로그램 검증 알고리즘에서와 같이 다중의 입력 펄스들을 요구하지 않고, 타겟 파라미터가 성취될 때까지 연속적인 트리밍(연속적인 조정)을 허용한다. 대안적인 실시예에서, 회로(1000)는 제 1 기록 사이클을 적용함으로써 프로그래밍 시퀀스를 반전시키는 가능성을 제공하고, 이는 플로팅-게이트 트랜지스터들(1002, 1004, 1008)의 문턱값 전압들을 감소시키고, 그후 제어된 소거 절차를 통해 문턱값 전압들을 점차적으로 증가시킨다. 그러나, 그러한 시퀀스는, 원하는 기준 전류(IREF)가 성취될 때 정지하는 반복된 사이클 내에서 평가 스테이지 다음의 펄스 고전압 소거 사이클을 사용한다.
상술된 프로그래밍 기술은 많은 가능한 방법들 중에서 플로팅-게이트 트랜지스터들(1002, 1004, 1008)을 프로그래밍하는 방법의 대표적인 예이다. 다른 프로그래밍 기술들 및 상기 단계들의 상이한 순서가 또한 가능하다. 예를 들면, 대안적인 실시예에서, 이전 단락들에 기재된 프로그래밍 프로세스들은 트랜지스터들(1004, 1008) 및 그후 트랜지스터(1002)에 연속적으로 적용될 수 있고, 프로그래밍 가능한 전류들의 레벨은 각각의 프로그래밍 스테이지에서 적절히 선택된다. 임의의 판독 및/또는 기록 알고리즘들이 또한 다른 트랜지스터들의 프로그래밍 없이 선택적인 플로팅-게이트 트랜지스터를 프로그래밍하도록 개별적으로 적용될 수 있다는 것이 이해되어야 한다.
도 11은 기준 전류를 제공하는 방법(1100)의 실시예의 흐름도이다. (1102)에서, 제 1 전류는 제 1 트랜지스터의 제 1 전류 전극에 제공되고, 제 1 트랜지스터는 저항기를 통해 제 1 전류 전극에 결합된 제어 단자 및 전력 공급 단자에 결합된 제 2 전류 전극을 포함한다. 실시예에서, 제 1 전류는 전류 미러의 제 1 단자를 통해 제 1 트랜지스터의 제 1 전류 전극에 제공된다. (1104)로 계속해서, 제 1 전류에 관련된 제 2 전류는 제 2 트랜지스터의 제 1 전류 전극에 제공되고, 제 2 트랜지스터는 제어 전극 및 전력 공급 단자에 결합된 제 2 전류 전극을 포함한다. 실시예에서, 제 2 전류는 전류 미러의 제 2 단자를 통해 제 2 트랜지스터의 제 1 전류 전극에 제공된다.
(1106)으로 진행하여, 제 2 전류에 관련된 기준 전류는 제 2 트랜지스터의 제어 전극에서의 전압에 응답하여 출력을 제공한다. 예에서, 기준 전류는, 제 3 트랜지스터를 사용하여 제 2 전류에 기초하여 출력 신호를 생성하고, 제 3 트랜지스터에 결합된 전류 미러를 사용하여 기준 전류를 생성하기 위해 출력 신호를 미러링함으로써 제공된다. (1108)로 진행하여, 기준 전류가 또 다른 회로에 제공된다.
특정 예에서, 제 1 및 제 2 트랜지스터들은 플로팅-게이트 트랜지스터들이다. 그러한 예에서, 상기 방법은, 프로그래밍 회로를 사용하여 제 1 및 제 2 트랜지스터들 중 적어도 하나의 문턱값 전압을 선택적으로 프로그래밍하는 단계를 추가로 포함한다.
도 13에 표시된 또 다른 특정 예에서, 제 1 트랜지스터(102)의 제 1 전류 전극과 제어 전극 간의 저항은 기준 전류를 조정하도록 재구성될 수 있다. 예를 들면, 스위치들(1312, 1314, 1316, 1318)은 저항기들(1302, 1304, 1308) 중 하나 이상을 바이패스(bypass)하도록 선택 가능하다. 임의의 주어진 시간에서, 스위치들 중 단지 하나는 트랜지스터(102)의 제어 및 제 1 전류 전극들 간의 저항을 선택하도록 활성화된다. 그러한 예에서, 상기 방법은 저항기를 재구성하는 전자 스위치들을 제어하는 디지털 시퀀스를 선택적으로 프로그래밍하는 단계를 추가로 포함한다. 또한, 상기 방법은 디지털 제어 시퀀스의 온-칩 비휘발성 프로그래밍 가능성을 포함한다.
도 14에 예시된 또 다른 예에서, 제 1 트랜지스터(102)의 제 1 전류 전극과 제어 전극 간의 저항의 양은, 전자 스위치들(1412, 1414, 1416, 1418)을 통해 제 1 트랜지스터의 제어 전극을 구성 가능한 저항성 네트워크의 다양한 노드들에 선택적으로 접속시킴으로써 재구성될 수 있고, 전자 스위치들은 디지털 신호들에 의해 제어된다. 또한, 상기 방법은, 전자 스위치들을 제어하는 디지털 시퀀스의 온-칩 비휘발성 프로그래밍 가능성을 포함한다. 기준이 문턱값 아래에서 동작될 때, VREF는 트랜지스터(112)의 드레인으로부터 수집될 수 있고, 이러한 실시예는 수학식 17 및 수학식 19에 표시되고 도 12에 예시된 유사한 열적 보상 원리에 기초하여 VREF의 온도 계수의 디지털 제어를 위해 사용될 수 있다.
도 13 및 도 14에 도시된 실시예들(1300, 1400)에서, 스위치들은 논리 신호들 또는 비휘발성 프로그래밍 가능한 디지털 신호들에 의해 제어된다. 또한, 스위치들 및 저항기들이 저항을 변경하도록 구성 가능한 저항성 네트워크를 형성하기 위해 협력하는 것으로 도시되지만, 다른 실시예들에서, 저항성 소자가 스위치 임피던스 네트워크 또는 스위치 프로그래밍 가능한 플로팅-게이트 트랜지스터들을 사용하여 제공될 수 있다는 것이 이해되어야 한다.
도 1 내지 도 14에 관련하여 상술된 회로들 및 방법들과 함께, 저전압들에서조차 열적으로 안정된 기준 전류를 제공하도록 구성 가능한 기준 회로가 개시된다. 기준 회로의 실시예들은 기준 전류를 생성하기 위해 저항기에 걸쳐 2 개의 MOS 트랜지스터들의 게이트-소스 전압들의 차이를 인가한다. MOS 트랜지스터들은 양자의 장치들에 동일한 드레인-소스(VDS) 조건을 제공하도록 접속된 그들의 드레인들로 구성된다. MOS 트랜지스터들 중 하나는 클램프로서 동작하는 다이오드(즉, 게이트는 다이오드 구성으로 전류 전극들 중 하나에 접속됨)로서 구성되고, 제 2 MOS 트랜지스터는 게인 장치로서 동작하고 기준 저항기의 하나의 단부에 접속된 그의 게이트를 갖는다. 저항기의 다른 단부는 MOS 트랜지스터들의 공통 드레인 노드에 접속된다. 피드백 루프는 기준 저항기를 통해 흐르는 전류의 레벨을 보존한다. 특정 실시예들에서, 넓은 범위의 온도 조건들에 걸쳐 전류 또는 전압의 일정한 레벨을 보존하기 위한 부가적인 열적 보상 스테이지들이 채용된다.
본 발명이 바람직한 실시예들을 참조하여 기재되었지만, 본 발명의 범위를 벗어나지 않고 형태 및 세부 사항에서 변동들이 이루어질 수 있다는 것을 당업자는 인식할 것이다.
100: 기준 회로 102, 104, 108: NMOS 트랜지스터
106, 118: 저항기 110, 112, 114, 116: PMOS 트랜지스터
200: 기준 회로 300: 기준 회로
302, 304: 진성 트랜지스터 306: 저항기
400: 기준 회로 414, 416: NMOS 트랜지스터
402, 404, 406, 408, 410, 412: PMOS 트랜지스터
500: 기준 회로 502, 506, 508: PMOS 트랜지스터
504: 저항기 510, 512: NMOS 트랜지스터
600: 기준 회로 602, 606: PMOS 트랜지스터
604, 610: 저항기 608: NMOS 트랜지스터
700: 기준 회로 702, 704, 706, 710: PMOS 트랜지스터
708: NMOS 트랜지스터 712: 저항기
800: 기준 회로 802, 814, 818: 저항기
804, 806, 808, 816: PMOS 트랜지스터
810, 812: NMOS 트랜지스터 900: 기준 회로
902, 906, 918: 저항기 904, 908: NMOS 캐스코딩 트랜지스터
910, 912: PMOS 캐스코딩 트랜지스터 914, 916: 전류 미러
1000: 기준 회로 1012, 1014: 캐패시터
1002, 1004, 1008: 플로팅-게이트 트랜지스터
1020, 1022, 1024: PMOS 트랜지스터 1026: 비교기
1028: 인버터 1030: 고전압 제어기
1032, 1034: 터널 회로
1036, 1038, 1042, 1044, 1046, 1048, 1050, 1052: 스위치
1200: 기준 회로 1206: 저항기
1302, 1304, 1308: 저항기
1312, 1314, 1314, 1316, 1318: 스위치 1400: 기준 회로
1410, 1412, 1414, 1416, 1418: 전자 스위치

Claims (5)

  1. 회로에 있어서:
    제 1 전류 전극, 제어 전극, 및 전력 공급 단자에 결합된 제 2 전류 전극을 포함하는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 상기 제어 전극에 결합된 제 1 단자, 및 상기 제 1 전류 전극에 결합된 제 2 단자를 포함하는 저항 소자; 및
    상기 저항 소자의 상기 제 2 단자에 결합된 제 1 전류 전극, 상기 저항 소자의 상기 제 2 단자에 결합된 제어 전극, 및 상기 전력 공급 단자에 결합된 제 2 전류 전극을 포함하는 제 2 트랜지스터로서, 상기 제 1 트랜지스터의 상기 제어 전극에서의 전압에 관련된 출력 신호를 생성하도록 구성된, 상기 제 2 트랜지스터를 포함하는, 회로.
  2. 제 1 항에 있어서,
    상기 출력 신호에 관련된 전류를 전달하기 위한 제 1 전류 전극, 상기 제 2 트랜지스터의 상기 제어 전극에 결합된 제어 전극, 및 상기 전력 공급 단자에 결합된 제 2 전류 전극을 포함하는 제 3 트랜지스터를 추가로 포함하고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 3 트랜지스터 중 적어도 하나는 플로팅-게이트 트랜지스터인, 회로.
  3. 제 2 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 3 트랜지스터 중 적어도 하나의 문턱값 전압을 선택적으로 프로그래밍하도록 구성된 고전압 제어기를 포함하는 프로그래밍 회로를 추가로 포함하는, 회로.
  4. 회로에 있어서:
    전력 공급 단자에 결합된 제 1 전류 전극, 상기 전력 공급 단자에 결합된 제어 전극, 및 제 2 전류 전극을 포함하는, 제 1 도전형의 제 1 트랜지스터;
    상기 제 1 도전형과 반대인 제 2 도전형의 제 2 트랜지스터로서, 상기 제 2 트랜지스터는 출력 전류를 전달하기 위한 제 1 전류 전극, 상기 제 1 트랜지스터의 상기 제 2 전류 전극에 결합된 제어 전극, 및 제 2 전류 전극을 포함하는, 상기 제 2 트랜지스터; 및
    상기 제 2 트랜지스터의 상기 제 2 전류 전극에 결합된 제 1 단자 및 상기 전력 공급 단자에 결합된 제 2 단자를 포함하는 저항 소자를 포함하는, 회로.
  5. 기준 전류를 제공하는 방법에 있어서:
    제 1 전류를 제 1 트랜지스터의 제 1 전류 전극에 제공하는 단계로서, 상기 제 1 트랜지스터는 저항 소자를 통해 상기 제 1 전류 전극에 결합된 제어 단자, 및 전력 공급 단자에 결합된 제 2 전류 전극을 포함하는, 상기 제 1 전류 제공 단계;
    상기 제 1 전류에 관련된 제 2 전류를 제 2 트랜지스터의 제 1 전류 전극에 제공하는 단계로서, 상기 제 2 트랜지스터는 상기 제 2 트랜지스터의 상기 제 1 전류 전극에 결합된 제어 전극, 및 상기 전력 공급 단자에 결합된 제 2 전류 전극을 포함하는, 상기 제 2 전류 제공 단계; 및
    상기 제 2 트랜지스터의 상기 제어 전극에서의 전압에 응답하여 상기 제 2 전류에 관련된 기준 전류를 출력에 제공하는 단계를 포함하는, 기준 전류 제공 단계.
KR1020110011761A 2010-02-11 2011-02-10 전류 또는 전압을 생성하는 회로들 및 방법들 KR101800601B1 (ko)

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