200810094 九、發明說明： H JSb Zl 本發明係有關包含S Ο N O S記憶體單元之記憶體裝置以 及操作包含SONOS記憶體單元記憶體裝置之方法。再者本 5 發明係有關包含s ΟΝ 〇 s記憶體單元之記憶體裝置用程式化 裝置。 【先前技術】 崁入式一次性可程式化(OTP)記憶體通常用於系統單 晶片（SOC)，以達到比遮罩唯讀記憶體(R〇M)更高的彈性。 10與遮罩110%不同，包含於OTP記憶體内之程式碼可以依據 每個客戶變化，以及其可以除錯而不需在更改程式碼後提 供新的遮罩。換言之，崁入式OTP記憶體比例如快閃記憶 體之多次可程式化記憶體便宜。 有數種已知的OTP記憶體型式。浮動閘極(FG)〇Tp記憶 15體包含一介於半導體基質與控制閘極(CG)端間之隔離浮動 閘極層。對於程式化—FG記憶體單元，在該記憶體可以用 於儲存貝料之前，所需之初始化抹除動作為將記憶體裝置 之所有兄憶體單元變換呈一預定狀態。只有在此區塊抹除 操作後兄憶體單元可以選擇性地被程式化，亦即所選擇之 。己體單元之資訊内容會變動已儲存資料。 C 内 】 本發明之一目標為提供一SONOS記憶體裝置，其可以 不需使用高電壓電晶體進行程式化。 本么明之另一目標為提供操作SONOS記憶體裝置之方 5 200810094 法，其允許以位元選擇方式程式化記憶體單元而不需使用 高電壓電晶體。 本發明是由獨立的申請專利範圍定義。相關之申請專 利範圍定義較佳實施例。 5 依據本發明第一觀念提供一記憶體裝置，此後稱之為 SONOS記憶體裝置。80漏8記憶體裝置包含具有以氮化物 層連接至SQNQS層堆疊之控糊極端、源極端與汲極端。 再者，本發明之SONOS記憶體裝置包含程式化單元，其連 接至汲極端與控制閘極端。此程式化單元被組配以依據所 10接收之程式化請求供應一預設正電壓至所選擇|5〇1^(^記憶 體單元之汲極端與一預設負電壓至控制閘極端定址至所選 擇之SONOS記憶體單元。此預設汲極電壓與預設閘極電壓 適合用以在帶至帶隧通製程中對所選擇s〇N〇s記憶體單元 之汲極產生熱電洞，以及適合用以將所產生之部分熱電洞 15注入所選擇S0N0S記憶體單元之SONOS層堆疊之氮化物 層，因此將所選擇SONOS記憶體單元從高ντ狀態切換為低 VT狀態。 依據本發明之SONOS記憶體裝置是由包含上述定義之 SONOS記憶體單元之任一電子裝置以及程式化單元構成。 20更具體的，此對應之電子裝置並不侷限於記憶體裝置之功 能性，而是可以依據特定之應用目的擁有額外的功能。依 據本發明之S ON 0 S記憶體裝置範例為包含上述定義之 SONOS記憶體單元與程式化單元之系統單晶片。同樣地， 處理裔、微控制器以及特定應用積.體電路(ASIC)等等可以 6 200810094 構成依據本發明之SONOS記憶體裝置。 SONOS記憶體單元之SONOS層堆疊包含下列層：多矽 層-阻斷氧化層石夕化氮曾底層（或通道）氧化層_石夕化層（基 質）。其中多矽層構成閘極端。阻斷氧化層通常是由二氧化 - 5矽（Si〇2)構成，與底層氧化層相同。最後之矽化層通常是由 . 基質構成，其包含介於源極與汲極端間之通道區域，如同 典型之MOSFET型式電晶體。業界熟知技藝之人士熟知 SONOS層堆疊之層厚度、純度或材質變異將在下列之較佳 Φ 實施例做更進一步說明。 10 在本發明說明内容中，當提及高與低臨界電壓ντ值時 使用下列符號習慣：當比較臨界電壓時，必須將電壓之符 號納入考量。因此不像其強度，負電壓一定低於正電壓。 如範例所示，-3V之臨界電壓比本發明中0.5V正臨界電壓 低。在本發明中，沒有符號之電壓值表示正電壓值。 -15 本發明是以無法應用熟知之浮動閘極記憶體裝置程式 - 化方法在低電壓s〇NOS記憶體裝置為基礎。SONOS裝置與
^ 諸WUV設限之抹除動作作用不同。在UV照射後，SONOS 記憶體單元處於平衡狀態，其為高Vt狀態，而非浮動記憶 -體單元之低VT狀態。在上述符號習慣下，此與]?(}記憶體單 20元不同之SON〇S記憶體單元行為適用於NMOS與PMOS記 憶體單元。SONOS記憶體單元之不同行為為將uv射線產生 之電子填入氮化物層中凹洞之基質部分。 本發明是以使用熱電洞注入(HHI)機制以程式化所選 擇Z丨思體單元之新觀念為基礎。熱電洞可以藉由在所選擇 7 200810094 SONOS記憶體單^之汲極端以閘極辅助帶至㈣通(btbt) 方法產生。此閘極辅助ΒΤΒΤ製程在適當的偏壓條件產生。 例如，供應一適當之負閘極電壓至所選擇記憶體單元之閘 極端，以及供應一適當之正汲極電壓至s〇N〇s記憶體單元 、5之汲極端。以此方式，會矽基質之汲極產生大電子場。與 . BTB製程相關之電子場分量與基質表面平行。此一大水平 場之作用為由BTBT製程在基質產生之電洞。這些電洞具有 高能量（熱）並且可以輕易地注入S0N0S層堆疊之氮化物 ® 層，因而穿越由底層氧化層構成之障蔽。 10 藉由選擇適當的負閘極電壓與適當的正沒極電壓，可 以對s〇N〇s§e^jt體單元進行程式化。程式化為將s〇N〇hc 憶體單元從一經抹除後之高ντ狀態切換為低Vt狀態。此切 換可以表示為將S0N0S記憶體單元從位元值，切換至位 元值“1”，反之亦然。 -15 定址個別選擇之S0N0S記憶體單元亦可以達成。本發 明S0N0S記憶體裝置之程式化單元被組配成藉由供應預設 • 正汲極電壓至所選擇S0N0S記憶體單元之汲極端以及預設 負電壓至所選擇記憶體單元控制閘極端以位元選擇方式定 址每一S0N0S記憶體單元。 20 上述之熱電洞注入製程與稱之為直接隧通製程不同， 後者在業界亦稱之為改良式Fowler-Noniheim隧通製程。在 此製裎中，並不用於程式化依據本發明之SON〇s^憶體單 元’電洞直接從基質傳輸至氮化物層之導通帶狀態或傳輸 至氮化物層中局部化之凹洞跳躍狀態。因此在此直接隨通 200810094 製程中不會在積極產生熱電洞。 10 熱電洞注入觀念與不同之特定記憶體裳置不同，此方 法並不是用於S0N0S記憶體裝置。從美國專利第5 953 255 號得知NAND型陣列FG記憶體單元可以使用㈣抹除方式 抹除，其藉由將臨界電壓提升至接近中⑽值進行抹除， 以及降低〜直使用熱電洞注人方式程式化。亦即為了得到 夠大之VT窗口以作為可信賴的讀取，Hm程式化之^必須 選擇遠低於FG裝置之巾間VT值，當uv抹除之Μ乎等於 中間VT值。此隊料料維持是_不好的狀態。然而發明者 發現以本發明之麵叫基叙單元，其vTt 口對於中間 VT值更加對稱。因此可以選擇靠近且低於中間Vt值之Hm 程式化2VT值而不犧牲VTWn，其對資料之維持是有利 的。因此使用此程式化與抹除機制於S〇N〇s替代FG裝置具 15 本發明之SONOS記憶體裝置具有之優點為依靠程式化 單元操作之程式化機制允許使用預設正汲極電壓與負閘極 電壓，此電壓可以由狀態I/O電晶體加以提供，下列將參考 較佳實施例做更進一步說明。在此方法中，本發明之S〇N〇S 20記憶體裝置製造程序與習之技藝裝置相比簡化許多，因為 省略了高壓電晶體製程。因此本發明SONOS記憶體裝置之 製造成本非常的低。下列將對本發明第一觀念之SONOS記 憶體裝置較佳實施例做說明。除非明確地描述，否則必須 瞭解到實施例的額外特性可以與其他特性相結合。 有很大的優點，此方法為美國專利第5,953,255號所不建議 之方法。 9 200810094 在本發明SONOS記憶體裝置之較佳實施例中，程式化 單元被組配以依據所接收之程式化請求供應一介於3^至 7V之沒極電壓與介於-2V至-6V之閘極電壓定址至所選擇 記憶體單元。這些決定之電壓值可以在程式化步驟中將 5 S0N0S記憶體單元從高VT狀態切換至低Vt狀態。 在另一實施例中，含有記憶體單元之半導體基質包含 基質端。在此實施例中，程式化單元被組配以供應〇ν基質 電壓至基質端以及供應上述之汲極與閘極電壓值。在特定 的電壓區間内，可以使用ΗΗΙ機制大約1秒鐘以内的短時間 10内經由電子程式化將一已抹除記憶體單元程式化。 在另一實施例中，此程式化單元更被組配以供應一預 設源極電壓至所選擇記憶體單元之源極端，其中源極電壓 較佳地與汲極電壓相同。此實施例特別適用於源極與汲極 端間具有相對較長通道之SONOS記憶體單元之sonos記 15憶體裝置。在此情況下，在源極與汲極兩端可以更有效率 的產生熱電洞。然而對於較短的裝置而言，當只使用汲極 來產生電洞時，其可以較有效率地產生電洞。在大部分之 陣列組配中皆適用，例如1TN〇R，其僅有汲極端可以被選 擇性地偏壓以程式化。下面將參考圖示對此内容作更詳細 20 說明。 如上所述，程式化單元較佳地包含輸入/輸出電晶體， 這二龟曰曰體連接至S0N0S記憶體單元，並組配以提供最大 2.5V之輸出電壓。此一 1/〇電晶體組配並不會產生短時間之 車乂 N的輸出電壓切換。因此，趨近較高電壓之狀態電晶 200810094 體容忍度可以使用於本發明實施例以避免整合切換上述實 施例電壓之專屬高電壓電晶體。在高於1/〇電晶體帳面最高 輸出電壓期間最長大約為數秒鐘。再者這些電壓通常只在 SONOS圮憶體裝置整個生命週期期間提供一次或兩次。 5 在另一實施例中，SONOS層堆疊具有底部氧化層，其 -側與基質緊鄰，另_側則與氮化物層緊鄰，其中底部氧 化層厚度介於5至7奈米之間。在此實施例中，可以改是程 式化記憶體單元後之資料持久性。此以觀點，依據本發明 所使用之熱電·人機制比直錢通方式具有明顯之優 ίο點、，因為隧通機制並無法應用於底部氧化層厚度比2·5至* 奈米薄之S〇N〇S記憶體單元。如此薄之通道氧化層會造成 潛藏之資料維持損害。 為了進一步降低由SONOS記憶體裝置之程式化單元在 私式化動作日谓供應之預設正汲極電壓與預設負間極電 15壓可以加強沒極區域之添加屬性。特別是較高的沒極接 j添加蒼數可以降低達到閘極輔助帶至帶隧通所需之偏 S。在一較佳實施例中，SONOS記憶體單元之汲極接點參 數包含過渡_ ’其中摻雜物之濃度咖_3在姆⑻奈米之 距離巾隨著與基質表面㈣之增加改變1G·2至ΙΟ·4次。 恭&才目同添加原子還狀注入或者與SONOS溝渠添加原子 包子等效之添加物可以以圍繞汲極與源極接點^至幻度之 傾斜角度注入來加強帶至帶隨通電流。 難陣列架構可以作為依據本發明之SONOS記憶體裝 置J而在較佳實施例中，其包含s〇N〇s記憶體單元陣 11 200810094 列，其依據NOR架構作連接。在此架構中，s〇N〇s記憶體 早元之源極端連接至共同源極鲜塾。如下面之進一步含兒 明，此共同源極銲墊在另一實施例之電子抹除程序中是有 用的。 -5 為了保持⑽斯8記憶體單元在較小的體積，較佳地對 v 每一記憶體單元僅提供一電晶體，亦即使用1T組配。然而 亦可以使用2T之組配。 程式化單元較佳地包含位元線驅動器，其與沿著對應 位元線排列之SONOS記憶體單元汲極端並接，以及一字元 10線，其與沿著對應字元線排列之SONOS記憶體單元控制閘 極端並接。此實施例之位元線驅動器較佳地被組配以供應 預設正電壓至與所選擇位元線連接之汲極端，字元線驅動 器較佳地被組配以供應預設負電壓至所選擇字元線之控制 閘極端，依據所接收之程式化請求定址至所選擇的soNos -15 記憶體單元。 在此組配巾，在S0職記憶體單元位元線驅動器與沒 極端之間串接位7L浮動電晶體有其優點，其連接至對鹿之 位元線作為位元線驅動器與位元線浮動電晶體之下游y此 實施例對於取代UV射線抹除程序之電子抹除程序之應用 20特別有用。電子抹除程序之優點為已經封裝之裝置也^以 被抹除。藉由在已封裝裝置上以接腳或銲墊型式提供連 線，此裝置可以被抹除數次，因此提供一便宜之多次程式 化選項。 在電子抹除程序中，較佳地使用直接隧通機制，其需 12 200810094 要應用10至12V範圍之高電壓。因為記憶體電晶體在此電子 抹除程序期間是處於反向（導通)狀態(例如Vg^1〇v)，供應 至汲極端之偏壓較佳地與供應至源極端之偏壓相同，以預 防超出通道電流。此實施例使用位元線浮動電晶體，在電 5子抹除程序期間其可以被切換以保留位元線浮動。較佳 地，位元線浮動電晶體被組配以隔離並忍受大約_7V之電 壓。因為此偏壓情況只會在數秒鐘的有限期間產生，位元 線浮動電晶體可以使用I/O電晶體或參考電晶體製造。在讀 取操作期間，位元線浮動電晶體會被開啟以傳遞此電壓至 1〇所選擇單凡之汲極。可以藉由供應電源供應電壓乂⑽至此位 元線浮動銲墊達成此-目的。在寫入操作期間，需要較高 的電慶以傳遞所需3S7V之寫人電慶至所選擇單元汲極。為 了傳遞電壓X至所選擇S⑽〇s單元之汲極，位以浮動鲜 墊之電壓至少必須高於X+Vtf，其巾&表示位元線浮動電 15 晶體臨界電壓。 另一較佳實施例包含溝渠銲#•，其連接至基質上之 SONOS記㈣單元添加絲。在電子抹除料期間，'此溝 渠録塾是有用的，並且用以對此溝渠加偏壓。典型地，此 一相同電壓會供應至共同源極銲墊以及位元線浮動鮮塾。 2〇此電壓可以由外部程式化褒置供應。較佳地，提供靜電保 護(ESD)。 為了加強供應抹除電屋期間之絕緣，-實施例之 謂0s記鍾單元更包含與添加溝渠為反料通型式並且 排列在添加溝渠下方之戾入式隔離溝渠。 13 200810094 10 藉由分散此偏壓制閘極與源極端可以避免使用抹时 2電壓電•。程式化單元較佳地被組配以供王 :二電壓VDD或大約3V之電壓至一記憶體單元控制閑 ….1至5秒之時間，依據所接收之指令從所以記憶體單 疋中抹除儲存之資訊。此程式化單讀佳地被組配成在電 抹除私序期間與外部供應至源極端之源極偏壓同步供鹿 3極電壓。因此閘極與源極間之可供應偏壓大約請，此 书壓足以觸發直接隨通程序，此程序會在.至$秒的時間 内抹除所有記憶體單元。此—段時間區間比uv射線抹除具 有明顯優勢’UV射線抹除需要長達20分鐘並且只能應用於 晶圓層級。 SONGS記Μ裝置亦可錢用21記憶體單元構成。在 此U況下，每一圮憶體單元包括一記憶體電晶體與一選擇 電曰曰體。配置一選擇線驅動器，其與相對應字元線2S〇n〇s 15圮憶體單元選擇電晶體之額外閘極端並接，此驅動器並被 、、且配成依據所接收之讀取或寫入指令驅動相對應資源線之 選擇電晶體。 依據本發明第二觀念，提出操作包含8〇]^〇§記憶體單 元之記憶體裝置操作方法。此方法包含成程式化一所選擇 20 S0N0S記憶體單元之步驟。此程式化步驟包括：提供此 S0N0S記憶體裝置於已抹除狀態，所選擇之s〇N〇^憶體 單元位於高VT狀態；以及供應預設正汲極電壓至所選擇 S0N0S記憶體單元汲極端以及預設負電壓至所選擇 S0N0S記憶體單元控制閘極端，此汲極電壓與閘極電壓適 14 200810094 合用以在所選擇SONOS記憶體單元汲極側之帶至帶隧通製 程中產生熱電洞，並且將這些熱電洞注入SONOS記憶體單 元之氮化物層，因此從高VT狀態切換至低γτ狀態。 本發明之操作方法反映出以本發明第一觀念製造之記 - 5憶體裝置優點。 ^ 下面將說明本發明第二觀念之較佳實施方法。如前所 述’除非有明確的說明，這些實施例可以與其他實施例結 合。 ® 在一較佳實施例中，程式化所選擇SONOS記憶體單元 1〇 之步驟更包括供應一預設正源極電壓至SONOS記憶體單元 源極端，此源極電壓適合用以在SONOS記憶體單元之源極 側產生熱電洞（第3頁最後一段）。此實施例對於操作具有相 對較長通道長度SONOS記憶體單元之記憶體裝置非常有 用。 15 在較佳實施例中，某些部分已經在前面說明過，程式 化所選擇SONOS記憶體單元之步驟包含供應介於3V至7V 之汲極電壓以及介於-2V至-6V之閘極電壓。雖然這些電壓 已經超過現在CMOS製程之I/O電晶體最大容許範圍（大約 2.5V)，此I/O電晶體可以切換這些高電壓，因為這些電晶體 20只需要在數秒鐘的有限時間區間内切換這些高電壓。這些 電壓特別適合用以達成硬電洞注入程式化機制。 如同前述實施例内容所述，此預設正沒極電壓與預設 負閘極電壓，其供應時間區間較佳地介於0.1秒至5秒之 間。在此方法中，可以達成快速程式化以及可以使用簡單 15 200810094 I/O電晶體用以程式化記憶體裝置。 一實施例包含提供SONOS記憶體裝置位於已抹除狀態 之步驟，藉由使用紫外線電子射線照射8〇1^〇8單元抹除 SONOS記憶體單元。在製造此裝置期間可以使用此一實施 5例，可以藉由直接照射晶圓或晶片抹除記憶體單元。 然而，為了達成SONOS記憶體裝置可多次程式化，較 佳的方法為在提供SONOS記憶體裝置在已抹除狀態之步驟 中包含電子抹除SONOS記憶體單元。此一方法較佳地經由 供應抹除偏壓穿透其控制閘極與源極端進行，此抹除偏壓 10適合用以在SONOS g憶體單元源極區域與汲極區域間之通 道區域產生電子，以及允許這些電子直接隧通至氮化物 層。使用於此電子抹除步驟之較佳偏壓為1 0V。此偏壓藉由 供應3V電壓至控制閘極端以及_7V電壓至源極端〇1秒至5 秒時間較佳地分散至源極與控制閘極端。對於溝渠也是同 15樣地方法。在此方法中，即使在電子抹除程序期間也不需 要高電壓電晶體。較佳地，與供應至源極端相同之電壓也 會被供應至SONOS記憶體單元汲極端，以及在抹除步驟中 供應至S Ο Ν Ο S記憶體單元添加溝渠。 依據本發明第三觀念，提出依據本發明第一觀念之程 2〇式化SONOS記憶體裝置用矛呈式化裝置或者其中之一種實施 例。此程式化裝置包含抹除單元，其包含： 一位元線浮動輸出埠，其被組配用以連接至SONOS記 憶體裝置之位元線浮動銲墊， 一共同源極輸出埠，其被組配用以連接至SONOS記憶 16 200810094 體裝置之共同源極焊塾，以及 一控制閘極輸出埠。 此抹除單元被組配以在位元線浮動輸出埠以及在共同 源極輸出埠產生並提供第一抹除電壓分量，以及在控制閘 5極輸出埠產生並提供第二抹除電壓分量。第一與第二抹除 電壓分量疊加至適合用以在S0N0S記憶體單元之源極區域 與汲極區域間之通道區域產生電子之抹除偏壓以及用以讓 產生之電子直接隧通至SONOS記憶體單元之氮化物層。 此程式化裝置可以用以電子化抹除s〇N〇s記憶體裝 10置，如同先前之說明。此程式化裝置執行如先前實施例說 明内容之提供此記憶體裝置於已抹除狀態之步驟。此程式 化裝置因此能夠達成多次程式化8〇|^〇8記憶體裝置。 在程式化裝置之較佳實施例中，控制閘極輸出物是由 電源供應輸出埠構成，此輸出埠被組配成與SONOS記憶體 15 裝置電源輸入銲墊連接。 請注意本發明所使用之名詞“銲墊，，是一合適的電子介 面，用以供應上述之電壓。此一電子介面也可以由接觸= 腳構成。 本發明將參考相關圖示做進一步說明以及展示較佳實 20 施例，這些圖示為： 、 第1圖展示依據本發明實施例之石夕氧化氮氧化石夕記憶 體單元透視圖。 心 第2圖展示醒OS石夕氧化氮氧化石夕記憶體單元臨界電 壓值vT與紫外線曝光時間之關係圖。 1 ' 17 200810094 值ν ΓΓ展示p刪魏化氮氧切記憶體單元臨界電壓 值ντ與I外線曝光時間之關係圖。 第4圖展示單一 NM〇s矽氧化氮氣化石夕記 數個程式化與抹除取線圖。 ‘ 凡之 5 10 15 20 第5圖展示具有不同通道長度之 —^ :Γ嶋條件— 第6圖展示依據本發明實施例之 體陣列線路目。 钱Μ切記憶 第7圖展示替代記憶體陣列組配之線路W。 施例II圈圖展示操作梦氧化氮氣切記憶趙裝置方法之實 切：：Γ攄？明實_以程式化錢化氮氧 匕夕就體衣置之程式化裝置方塊圖。 C實施方式】 第=讀縣發„_切氧城氧切記憶 圖。魏化氮氧化較憶體單元⑽是以簡化的 有L壯槿Γ。為了簡化說明，所有與接觸此記憶體單元 構化7°件從第1圖中刪除。然而熟知業界技蓺人士 可以理解這些額外的元件。 贫 此記憶體單元是在石夕基質1〇2之作用區域製造， 是藉由場絕緣區物她加以限制。在本範例中:假設 立=%絕緣區域104與106間之作用區域觸為-P型式，藉 由瓜入η型式通道11〇於其下方與基質絕緣，但並不麻於 18 200810094 此範例。源極區域112與汲極區域114在靠近基質的表面ι16 建構淺通道區域。 石夕氧化氮氧化矽層級堆疊118是建構於基質表面116 上’此堆疊·從頂端到底部包含多矽層120、阻斷氧化層122、 5矽化氮層124以及底部氧化層126。矽化氮層此後簡稱為氮 化物層。兩侧空間128與130是由絕緣材料製成。 在一較佳實施例中，其增強資料記憶力，其特別適合 使用於HHI程式化機制，底部氧化層厚度為5至7奈米。底部 氧化層126與阻斷氧化層122都是由二氧化石夕以〇2製成。然 10而也可以使用其他和是的隔絕材料，如業界所熟知之技藝。 A 體單元100的詳細操作方式將參考下列圖示做說 明。 在下列說明中，NMOS與PMOS SONOS記憶體單元之 抹除暫悲將參考第2與第3圖做說明。第2圖展示nm〇S矽氧 15化氮氧化矽記憶體單元臨界電壓值VT與紫外線曝光時間之 關係圖。第3圖展示PMOS矽氧化氮氧化矽記憶體單元臨界 電壓值VT與紫外線曝光時間之關係圖。 第2與弟3圖中使用的下列符號表示相同的意思：實心 菱开>表示“全新’’SONOS記憶體單元之uv抹除暫態，第一次 20是在製造過程中加以抹除。空心三角形展示先前已經程式 化之SONOS記憶體單元之UV抹除暫態。實心方塊表示先前 已經抹除之SONOS記憶體單元之uv抹除暫陣。 可以從第2與第3圖中清楚地看出11¥抹除暫態，在uv 照射後SGNOS記憶鮮元會軸—平衡耗，此一狀態可 19 200810094 由MOSFET裝置之高臨界電壓值Vt加以特性化，此 MOSFET裝置是由（第1圖）之記憶體單元產生。此一特性適 用於NM0S與PM0S S0N0S記憶體單元。從第2圖可知，在 UV抹除NMOS S0N0S記憶體單元後所達到之臨界電壓值 5 ντ大約為3V。從第3圖可知，pm〇S SONOS記憶體單元在 UV抹除後達到之平衡狀態為〇.5v。 依據此作用之電流表示，UV照射似乎會造成（第1圖中） 矽化氮層124中基質凹陷部分充滿電子。 第4圖展示單一 NM Ο S矽氧化氮氧化矽記憶體單元之 10數個程式化與抹除取線圖。如第2與第3圖所述，其為臨界 電壓值與程式化或抹除時間之對應曲線圖。圖中之暫態展 不依據本發明之各種不同的記憶體單元操作方法，其中有 一例外的將在下列第4圖之詳細說明中清楚指出。 第4圖所不之暫態是從具有通道長度0.23微米、底部氧 I5化層0.24奈米以及寬度參數w=〇.48微米電晶體之NM〇s SONOS記憶體單元取得。w為第i圖中作用區域i〇8在第三 維方向與第1圖透視平面垂直之寬度。此暫態是使用1〇_5八 碩取電流與0.5V汲極-源極偏壓Vds量測而得。 在第4圖中，電子抹除暫態術是以實心菱形表示。此 2〇電子抹除暫態402是使用+1綱極電壓記錄而得。從圖中 可輕易看出’應用此-閘極電壓可以造成臨界值電壓％以 與第1圖中不同之NM0S電晶體在UV照射相對應之方式7偏 移至較高的值。更詳細之電子抹除程序以及執行此電子抹 除程序之替代實施例將接著參考第6至第9圖做進:步說 20 200810094 明。 以實心方塊表示之暫態404並不構成本發明之實施例 而是上述之例外狀況。此一暫態是供應-12v電壓至s〇N〇s δ己fe體單元閘極端紀錄所得，與第1圖所示裝置之多石夕層 5 I20對應。在這些條件下，產生直接隧通機制，作用區域108 靠近基質表面116之電洞直接隧通至氮化物層124而不會在 基質產生前述BTBT程序。如同此暫態在此條件下之發展， 可以獲得在0.1秒至1秒之程式化週期結束時接近飽和狀 態。因此此一暫態顯示出直接隧通方式並不適合用來程式 10化SONOS記憶體單元。抹除(3·5ν)與已程式化狀態（21V) 間之VT值窗口相對較小，因而使得讀取此記憶體裝置變得 較為困難。再者，_12V之程式化電壓相對較高且需要專屬 之HV電晶體。 接下來將參考第4圖中剩餘之暫態說明合適的程式化 15實施例。圖中所示之另兩個暫態406與408是從高VT狀態開 始。這些暫態因而與操作SONOS記憶體單元方法之執行程 式化步驟對應。 第一個程式化步驟實施例是以實心圓表示暫態4〇6表 示。此暫態是在沒極電壓Vd為+8V、源極電壓vs為+8V以及 20閘極電壓Vcg為-3V條件下紀錄所得。在1秒的程式化期間， 臨界電壓值vT從其原始抹除狀態（3·5ν)切換為〇·5ν之低Vt 狀態。 另一個合適的實施例是以暫態408表示，其中汲極電壓 \^為3.7¥、源極電壓vs為〇V以及閘極電壓為_6V。使用 21 200810094 這些電壓值，由SONOS電晶體構成之記憶體單元於i秒内從 3.3V之高VT狀態切換至〇·5ν之低Vt狀態。後面這一實施例 之優點為需要所需之電壓值比暫態406所需之電壓值較，較 低的電壓值可以由傳統1/0電晶體提供，因此不需要專屬之 5高電壓電晶體來提供合適的程式化電壓。 第5圖展示具有不同通道長度之雙矽氧化氮氧化矽記 憶體單兀在不同偏壓條件下之閘極輔助帶至帶通道電洞電 流模擬圖。此圖展示具有通道長度24〇奈米之第一裝置（以 實心瓮形與實心方塊表示）與具有通道長度12〇奈米之第二 ίο裝置（以空心三角形與空心圓形表示）在汲極電壓Vd之閘極 輔助帶至帶隧通電洞流關係。對每一裝置有兩種條件曲 線：第一種條件為源極電壓％等於汲極電壓Vd，第二種條 件為源極電壓Vs>〇v。在所有模擬曲線之閘極電壓Vcg皆為 -3V。必須注意到第5圖所計算之電流密度表示總電洞電流 15益度，並且貫際上僅有少部分產生之電洞會注入SONOS記 憶體單元之氮化物層。 仅第5圖之模擬可以清楚的觀察出當電壓同時供應至 源極與汲極端時較長的裝置其電洞產生較有效率，因此電 洞S在源極與汲極產生。當只使用汲極產生電洞時，較短 2〇的裝置具有較高的電洞產生效率。然而必須謹記在許多陣 列=配中，例如1TN〇R組配範例，只有汲極接點可以接受 偏堅以進行&式化。因此供應相同的電壓至源極與汲極接 點僅限於合適的記憶體陣列組配。 第6圖展示依據本發明實施例之矽氧化氮氧化矽記憶 22 200810094 體陣列線路圖。第6圖之記憶體裝置600是依據IT OR架構組 配’此架構本身是業界所熟知的。SONOS記憶體裝置6〇〇 具有子元線驅動斋602與位元線驅動器604。圖中展示三個 示範性字元線606、608與610以及三個示範性位元線612、 5 614與616。SONOS記憶體單元是以電晶體符號表示，其中 氮化物層是以額外的中間線表示。三個示範性記憶體單元 繪製於每一字元線與每一位元線。 5己十思體早元之電子連接是茶考不範性SONOS記憶體單 元618做說明。SONOS記憶體單元618之控制閘極經由位元 10 線616連接至位元線驅動器604。SONOS記憶體單元618之源 極端連接至共同源極線620以及共同源極銲墊622。如第6圖 所示，記憶體單元之全部源極端點共用連接至共同源極銲 墊622之連線。 記憶體裝置600更包含位元線浮動銲墊624，其與位元 15線浮動電晶體626、628與630並接。每一位元線浮動電晶體 是由其控制閘極連接至位元線浮動銲墊。位元線浮動電晶 體之汲極則經由個別之位元線612、614或616連接至位元線 驅動器604。位元線浮動電晶體之源極端點則沿著相對應之 位元線與記憶體單元之汲極側連接。 20 再者，配置一溝渠銲墊632，此銲墊與記憶體單元之p 溝渠連接，其中此記憶體單元具有與第1圖所示相符之结 構0 在SONOS記憶體裝置600之電子抹除操作時，藉由字元 線驅動器602供應+3V之閘極電壓至所有記憶體單元之控 23 200810094 制閘極A 了簡化說明，命令字元線驅動器以產生此電屢 之控制電路並未於第6圖展示。上述之+3V電麼為-示範， 並且可議著裝置的結構而變化。然而其優勢為保持在〇1 秒至5秒之程式化時間期間此閘極電壓在卯電晶 5 制的範圍。 在電子抹除操作期間，位元線驅動器保持其輸出電虔 在^與上述應用閘極嶋目較，大約_7v之電壓供應至位 兀春子動銲塾624、共同源極銲墊622與溝渠銲塾奶。此 10 15 20 = ’-7V為—示範值’實際電壓值可能會有所變化。此電壓 :經由外部電壓源供應至銲墊’例如由可程式化裝置提 供，下面將參考第9圖對此做說明。 上料子抹除㈣的目的為使㈣閘極具有有限的電 /及藉由將共同源極與溝渠負向偏壓以產生剩餘元件所 ^之巨抹除電壓，在此情況下之優點為具有㈣式底層之絕緣 如第職示。在此抹除程序之後，共同源極銲墊 …冓渠料632可赠接至地線或者若有需要用作直他 1能，例如讀取或程式化時連接至其他銲塾。此外，除了 銲墊之外，可以使用其他接點元件’例如接腳等等。=此 在抹除步驟期間供應-觸V之有效的抹除偏壓而不^ 依賴專屬的高電壓電晶體。 而 因為記憶體電晶體(618)在抹除程式期間（閘極_源極電 壓大約為10V)是處於反相（導通)’汲極必須與源極具有相同 的偏壓以預防超過通道電流。為了達此一目 — 由、> j 猎由位元 琛洋動電晶體626至630將位元線保留浮動。在本範例中 24 200810094 選擇可以隔絕並忍受大約7V電壓之位元線浮動電晶體。因 為只會在幾秒中之有限時間内產生此偏壓狀態，位元線浮 動電晶體可以使用I/O電晶體或參考電晶體製作。 當位元線浮動電晶體數量不多時，這些電晶體可以製 5造的較長以取得較佳的供應電壓絕緣以及製造的較寬使其 對讀取電流有最低的影響而不會造成太大的面積缺點。在 讀取與寫入操作期間，藉由供應電源供應電壓V D D至位元線 浮動銲墊使位元線浮動電晶體開啟。 第7圖展示替代記憶體陣列組配之線路圖。第7圖之記 10憶體農置7〇〇與第6圖不同處為使用2T記憶體單元取代1T記 憶體單元。此2T架構為業界熟知技藝，與1T架構不同處為 有一額外的選擇電晶體串接至每一劑液體單元之記憶體電 晶體。如範例所示，記憶體單元718包含一選擇電晶體 718.1 ’其源極端與記憶體電晶體718·2之汲極端連接。選擇 15電晶體力8·1之閘極端則連接至選擇線714與選擇線驅動器 736 〇 進一步的結構細節與操作準則與第6圖記憶體裝置6〇〇 之說明内容相同。
第8圖展示操作矽氧化氮氧化矽記憶體裝置方法之實 2〇施例流程圖。此方法由步驟800開始。在步驟802，SONOS 記憶體裝置是以已抹除狀態配置。亦即所有記憶體單元切 換至高Vt狀態。 在一實施例中，步驟802包括將記憶體單元暴露於UV 射線下一合適的時間。從第2與第3圖可知，合適的時間為5 25 200810094 至20分鐘。此一抹除選項特別適合用於此裝置製造期間。 然而在封裝此記憶體裝置後，UV射線並不會到達記憶體單 元。在此情況下，下列替代抹除方法有其優點，如參考第6 ®之說名。使用電子抹除方法具有可以多次程式化此記憶 5體裝置之優點，因此本發明記憶體裝置為多次可程式化記 憶體裝置。 在步驟804,透過此記憶體裝置之字元線驅動器與位元 線驅動器供應適當的閘極電壓與適當的汲極電壓對所選擇 之記憶體單元進行程式化。在前述說明中已經闊釋數個適 10合^式化條件之範例。其精聽為使用熱電洞注入機制程式 化記憶體單元。在對所選擇記憶體單元進行程式化步驟 後，在步驟806中檢查是否還有其他記憶體單元需要被程式 化。如果還有，此方法跳回步驟804以程式化下一個記憶體 單元。假若沒有其他記憶體單元需要程式化時，此方法於 15 步驟808結束。 ’、 顯而易見地上述方法可以有許多變化。例如，只要能 夠避免無謂的程式化其他記憶體單元，不同記憶料元^ 以同時被程式化。 2〇 帛9®展示依據本發明實施例用以程式化⑦氧化氮氧 〇化石夕記憶體裝置之程式化褒置9〇〇方塊圖。此程式化裝置是 用叫除上述之SONOS記憶體裝置。此程式化裝置執行^ 先前實施例内容之說明，提供此記憶體裝置在已抹除狀態 之步驟。此程式化裝置包含接收外部控制訊號之抹除單元 吻’以及包含位元線浮動輸出埠_、共同源極輸出物8 26 200810094 與控制閘極輸出埠904。選擇性地，可以配置溝渠輸出埠 91〇。此抹除單元902包含控制時序單元914運作之控制單元 912。時序單元914連接至控制閘極電壓源916與共同電壓源 918。此控制閘極電壓源916被組配成提供大約3V之輸出電 5壓，必須瞭解此電壓值為一示範值。共同電壓源918被組配 成提供大約-7V之電壓。此二電壓源依據接收來自時序單元 914之時序訊號操作。亦即當電壓源916與918開啟與關閉時 時序單元914控制此些時間點。 在替代實施例中，此抹除程序並沒有控制閘極輸出， 10因此對應之控制閘極電壓源可以省略。此實施例之程式化 裝置可以用於由電源供應器供電之記憶體裝置，因此供應 至控制閘極之電壓是由電源供應器提供。 必須瞭解到程式化裝置之輸出埠被排列成與欲程式化 之記憶體裝置提供之相對應銲墊或接腳接觸。 15 纟另—實施财，程式化裝置9GG更包含程式化電路， 其可以用以位元選擇方式程式化已抹除記憶體裝置如參 考先前實施例之說明。 概括來說，本發明提供_s〇N〇s記憶體裝置其其操作 方法，其允許使用熱電洞注入機制進行低電壓程式化。記 憶體單元之抹除可以藉由uv射線或使用直接随通機制之 電子抹除程序進行。此記憶體單元可以配置有薄底部氧化 層以增強資料記憶能力。再者，藉由使用電子抹除機制， 可以提供多次可程式化記憶體裝置。 本毛明况明之祝明以及其相關之申請專利範圍，例如 27 200810094 “包含”、“包括”、“整合”、“含有，，、“為”、“具有，，是以非互 斥的方式解釋’亦即其允許其他項目或元件並非明確的定 義。單數項目亦可以理解為複數項目，反之亦然。 再者’本發明亦可以比上述實施例更少之元件配置， 5其中一元件貫現多個功能。如同本發明可以使用比圖示所 示更多的元件，其中在實施例中以一個元件實現之功能可 以分散至多個元件。
熟知業界技藝之人士可以輕易地理解本發明所揭露的 各種芩數可以有各種修改，以及所揭露的各個實施例以及/ 10或申請專利範圍可以加以結合而不恃離本發明範嘴。必須 瞭解到在巾請專圍巾之參考符魅不缝本發明範 可，而僅用於加強申請專利範圍之理解。 【圓式簡單說明】 記憶 第1圖展示依據本發明實施例之石夕氧化氮氧化石夕 15體單元透視圖。 第2圖展示NM0S石夕氧化氮氧化石夕記憶體單元臨界電 、值Vt與紫外線曝光時間之關係圖。 值v 氧化氮氧切記憶體單元臨界電壓 糸外線曝光時間之關係圖。 20 第4圖展示單_NM〇s矽氧化 數個程式化與抹除取、義。1切記憶體單元之 憶體 圖展示具有不㈣道長度m化氮氧化石夕記 早7L在不同偏屡條件下之閘極 流模擬圖。 ㈣至贡通道電洞電 28 200810094 第6圖展示依據本發明實施例切氧化氮氧切記憶 體陣列線路圖。 第7圖展示替代記憶體陣列組配之線路圖。 第8圖展示操作石夕氧化氮氧化石夕記憶體裝置方法之實 5 施例流程圖。 、 第9圖展示依據本發明實施例用以程式化石夕氧化氮氧 化石夕記憶體裝置之程式化裝置方塊圖。 【主要元件符號說明】
100...SONOS記憶體單元 102…基質 104、106···場隔離區域 108…作用區 110···嵌入式η-溝渠 112···源極區域 114···汲極區域 116·••基質表面 118…SONOS層堆疊 120·· ·多梦層 122···阻斷氧化層 124…矽化氮層 126···底部氧化層 600…記憶體裝置 602···字元線驅動器 604…位元線驅動器
606、608、610…字元線 612、614、616···位元線 618...SONOS記憶體單元 620···共同源極線 622···共同源極銲墊 624…位元線浮動銲墊 626、628、630…位元線浮動 電晶體 632…渠溝銲墊 700…記憶體裝置 718···記憶體單元 718.1···選擇電晶體 718.2…記憶體電晶體 734…選擇線 736…選擇線驅動器 900···程式化裝置 29 200810094 902…抹除單元 904···控制閘極輸出埠 906···位元線浮動輸出埠 908···共同源極輸出埠 910···溝渠輸出埠 912···控制單元 914···時序單元 916···控制閘極電壓源 918···共同電壓源
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