KR20030054684A - 플래쉬 메모리의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리(Flash memory)의 제조 방법에 관한 것으로, 특히 소오스/드레인 영역과 중첩되는 게이트의 에지(Edge) 부분의 터널링(Tunneling) 산화막을 다른 부위보다 얇게 형성하므로, ONO(Oxide/Nitride/Oxide)층과 터널링 산화막과의 캐패시턴스(Capacitance) 비를 변화시키지 않는 범위에서 일정한 두께의 터널링 산화막을 사용한 종래 기술 보다 낮은 전압에서도 상기 프로그램(Program) 동작과 소거 동작이 가능하여 소자의 동작 특성을 향상시키는 특징이 있다.
Description
본 발명은 플래쉬 메모리(Flash memory)의 제조 방법에 관한 것으로, 특히소오스/드레인 영역과 중첩되는 게이트의 에지(Edge) 부분의 터널링(Tunneling) 산화막을 다른 부위보다 얇게 형성하여 소자의 동작 특성을 향상시키는 플래쉬 메모리의 제조 방법에 관한 것이다.
일반적으로 플래쉬(Flash) 메모리는 부유 게이트와 반도체 기판 사이에 형성된 터널링 산화막을 통해서 전자가 터널링을 하면서 프로그램(Program)과 소거 동작이 진행된다.
그리고 상기 플래쉬 메모리에 있어서 제어 게이트와 부유 게이트 사이에 형성된 ONO(Oxide/Nitride/Oxide)층의 캐패시턴스(Capacitance)의 값이 크고, 터널링 산화막의 캐패시턴스의 값이 작을수록 상기 부유 게이트와 상기 제어 게이트의 전압 차가 작아지므로 프로그램 동작이나 소거 동작 특성이 증가된다. 이때, 상기 터널링 산화막의 두께가 증가할수록 캐패시턴스의 값이 작아진다.
도 1은 종래 기술에 따른 플래쉬 메모리를 도시한 단면도이다.
도 1을 참조하면, 플래쉬 메모리의 게이트는 반도체 기판(11) 상에 형성된 일정한 두께의 터널링 산화막(13), 상기 터널링 산화막(13) 상에 형성된 부유 게이트(15), 상기 부유 게이트(15) 상에 형성된 유전막인 ONO층(17), 상기 ONO층(17) 상에 형성된 제어 게이트(19) 및 상기 제어 게이트(19) 상에 형성된 하드 마스크층(21)으로 구성된다.
종래의 플래쉬 메모리 셀의 제작 방법은 일정한 두께의 터널링 산화막을 형성하므로, 상기 터널링 산화막의 두께에 터널링은 지수함수로 반비례하기 때문에 플래쉬 메모리의 프로그램 동작이나 소거 동작 특성을 증가시키기 위한 상기 터널링 산화막의 두께 증가에 한계가 있다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 소오스/드레인 영역과 중첩되는 게이트의 에지 부분의 터널링 산화막을 다른 부위보다 얇게 형성하므로, ONO층과 터널링 산화막과의 캐패시턴스 비를 변화시키지 않는 범위에서 일정한 두께의 터널링 산화막을 사용한 종래 기술 보다 낮은 전압에서도 상기 프로그램 동작과 소거 동작이 가능한 플래쉬 메모리의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 플래쉬 메모리를 도시한 단면도.
도 2는 본 발명의 실시 예에 따른 플래쉬 메모리를 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 플래쉬 메모리의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,31 : 반도체 기판13,37 : 터널링 산화막
15 : 부유 게이트17,41 : ONO층
19 : 제어 게이트21 : 하드 마스크층
33 : 감광막 패턴35 : 질소 이온
39 : 제 1 다결정 실리콘층43 : 제 2 다결정 실리콘층
45 : 텅스텐층47 : 질화막
49 : TEOS층
이상의 목적을 달성하기 위한 본 발명은 채널 영역의 반도체 기판 상에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 상기 반도체 기판에 질소 이온을 주입하고 상기 감광막 패턴을 제거하는 단계, 상기 반도체 기판 상에 터널링 산화막을 성장시키되, 상기 질소 이온의 주입 여부에 따라 두께가 다른 듀얼 터널링 산화막을 형성하는 단계, 상기 터널링 산화막 상에 제 1 도전층, 유전막 및 제 2 도전층을 순차적으로 형성하는 단계 및 게이트용 마스크를 사용한 사진식각 공정에 의해 상기 제 2 도전층, 유전막제 1 도전층 및 터널링 산화막을 식각하여 상기 제 1 도전층의 부유 게이트와 상기 제 2 도전층의 제어 게이트를 형성하는 단계를 포함하는 플래쉬 메모리의 제조 방법을 제공하는 것과,
상기 질소 이온을 4 ∼ 6 KeV의 이온 주입 공정에 의해 상기 반도체 기판에 4E14 ∼ 6E15/㎠ 도즈량으로 주입하는 것을 특징으로 한다.
본 발명의 원리는 플래쉬 메모리의 프로그램과 소거 동작이 게이트의 에지 부분 즉 상기 게이트와 소오스/드레인 영역이 중첩되는 부분에서 발생하기 때문에 상기 게이트의 에지 부분의 터널링 산화막을 다른 부위보다 얇게 형성하여, ONO층과 터널링 산화막과의 캐패시턴스 비를 변화시키지 않는 범위에서 낮은 전압에서도 상기 프로그램 동작과 소거 동작이 가능한 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 플래쉬 메모리를 도시한 단면도이다.
도 2를 참조하면, 플래쉬 메모리의 게이트는 반도체 기판(31) 상에 형성된 듀얼 산화막의 터널링 산화막(37), 상기 터널링 산화막(37) 상에 제 1 다결정 실리콘층(39)으로 형성된 부유 게이트, 상기 부유 게이트 상에 형성된 유전막인 ONO층(41), 상기 ONO층(41) 상에 제 2 다결정 실리콘층(43)/텅스텐층(45)의 적층 구조로 형성된 제어 게이트 및 상기 제어 게이트 상에 질화막(47)/TEOS(Tetra Ethyl Ortho Silicate)층(49)의 적층 구조로 형성된 하드 마스크층으로 구성된다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 플래쉬 메모리의 제조 방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체 기판(31)상에 감광막을 도포하고, 상기 감광막을 게이트가 형성될 부위 중에 채널(Channel) 영역 상측의 게이트 부위에만 남도록 선택적으로 노광 및 현상하여 감광막 패턴(33)을 형성한다.
그리고, 상기 감광막 패턴(33)을 마스크로 하는 4 ∼ 6 KeV의 이온 주입 공정에 의해 상기 소오스/드레인 영역과 중첩되는 게이트의 에지 부위를 포함하여 노출된 반도체 기판(31)에 4E14 ∼ 6E15/㎠ 도즈(Dose)량의 질소 이온(35)을 주입한다.
도 3b를 참조하면, 상기 감광막 패턴(33)을 제거하고, 열산화 공정으로 상기 반도체 기판(31) 상에 터널링 산화막(37)을 형성한다. 이때, 상기 질소 이온(15)이 주입된 게이트의 에지 부위의 터널링 산화막(37)은 게이트의 중심 부위의 터널링 산화막(37)보다 그 두께가 약 10Å 정도 얇게 형성되어 듀얼 터널링 산화막을 형성한다.
도 3c를 참조하면, 상기 터널링 산화막(37) 상에 제 1 다결정 실리콘층(39), ONO층(41), 제 2 다결정 실리콘층(43), 텅스텐층(45), 질화막(47) 및 TEOS(Tetra Ethyl Ortho Silicate)층(49)을 순차적으로 형성한다. 이때, 상기 질화막(47)과 TEOS층(49)은 하드 마스크의 역할을 한다.
도 3d를 참조하면, 게이트용 마스크를 사용한 사진식각 공정에 의해 상기 TEOS층(49), 질화막(47), 텅스텐층(45), 제 2 다결정 실리콘층(43), ONO층(41), 제 1 다결정 실리콘층(39) 및 터널링 산화막(37)을 식각한다. 이때, 상기 식각된 제 1 다결정 실리콘층(39)으로 부유 게이트를 형성하고, 상기 식각된 제 2 다결정 실리콘층(43)/텅스텐층(45)의 적층 구조로 제어 게이트를 형성한다.
본 발명의 플래쉬 메모리의 제조 방법은 게이트의 에지 부분의 터널링 산화막을 다른 부위보다 얇게 형성하므로, ONO층과 터널링 산화막과의 캐패시턴스 비를 변화시키지 않는 범위에서 일정한 두께의 터널링 산화막을 사용한 종래 기술 보다낮은 전압에서도 상기 프로그램 동작과 소거 동작이 가능하여 소자의 동작 특성을 향상시키고 또한 차아지 펌프(Charge pump) 회로 등 주변 회로를 간단히 만들 수 있으며 전체 회로의 전력 소모를 감소시키는 효과가 있다.
Claims (2)
- 채널 영역의 반도체 기판 상에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 반도체 기판에 질소 이온을 주입하고 상기 감광막 패턴을 제거하는 단계;상기 반도체 기판 상에 터널링 산화막을 성장시키되, 상기 질소 이온의 주입 여부에 따라 두께가 다른 듀얼 터널링 산화막을 형성하는 단계;상기 터널링 산화막 상에 제 1 도전층, 유전막 및 제 2 도전층을 순차적으로 형성하는 단계;게이트용 마스크를 사용한 사진식각 공정에 의해 상기 제 2 도전층, 유전막제 1 도전층 및 터널링 산화막을 식각하여 상기 제 1 도전층의 부유 게이트와 상기 제 2 도전층의 제어 게이트를 형성하는 단계를 포함하는 플래쉬 메모리의 제조 방법.
- 제 1 항에 있어서,상기 질소 이온을 4 ∼ 6 KeV의 이온 주입 공정에 의해 상기 반도체 기판에 4E14 ∼ 6E15/㎠ 도즈량으로 주입함을 특징으로 하는 메모리 소자의 제조 방법.
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Cited By (2)
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| KR100471165B1 (ko) * | 2002-05-07 | 2005-03-08 | 삼성전자주식회사 | 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리장치 및 그 제조 방법 |
| KR100742369B1 (ko) * | 2005-11-15 | 2007-07-24 | 삼성에스디아이 주식회사 | 비휘발성 메모리 소자 및 이를 포함하는 유기 전계 발광표시 장치 |
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2001
- 2001-12-26 KR KR1020010084897A patent/KR20030054684A/ko not_active Application Discontinuation
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