CN101325200A - 存储单元及其制造方法 - Google Patents

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Abstract

本发明公开了一种存储单元及其制造方法。一种存储单元，设置于一衬底上，此衬底中具有多个隔离结构，且隔离结构于该衬底中定义出至少一鳍状结构，该鳍状结构的上表面高于该多个隔离结构的上表面。此存储单元包括：一掺杂区、一栅极、一电荷陷入结构与一源极/漏极区。掺杂区位于鳍状结构的一顶部且接近鳍状结构的顶部的一表面，其中掺杂区具有一第一导电型。栅极设置于基底衬底上，横跨鳍状结构。电荷陷入结构设置于栅极与鳍状结构之间。源极/漏极区设置于栅极所裸露的鳍状结构中，其中源极/漏极区具有一第二导电型且第一导电型与第二导电型不同。

Description

存储单元及其制造方法
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储单元及其制造方法。
背景技术
随着集成电路技术的发展，为强化元件速度与功能，必须持续不断地提升元件的集成度。以存储器为例，信息电子产品(如计算机、移动电话、数码相机或个人数字助理(Personal Digital Assistant，PDA))需要处理、储存的数据日益增加，在这些信息电子产品中所需的存储器容量也就愈来愈大。对于这种尺寸变小而存储器容量却需要增加的情形，如何制造尺寸缩小、高集成度，又能兼顾其质量的存储器元件是产业的一致目标。
典型的电可擦除可编程只读存储器是以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。当存储器进行程序化(Program)时，注入浮置栅极的电子会均匀分布于整个多晶硅浮置栅极层之中。然而，当存储单元逐步微缩之后，浮置栅极与控制栅极之间的电容面积缩小，驱动电流的大小往往不足以进行程序化、擦除或读取操作。
虽然业界提出了双栅极或三栅极结构的存储单元来克服上述问题，以提高其电性表现，但是这种结构的存储单元，造价高且制造流程复杂而产量(throughput)低。再者，在三栅极结构的存储单元当中，由于在转角处会产生漏电的情况，特别是在高电场的操作下，漏电的情形会更严重，导致存储器的可靠度与稳定度下降，降低工艺的良率。
发明内容
有鉴于此，本发明的主要目的在于提供一种存储单元，其具有位于鳍状结构上的一掺杂区/掺杂顶盖层，用以解决在存储单元的操作过程中产生漏电流的问题。
本发明提供一种存储单元的制造方法，可降低具有鳍状结构的每一存储单元的阶梯高度，并且增加存储单元的集成度。
本发明的目的还在于提出一种存储单元，设置于一衬底上，此衬底中具有多个隔离结构，且隔离结构于该衬底中定义出至少一鳍状结构，该鳍状结构的上表面高于该多个隔离结构的上表面。此存储单元包括：一掺杂区、一栅极、一电荷陷入结构与一源极/漏极区。掺杂区位于鳍状结构的一顶部且接近鳍状结构的顶部的一表面，其中掺杂区具有一第一导电型。栅极设置于衬底上，横跨鳍状结构。电荷陷入结构设置于栅极与鳍状结构之间。源极/漏极区设置于栅极所裸露的鳍状结构中，其中源极/漏极区具有一第二导电型且第一导电型与第二导电型不同。
依照本发明的较佳实施例所述的存储单元，其中掺杂区的厚度最多为100埃。
依照本发明的较佳实施例所述的存储单元，其中掺杂区的掺杂浓度为5×1018至5×1019/cm3。
依照本发明的较佳实施例所述的存储单元，其中电荷陷入结构包括一电荷陷入层，且电荷陷入层的材质包括氮化硅、氧化铝或其它高介电常数材料。此外，电荷陷入结构包括一隧穿介电层，设置于电荷陷入层与鳍状结构之间。又，隧穿介电层包括一能隙工程隧穿结构(bandgap engineered tunneling structure)。再者，能隙工程隧穿结构为底氧化硅层/中间的氮化硅层/顶氧化硅层(ONO)结构。电荷陷入结构包括介于电荷陷入层与栅极之间的一阻挡介电层。
本发明又提出一种存储单元，设置于一衬底上，衬底中具有多个隔离结构，隔离结构于衬底中定义出至少一鳍状结构，鳍状结构的上表面高于隔离结构的上表面。此存储单元包括：一栅极、一电荷陷入结构、一掺杂顶盖区以及一源极/漏极区。栅极设置于衬底上，横跨鳍状结构。电荷陷入结构设置于栅极与鳍状结构之间。掺杂顶盖层设置于鳍状结构顶部与电荷陷入结构之间，其中掺杂顶盖层具有一第一导电型。源极/漏极区设置于栅极所裸露的鳍状结构中，其中源极/漏极区具有一第二导电型且第一导电型与第二导电型不同。
依照本发明的较佳实施例所述的存储单元，其中掺杂顶盖层的厚度最多为200埃。
依照本发明的较佳实施例所述的存储单元，其中掺杂顶盖层的掺杂浓度为5×1018至5×1019/cm3。
依照本发明的较佳实施例所述的存储单元，其中掺杂顶盖层有多个掺杂质位于鳍状结构与掺杂顶盖层之间的一介面上。
依照本发明的较佳实施例所述的存储单元，其中电荷陷入结构包括一电荷陷入层，且电荷陷入层的材质包括氮化硅、氧化铝或其它高介电常数材料。另外，电荷陷入结构包括一隧穿介电层，设置于电荷陷入层与鳍状结构之间。此外，隧穿介电层包括一能隙工程隧穿结构。又能隙工程隧穿结构为底氧化硅层/中间的氮化硅层/顶氧化硅层(ONO)结构。再者，电荷陷入结构包括介于电荷陷入层与栅极之间的一阻挡介电层。
本发明另提出一种存储单元的制造方法，包括：提供一衬底，于衬底上进行一表面处理，以于衬底中接近衬底的一表面形成具有一第一导电型的一掺杂区。之后，移除部份衬底以于衬底中定义出多个鳍状结构。于鳍状结构之间形成多个隔离结构，且隔离结构的上表面低于鳍状结构的上表面。于衬底上方形成一栅极结构，且栅极结构横跨鳍状结构，其中栅极结构包括横跨鳍状结构的一栅极，以及位于鳍状结构与栅极间的一电荷陷入结构。于栅极结构所裸露出的鳍状结构中形成具有一第二导电型的一源极/漏极区，其中第一导电型与第二导电型不同。
依照本发明的较佳实施例所述的存储单元的制造方法，其中电荷陷入结构与鳍状结构直接接触。
依照本发明的较佳实施例所述的存储单元的制造方法，其中掺杂区的厚度最多为100埃。
依照本发明的较佳实施例所述的存储单元的制造方法，其中掺杂区的掺杂浓度为5×1018至5×1019/cm3。
依照本发明的较佳实施例所述的存储单元的制造方法，其中表面处理包括一离子注入工艺。
依照本发明的较佳实施例所述的存储单元的制造方法，其中形成栅极结构的步骤还包括：于衬底上方形成一电荷陷入结构，之后，于电荷陷入结构上，形成一导电层。接着，图案化导电层与电荷陷入结构，以形成横跨鳍状结构的栅极结构。此外，形成电荷陷入结构的方法包括依序于衬底上形成一隧穿介电层、一电荷陷入层与一阻挡介电层。另外，隧穿介电层包括一能隙工程隧穿结构。又，能隙工程隧穿结构为氧化硅/氮化硅/氧化硅(ONO)结构。再者，电荷陷入层的材质包括氮化硅、氧化铝或其它高介电常数材料。
依照本发明的较佳实施例所述的存储单元的制造方法，其中移除部分衬底的方法包括干法刻蚀法。
依照本发明的较佳实施例所述的存储单元的制造方法，其中隔离结构的形成方法包括：于衬底上形成一隔离材料层，填满鳍状结构之间的间隙，之后，移除部分隔离材料层，使隔离材料层的上表面低于鳍状结构的上表面。
依照本发明的较佳实施例所述的存储单元的制造方法，其中底包括整体硅(bulk-Si)衬底或绝缘层上硅(SOI)衬底。
依照本发明的较佳实施例所述的存储单元的制造方法，其中移除部份衬底的步骤还包括：于衬底上形成一图案化掩膜层。之后调整(trimming)图案化掩膜层。接着，以图案化掩膜层为掩膜，移除部分衬底，继之移除图案化掩膜层。另外，图案化掩膜层的材质包括氮化硅。又，调整步骤包括将衬底浸置于热磷酸。
本发明再提出一种存储单元的制造方法，包括：提供一衬底。之后，于衬底上进行一表面处理，以于衬底上形成具有第一导电型的多个掺杂质的一掺杂多晶硅层。接着，移除部份掺杂多晶硅层与衬底以于衬底中定义出多个鳍状结构。之后于鳍状结构之间形成多个隔离结构，且隔离结构的上表面低于鳍状结构的上表面。又，于衬底上方依序形成一电荷陷入结构与一导电层。接着，图案化导电层、电荷陷入结构以及掺杂多晶硅层，其中导电层转换成横跨该鳍状结构的一栅极，而掺杂多晶硅层则转换成一掺杂顶盖层。继之，于栅极所裸露出的鳍状结构中形成具有一第二导电型的一源极/漏极区，其中第一导电型与第二导电型不同。
依照本发明的较佳实施例所述的存储单元的制造方法，其中掺杂多晶硅层的掺杂质位于鳍状结构与掺杂多晶硅层之间的一介面。
依照本发明的较佳实施例所述的存储单元的制造方法，其中掺杂多晶硅层的厚度最多为200埃。
依照本发明的较佳实施例所述的存储单元的制造方法，其中掺杂多晶硅层的掺杂浓度为5×1018至5×1019/cm3。
依照本发明的较佳实施例所述的存储单元的制造方法，其中掺杂多晶硅层的形成方法包括：于衬底上方形成一多晶硅层。之后，进行一离子注入工艺，以于多晶硅层中注入掺杂质。接着，进行一热工艺以驱动掺杂质向鳍状结构与掺杂多晶硅层之间的一介面移动。
依照本发明的较佳实施例所述的存储单元的制造方法，其中掺杂多晶硅层的形成方法包括：于衬底上方形成一多晶硅层，并且同时临场注入掺杂质于该多晶硅层中。之后进行一热工艺以驱动掺杂质向鳍状结构与掺杂多晶硅层之间的一介面移动。
依照本发明的较佳实施例所述的存储单元的制造方法，其中形成电荷陷入结构的方法包括依序于衬底上形成一隧穿介电层、一电荷陷入层与一阻挡介电层。此外，隧穿介电层包括一能隙工程隧穿结构。另外，能隙工程隧穿结构为氧化硅/氮化硅/氧化硅(ONO)结构。再者，电荷陷入层的材质包括氮化硅、氧化铝或其它高介电常数材料。
依照本发明的较佳实施例所述的存储单元的制造方法，其中移除部份衬底的步骤还包括：于衬底上形成一图案化掩膜层。之后，调整(trimming)图案化掩膜层。接着，以图案化掩膜层为掩膜，移除部分衬底。继之，移除图案化掩膜层。其中图案化掩膜层的材质包括氮化硅。又，调整步骤包括将该衬底浸置于热磷酸。
依照本发明的较佳实施例所述的存储单元的制造方法，其中移除部分衬底的方法包括干法刻蚀法。
依照本发明的较佳实施例所述的存储单元的制造方法，其中隔离结构的形成方法包括：于衬底上形成一隔离材料层，填满鳍状结构之间的间隙。之后，移除部分隔离材料层，使隔离材料层的上表面低于鳍状结构的上表面。
依照本发明的较佳实施例所述的存储单元的制造方法，其中衬底包括整体硅(bulk-Si)衬底或绝缘层上硅(SOI)衬底。
于本发明中，藉由进行一表面处理以于鳍状结构上形成一掺杂区或是一掺杂多晶硅顶盖层，且具有导电型与源极/漏极区之间的沟道区的导电型相互补，可以抑制鳍状结构顶部转角处的漏电流以改善存储单元在操作过程中的电性表现。本发明更利用调整步骤微缩图案化掩膜层，而于衬底中形成具有鳍状结构的存储单元。以简单且成本花费低的方法即可达成提高元件集成度的功效。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A至图1G是绘示依照本发明一实施例的一种存储单元的制造流程剖面图。
图1G-1绘示图1G的存储单元的三维立体图。
图2A至图2F是绘示依照本发明另一实施例的一种存储单元的制造流程剖面图。
图2F-1绘示图2F的存储单元的三维立体图。
图3A是绘示图1G-1沿着线I-I’的剖面图。
图3B是绘示图2F-1沿着线II-II’的剖面图。
【主要元件符号说明】
100、200：衬底
100a、200a：鳍状结构
102：表面处理
104：掺杂区
115、115’、215、215’：图案化掩膜层
120、220：隔离结构
130、230：电荷陷入结构
133、233：隧穿介电层
133a：底氧化硅层
133b：氮化硅层
133c：顶氧化硅层
135、235：电荷陷入层
137、237：阻挡介电层
150、250：栅极
155、255：栅极结构
160、260：源极/漏极区
160a、260a：第一掺杂区
160b、260b：第二掺杂区
210：掺杂多晶硅层
A1、B1：第一储存区
A2、B2：第二储存区
A3、B3：第三储存区
A4、B4：第四储存区
具体实施方式
图1A至图1G是绘示本发明一实施例的一种存储单元的制造流程剖面图。
请参照图1A，本发明提出一种存储单元的制造方法，先提供衬底100，衬底100例如是整体硅(bulk-Si)衬底或者是绝缘层上硅(SOI)衬底。于衬底100上，进行一表面处理102，以在衬底100中形成一掺杂区104，且掺杂区104接近衬底100的表面。值得注意的是，掺杂104的导电型是与后续形成的存储单元的沟道区的导电型互补，以抑制因为存储单元操作时的边角效应(corner edge effect)所造成的漏电流。亦即，当存储单元具有n型的沟道区时，则掺杂区104为p型导电型掺杂区，反之亦然。而位于衬底100中掺杂区104的厚度则最多约为100埃。此外，掺杂区104的掺杂浓度约为5×1018至5×1019/cm3。再者，表面处理102包括一离子注入工艺。
请参照图1B，于衬底100上形成一图案化掩膜层115，图案化掩膜层115材质例如是氮化硅，其形成方法例如是先以化学气相沉积法于材料层110上形成一整层的掩膜材料层(未绘示)，然后利用光刻刻蚀工艺以形成之。
接着，请参照图1C，调整(trimming)图案化掩膜层115以微缩其尺寸。调整图案化掩膜层115的方法例如是湿法刻蚀方法，例如，将整个衬底100浸置于热磷酸中一段时间，使图案化掩膜层115微缩至预定尺寸。在一实施例中，光刻刻蚀工艺之后所形成的图案化掩膜层115例如是0.18μm，而调整后的图案化掩膜层115’的尺寸例如是微缩至0.05μm。
之后，请参照图1D，以图案化掩膜层115’为掩膜，移除部分衬底100，于衬底100中定义出多个鳍状结构100a。移除部分衬底100的方法例如是干法刻蚀法，如反应性离子刻蚀法。
继而，请参照图1E，移除图案化掩膜层115’，于这些鳍状结构100a之间形成多个隔离结构120。在移除图案化掩膜层115’之前，例如是先以高密度等离子体化学气相沉积法，于衬底100上形成一层隔离材料层(未绘示)，填入鳍状结构100a之间的间隙，隔离材料层的材质例如是氧化硅等介电材料。然后，移除部分绝缘材料，裸露出图案化掩膜层115’，再利用湿法刻蚀法或干法刻蚀法移除图案化掩膜层115’。接着，移除部分绝缘材料，而形成上表面低于鳍状结构100a的隔离结构120。
而后，请参照图1F，于衬底100上方形成电荷陷入结构130。电荷陷入结构130由下而上包括一层隧穿介电层133、一层电荷陷入层135与一层阻挡介电层137。其中，隧穿介电层133的材质包括氧化硅，其形成方法例如是化学气相沉积法。请参照图1F-1，隧穿介电层133还可以是一种能隙工程隧穿结构(bandgap engineered tunnelingstructure)，由下而上例如是由底氧化硅层133a/中间的氮化硅层133b/顶氧化硅层133c(ONO)所堆栈形成的结构，各层的形成方法可以是化学气相沉积法。电荷陷入层135的材质例如是氮化硅，其形成方法例如是化学气相沉积法。阻挡介电层137的材质例如是氧化硅，其形成方法例如是化学气相沉积法。当然，隧穿介电层133及阻挡介电层137也可以是其它类似的材质。电荷陷入层135的材质并不限于氮化硅，也可以是其它能够使电荷陷入于其中的材质，例如氧化铝、氧化钽、钛酸锶物或氧化铪等高介电常数材料。
继之，请参照图1G，于衬底100上形成一导电层150。之后，图案化导电层150与电荷陷入结构130以形成一栅极结构155(请参照图1G-1)，且栅极结构横跨鳍状结构100a。导电层150的材质例如是掺杂多晶硅。之后，于栅极结构155所裸露出的鳍状结构100a中形成源极/漏极区(请参照图1G-1)，源极/漏极区可以是N型重掺杂区或是P型掺杂区，其形成方法例如是离子注入法。
上述实施例中，可以利用湿法刻蚀法调整图案化掩膜层115，突破光刻工艺的限制，以形成每一个鳍状结构的尺寸小于光刻工艺中所使用的光学机器的分辨率，并且以简单且低成本的方式形成鳍状结构的存储单元，达到提高元件集成度的效果。
另外，形成具有较小尺寸的鳍状结构的方法，亦可以应用于图案化掺杂多晶硅层以形成尺寸小到突破光刻工艺限制的栅极的工艺中。因此，在光刻工艺以形成栅极结构155的过程中，形成相似于如图1B中所示的图案化掩膜层115的一图案化掩膜层(未绘示)于掺杂多晶硅层上，且如同图1C中调整图案化掩膜层115成为图案化掩膜层115’一般，调整位于掺杂多晶硅层上的图案化掩膜层。之后，以调整后的图案化掩膜层为掩膜，图案化掺杂多晶硅层成为栅极结构155。因此，栅极结构155的尺寸小于光刻工艺中，光学机器的分辨率，进而提高元件的集成度。再者，每一源极/漏极区的导电型与位于每一鳍状结构顶部的掺杂区104a的导电型不同。因此，位于源极/漏极区之间的沟道区的导电型与位于每一鳍状结构顶部的掺杂区104a的导电型不同。如此一来，可以有效的抑制位于存储单元顶部转角的漏电流。
以下说明本发明提出的存储单元的结构。图1G-1绘示图1G的存储单元的三维立体图。请参照图1G-1与图1G，存储单元设置于衬底100上。衬底100可以是整体硅(bulk-Si)衬底，也可以是绝缘层上硅(SOI)衬底。衬底100中具有多个隔离结构120，这些隔离结构120于衬底100中共同定义出至少一鳍状结构100a。鳍状结构100a的上表面高于这些隔离结构120的上表面。
存储单元由栅极150、电荷陷入结构130以及源极/漏极区160所构成。栅极150设置于衬底100上，横跨鳍状结构100a。栅极150的材质例如是掺杂多晶硅、金属或金属硅化物。
电荷陷入结构130设置于栅极150与鳍状结构100a之间。电荷陷入结构130包括一层隧穿介电层133、一层电荷陷入层135与一层阻挡介电层137，由鳍状结构100a向外，依序垂直地层叠。
隧穿介电层133与阻挡介电层137的材质例如是氧化硅或其它类似的介电材料。请参照图1F-1，本图是单独地绘示电荷陷入结构130的部分，并放大其中的隧穿介电层133。隧穿介电层133可以是一种能隙工程隧穿结构，由下而上例如是氧化硅/氮化硅/氧化硅(ONO)的堆栈结构。在一实施例中，ONO堆栈结构底部的底氧化硅层133a厚度例如是小于等于20埃，或介于5～20埃之间，或者是介于10～20埃之间，也可以是小于等于15埃，或是介于10～15埃之间；中间的氮化硅层133b厚度例如是小于等于20埃，或者是介于10～20埃之间；顶部的顶氧化硅层133c厚度例如是小于等于20埃，如介于10～20埃之间，或是介于15～20埃之间。电荷陷入层135的材质例如是氮化硅或是其它能够使电荷陷入于其中的材质，例如氧化铝、氧化钽、钛酸锶物或氧化铪等高介电常数材料。在一实施例中，隧穿介电层133的底氧化硅层133a的厚度例如是15埃，氮化硅层133b的厚度例如是20埃，顶氧化硅层133c的厚度例如是20埃，电荷陷入层135的厚度例如是70埃，阻挡介电层137的厚度例如是90埃。
源极/漏极区160分别设置于栅极结构155所裸露的鳍状结构100a中。源极/漏极区160可以是掺杂有硼或硼、BF2等P型掺质的P型掺杂区，或者也可以是掺杂有磷、砷等N型掺质的N型掺杂区。此外，在鳍状结构顶部接近鳍状结构的表面处，存储单元还包括一掺杂区104(请参照图1G)，此掺杂区104的导电型与源极/漏极区160(如图1G-1)的导电型互补。在衬底100中此掺杂区104的厚度最大约为100埃。此外，掺杂区104的掺杂浓度约为5×1018至5×1019/cm3。由于掺杂区104的导电型与存储单元操作时源极/漏极区160之间的沟道区的导电型互补，因此可防止鳍状结构100a转角处产生漏电流。同时，鳍状结构的阶梯高度降低，因此存储单元的尺寸也随之降低。
于本实施例中，表面处理是直接将掺杂质注入衬底100的表面。然而，本发明并不受限于表面处理的施行方式。图2A至图2F是绘示依照本发明另一实施例的一种存储单元的制造流程剖面图。请参照图2A，提供一衬底200，衬底200例如是整体硅(bulk-Si)衬底或者是绝缘层上硅(SOI)衬底。于衬底200上，进行一表面处理。于此实施例中，表面处理的施行方式是以在衬底200上形成一掺杂多晶硅层210，之后进行一热工艺以驱动掺杂多晶硅层210中的掺杂质向衬底200与掺杂多晶硅层210之间的一介面移动。必需注意的是，掺杂多晶硅层210的导电型是与后续形成的存储单元的沟道区的导电型互补，以抑制因为存储单元操作时的边角效应(corner edge effect)所造成的漏电流。亦即，当存储单元具有n型的沟道区时，则掺杂多晶硅层210的导电型为p型，反之亦然。而形成掺杂多晶硅层210的方法包括于衬底200上形成一多晶硅层(未绘示)，之后进行一离子注入工艺以于多晶硅层中注入掺杂质。另一方面，形成掺杂多晶硅层210的方法还可包括当于衬底200形成多晶硅层的同时，临场注入掺杂质。而掺杂多晶硅层210的厚度最多为200埃。此外，掺杂多晶硅层210的掺杂浓度约为5×1018至5×1019/cm3。
请参照图2B，于掺杂多晶硅层210上形成一图案化掩膜层215，图案化掩膜层215材质与其形成方法与图1B中的图案化掩膜层115的材质与形成方法相似，因此不在此作赘述。请参照图2C，调整图案化掩膜层215以微缩其尺寸成为图案化掩膜层215’。调整图案化掩膜层215的方法与上述调整图案化掩膜层115的方法相似，因此亦不在此作赘述。于一实施例中，光刻刻蚀工艺之后所形成的图案化掩膜层215例如是0.18μm，而调整后的图案化掩膜层215’的尺寸例如是微缩至0.05μm。
之后，请参照图2D，以图案化掩膜层215’为掩膜，移除部分掺杂多晶硅层210与衬底200，于衬底200中定义出多个鳍状结构200a。移除部分掺杂多晶硅层210与衬底200的方法例如是干法刻蚀法，如反应性离子刻蚀法。
继而，请参照图2E，移除图案化掩膜层215’，于这些鳍状结构200a之间形成多个隔离结构220。在移除图案化掩膜层215’之前，例如是先以高密度等离子体化学气相沉积法，于衬底200上形成一层隔离材料层(未绘示)，填入鳍状结构200a之间的间隙，隔离材料层的材质例如是氧化硅等介电材料。然后，移除部分绝缘材料，裸露出图案化掩膜层215’，再利用湿法刻蚀法或干法刻蚀法移除图案化掩膜层215’。接着，移除部分绝缘材料，而形成上表面低于鳍状结构200a的隔离结构220。
而后，请参照图2F，于衬底200上方形成电荷陷入结构230。电荷陷入结构230由下而上包括一层隧穿介电层233、一层电荷陷入层235与一层阻挡介电层237。其中，隧穿介电层233的结构与材质以及其形成方法与隧穿介电层133的结构、材质与形成方法相似，因此不在此作赘述。而电荷陷入层235的材质与形成方法与前述的电荷陷入层135的材质与形成方法相似，因此也不在此作赘述。另外，阻挡介电层237的材质与其形成方法同样的与上述的阻挡介电层137的材质与形成方法相似，亦不在此作赘述。
仍请参照图2F，于衬底200上方形成一导电层250。之后，图案化导电层250、电荷陷入结构230与掺杂多晶硅层210以形成一栅极结构255(请参照图2F-1)，且栅极结构255横跨鳍状结构200a。导电层250的材质例如是掺杂多晶硅。之后，于栅极结构255所裸露出的鳍状结构200a中形成源极/漏极区(请参照图2F-1)，源极/漏极区可以是N型重掺杂区或是P型掺杂区，其形成方法例如是离子注入法。
又，源极/漏极区的导电型与掺杂多晶硅层210的导电型不同。因此，位于源极/漏极区之间的沟道区的导电型与掺杂多晶硅层210的导电型不同。因为位于鳍状结构200a与掺杂多晶硅层210之间介面的掺杂质的导电型与沟道区的导电型不同，所以可以完全抑制存储单元的顶部转角漏电流。
以下说明本发明提出的存储单元的结构。图2F-1绘示图2F的存储单元的三维立体图。请参照图2F-1与图2F，存储单元设置于衬底200上。衬底200可以是整体硅(bulk-Si)衬底，也可以是绝缘层上硅(SOI)衬底。衬底200中具有多个隔离结构220，这些隔离结构220于衬底200中共同定义出至少一鳍状结构200a。鳍状结构200a的上表面高于这些隔离结构220的上表面。
存储单元由栅极250、掺杂多晶硅顶盖层210、电荷陷入结构230以及源极/漏极区260所构成。栅极250设置于衬底200上，横跨鳍状结构200a。栅极250的材质例如是掺杂多晶硅、金属或金属硅化物。
电荷陷入结构230设置于栅极250与鳍状结构200a之间。电荷陷入结构230包括一层隧穿介电层233、一层电荷陷入层235与一层阻挡介电层237，由鳍状结构200a向外，依序垂直地层叠。
隧穿介电层233与阻挡介电层237的材质于隧穿介电层133以及阻挡介电层137的材质相似，因此不在此作赘述。另外，隧穿介电层233的结构与形成方法与隧穿介电层133的结构与形成方法相似，也不在此作赘述。
掺杂多晶硅顶盖层210介于鳍状结构200a的顶部与电荷陷入结构230之间，而掺杂多晶硅顶盖层210的厚度最大约为200埃，且掺杂多晶硅顶盖层210的掺杂浓度约为5×1018至5×1019/cm3。源极/漏极区260分别设置于栅极结构255所裸露的鳍状结构200a中。源极/漏极区260可以是掺杂有硼或硼、BF2等P型掺质的P型掺杂区，或者也可以是掺杂有磷、砷等N型掺质的N型掺杂区。值得注意的是，掺杂多晶硅顶盖层210的导电型与源极/漏极区260的导电型是为互补。由于掺杂多晶硅顶盖层的导电型与存储单元操作时源极/漏极区260之间的沟道区的导电型互补，因此可防止鳍状结构200a转角处产生漏电流。同时，鳍状结构的阶梯高度降低，因此存储单元的尺寸也随之降低。
接着说明本发明提出图1G-1所绘示的存储单元的操作方法。图3A是绘示图1G-1沿着线I-I’的剖面图。图3A与图1G-1中相同的元件以相同的标号来表示，并省略其说明。
请参照图3A与图1G-1，电荷陷入结构130分别以第一电荷陷入结构130a与第二电荷陷入结构130b来表示，源极/漏极区160分别以第一掺杂区160a与第二掺杂区160b来表示。其中，第一电荷陷入结构130a包括邻近第一掺杂区160a的第一储存区A1与邻近第二掺杂区160b的第二储存区A2；第二电荷陷入结构130b包括邻近第一掺杂区160a的第三储存区A3与邻近第二掺杂区160b的第四储存区A4。
在一实施例中，对存储单元进行程序化操作时，于栅极150施加足够的电压例如是16伏特左右；将第一掺杂区160a与第二掺杂区160b浮置或接地，在栅极150与衬底100的鳍状结构100a之间产生足够的压差，使电荷寄存于电荷陷入结构130a、130b中，以程序化此存储单元。此程序化操作的模式例如是FN隧穿效应。
进行擦除操作时，于栅极150施加电压例如是-16伏特左右；将第一掺杂区160a与第二掺杂区160b浮置或接地，在栅极150与衬底100的鳍状结构100a之间产生足够的压差，而使寄存于电荷陷入结构130a、130b中的电荷被擦除。其例如是将空穴注入或电子移除于电荷陷入结构130a、130b中，以擦除存储单元。此擦除操作的模式可以是F-N隧穿效应。
进行读取操作时，于栅极150施加电压Vg，于第一掺杂区160a施加电压Vs，于第二掺杂区160b施加电压Vd，其中，电压Vg大于电压Vd，电压Vd大于电压Vs，以读取存储单元。在一实施例中，电压Vg例如是约5伏特，电压Vs例如是约0伏特，电压Vd例如是约1伏特。
根据本发明一实施例，操作存储单元的操作方法中，第三电压为5伏特、第四电压为0伏特，而第五电压为1伏特。
在另一实施例中，对存储单元进行程序化操作时，于栅极150施加第一电压，于第一掺杂区160a施加第二电压，于第二掺杂区160b施加第三电压，其中，第一电压大于第三电压，第三电压大于第二电压，而将电荷注入靠近第二掺杂区160b的第二储存区A2与第四储存区A4。第一电压例如是约10伏特，第二电压例如是约0伏特，第三电压例如是约5伏特。此程序化操作的模式例如是沟道热电子注入(Channel Hot Electron Injection)效应。
进行擦除操作时，则于栅极150施加第四电压，于第一掺杂区160a施加第五电压，于第二掺杂区160b施加第六电压，其中，第六电压大于第五电压，第五电压大于第四电压，以擦除第二储存区A2与第四储存区A4的电荷。第四电压例如是约-5伏特，第五电压例如是约0伏特，第六电压例如是约5伏特。擦除操作的模式例如是价带导带热空穴隧穿(Band to Band Hot Hole tunneling)效应。
至于读取操作时，则例如是以逆向读取的方式，施加与程序化方向相反的逆向偏压来读取第二储存区A2与第四储存区A4的电荷储存状态。在一实施例中，例如是在栅极150施加第七电压，在第一掺杂区160a施加第八电压，在第二掺杂区160b施加第九电压，其中第七电压大于第八电压，第八电压大于第九电压，以读取第二储存区A2与第四储存区A4的电荷。第七电压例如是约5伏特，第八电压例如是约1.6伏特，第九电压例如是约0伏特。
当然，在进行程序化操作时，更可以于栅极150施加第一电压，并且将上述原本施加于第一掺杂区160a的第二电压改成施加于第二掺杂区160b，而将上述原施加于第二掺杂区160b的第三电压，改为施加于第一掺杂区160a。其中，第一电压大于第三电压，第三电压大于第二电压，将电荷注入靠近第一掺杂区160a的第一储存区A1与第三储存区A3。第一电压例如是约10伏特，第二电压例如是约0伏特，第三电压例如是约5伏特。程序化操作的模式例如是沟道热电子注入效应。
擦除第一储存区A1与第三储存区A3中的电荷，则可以在栅极150施加第四电压，将上述的第六电压改施加于第一掺杂区160a，将上述第五电压改施加于第二掺杂区160b，其中，第六电压大于第五电压，第五电压大于第四电压，以擦除第一储存区A1与第三储存区A3的电荷。第四电压例如是约-5伏特，第五电压例如是约0伏特，第六电压例如是约5伏特。上述擦除操作的模式例如是价带导带热空穴隧穿效应。
读取第一储存区A1与第三储存区A3的电荷储存状态，可以是同样利用逆向读取的方式，于栅极150施加第七电压，将上述的第九电压改施加于第一掺杂区160a，将上述第八电压改施加于第二掺杂区160b。其中，第七电压大于第八电压，第八电压大于第九电压，以读取第一储存区A1与第三储存区A3的电荷。第七电压例如是约5伏特，第八电压例如是约1.6伏特，第九电压例如是约0伏特。
换言之，上述存储单元可以是一个存储单元一位的方式来存取数据(以FN隧穿来进行程序化与擦除操作)，或者也可以是一个存储单元二位的方式来存取数据(以沟道热电子注入效应进行程序化，以价带导带热空穴隧穿效应进行擦除)，其端视元件的需求与设计而定。另外，由于保护层上方未有电荷陷入结构的存在，电荷陷入结构是分立于鳍状结构两侧，更可以确保操作过程中，不会产生转角处漏电流的情形。
接着说明本发明提出图2F-1所绘示的存储单元的操作方法。图3B是绘示图2F-1沿着线II-II’的剖面图。图3B与图2F-1中相同的元件以相同的标号来表示，并省略其说明。图1G中所绘示的存储单元与图2F所绘示的存储单元的不同之处在于抑制鳍状结构的顶部转角漏电流的方法。在图1G-1所绘示的存储单元中，位于鳍状结构顶部，且具有与源极/漏极间的沟道区的导电型不同导电型的掺杂区104可以防止存储单元的鳍状结构顶部的转角漏电流。图2F-1所绘示的存储单元中，掺杂多晶硅顶盖层210具有与与源极/漏极间的沟道区的导电型不同导电型的掺杂质，且掺杂质位于掺杂多晶硅顶盖层210与鳍状结构200a之间的介面，因此可以成功的解决发生在鳍状结构的转角处的漏电流问题。即使图1G-1中存储单元的配置与图2F-1中存储单元的配置有些许不同，解决发生于鳍状结构的转角处的漏电流问题的概念是相同的。因此，于图2F-1中所绘示的存储单元的操作与图1G-1中所绘示的存储单元的操作相同，亦无须在此作赘述。
综上所述，本发明提出的存储单元，利用调整步骤缩小图案化掩膜层，不但克服了光刻工艺的限制，也可以精确地掌控后续鳍状结构的尺寸以与门极的尺寸，有助于提高元件的集成度，同时也避免短沟道效应的影响。且此方法简单而便于控制，制作成本花费低。
再者，藉由进行一表面处理以在鳍状结构上形成掺杂区或是于鳍状结构上形成掺杂多晶硅顶盖层，且掺杂区与掺杂多晶硅顶盖层的导电型与源极/漏极区之间的沟道区的导电互补，因此可抑制在鳍状结构的顶部转角处的漏电流，并且提升了存储单元的电性表现。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定的范围为准。

Claims (49)

1、一种存储单元，设置于一衬底上，该衬底中具有多个隔离结构，该多个隔离结构于该衬底中定义出至少一鳍状结构，该鳍状结构的上表面高于该多个隔离结构的上表面，其特征在于，该存储单元包括：
一掺杂区，位于该鳍状结构的一顶部且接近该鳍状结构的该顶部的一表面，其中该掺杂区具有一第一导电型；
一栅极，设置于该衬底上，横跨该鳍状结构；
一电荷陷入结构，设置于该栅极与该鳍状结构之间；以及
一源极/漏极区，设置于该栅极所裸露的该鳍状结构中，其中该源极/漏极区具有一第二导电型且该第一导电型与该第二导电型不同。
2、根据权利要求1所述的存储单元，其特征在于，其中该掺杂区的厚度最多为100埃。
3、根据权利要求1所述的存储单元，其特征在于，其中该掺杂区的掺杂浓度为5×1018至5×1019/cm3。
4、根据权利要求1所述的存储单元，其特征在于，其中该电荷陷入结构包括一电荷陷入层，且该电荷陷入层的材质为高介电常数材料，该高介电常数材料至少包括氮化硅或氧化铝。
5、根据权利要求4所述的存储单元，其特征在于，其中该电荷陷入结构包括一隧穿介电层，设置于该电荷陷入层与该鳍状结构之间。
6、根据权利要求5所述的存储单元，其特征在于，其中该隧穿介电层包括一能隙工程隧穿结构。
7、根据权利要求6所述的存储单元，其特征在于，其中该能隙工程隧穿结构为底氧化硅层/中间的氮化硅层/顶氧化硅层结构。
8、根据权利要求6所述的存储单元，其特征在于，其中该电荷陷入结构包括介于该电荷陷入层与该栅极之间的一阻挡介电层。
9、一种存储单元，设置于一衬底上，该衬底中具有多个隔离结构，该多个隔离结构于该衬底中定义出至少一鳍状结构，该鳍状结构的上表面高于该多个隔离结构的上表面，其特征在于，该存储单元包括：
一栅极，设置于该衬底上，横跨该鳍状结构；
一电荷陷入结构，设置于该栅极与该鳍状结构之间；
一掺杂顶盖层，设置于该鳍状结构顶部与该电荷陷入结构之间，其中该掺杂顶盖层具有一第一导电型；以及
一源极/漏极区，设置于该栅极所裸露的该鳍状结构中，其中该源极/漏极区具有一第二导电型且该第一导电型与该第二导电型不同。
10、根据权利要求9所述的存储单元，其特征在于，其中该掺杂顶盖层的厚度最多为200埃。
11、根据权利要求9所述的存储单元，其特征在于，其中该掺杂顶盖层的掺杂浓度为5×1018至5×1019/cm3。
12、根据权利要求9所述的存储单元，其特征在于，其中该掺杂顶盖层有多个掺杂质位于该鳍状结构与该掺杂顶盖层之间的一介面上。
13、根据权利要求9所述的存储单元，其特征在于，其中该电荷陷入结构包括一电荷陷入层，且该电荷陷入层的材质为高介电常数材料，该高介电常数材料至少包括氮化硅或氧化铝。
14、根据权利要求13所述的存储单元，其特征在于，其中该电荷陷入结构包括一隧穿介电层，设置于该电荷陷入层与该鳍状结构之间。
15、根据权利要求14所述的存储单元，其特征在于，其中该隧穿介电层包括一能隙工程隧穿结构。
16、根据权利要求15所述的存储单元，其特征在于，其中该能隙工程隧穿结构为底氧化硅层/中间的氮化硅层/顶氧化硅层结构。
17、根据权利要求15所述的存储单元，其特征在于，其中该电荷陷入结构包括介于该电荷陷入层与该栅极之间的一阻挡介电层。
18、一种存储单元的制造方法，其特征在于，该方法包括：
提供一衬底；
于该衬底上进行一表面处理，以于该衬底中接近该衬底的一表面形成具有一第一导电型的一掺杂区；
移除部份该衬底以于衬底中定义出多个鳍状结构；
于该多个鳍状结构之间形成多个隔离结构，该多个隔离结构的上表面低于该鳍状结构的上表面；
于该衬底上方形成一栅极结构，且该栅极结构横跨该鳍状结构，其中该栅极结构包括横跨该鳍状结构的一栅极，以及位于该鳍状结构与该栅极间的一电荷陷入结构；以及
于该栅极结构所裸露出的该鳍状结构中形成具有一第二导电型的一源极/漏极区，其中该第一导电型与该第二导电型不同。
19、根据权利要求18所述的存储单元的制造方法，其特征在于，其中该电荷陷入结构与该鳍状结构直接接触。
20、根据权利要求18所述的存储单元的制造方法，其特征在于，其中该掺杂区的厚度最多为100埃。
21、根据权利要求18所述的存储单元的制造方法，其特征在于，其中该掺杂区的掺杂浓度为5×1018至5×1019/cm3
22、根据权利要求18所述的存储单元的制造方法，其特征在于，其中该表面处理包括一离子注入工艺。
23、根据权利要求18所述的存储单元的制造方法，其特征在于，其中形成该栅极结构的步骤还包括：
于该衬底上方形成一电荷陷入结构；
于该电荷陷入结构上，形成一导电层；以及
图案化该导电层与该电荷陷入结构，以形成横跨该鳍状结构的该栅极结构。
24、根据权利要求23所述的存储单元的制造方法，其特征在于，其中形成该电荷陷入结构的方法包括依序于该衬底上形成一隧穿介电层、一电荷陷入层与一阻挡介电层。
25、根据权利要求24所述的存储单元的制造方法，其特征在于，其中该隧穿介电层包括一能隙工程隧穿结构。
26、根据权利要求25所述的存储单元的制造方法，其特征在于，其中该能隙工程隧穿结构为氧化硅/氮化硅/氧化硅ONO结构。
27、根据权利要求24所述的存储单元的制造方法，其特征在于，其中该电荷陷入层的材质为高介电常数材料，该高介电常数材料至少包括氮化硅或氧化铝。
28、根据权利要求18所述的存储单元的制造方法，其特征在于，其中移除部分该衬底的方法包括干法刻蚀法。
29、根据权利要求18所述的存储单元的制造方法，其特征在于，其中该多个隔离结构的形成方法包括：
于该衬底上形成一隔离材料层，填满该多个鳍状结构之间的间隙；以及
移除部分该隔离材料层，使该隔离材料层的上表面低于该鳍状结构的上表面。
30、根据权利要求18所述的存储单元的制造方法，其特征在于，其中该衬底包括整体硅衬底或绝缘层上硅SOI衬底。
31、根据权利要求18所述的存储单元的制造方法，其特征在于，其中移除部份该衬底的步骤还包括：
于该衬底上形成一图案化掩膜层；
调整该图案化掩膜层；
以该图案化掩膜层为掩膜，移除部分该衬底；以及
移除该图案化掩膜层。
32、根据权利要求31所述的存储单元的制造方法，其特征在于，其中该图案化掩膜层的材质包括氮化硅。
33、根据权利要求31所述的存储单元的制造方法，其特征在于，其中该调整步骤包括将该衬底浸置于热磷酸。
34、一种存储单元的制造方法，其特征在于，该方法包括：
提供一衬底；
于该衬底上进行一表面处理，以于该衬底上形成具有第一导电型的多个掺杂质的一掺杂多晶硅层；
移除部份该掺杂多晶硅层与该衬底以于该衬底中定义出多个鳍状结构；
于该多个鳍状结构之间形成多个隔离结构，该多个隔离结构的上表面低于该鳍状结构的上表面；
于该衬底上方依序形成一电荷陷入结构与一导电层；
图案化该导电层、该电荷陷入结构以及该掺杂多晶硅层，其中该导电层转换成横跨该鳍状结构的一栅极，而该掺杂多晶硅层则转换成一掺杂顶盖层；以及
于该栅极所裸露出的该鳍状结构中形成具有一第二导电型的一源极/漏极区，其中该第一导电型与该第二导电型不同。
35、根据权利要求34所述的存储单元的制造方法，其特征在于，其中该掺杂多晶硅层的该多个掺杂质位于该鳍状结构与该掺杂多晶硅层之间的一介面。
36、根据权利要求34所述的存储单元的制造方法，其特征在于，其中该掺杂多晶硅层的厚度最多为200埃。
37、根据权利要求34所述的存储单元的制造方法，其特征在于，其中该掺杂多晶硅层的掺杂浓度为5×1018至5×1019/cm3。
38、根据权利要求34所述的存储单元的制造方法，其特征在于，其中该掺杂多晶硅层的形成方法包括：
于该衬底上方形成一多晶硅层；
进行一离子注入工艺，以于该多晶硅层中注入该多个掺杂质；以及
进行一热工艺以驱动该多个掺杂质向该鳍状结构与该掺杂多晶硅层之间的一介面移动。
39、根据权利要求34所述的存储单元的制造方法，其特征在于，其中该掺杂多晶硅层的形成方法包括：
于该衬底上方形成一多晶硅层，并且同时临场注入该多个掺杂质于该多晶硅层中；以及
进行一热工艺以驱动该多个掺杂质向该鳍状结构与该掺杂多晶硅层之间的一介面移动。
40、根据权利要求34所述的存储单元的制造方法，其特征在于，其中形成该电荷陷入结构的方法包括依序于该衬底上形成一隧穿介电层、一电荷陷入层与一阻挡介电层。
41、根据权利要求40所述的存储单元的制造方法，其特征在于，其中该隧穿介电层包括一能隙工程隧穿结构。
42、根据权利要求41所述的存储单元的制造方法，其特征在于，其中该能隙工程隧穿结构为氧化硅/氮化硅/氧化硅结构。
43、根据权利要求40所述的存储单元的制造方法，其特征在于，其中该电荷陷入层的材质为高介电常数材料，该高介电常数材料至少包括氮化硅或氧化铝。
44、根据权利要求34所述的存储单元的制造方法，其特征在于，其中移除部份该衬底的步骤还包括：
于该衬底上形成一图案化掩膜层；
调整该图案化掩膜层；
以该图案化掩膜层为掩膜，移除部分该衬底；以及
移除该图案化掩膜层。
45、根据权利要求44所述的存储单元的制造方法，其特征在于，其中该图案化掩膜层的材质包括氮化硅。
46、根据权利要求44所述的存储单元的制造方法，其特征在于，其中该调整步骤包括将该衬底浸置于热磷酸。
47、根据权利要求34所述的存储单元的制造方法，其特征在于，其中移除部分该衬底的方法包括干法刻蚀法。
48、根据权利要求34所述的存储单元的制造方法，其特征在于，其中该多个隔离结构的形成方法包括：
于该衬底上形成一隔离材料层，填满该多个鳍状结构之间的间隙；以及
移除部分该隔离材料层，使该隔离材料层的上表面低于该鳍状结构的上表面。
49、根据权利要求34所述的存储单元的制造方法，其特征在于，其中该衬底包括整体硅衬底或绝缘层上硅SOI衬底。
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