CN106560926A - 具有结构稳定性的半导体器件 - Google Patents

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Abstract

本公开提供一种具有结构稳定性的半导体器件。该半导体器件包括：垂直交替的导电层和绝缘层的叠层；穿过叠层的支撑体，支撑体中的每个具有等边多边形的横截面，支撑体在第一方向和第二方向上等距离地布置，第一方向和第二方向彼此交叉；以及，分别电耦接到导电层的接触插塞，接触插塞中的每个设置在支撑体中的至少两个相邻的支撑体之间。

Description

具有结构稳定性的半导体器件
相关申请的交叉引用
本申请要求2015年10月1日提交的申请号为10-2015-0138694的韩国专利申请的优先权，其全部公开通过引用整体合并于此。
技术领域
本公开的实施例总体涉及一种三维半导体器件，更具体地，涉及一种具有改善的结构稳定性的三维半导体器件。
背景技术
非易失性存储器件即使处于断电状态也可以保持储存的数据。由于在硅衬底上包括单个存储单元阵列的二维存储器件达到其集成限度，因此提出一种在硅衬底上包括存储单元叠层的三维(3D)非易失性存储器件。
为了层叠存储单元，3D非易失性存储器件可以具有导电和绝缘材料的垂直交替层。此外，为了工艺效率，在制造工艺的各个阶段，还可以临时地垂直布置牺牲绝缘层，其随后仅需要用导电层进行替换。用导电层替换牺牲层通常是挑战性的过程，并且无意中可能导致叠层的部分翘曲或倒塌。结果，在一个或更多个导电层之间会出现桥接，由此会减小半导体器件的良率。
发明内容
本公开的实施例提供一种具有结构稳定性和提高的良率的半导体器件，并提供一种用于制造该半导体器件的方法。
在本公开的一个方面，提供一种半导体器件，该半导体器件包括：包括交替层叠的导电层和绝缘层的叠层；穿过叠层的支撑体，支撑体中的每个具有等边多边形的横截面，支撑体在第一方向和第二方向上等距离地布置，第一方向和第二方向彼此交叉；以及，分别电耦接到导电层的接触插塞，接触插塞中的每个设置在支撑体中的至少两个相邻的支撑体之间。
在本公开中，该半导体器件可以包括延伸穿过叠层的支撑体，以及每个支撑体可以具有等边多边形的横截面，支撑体在第一方向和第二方向上等距离地布置，第一方向和第二方向彼此交叉。以此方式，可以以规则图案布置具有对称形式的支撑体。这可以抑制叠层的翘曲或倒塌。
附图说明
图1A至图1D示出根据本公开的实施例的半导体器件的叠层的布局；
图2A至图2H示出根据本公开的进一步实施例的半导体器件的叠层的更多布局；
图3A示出根据本公开的实施例的半导体器件的叠层结构；
图3B至图3C示出根据本公开的实施例的半导体器件的叠层结构中的接触区的布局；
图4A示出根据本公开的另一实施例的半导体器件的叠层的结构；
图4B至图4C示出根据本公开的另一实施例的半导体器件的叠层结构中的接触区的布局；
图5A示出根据本公开的又一实施例的半导体器件的叠层结构；
图5B至图5C示出根据本公开的又一实施例的半导体器件的叠层结构中的接触区的布局；
图6示出根据本公开的实施例的存储系统的框图；
图7示出根据本公开的另一实施例的存储系统的框图；
图8示出根据本公开的实施例的计算系统的框图；
图9示出根据本公开的又一实施例计算系统的框图。
具体实施方式
以下参照附图来描述各种实施例。将理解的是，本文的描述不意在将本发明限制于所描述的特定实施例。因此，本发明可以以不同的形式来实施，并且不应被解释为仅局限于本文示出的实施例。相反地，提供所述实施例作为示例，使得本公开将是彻底和完整的，以及所述实施例将向本领域技术人员充分传达本发明的各个方面和特征。
还要注意的是，在阅读本发明之后，在不脱离如所附权利要求所定义的本发明的精神和范围的情况下，本发明所属领域的技术人员可以想到所述实施例的若干替代、修改和等同物。
此外，将理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件、组件、区域、层和/或区段，但是这些元件、组件、区域、层和/或区段不应局限于这些术语。这些术语用于将一个元件、组件、区域、层或区段与另一个元件、组件、区域、层或区段进行区分。因此，在不脱离本公开的精神和范围的情况下，以下描述的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
同样，将理解，当一个元件或层被称为“连接到”或“耦接到”另一元件或层时，其可以直接位于另一元件或层上、直接连接到或耦接到另一元件或层，或者可以存在一个或更多个中间元件或层。此外，还将理解，当一个元件或层被称为位于两个元件或层“之间”时，其可以为两个元件或层之间的唯一元件或层，或者还可以存在一个或更多个中间元件或层。
此外，本文所使用的术语仅用于描述特定实施例的目的，而非意在限制本公开。此外，如本文中所使用的，除非上下文另外明确指出，否则单数形式“一个”(“a”和“an”)意在也包括复数形式。还将理解，术语“包含”和“包括”当在本说明书中使用时表示存在所陈述的特征、整体、操作、元件和/或组件，并且不排除一个或更多个其它特征、整体、操作、元件、组件和/或其部分的存在或添加。如本文中所使用的，术语“和/或”包括一个或更多个相关所列条目的任意组合或所有组合。
为了便于解释，空间关系术语(诸如，“下”、“之下”、“下面”、“以下”、“之上”和“上面”等)在本文中可以用于描述如附图中所示的一个元件或特征与另一元件或特征的关系。将理解，除附图中描绘的方位之外，空间关系术语还意在包含使用中或运行中的设备的不同方位。例如，如果附图中的设备被翻转，则被描述为在其它元件或特征“下”或“之下”或“以下”的元件将定向在其它元件或特征“之上”。因此，示例术语“之下”和“以下”可以包含之上和之下方位两者。设备可以被另外定向(例如，旋转90度或在其它方位处)，以及本文所使用的空间关系描述符应当被相应地解释。
除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还将理解，诸如常用字典中定义的术语的术语应当被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且除非在本文中明确定义，否则将不能以理想化或过于形式化的意义来解释。
在下列描述中，阐述了若干特定细节以提供对本公开的透彻理解。可以在不存在这些特定细节中的一些或全部的情况下实践本公开。在其它实例中，为了避免不必要地混淆本公开，将不对熟知的过程结构和/或过程进行详细描述。
在下文，将参照附图更详细地描述本公开的各种实施例。
参照图1A至图1D，提供了半导体器件的叠层的布局的各种示例。
相应地，参照图1A至图1C，半导体器件可以包括多个支撑体10。支撑体10中的每个可以穿过半导体器件的叠层。叠层可以包括交替层叠的绝缘层和导电层。稍后将参照图3A、图4A和图5A来描述叠层的结构。在一些实施例中，支撑体10中的每个可以穿过半导体器件的接触区中的叠层。支撑体10可以在第一方向I-I’和与第一方向I-I’交叉的第二方向Ⅱ-Ⅱ’上以规则间隔隔开。第一方向I-I’可以垂直于第二方向Ⅱ-Ⅱ’。
支撑体10中的每个可以具有等边多边形的横截面。支撑体10中的每个可以具有圆形横截面。在一些实施例中，等边多边形可以为四边形，诸如，正方形或菱形。等边多边形可以包括类似于圆形的具有大量等边的多边形。在一个实施例中，图1A示出支撑体10中的每个的正方形横截面。在另一实施例中，图1B示出支撑体10中的每个的圆形横截面。在又一实施例中，图1C示出支撑体10中的每个的菱形横截面。
多个支撑体10可以等距离地布置。例如，第一方向I-I’上的相邻的支撑体10可以以第一距离或间隔D1彼此隔开。第二方向Ⅱ-Ⅱ’上的相邻的支撑体10可以以第二距离或间隔D2彼此隔开。在第一方向I-I’上，支撑体10可以以等于第一距离或间隔D1的规则间隔隔开。此外，在第二方向Ⅱ-Ⅱ’上，支撑体10可以以等于第二距离或间隔D2的规则间隔隔开。在一些实施例中，第一距离D1和第二距离D2可以相同。在一些实施例中，第一距离D1和第二距离D2可以不同。
参照图1D，多个第一支撑体10A可以在如图1A至1C所示的第一方向I-I’和第二方向Ⅱ-Ⅱ’上等距离地布置。然而，在图1D的实施例中，第二支撑体10B可以设置在与第一方向I-I’和第二方向Ⅱ-Ⅱ’非垂直交叉的第三方向Ⅲ-Ⅲ’上的相邻的第一支撑体10A之间。例如，假设第一方向I-I’对应于X轴，以及第二方向Ⅱ-Ⅱ’对应于Y轴，则第二支撑体10B可以设置在相对于X轴和Y轴的对角线方向上的相邻的第一支撑体10A之间。
第二支撑体10B可以设置在具有四个角的正方形内的中心处，该四个角分别对应于第一方向I-I’和第二方向Ⅱ-Ⅱ’上的相邻的四个第一支撑体10A。因此，第三方向Ⅲ-Ⅲ’上的相邻的第二支撑体10B和第一支撑体10A可以以第三距离D3彼此隔开。换言之，第一支撑体10A和第二支撑体10B可以在第三方向Ⅲ-Ⅲ’上交替地且等距离地布置。例如，可以重复图1D所示的布局，以获得具有在I-I’方向上以规则间隔D1隔开的三个第一支撑体10A、在II-II’方向上以规则间隔D2隔开的三个第一支撑体10A和每个第二支撑体位于具有四个角的每个正方形的中心处的四个第二支撑体10B的布局，该四个角分别对应于第一方向I-I’和第二方向Ⅱ-Ⅱ’上的相邻的四个第一支撑体10A。
根据上述实施例，多个支撑体10、10A和10B可以图案化成规则图案，因此可以导致支撑体的图案的均匀密度分布。相应地，在半导体器件的刻蚀过程中，在刻蚀深度、宽度等方面可以提供一致控制。
图2A至图2H示出根据本公开的不同实施例的布局的进一步示例。在一个实施例中，半导体器件可以包括多个支撑体，以及每个支撑体可以具有，但不局限于，诸如正方形横截面或菱形横截面的等边多边形横截面。在另一实施例中，支撑体中的每个可以具有圆形横截面，或可类似于圆形横截面的具有大量边的等边多边形的横截面。在又一实施例中，半导体器件可以包括具有诸如正方形横截面或菱形横截面的等边多边形横截面的多个第一支撑体，以及具有圆形横截面或可类似于圆形横截面的具有大量边的等边多边形横截面的多个第二支撑体。
参照图2A至2D，半导体器件可以包括多个支撑体10和多个接触插塞30。接触插塞30可以定位在半导体器件的叠层的接触区中。在一些实施例中，如图3A、图4A和图5A所示，叠层可以包括交替层叠的绝缘层和导电层。多个接触插塞30可以分别电耦接到叠层中的多个导电层。此外，支撑体10可以在第一方向I-I’和第二方向Ⅱ-Ⅱ’上等距离地布置，其中，第二方向可以与第一方向交叉。在图2A至2H所示的实施例中，第一方向和第二方向彼此垂直。然而，本发明可以不局限于此。接触插塞30中的每个可以设置在相邻的支撑体10之间。例如，接触插塞中的每个可以设置在第一方向I-I’或第二方向II-II’或第一方向I-I’和第二方向II-II’两者上的相邻的支撑体之间，或者设置在具有分别对应于第一方向I-I’和第二方向Ⅱ-Ⅱ’上的相邻的四个支撑体10的四个角的正方形的中心处，和/或其任意组合。
参照图2A，接触插塞30中的每个可以设置在具有四个角的正方形的中心处，该四个角分别对应于第一方向I-I’和第二方向Ⅱ-Ⅱ’上的相邻的四个支撑体10。在一些实施例中，第三方向Ⅲ-Ⅲ’上的成对的相邻的支撑体10和接触插塞30可以彼此间隔第四距离D4。因此，支撑体10和接触插塞30可以在第三方向Ⅲ-Ⅲ’上交替地且等距离地布置。
此外，第一方向I-I’上的相邻的接触插塞30可以彼此间隔第五距离D5。第二方向Ⅱ-Ⅱ’上的相邻的接触插塞30可以彼此间隔第六距离D6。在一些实施例中，第五距离D5和第六距离D6可以相同。在一些其它实施例中，第五距离D5和第六距离D6可以不同。以此方式，在第一方向I-I’上，接触插塞30可以等距离地布置。在第二方向Ⅱ-Ⅱ’上，接触插塞30也可以等距离地布置。
尽管在图2A中，四个接触插塞30等距离地布置在9个等距离布置的支撑体10之间，但是本发明不局限于此种方式。例如，可以仅这样设置四个接触插塞30中的一些。
参照图2B，接触插塞30可以布置在沿第一方向I-I’布置的支撑体10之间。具体地，支撑体10和接触插塞30可以在第一方向I-I’上交替地布置。此外，第一方向I-I’上的成对的相邻的一个支撑体10和一个接触插塞30可以彼此间隔第七距离D7。例如，在第一方向I-I’上，支撑体10和接触插塞30可以交替地且等距离地布置。
此外，第一方向I-I’上的相邻的接触插塞30可以彼此间隔第八距离D8。第二方向Ⅱ-Ⅱ’上的相邻的接触插塞30可以彼此间隔第九距离D9。在一些实施例中，第八距离D8和第九距离D9可以相同。在一些其它实施例中，第八距离D8和第九距离D9可以不同。例如，在一个实施例中，在第一方向I-I’上，接触插塞30可以等距离地布置。在另一实施例中，在第二方向Ⅱ-Ⅱ’上，接触插塞30可以等距离地布置。在又一实施例中，接触插塞30可以在第一方向I-I’和第二方向II-II’两者上等距离地布置。
尽管，在图2B中，六个接触插塞30等距离地布置在9个等距离布置的支撑体10之间，但是本发明可以不局限于此种方式。例如，在一个实施例中，可以仅这样设置六个接触插塞30中的一些。
参照图2C，接触插塞30可以布置在沿第二方向Ⅱ-Ⅱ’布置的支撑体10之间。具体地，支撑体10和接触插塞30可以在第二方向Ⅱ-Ⅱ’上交替地布置。此外，第二方向Ⅱ-Ⅱ’上的成对的相邻的一个支撑体10和一个接触插塞30可以彼此间隔第十距离D10。以此方式，在第二方向Ⅱ-Ⅱ’上，支撑体10和接触插塞30可以交替地且等距离地布置。
此外，第一方向I-I’上的相邻的接触插塞30可以彼此间隔第十一距离D11。第二方向Ⅱ-Ⅱ’上的相邻的接触插塞30可以彼此间隔第十二距离D12。在一些实施例中，第十一距离D11和第十二距离D12可以相同。在一些其它实施例中，第十一距离D11和第十二距离D12可以不同。在一个实施例中，接触插塞30可以在第一方向I-I’上等距离地布置。在另一实施例中，接触插塞30可以在第二方向Ⅱ-Ⅱ’上等距离地布置。在又一实施例中，接触插塞30可以在第一方向I-I’和第二方向Ⅱ-Ⅱ’两者上等距离地布置。
尽管，在图2C中，示出六个接触插塞30等距离地布置在9个等距离布置的支撑体10之间，但是本发明可以不局限于此种方式。例如，可以仅这样设置六个接触插塞30中的一些。
参照图2D，第二支撑体10B可以设置在具有四个角的正方形的中心处，该四个角分别对应于第一方向I-I’和第二方向Ⅱ-Ⅱ’上的相邻的四个第一支撑体10A。此外，在第三方向Ⅲ-Ⅲ’上，接触插塞30可以设置在成对的相邻的一个第一支撑体10A和第二支撑体10B之间。
在一些实施例中，第三方向Ⅲ-Ⅲ’上的成对的相邻的一个第一支撑体10A和接触插塞30可以彼此间隔第十三距离D13。第三方向Ⅲ-Ⅲ’上的成对的相邻的第二支撑体10B和一个接触插塞30可以彼此间隔第十四距离D14。在一些实施例中，第十三距离D13和第十四距离D14可以相同。在一些实施例中，第十三距离D13和第十四距离D14可以不同。例如，在一个实施例中，第一支撑体10A、接触插塞30和第二支撑体10B可以在第三方向Ⅲ-Ⅲ’上顺序地且等距离地布置。
第一方向I-I’上的相邻的接触插塞30可以彼此间隔第十五距离D15。第二方向Ⅱ-Ⅱ’上的相邻的接触插塞30可以彼此间隔第十六距离D16。在一些实施例中，第十五距离D15和第十六距离D16可以相同。在一些其它实施例中，第十五距离D15和第十六距离D16可以不同。因此，在一个实施例中，接触插塞30可以在第一方向I-I’上等距离地布置。在另一实施例中，接触插塞30可以在第二方向Ⅱ-Ⅱ’上等距离地布置。在又一实施例中，接触插塞30可以在第一方向I-I’和第二方向Ⅱ-Ⅱ’两者上等距离地布置。
尽管，在图2D中，四个接触插塞30等距离地布置在五个等距离地布置的支撑体10A、10B之间，但是可以仅设置四个接触插塞30中的一些。
在上述实施例中，接触插塞30可以等距离地布置在等距离布置的支撑体10、10A和10B之间。以此方式，不仅可以将支撑体10、10A、10B而且可以将接触插塞30图案化成规则图案。这可以导致支撑体和接触插塞的均匀密度分布。相应地，在半导体器件的刻蚀过程中，在刻蚀深度、宽度等方面可以提供一致控制。
图2E至2H示出如图2A至2D所示的半导体器件的叠层的布局的变型。不同于图2A至2D所示的实施例，在这些变型中，可以部分地省略接触插塞30。
参照图2E，与图2A相比，仅2个接触插塞30等距离地布置在9个等距离布置的支撑体10之间。
参照图2F，与图2B相比，仅2个接触插塞30等距离地布置在9个等距离布置的支撑体10之间。
参照图2G，与图2C相比，仅3个接触插塞30等距离地布置在9个等距离布置的支撑体10之间。
参照图2H，与图2D相比，仅2个接触插塞30等距离地布置在5个等距离布置的支撑体10之间。
在一些实施例中，如图3A、图4A和图5A所示，接触插塞30中的每个可以耦接到叠层的导电层中的每个。接触插塞30中的至少一个可以耦接到单个导电层。此外，在接触区中，叠层可以用多种结构来图案化以暴露多个导电层中的每个。例如，可以以阶梯状的方式在第一方向I-I’上图案化接触区中的叠层。在替代实施例中，可以以阶梯状的方式在第二方向Ⅱ-Ⅱ’上图案化接触区中的叠层。在另一替代实施例中，可以以阶梯状的方式在第一方向I-I’和第二方向Ⅱ-Ⅱ’上图案化接触区中的叠层。以此方式，接触插塞30的布局和数量可以根据接触区中的叠层的结构而变化。
图3A至图3C示出根据本公开的实施例的半导体器件的叠层结构。图3A示出根据本公开的实施例的半导体器件的接触区中的叠层的结构的透视图。图3B至图3C示出根据本公开的实施例的图3A的半导体器件的叠层结构中的接触区的布局。
参照图3A，半导体器件的叠层ST可以包括单元区CE和接触区CT。在单元区CE中，存储单元可以层叠以形成存储串(未示出)。在一些实施例中，存储串可以包括U形串、直线型串、W形串等中的一个。在接触区CT中，可以设置用于将偏压施加到存储单元的对应栅电极的互连。这种互连可以包括接触插塞、导线等。接触区CT可以被定义为围绕单元区CE。在一个实施例中，两个接触区CT之间可以夹有单元区CE。在另一实施例中，接触区CT可以仅设置在单元区CE的一侧。
叠层ST可以包括交替层叠的导电层41和绝缘层42。在一些实施例中，导电层41中的每个可以包括钨W、氮化钨WNx、钛Ti、氮化钛TiN、钽Ta、氮化钽TaN、硅Si等中的一种。在一些实施例中，绝缘层42中的每个可以包括氧化物、氮化物等中的一种。
在一些实施例中，在接触区CT的一部分中，可以定位牺牲图案而不是导电层。可以如下形成牺牲图案：在制造期间，可以用导电层41替换层叠有绝缘层42的牺牲层(未示出)，然而，牺牲层中的一些可以不被替换而被保留，导致牺牲图案的形成。相对于绝缘层42，牺牲图案可以具有高刻蚀选择性。例如，绝缘层42可以包括氧化物，而牺牲图案可以包括氮化物。
此外，叠层ST中的接触区CT可以在第一方向I-I’上以阶梯状来形成。在一些实施例中，每个阶梯可以包括导电层41中的至少一个和绝缘层42中的至少一个。此外，导电层41可以使用叠层的阶梯状结构来顺序地暴露。导电层41中的每个的暴露部分可以充当导电层41中的每个的焊盘部分。例如，对于每个阶梯，接触插塞30可以穿过绝缘层42并耦接到导电层41之中的最上导电层41的焊盘部分。
要注意的是，单个叠层ST可以充当单个存储块。例如，半导体器件可以包括多个叠层ST，以及缝隙绝缘层(未示出)可以设置在相邻的叠层ST之间以使相邻的存储块彼此电绝缘。在一些实施例中，单个存储块可以对应于用于单个数据的擦除操作的单位。
参照图3B，在接触区CT中，多个支撑体10可以等距离地布置，以及接触插塞30可以布置在支撑体10之间。此外，对于每个阶梯，接触插塞30中的每个可以连接到导电层41中的每个。支撑体10中的每个可以定位在相邻的阶梯之间的边界处，使得单个支撑体10可以接触两个垂直相邻的阶梯(如图3A中的虚线所指示的)。接触插塞30中的每个可以定位在每个阶梯内(如图3A中的虚线所指示的)，使得每个插塞30可以电连接到导电层41的每个焊盘部分。
参照图3C，在接触区CT中，多个支撑体10可以等距离地布置，以及接触插塞30可以布置在支撑体10之间。此外，对于每个阶梯，接触插塞30中的每个可以耦接到导电层41中的每个。在一些实施例中，支撑体10和接触插塞30都可以定位在每个阶梯内。
图4A至图4C示出根据本公开的另一实施例的半导体器件的叠层结构。图4A示出半导体器件的接触区中的叠层结构的透视图。图4B至图4C示出图4A的叠层结构中的接触区的布局。以下可以省略对关于图3A至图3C的类似结构和/或特征的重复描述。
参照图4A，半导体器件的叠层ST可以包括交替层叠的导电层41和绝缘层42。叠层ST可以被分成单元区CE和接触区CT。此外，接触区CT中的叠层ST可以在第一方向I-I’和第二方向Ⅱ-Ⅱ’上以阶梯状来形成。在一些实施例中，第一方向I-I’上的每个阶梯中的层叠的层的数量可以不同于第二方向Ⅱ-Ⅱ’上的每个阶梯中的层叠的层的数量。例如，第二方向Ⅱ-Ⅱ’上的每个阶梯中的层叠的层的数量可以为n(例如，n＝2)，而第一方向I-I’上的每个阶梯中的层叠的层的数量可以为2n(例如，2n＝4)，其中n可以为大于1的整数。
参照图4B，支撑体10中的每个可以定位在相邻的阶梯之间的边界处。更具体地，每个支撑体10可以定位在第一方向I-I’和第二方向Ⅱ-Ⅱ’上的四个相邻的阶梯之间的边界处。单个支撑体10可以接触第一方向I-I’和第二方向Ⅱ-Ⅱ’上的四个相邻的阶梯(如图4A中的虚线所指示的)。接触插塞30中的每个可以定位在每个阶梯内(如图4A中的虚线所指示的)。每个插塞30可以电连接到导电层41的每个焊盘部分。
参照图4C，在接触区CT中，多个支撑体10可以等距离地布置，以及接触插塞30可以布置在支撑体10之间。此外，对于每个阶梯，接触插塞30中的每个可以耦接到导电层41中的每个。在一些实施例中，支撑体10和接触插塞30都可以定位在每个阶梯内。
图5A至5C示出根据本公开的又一实施例的半导体器件的叠层结构。图5A示出半导体器件的接触区中的叠层结构的透视图。图5B至图5C示出图5A的叠层中的接触区的布局。可以省略对与图3A至图3C和图4A至图4C的结构或特征类似的结构或特征的重复描述。
参照图5A，半导体器件的叠层ST可以包括交替层叠的导电层41和绝缘层42。叠层ST可以被分成单元区CE和接触区CT。此外，接触区CT中的叠层ST可以在第一方向I-I’和第二方向Ⅱ-Ⅱ’上以阶梯状来形成。在一些实施例中，第一方向I-I’上的每个阶梯中的层叠的层的数量可以不同于第二方向Ⅱ-Ⅱ’上的每个阶梯中的层叠的层的数量。例如，第一方向I-I’上的每个阶梯中的层叠的层的数量可以为n(例如，n＝2)，而第二方向Ⅱ-Ⅱ’上的每个阶梯中的层叠的层的数量可以为3n(例如，3n＝6)，其中n可以为大于1的整数。
参照图5B，支撑体10中的每个可以定位在相邻的阶梯之间的边界处。更具体地，每个支撑体10可以定位在第一方向I-I’和第二方向Ⅱ-Ⅱ’上的四个相邻的阶梯之间的边界处。单个支撑体10可以接触第一方向I-I’和第二方向Ⅱ-Ⅱ’上的四个相邻的阶梯(如图5A中的虚线所指示的)。接触插塞30中的每个可以定位在每个阶梯中(如图5A中的虚线所指示的)。每个插塞30可以电连接到导电层41的每个焊盘部分。
参照图5C，在接触区CT中，多个支撑体10可以在第一方向I-I’和第二方向II-II’上等距离地布置，以及接触插塞30可以等距离地布置在支撑体10之间。此外，对于每个阶梯，接触插塞30中的每个可以耦接到导电层41中的每个。在一些实施例中，支撑体10和接触插塞30都可以定位在每个阶梯中。
现参照图6，提供根据本公开的实施例的存储系统1000。例如，存储系统1000可以包括控制器1100和存储器件1200。存储器件1200可以用于储存各种类型(诸如，文本、图形、软件代码等)的数据信息。存储器件1200可以以非易失性存储器来实施，并且可以包括如上关于图1A至图5C所讨论的配置。在一些实施例中，存储器件1200可以包括：包括交替层叠的导电层和绝缘层的叠层；穿过叠层的支撑体，支撑体中的每个具有等边多边形或圆形的横截面，支撑体在第一方向和第二方向上等距离地布置，第一方向和第二方向彼此交叉；以及分别耦接到导电层的接触插塞，每个接触插塞设置在支撑体中的至少两个相邻的支撑体之间。存储器件1200可以具有与本文所描述的任意实施例中的结构和制造方法相同的结构和制造方法。因此，关于存储器件1200的结构和制造方法的细节现在被省略。
控制器1100可以为任何合适的控制器。例如，控制器可以耦接到主机(未示出)和存储器件1200，并且可以被配置成响应于来自主机的请求来访问存储器件1200。例如，控制器1100可以被配置成控制存储器件1200的读取操作、写入操作、擦除操作、后台操作等。
例如，控制器1100可以包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140和存储器接口1150。
在一些实施例中，RAM 1110可以用作CPU 1120的工作存储器，用作存储器件1200与主机之间的高速缓冲存储器，或用作存储器件1200与主机之间的缓冲存储器，和/或其组合。要注意的是，可以采用任何合适的RAM。在一个实施例中，可以用静态随机存取存储器(SRAM)来替代RAM 1110。在又一实施例中，可以用只读存储器(ROM)来替代RAM。
CPU 1120可以为被配置成控制控制器1100的所有操作的任何合适的CPU。在一个示例中，CPU 1120可以被配置成操作储存在RAM 1110中的固件，诸如闪存转换层(FTL)。
主机接口1130可以与主机接口。在一个示例中，控制器1100可以通过各种接口协议(诸如，通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小盘接口(ESDI)协议、集成驱动电路(IDE)协议、私有协议等)中的至少一种与主机通信。
ECC电路1140可以被配置成使用纠错码ECC来检测并纠正从存储器件1200接收到的数据中的错误。
存储器接口1150可以与存储器件1200接口。例如，存储器接口1150可以包括或非(NOR)接口或与非(NAND)接口。
要注意的是，控制器1100可以进一步包括用于临时储存数据的缓冲存储器(未示出)。在一些实施例中，缓冲存储器可以临时储存数据。临时储存在缓冲存储器中的数据可以包括要经由存储器接口1150发送到存储器件1200的数据或要经由主机接口1130发送到外部设备的数据。
此外，本领域的技术人员可以理解，控制器1100可以被设置有用于储存与主机系统或主机接口的编码数据的ROM(未示出)。
存储系统1000可以包括存储器件1200，该存储器件1200具有上述稳定或刚性结构，因此具有提高的良率。此外，存储系统1000本身可以具有更稳定或刚性的结构，从而进一步提高存储系统的总良率。
图7示出根据本公开的另一实施例的存储系统的框图。
参照图7，存储系统1000’可以包括如图6所示的存储器件1200’和控制器1100。控制器1100可以包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140和存储器接口1150。
存储器件1200’可以以非易失性存储器来实施，并且可以包括如上关于图1A至图5C所讨论的配置。在一些实施例中，存储器件1200’可以包括：包括交替层叠的导电层和绝缘层的叠层；穿过叠层的支撑体，支撑体中的每个具有等边多边形或圆形的横截面，支撑体在第一方向和第二方向上等距离地布置，第一方向和第二方向彼此交叉；以及，分别耦接到导电层的接触插塞，接触插塞中的每个设置在支撑体中的至少两个相邻的支撑体之间。存储器件1200’可以具有与上述实施例中的结构及其制造方法相同的结构和制造方法。因此，可以省略关于结构和制造方法的细节。
存储器件1200’可以以包括多个存储芯片的多芯片封装来实施。多个存储芯片可以被分成多个组。多个组可以分别经由第一通道CH1至第k通道CHk来与控制器1100通信。每个组可以被配置成经由单个公共通道来与控制器1100通信。可以认识到，存储系统1000’可以根据具有分配给单个存储芯片的单个通道的变型来实施。
存储系统1000’可以包括具有稳定或刚性结构的存储器件1200’，其具有提高的良率。此外，存储系统1000’本身还可以具有更稳定或刚性的结构，由此具有提高的总良率。可以认识到，经由存储器件1200’的多芯片封装配置，存储系统1000’可以具有增大的数据储存容量和更高的操作速率。
图8示出根据本公开的实施例的计算系统的框图。
参照图8，计算系统2000可以包括存储器件2100、中央处理单元(CPU)2200、随机存取存储器(RAM)2300、用户接口2400、电源2500和系统总线2600。
存储器件2100可以储存经由用户接口2400供应的数据和/或通过CPU 2200处理的数据等。此外，存储器件2100可以经由系统总线2600电耦接到CPU 2200、RAM 2300、用户接口2400和电源2500。在一个实例中，存储器件2100可以经由控制器(未示出)耦接到系统总线2600，或者可以直接耦接到系统总线2600。当存储器件2100直接连接到系统总线2600时，可以由CPU 2200执行控制器的功能。
存储器件2100可以以非易失性存储器来实施，并且可以包括如上关于图1A至图5C所讨论的配置。在一些实施例中，存储器件2100可以包括：包括交替层叠的导电层和绝缘层的叠层；穿过叠层的支撑体，支撑体中的每个具有等边多边形或圆形的横截面，支撑体在第一方向和第二方向上等距离地布置，第一方向和第二方向彼此交叉；以及，分别耦接到导电层的接触插塞，接触插塞中的每个设置在支撑体中的至少两个相邻的支撑体之间。存储器件2100可以具有与上述实施例中的结构和制造方法相同的结构和制造方法。因此，可以省略关于结构和制造方法的细节。
此外，存储器件2100可以以如图7中的包括多个存储芯片的多芯片封装来实施。
在一个实施例中，计算系统2000可以包括计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑盒子、数字照相机、3维电视、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字录像机、数字视频播放器、具有无线数据通信的设备、作为家庭网络组件的至少一个电子设备、作为计算机网络组件的至少一个电子设备、作为远程信息处理网络组件的至少一个电子设备、射频识别(RFID)设备等。
计算系统2000可以包括具有稳定或刚性结构的存储器件2100，其具有提高的良率。此外，计算系统2000还可以具有更稳定或刚性的结构，由此具有提高的总良率。可以认识到，采用存储器件2100的多芯片封装配置，计算系统2000可以具有增大的数据储存容量和更高的操作速率。
图9示出根据本公开的另一实施例的计算系统的框图。
参照图9，计算系统3000可以包括软件层，诸如应用程序3100、操作系统3200、文件系统3300和转换层3400。此外，计算系统3000可以包括硬件层，诸如存储器件3500。
操作系统3200可以被配置成管理计算系统3000的软件和/或硬件资源等，并且可以经由CPU(未示出)来控制程序执行。应用程序3100可以实施为在计算系统3000中执行的各种应用程序，包括由操作系统3200执行的实用程序。
文件系统3300可以指用于管理计算系统3000中存在的数据、文件等的逻辑结构，并且可以基于规则来组织要被储存在存储器件3500中的文件或数据。取决于在计算系统3000上运行的操作系统3200，文件系统3300可以为任何合适的文件系统。在一个实例中，当操作系统3200以微软公司的Windows系列来实施时，文件系统3300可以包括，例如，文件分配表(FAT)或新技术文件系统(NTFS)。否则，当操作系统3200以Unix/Linux系列来实施时，文件系统3300可以包括扩展文件系统(EXT)、unix文件系统(UFS)或日志文件系统(JFS)。
可以认识到，尽管在图9中示出操作系统3200、应用程序3100和文件系统3300分别位于单个块中，但是可以将应用程序3100和文件系统3300合并至操作系统3200中。
转换层3400可以响应于来自文件系统3300的请求来将地址转换成符合存储器件3500的格式。在一个示例中，转换层3400可以将从文件系统3300产生的逻辑地址转换成存储器件3500的物理地址。在一些实施例中，逻辑地址与物理地址之间的映射可以储存在地址转换表中。在一个示例中，转换层3400可以以闪存转换层(FTL)或通用闪存链路层(ULL)来实施。
存储器件3500可以以非易失性存储器来实施，并且可以包括如上关于图1A至图5C所讨论的配置。在一些实施例中，存储器件3500可以包括：包括交替层叠的导电层和绝缘层的叠层；穿过叠层的支撑体，支撑体中的每个具有等边多边形或圆形的横截面，支撑体在第一方向和第二方向上等距离地布置，第一方向和第二方向彼此交叉；以及，分别耦接到导电层的接触插塞，接触插塞中的每个设置在支撑体中的至少两个相邻的支撑体之间。存储器件3500可以具有与上述实施例中的结构及其制造方法相同的结构及其制造方法。因此，可以省略关于结构和制造方法的细节。
计算系统3000可以被分成与上级区相对应的操作系统层和与下级区相对应的控制器层。在一些实施例中，应用程序3100、操作系统3200和文件系统3300可以定义在操作系统层中，并且可以与计算系统3000的工作存储器相关联。此外，转换层3400可以定义在操作系统层或控制器层中。
计算系统3000可以包括具有稳定或刚性结构的存储器件3500，其具有提高的良率。此外，计算系统3000还可以具有更稳定或刚性的结构，由此具有提高的良率。
上面的描述不用于限制意义，而是仅用于描述实施例的一般原理的目的。在阅读本公开之后，在不脱离如所附权利要求所限定的本发明的精神和/或范围的情况下，本发明所属领域的技术人员可以想到本发明的许多额外的实施例。此外，贯穿本说明书的对“实施例”或类似语言的引用意为关于实施例描述的特殊特征、结构或特性包括在本公开的至少一个实施例中。因此，贯穿本说明书的短语“在一个实施例中”和类似语言的出现可以但不一定都指相同的实施例。

Claims (20)

1.一种半导体器件，包括：
叠层，所述叠层包括交替层叠的导电层和绝缘层；
支撑体，所述支撑体穿过叠层，支撑体中的每个具有等边多边形或圆形的横截面，支撑体在第一方向和第二方向上等距离地布置，第一方向和第二方向彼此交叉；以及
接触插塞，所述接触插塞分别耦接到导电层，接触插塞中的每个设置在支撑体中的至少两个相邻的支撑体之间。
2.如权利要求1所述的器件，其中，等边多边形包括正方形、菱形。
3.如权利要求1所述的器件，其中，第一方向上的相邻的支撑体之间的间距等于或不同于第二方向上的相邻的支撑体之间的间距。
4.如权利要求1所述的器件，其中，接触插塞中的每个设置在第一方向上的相邻的支撑体之间。
5.如权利要求4所述的器件，其中，支撑体和接触插塞在第一方向上交替地且等距离地布置。
6.如权利要求4所述的器件，其中，接触插塞在第一方向上等距离地布置，以及接触插塞在第二方向上等距离地布置。
7.如权利要求1所述的器件，其中，接触插塞中的每个设置在第二方向上的相邻的支撑体之间。
8.如权利要求7所述的器件，其中，支撑体和接触插塞在第二方向上交替地且等距离地布置。
9.如权利要求1所述的器件，其中，接触插塞中的每个设置在第三方向上的相邻的支撑体之间，第三方向与第一方向和第二方向交叉。
10.如权利要求9所述的器件，其中，支撑体和接触插塞在第三方向上交替地且等距离地布置。
11.如权利要求9所述的器件，其中，接触插塞在第一方向上等距离地布置，以及接触插塞在第二方向上等距离地布置。
12.如权利要求1所述的器件，还包括：
穿过叠层的额外支撑体，额外支撑体中的每个设置在第三方向上的相邻的支撑体之间，第三方向与第一方向和第二方向交叉。
13.如权利要求12所述的器件，其中，支撑体和额外支撑体在第三方向上交替地且等距离地布置。
14.如权利要求12所述的器件，其中，接触插塞中的每个设置在第三方向上的包括一个支撑体和一个额外支撑体的两个相邻的支撑体之间。
15.如权利要求14所述的器件，其中，支撑体、额外支撑体和接触插塞在第三方向上等距离地布置。
16.如权利要求1所述的器件，其中，叠层在第一方向上以阶梯状来形成。
17.如权利要求16所述的器件，其中，支撑体中的每个定位在叠层的相邻的阶梯之间的边界处，以及接触插塞中的每个定位在每个阶梯内。
18.如权利要求16所述的器件，其中，支撑体中的每个和接触插塞中的每个定位在每个阶梯内。
19.如权利要求1所述的器件，其中，叠层在第一方向和第二方向上以阶梯状来形成。
20.如权利要求19所述的器件，其中，支撑体中的每个定位在叠层的相邻的阶梯之间的边界处，以及接触插塞中的每个定位在每个阶梯内。
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