CN107994031B - 一种3d nand制造方法 - Google Patents

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Abstract

提供一种用于3D NAND制造方法，包括以下步骤：在进行多晶硅沟道刻蚀之前；沉积形成阻挡层(320)和填充层(330)；涂覆负光刻胶层；采用负光刻胶WEE(wafer edge exposure)工艺，保留晶圆边缘的负光刻胶；刻蚀去除被负光刻胶暴露的填充层，其中阻挡层和填充层的刻蚀选择比大，使得阻挡层作为刻蚀阻挡层；采用CMP工艺去除残余的填充层(331)，其中阻挡层(320)作为CMP阻挡层；去除阻挡层(320)。优选阻挡层为PECVD沉积的SiN层，填充层为HDP沉积的氧化硅层。通过该工艺可避免3D NAND工艺中晶圆边缘的电弧和剥离缺陷，提高晶圆成品率。

Description

一种3D NAND制造方法
技术领域
本发明涉及一种3D NAND制造方法，具体涉及一种避免晶圆边缘放电和剥离问题的新型工艺。
背景技术
3D NAND闪存作为一种堆叠数据单元的技术提高了存储容量，降低了每一数据位的存储成本，已成为主流的存储技术，其中垂直堆叠的3D NAND闪存是常见的器件堆叠方式。
传统的3D NAND闪存芯包括衬底100包括中心区域(AA)和外围区域(PA),其制造方法包括：在外围区域形成外围栅极结构；在中心区域形成ON堆叠层，通过光刻/刻蚀形成台阶结构110，该光刻刻蚀可采用trim/Etch方法；在衬底100上进行高密度等离子体淀积(HDPdeposition)层120和TEOS沉积层130；形成氮化物截止层140和高密度等离子体沉积层150；存储区平坦化(CorePlanarization简称CPL)和化学机械研磨(CMP)；在进行多晶硅沟道刻蚀前所获得的芯片结构如图1所示；随后刻蚀形成沟道通孔并进一步完成栅极以及金属互连，最终完成3D NAND闪存芯片。
然而，现有3D NAND工艺中，在形成台阶结构和进行中心平坦化的过程中，晶圆最外侧边缘(extreme edge)叠层情况复杂且存在凹陷区域。粗糙表面和情况复杂的叠层存在。在随后的多晶硅沟道孔(Channel hole)形成会经过刻蚀和高温退火制程。沟道孔深宽比很高，在刻蚀之前需要沉积刻蚀的阻挡层Kodiak，Kodiak层沉积时会存在电弧放电问题。在高温退火的过程中会出现边缘薄膜剥离的问题。如图1的DF即表示制造过程中出现的电弧和剥离问题。图2a示出了晶圆右上侧边缘的放电问题，图2b示出了晶圆右上侧边缘的剥离问题。电弧放电的问题直接会造成晶圆的报废导致产量降低，边缘的剥离问题，也将导致器件的可靠性和频率降低。
发明内容
为了解决上述问题，本发明提出一种制造3D NAND的新型工艺，通过该工艺可避免3D NAND工艺中晶圆边缘的电弧和剥离缺陷，提高晶圆成品率。同时该方法可平衡晶圆弯曲性能(bow performance)。
本发明的目的是通过以下技术方案实现的。
提供一种用于3D NAND制造方法，包括以下步骤：
提供衬底结构，衬底结构包括衬底、形成于衬底上的台阶结构以及覆盖台阶结构的平坦化层；
在衬底结构上刻蚀形成沟槽；
沉积形成阻挡层和填充层；
涂覆负光刻胶层；
采用负光刻胶WEE工艺，保留晶圆边缘的负光刻胶；
刻蚀去除被负光刻胶暴露的填充层，其中阻挡层和填充层的刻蚀选择比大，使得阻挡层作为刻蚀阻挡层；
采用CMP工艺去除残余的填充层；
去除阻挡层。
优选的，阻挡层通过PECVD方式沉积，填充层为高密度等离子体(HDP)沉积形成。
优选的，阻挡层为SiN材料，填充层为氧化硅材料。
其中阻挡层不但作为刻蚀阻挡层，还作为CMP去除残余填充层的CMP停止层。
其中，刻蚀去除填充层为干法刻蚀或者湿法刻蚀。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
附图1示出了现有技术中3D NAND形成沟道通孔前的芯片结构的示意图。
附图2(a)是现有技术中3D NAND芯片边缘放电问题示意图。
附图2(b)是现有技术中3D NAND芯片边缘剥离问题示意图。
附图3(a)-3(g)示出根据本发明实施方式的3D NAND制造方法。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
图3(a)-3(g)示出了依照本发明的一个实施例的形成3D NAND的方法。
首先，提供衬底结构，其具有衬底300、形成于衬底300上的有ON叠层形成的台阶结构310，覆盖台阶结构310的高密度等离子体(HDP)沉积层320和TEOS层330。
如图3(a)所示，台阶形成后进行化学机械研磨(CMP)，形成阶段结构10。
随后，如图3(b)所示，在阶段结构10上毯覆形成阻挡层320和填充层330，作为阶段结构20。填充层330采用间隙填充能力好材料和/或方法形成，且具有一定厚度，以充分填充阶段结构10的粗糙表面以及表面的凹陷区域(sunken area)，如沟槽200等。优选的，填充层330优选采用高密度等离子体(HDP)沉积形成，因为该方法具有优秀的间隙填充(gap fill)能力。其中阻挡层320和填充层330之间的刻蚀选择比高，以使得阻挡层320可作为刻蚀阻挡层和后续的CMP阻挡层。优选的，阻挡层320的材料为氮化硅(SiN)，填充层330的材料为氧化材料，如二氧化硅(SiO2)，此时刻蚀对于氧化硅和氮化硅具有高选择性。更优选的，阻挡层320通过PECVD方式沉积，作为刻蚀停止层的同时，也作为后续CMP工艺的CMP停止层。
之后，如图3(c)所示，在阶段结构20上涂覆负光(NPR)刻胶，形成光刻胶层340。进一步地，如图3(d)所示，移除晶圆中间部分和中心部分的负光刻胶(NPR)。该NPR的移除可通过采用负光刻胶WEE(wafer edge expose)工艺保留晶圆边缘部分的负光刻胶实现。
随后，如图3(e)所示，刻蚀去除被光刻胶层340暴露的填充层330，该刻蚀停止于阻挡层320。该刻蚀可以选择干法或者湿法刻蚀，仅需确保对于填充层330和阻挡层320的选择比高，以使得刻蚀可以精确的停止于阻挡层320表面。完成刻蚀后，去除表面残余的光刻胶，暴露晶圆边缘部分的残留填充层331，从而形成阶段结构30。
进一步的，如图3(f)对阶段结构30中晶圆的边缘部分的凸出的残余填充层331进行CMP工艺以使得晶圆表面平整，形成阶段结构40。该CMP工艺停止于阻挡层320表面。CMP在平坦的阻挡层320上具有低抛光率，但在晶圆边缘凸出的残留填充层331上具有高抛光率，如阻挡层320为SiN，残留填充层331为SiO，因此在CMP工艺接触平坦的阻挡层320时，通过精确地捕获CMP终点，CMP可获得稳定的抛光量。
同时，由于通过负光刻胶WEE(wafer edge expose)工艺暴露了晶圆中间部分和中心部分的填充层330并进一步通过刻蚀去除了被暴露的晶圆中间部分和中心部分的填充层330，因此减少了CMP抛光平坦化的时间。
之后，如图3(g)所示，去除阻挡层320，形成结构50。
随后，在结构50上进一步形成沟道孔、栅极和互连等结构，从而完成3D NAND结构。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。本发明的保护范围应以所述权利要求的保护范围为准。

Claims (3)

1.一种用于3D NAND制造方法，包括以下步骤：
提供衬底结构，衬底结构包括衬底(300)、形成于衬底(300)上的台阶结构(310)以及覆盖台阶结构(310)的平坦化层；
在衬底结构上刻蚀形成沟槽；
通过PECVD方式沉积形成阻挡层(320)和通过高密度等离子体(HDP)在阻挡层(320)上沉积形成填充层(330)；
涂覆负光刻胶层；
采用负光刻胶WEE工艺，保留晶圆边缘的负光刻胶；
刻蚀去除被负光刻胶暴露的填充层(330)，其中阻挡层和填充层的刻蚀选择比大，使得阻挡层作为刻蚀阻挡层；刻蚀去除填充层(330)为干法刻蚀或者湿法刻蚀；
采用CMP工艺去除残余的填充层(331)；其中，阻挡层(320)还作为CMP去除残余填充层的CMP停止层；
去除阻挡层(320)。
2.如权利要求1所述的方法，其中阻挡层(320)为SiN材料。
3.如权利要求1所述的方法，其中填充层(330)为氧化硅材料。
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