CN110289266B - 半导体装置 - Google Patents

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Abstract

实施方式的半导体装置具备：第1柱状体，在交替地层叠有第1绝缘层与第1导电膜的第1层叠体内在其层叠方向通过，且包含第1绝缘体、第1半导体的第1部分、第2绝缘体及第2部分，所述第1半导体的第1部分设置在第1绝缘体的上表面上及外侧面上，所述第2绝缘体设置在第1部分的外侧面上，所述第2部分设置在第1层叠体的上方且连接在第1部分的上表面上，且具有大于第1部分的上表面的下表面；氧化膜，设置在第2部分的侧面上；以及第2柱状体，设置在第2部分及氧化膜的上方，且在层叠有第2绝缘层及第2导电膜的第2层叠体内在其层叠方向通过，且包含与第1半导体电连接的第2半导体及设置在第2半导体的外侧面上的第3绝缘体。

Description

半导体装置
[相关申请]
本申请享有以日本专利申请2018-51485号(申请日：2018年3月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
实施方式主要涉及一种半导体装置。
背景技术
已知有一种三维地层叠有存储单元的NAND(Not AND，与非)型闪速存储器。
发明内容
实施方式提供一种能够抑制存储器的电流路径内的接触电阻的增加的半导体装置。
实施方式的半导体装置具备：基板；第1层叠体，设置在所述基板的上方，且交替地层叠有第1绝缘层与第1导电膜；第1柱状体，在所述第1绝缘层与所述第1导电膜的层叠方向通过所述第1层叠体内而设置，且包含第1绝缘体、第1半导体的第1部分、第2绝缘体及所述第1半导体的第2部分，所述第1半导体的第1部分设置在所述第1绝缘体的上表面上及外侧面上，所述第2绝缘体设置在所述第1半导体的所述第1部分的外侧面上，所述第1半导体的第2部分设置在所述第1层叠体的上方且连接在所述第1半导体的所述第1部分的上表面上，具有大于所述第1半导体的所述第1部分的上表面的下表面；氧化膜，设置在所述第1半导体的所述第2部分的侧面上；第2层叠体，设置在所述第1半导体的所述第2部分及所述氧化膜的上方，且层叠有第2绝缘层及第2导电膜；以及第2柱状体，在所述第2绝缘层与所述第2导电膜的层叠方向通过所述第2层叠体内而设置，且包含：第2半导体，与所述第1半导体电连接；及第3绝缘体，设置在所述第2半导体的外侧面上。
附图说明
图1是用来说明第1实施方式的半导体存储器的构成的框图。
图2是用来说明第1实施方式的半导体存储器的存储单元阵列的构成的电路图。
图3是用来说明第1实施方式的半导体存储器的存储单元阵列的构造的俯视图。
图4是用来说明第1实施方式的半导体存储器的存储单元阵列的构造的剖视图。
图5是用来说明第1实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图6是用来说明第1实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图7是用来说明第1实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图8是用来说明第1实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图9是用来说明第1实施方式的半导体存储器的存储单元阵列的制造方法的俯视图。
图10是用来说明第1实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图11是用来说明第1实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图12是用来说明第1实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图13是用来说明第1实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图14是用来说明第1实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图15是用来说明第1实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图16是用来说明第1实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图17是用来说明第1实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图18是用来说明第1实施方式的变化例的半导体存储器的存储单元阵列的构造的剖视图。
图19是用来说明第2实施方式的半导体存储器的存储单元阵列的构造的剖视图。
图20是用来说明第2实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图21是用来说明第2实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图22是用来说明第2实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图23是用来说明第2实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图24是用来说明第2实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图25是用来说明第2实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图26是用来说明第2实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图27是用来说明第2实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图28是用来说明第2实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图29是用来说明第2实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图30是用来说明第3实施方式的半导体存储器的存储单元阵列的构造的剖视图。
图31是用来说明第3实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图32是用来说明第3实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图33是用来说明第3实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图34是用来说明第3实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图35是用来说明第3实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图36是用来说明第3实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图37是用来说明第3实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图38是用来说明第3实施方式的变化例的半导体存储器的存储单元阵列的构造的剖视图。
图39是用来说明第4实施方式的半导体存储器的存储单元阵列的构造的剖视图。
图40是用来说明第4实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图41是用来说明第4实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图42是用来说明第4实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图43是用来说明第4实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图44是用来说明第4实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图45是用来说明第4实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图46是用来说明第4实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图47是用来说明第4实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
图48是用来说明第4实施方式的半导体存储器的存储单元阵列的制造方法的剖视图。
具体实施方式
以下，一面参照附图一面对实施方式进行说明。附图是示意图。各实施方式例示用来使发明的技术性思想具体化的装置或方法。此外，在以下的说明中，关于具有大致相同的功能及构成的构成要素，标注相同符号。构成参照符号的字符之后的数字是为了将由包含相同的字符的参照符号而参照且具有相同的构成的要素彼此加以区别而使用。在无须将由包含相同的字符的参照符号所示的要素相互区别的情况下，这些要素由仅包含相同的字符的参照符号而参照。
1.第1实施方式
以下，对第1实施方式的半导体存储器进行说明。
1.1关于构成
1.1.1关于半导体存储器的构成
图1是用来说明第1实施方式的半导体存储器的构成的框图。如图1所示，半导体存储器1例如为能够非易失地存储数据的NAND型闪速存储器。半导体存储器1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器14、行解码器15、及读出放大器16。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK为非易失性存储单元的集合，例如成为数据的删除单位。在存储单元阵列10，设置着多条位线及多条字线，各存储单元与1根位线及1根字线建立关联。关于存储单元阵列10的详细构成将在下文叙述。
指令寄存器11保存半导体存储器1从外部的存储器控制器2接收的指令CMD。指令CMD例如包含使定序器13执行读出动作的命令或执行写入动作的命令。
地址寄存器12保存半导体存储器1从存储器控制器2接收的地址信息ADD。地址信息ADD例如包含区块地址BA及页地址PA。区块地址BA用于选择包含成为各种动作的对象的存储单元的区块BLK。页地址PA用于选择与成为各种动作的对象的存储单元建立关联的字线。
定序器13根据保存在指令寄存器11中的指令CMD，来控制半导体存储器1整体的动作。例如，定序器13控制驱动器14、行解码器15、及读出放大器16，执行从存储器控制器2接收的数据DAT的写入动作。
驱动器14根据定序器13的控制，产生所期望的电压。然后，驱动器14根据保存在地址寄存器12中的页地址PA，例如将施加至已经选择的字线的电压与施加至非选择的字线的电压分别施加至对应的信号线。
行解码器15根据保存在地址寄存器12的区块地址BA，选择1个区块BLK。然后，行解码器15将驱动器14施加至各信号线的电压分别施加至例如选择字线及非选择字线。
读出放大器16根据从存储器控制器2接收的写入数据DAT，对各位线施加所期望的电压。另外，读出放大器16根据位线的电压判定存储在存储单元中的数据，将已经判定的读出数据DAT发送至存储器控制器2。
半导体存储器1与存储器控制器2之间的通信例如支持NAND接口标准。例如，存储器控制器2发送指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读取使能信号REn，接收就绪忙碌信号RBn，发送接收输入输出信号I/O。信号CLE为将已经接收的信号I/O为指令CMD的情况通知给半导体存储器1的信号。信号ALE为将已经接收的信号I/O为地址信息ADD的情况通知给半导体存储器1的信号。信号WEn为命令半导体存储器1输入信号I/O的信号。信号Ren为命令半导体存储器1输出信号I/O的信号。信号RBn为将半导体存储器1为受理来自存储器控制器2的命令的就绪状态还是为不受理命令的忙碌状态的情况通知给存储器控制器2的信号。信号I/O例如为8比特的信号，可包含指令CMD、地址信息ADD、写入数据DAT、读出数据等。
以上所说明的半导体存储器1及存储器控制器2也可以由它们的组合构成一个半导体装置。作为这样的半导体装置，例如可列举像SDTM卡一样的存储器卡或SSD(solidstate drive，固态驱动器)等。
1.1.2关于存储单元阵列的电路构成
图2表示了第1实施方式的存储单元阵列10的电路构成的一例。以下，关于第1实施方式的存储单元阵列10的电路构成，着眼于1个区块BLK进行说明。
例如，如图2所示，区块BLK包含4个串单元SU0～SU3。各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。例如，NAND串NS包含8个存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2。
存储单元晶体管MT具备控制栅极及电荷储存层，非易失地保存数据。各NAND串NS中所包含的存储单元晶体管MT0～MT7串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。相同区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别与字线WL0～WL7共通连接。在各串单元SU内连接在共通的字线WL的多个存储单元晶体管MT所存储的1比特数据的集合被称为“页”。
选择晶体管ST1及ST2使用于选择各种动作时的串单元SU。相同区块BLK内的串单元SU0～SU3中所分别包含的选择晶体管ST1的栅极分别与选择栅极线SGD0～SGD3共通连接。在各区块BLK与相同行对应的选择晶体管ST1的漏极分别与对应的位线BL共通连接。相同区块BLK内的选择晶体管ST2的栅极与选择栅极线SGS共通连接。各区块BLK的选择晶体管ST2的源极在多个区块BLK间与源极线SL共通连接。
此外，存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各区块BLK所包含的串单元SU的个数与各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数能够设计为任意的个数。字线WL以及选择栅极线SGD及SGS的根数根据存储单元晶体管MT以及选择晶体管ST1及ST2的个数变更。
1.1.3关于存储单元阵列的构造
图3是第1实施方式的半导体存储器的存储单元阵列的构造的俯视图。在图3中，表示了某一区块BLK内的串单元SU0～SU3的各者中所包含的NAND串NS的一部分。更具体来说，在图3中，表示了串单元SU0～SU3内的各4个、2个、2个、及4个NAND串NS配置为一行的情况作为一例，关于串单元SU1及SU2，将一部分省略表示。在以下的说明中，将与半导体基板平行的平面设为XY平面，将与XY平面垂直的方向(层叠方向)称为Z方向。X方向及Y方向设为在XY平面上相互交叉的方向。
如图3所示，区块BLK例如包含沿着Z方向在字线WL的上方介隔层间绝缘膜(未图示)层叠有选择栅极线SGD(SGD0～SGD3)的层叠体。该层叠体由沿着Y方向延伸的狭缝SLT而与未图示的其他区块BLK电切断。
串单元SU0～SU3例如沿着X方向按照该顺序排列配置。相互相邻的2个串单元SU例如隔着沿着Y方向延伸的狭缝SHE。狭缝SHE设置在字线WL的上方，将沿着Z方向相互相邻的2个选择栅极线SGD电切断。也就是说，串单元SU0～SU3分别连接在相互电切断的选择栅极线SGD0～SGD3，且共有字线WL。
沿着X方向排列的多个NAND串NS例如不依赖于狭缝SHE的有无，以大致等间隔配置。更具体来说，NAND串NS包含存储器柱MH及形成在存储器柱MH的上方的选择晶体管用柱SH。存储器柱MH例如与存储单元晶体管MT对应，沿着Z方向通过字线WL。选择晶体管用柱SH例如与选择晶体管ST1对应，沿着Z方向通过选择栅极线SGD。
多个存储器柱MH例如不依赖于狭缝SHE的有无，沿着X方向以相互相等之间隔dMH配置。另一方面，选择晶体管用柱SH例如在狭缝SLT与狭缝SHE之间，或相互相邻的2个狭缝SHE之间，沿着X方向以相互相等的间隔dSH配置。存储器柱MH及选择晶体管用柱SH根据狭缝SHE的有无能够沿着X方向配置的长度不同。因此，间隔dSH小于间隔dMH。
另外，存储器柱MH及选择晶体管用柱SH的直径的中心位置可偏心。更具体来说，例如，与狭缝SHE或SLT相邻的NAND串NS的偏心e1可大于沿着X方向的其他2个NAND串NS之间所夹持的NAND串NS的偏心e2(e1＞e2)。
此外，在图3中，为了方便说明，表示了将串单元SU0～SU3内的多个NAND串NS沿着X方向配置为一行，但NAND串NS的配置并不限定于此。例如，关于各串单元SU0～SU3内的多个NAND串NS，能够以分别连接在互不相同的位线BL的方式，使选择晶体管用柱SH彼此沿着Y方向偏心地形成。另外，关于存储器柱MH也相同地，也可以在各串单元SU0～SU3内形成在相互沿着Y方向偏心的位置。
图4是用来说明第1实施方式的半导体存储器的存储单元阵列的构造的剖视图。图4是沿着图3中所示的IV-IV线的截面构造的一例。更具体来说，在图4中，表示相同的区块BLK内的2个串单元SU0及SU1的各者的一部分(串单元SU0内的2个NAND串NS及串单元SU1内的2个NAND串NS)的截面构造的一例。此外，在图4中，将层间绝缘膜中除了字线WL与选择栅极线SGD之间的层间绝缘膜以外的膜适当省略表示。
如图4所示，在半导体基板的上部，形成P型阱区域20。在P型阱区域20的上方，例如，4层的导电体21、8层的导电体22、及4层的导电体23(23a及23b)介隔层间绝缘膜而依次层叠。
导电体23a及23b分别与串单元SU0及SU1对应。此外，在图4中，图示了层间绝缘膜中设置在导电体22与导电体23之间的绝缘膜44及46、以及氧化膜45。导电体21～23形成为沿着XY平面扩展的板状。导电体21～23分别作为选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD发挥功能。
存储器柱MH以从导电体22的上方到达P型阱区域20的方式，通过导电体22及21而设置。存储器柱MH例如至少包含阻挡绝缘膜24、绝缘膜25、隧道氧化膜26、及导电性的半导体膜27。在形成存储器柱MH的存储器孔的内壁设置阻挡绝缘膜24，在阻挡绝缘膜24的内壁设置绝缘膜25，在绝缘膜25的内壁设置隧道氧化膜26，在隧道氧化膜26的内壁设置导电性的半导体膜27。阻挡绝缘膜24及隧道氧化膜26例如包含氧化物。绝缘膜25例如包含氮化物。
此外，半导体膜27的内侧进一步由不同的材料膜嵌埋。具体来说，在半导体膜27内中至少跟存储器柱MH与导电体21及22交叉的部分对应的区域，设置绝缘膜28。绝缘膜28例如包含氧化物(例如，二氧化硅(SiO2))。另外，在半导体膜27内的绝缘膜28的上方，设置导电性的半导体膜29。半导体膜29例如包含掺杂N+型杂质的多晶硅(polysilicon)，且嵌埋至存储器柱MH的上表面为止。
在如上所述的存储器柱MH的构成中，绝缘膜25作为存储单元晶体管MT的电荷储存层发挥功能，在半导体膜27内形成信道区域。而且，存储器柱MH与导电体21交叉的部分作为选择晶体管ST2发挥功能，存储器柱MH与导电体22交叉的部分作为存储单元晶体管MT0～MT7发挥功能。
在存储器柱MH的上表面上，设置导电性的半导体膜30。半导体膜30例如包含掺杂N+型杂质的多晶硅，且在与存储器柱MH的界面中至少与半导体膜27及29的上表面连接。另外，半导体膜30以不与相邻的其他半导体膜30接触的程度，沿着存储器柱MH的上表面覆盖半导体膜27的外侧。也就是说，半导体膜30的下表面的直径(面积)大于存储器柱MH的上表面的半导体膜27的直径(面积)。此外，如下所述，半导体膜30从半导体膜27及29选择生长并形成，所以可视为半导体膜27及29的一部分。在与半导体膜30相同的层，以嵌埋针对每个存储器柱MH而形成的半导体膜30之间的方式，设置氧化膜45。氧化膜45例如包含氧化物(例如，二氧化硅(SiO2))。
另外，在存储器柱MH的上方，设置选择晶体管用柱SH(SHa及SHb)。选择晶体管用柱SH例如以从导电体23的上方到达半导体膜30的方式，通过导电体23而设置。在图4所示的例中，选择晶体管用柱SH的下表面位于比半导体膜30的上表面靠下方。选择晶体管用柱SH例如包含阻挡绝缘膜31、绝缘膜32、隧道氧化膜33、以及导电性的半导体膜34及35。
更具体来说，形成选择晶体管用柱SH的孔例如到达半导体膜30。在图4所示的例中，选择晶体管用柱SHa中，来自存储器柱MH的中心的偏心相对较大(成为偏心e1)。因此，形成选择晶体管用柱SHa的孔的下端除了位于半导体膜27及29的正上方以外，还位于阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26的正上方。另一方面，选择晶体管用柱SHb中，来自存储器柱MH的中心的偏心相对较小(成为偏心e2)。因此，形成选择晶体管用柱SHa的孔的下端不位于阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26的正上方，而位于半导体膜27及29的正上方。
在形成选择晶体管用柱SH的孔的内壁设置阻挡绝缘膜31，在阻挡绝缘膜31的内壁设置绝缘膜32，在绝缘膜32的内壁设置隧道氧化膜33，在隧道氧化膜33的内壁设置半导体膜34。阻挡绝缘膜31及隧道氧化膜33例如包含氧化物。绝缘膜32例如包含氮化物。此外，半导体膜34的内侧也可以进一步由不同的材料膜嵌埋。在图4所示的例中，半导体膜34的内侧例如由包含非晶硅的半导体膜35嵌埋。
在沿着Z方向层叠有半导体膜34、隧道氧化膜33、绝缘膜32、及阻挡绝缘膜31的部分，形成通过各种膜34～31到达半导体膜30的孔，在该孔内嵌埋半导体膜35。由此，半导体膜34及35经由半导体膜30而与半导体膜27及29电连接在。也就是说，半导体膜30作为使存储器柱MH与选择晶体管用柱SH之间电连接的接点发挥功能。
在如上所述的选择晶体管用柱SH的构成中，绝缘膜32作为选择晶体管ST1的电荷储存层发挥功能，在半导体膜34内形成信道区域。而且，选择晶体管用柱SH与导电体23交叉的部分作为选择晶体管ST1发挥功能。这样，关于选择晶体管ST1也与存储单元晶体管MT相同地，通过形成能够使电荷储存层捕获电荷的构造，能够调整选择晶体管ST1的阈值电压。
此外，在半导体膜34的内侧的一部分，也可以代替半导体膜35而设置绝缘膜。在该情况下，也在通过各种膜34～31到达半导体膜30的孔的内壁嵌埋半导体膜35。由此，半导体膜34及35经由半导体膜30而与半导体膜27及29电连接。
导电体23a及23b在串单元SU0与SU1的交界中，由绝缘膜36而电切断。绝缘膜36例如以到达导电体23的下方与存储器柱MH的上方之间的层的方式，通过导电体23而设置。这样，由于将绝缘膜36设置在存储器柱的上方，所以多个存储器柱MH不依赖于绝缘膜36的配置，能够在半导体基板的上方以相等的间隔dMH设置。
此外，图4所示的构造只不过为一例，关于其他构造也能够适当应用。例如，在图4所示的半导体基板与导电体21之间，也可以进一步设置作为源极线SL发挥功能的导电体(未图示)。另外，在该导电体与半导体基板之间，也可以进一步设置构成作为行解码器15或读出放大器16发挥功能的周边电路的层叠构造体(未图示)。
另外，在图4的例中，对导电体21～23分别为4层、8层、及4层的情况进行了说明，但并不限定于此，导电体21～23能够应用任意的层数。另外，在导电体21与22之间、及导电体22与导电体23之间，也可以进一步层叠导电体作为虚设电极。
1.2关于存储单元阵列的制造方法
其次，使用图5～图17对第1实施方式的半导体存储器的制造方法进行说明。图5～图8、及图10～图17是用来说明第1实施方式的半导体存储器的制造方法的剖视图，主要表示形成存储器柱MH及选择晶体管用柱SH的步骤。另外，图9是从上方观察图8所示的制造过程中的半导体存储器的俯视图。
首先，如图5所示，在P型阱区域20的上方交替地层叠置换材料41与绝缘膜43。在置换材料41及绝缘膜43的层叠体的上方，进一步交替地层叠置换材料42与绝缘膜43。在置换材料42及绝缘膜43的层叠体的上方，进一步设置绝缘膜44。置换材料41及42例如包含氮化硅(SiN)，绝缘膜43及44例如包含二氧化硅(SiO2)。
在置换材料41及42、以及绝缘膜43及44的层叠体中形成存储器柱MH的预定的区域，例如，利用各向异性蚀刻，形成通过该层叠体到达P型阱区域20的孔H1。各孔H1例如可以相互距离相等的间隔dMH的程度的方式形成。在孔H1的内壁，例如，利用CVD(Chemicalvapor deposition，化学气相沉积)，依次形成阻挡绝缘膜24、绝缘膜25、隧道氧化膜26、及半导体膜27。
接着，如图6所示，遍及整个面，形成绝缘膜28。孔H1残留形成半导体膜29的预定的空间H2，且由绝缘膜28嵌埋。
更具体来说，首先，以覆盖绝缘膜44的上表面且嵌埋半导体膜27的内侧的方式，遍及整个面形成绝缘膜28。随之，在半导体膜27的内侧的孔H1与绝缘膜44交叉的部分，例如，形成空隙(未图示)。接着，将绝缘膜28回蚀至绝缘膜44的上表面为止。随之，空隙与绝缘膜28的上方的空间相连。然后，通过再次遍及整个面形成绝缘膜28，而不形成空隙，孔H1内由绝缘膜28嵌埋。接着，再次将绝缘膜28回蚀，形成有形成半导体膜29的预定的空间H2。由此，绝缘膜28的上表面上不会产生由空隙所致的凹凸，平坦地形成。
接着，如图7所示，遍及整个面，例如利用CVD形成半导体膜29。由此，在绝缘膜44的上表面形成半导体膜29，并且空间H2内由半导体膜29嵌埋。然后，将半导体膜29回蚀至绝缘膜44的上表面上为止。由此，形成存储器柱MH。
接着，如图8所示，例如，通过使半导体膜27及29选择生长，而以覆盖存储器柱MH的上表面的方式形成弓形的半导体膜30。半导体膜30例如包含多晶硅。由此，半导体膜30在存储器柱MH的上表面上，沿着XY平面形成至比半导体膜27靠宽度dxy外侧为止，并且沿着Z方向从存储器柱MH的上表面上形成至高度dz上方为止。此外，长度dxy及dz例如为相邻的存储器柱MH上的其他半导体膜30不相接的范围内，优选为20纳米(nm)以上。
图9表示图8所示的制造过程中的从上方观察的俯视图。也就是说，在图9中，表示从上方观察绝缘膜44及形成在存储器柱MH上的半导体膜30的形状。另外，在图9中，由两点链线表示半导体膜27的外缘。
如上所述，半导体膜30是通过使半导体膜27及29选择生长而形成。因此，如图9所示，半导体膜30的下表面的外缘位于距半导体膜27的外缘等间隔的宽度(离开外侧仅长度dxy的位置)。也就是说，半导体膜30不相对于半导体膜27偏心地形成。
接着，如图10所示，以覆盖形成为弓形的半导体膜30上的方式形成氧化膜45。因此，氧化膜45的上表面可成为平滑地隆起的形状。氧化膜45包含氧化物，例如，包含二氧化硅(SiO2)。
接着，如图11所示，例如，利用CMP(Chemical mechanical polishing，化学机械抛光)及回蚀将氧化膜45及半导体膜30平坦化。此时，从已经平坦化的半导体膜30的上表面将氧化膜45去除。由此，在存储器柱MH及绝缘膜44的上表面，在针对每个存储器柱MH而形成的半导体膜30之间，形成嵌埋氧化物的氧化膜45的层。
此外，在形成半导体膜30与氧化膜45的层之后，对半导体膜30及29，利用离子注入掺杂N+型杂质。由此，选择晶体管ST1与存储单元晶体管MT之间的接触电阻进一步降低。
接着，如图12所示，在氧化膜45及半导体膜30上，设置绝缘膜46。在绝缘膜46上，交替地层叠置换材料47与绝缘膜48。在最上层的置换材料47的上方，进一步设置绝缘膜49。置换材料47例如包含氮化硅(SiN)，绝缘膜46、48及49例如包含二氧化硅(SiO2)。
接着，如图13所示，在置换材料47、以及绝缘膜46、绝缘膜48及绝缘膜49的层叠体中形成选择晶体管用柱SH的预定的区域，例如，利用各向异性蚀刻，形成通过该层叠体到达半导体膜30的孔H3(H3a及H3b)。形成在相同的串单元SU内的孔H3彼此例如可以相互离开仅相等的间隔dSH的方式形成。从孔H3的中心至存储器柱MH的中心为止的偏心量可根据孔H3的位置而分别不同。
在图13所示的例中，孔H3a与存储器柱MH的偏心量相等较大(成为偏心e1)。另一方面，孔H3b与存储器柱MH的偏心量相等较小(成为偏心e2)。在孔H3内，依次形成阻挡绝缘膜31、绝缘膜32、隧道氧化膜33、及半导体膜34。
接着，如图14所示，例如，利用各向异性蚀刻，形成通过形成在孔H3的底的半导体膜34、隧道氧化膜33、绝缘膜32、及阻挡绝缘膜31到达半导体膜30的孔H4。
接着，如图15所示，以嵌埋孔H3及H4的方式，形成半导体膜35。由此，半导体膜34及35经由半导体膜30而与半导体膜27及29电连接。
接着，如图16所示，将置换材料41、42、及47分别置换为导电体21～23。如上所述，由于置换材料41、42、及47均为氮化膜，所以例如能够利用相对于氧化膜能够取较大的氮化膜的选择比的湿式蚀刻而同时去除。然后，在通过将置换材料41、42、及47去除而产生的空间，分别成膜导电体21～23。导电体21及22分别作为选择栅极线SGS、及字线WL0～WL7发挥功能。
接着，如图17所示，在串单元SU间形成用来将选择栅极线SGD电切断的狭缝SHE。具体来说，例如，利用各向异性蚀刻，在相当于相互相邻的串单元SU(在图17的例中，为串单元SU0及SU1)的交界的位置中，形成用来形成绝缘膜36的槽(未图示)。该槽例如通过绝缘膜48及绝缘膜49、以及导电体23，到达导电体23的下方且存储器柱MH的上方的深度。然后，在该槽内嵌埋绝缘膜36。由此，导电体23被分割为相互电切断的导电体23a及23b。导电体23a及23b分别作为串单元SU0的选择栅极线SGD0、及串单元SU1的选择栅极线SGD1发挥功能。
根据以上，形成存储器柱MH及选择晶体管用柱SH的步骤结束。
1.3关于本实施方式的效果
根据第1实施方式，能够抑制存储器的电流路径内的接触电阻的增加。以下对本效果进行说明。
在存储器柱MH的上表面上，形成从半导体膜29选择生长的半导体膜30。半导体膜30覆盖半导体膜29及27的上表面上，在存储器柱MH的上表面上，沿着半导体膜29及27的外侧扩展。而且，以嵌埋针对每个存储器柱MH而形成的半导体膜30之间的方式形成氧化膜45，半导体膜30的侧面由氧化膜45覆盖。选择晶体管用柱SH以底到达半导体膜30的方式形成，在通过该底的孔H4嵌埋半导体膜35。由此，作为选择晶体管ST1的信道发挥功能的半导体膜34、与作为存储单元晶体管MT及选择晶体管ST2的信道发挥功能的半导体膜27经由半导体膜29、30、及35而电连接。因此，能够抑制NAND串NS内的电流路径的接触电阻的增加。
如果进行补充，那么第1实施方式的NAND串NS中，形成存储单元晶体管MT的存储器柱MH与形成选择晶体管ST1的选择晶体管用柱SH个别地形成。由此，狭缝SHE能够形成在存储器柱MH的上方。因此，存储器柱MH不依赖于狭缝SHE的配置，能够在半导体基板上以等间隔(稠密地)配置。然而，存在如下可能性：通过将存储器柱MH稠密地配置，而降低形成选择晶体管用柱SH的区域的范围。尤其，与狭缝SHE或SLT相邻的选择晶体管用柱SHa形成在对应的存储器柱MH的半导体膜27及29的正上方的情况会变得困难。在该情况下，存在如下可能性：形成在存储器柱MH内的半导体膜27及29、与形成在选择晶体管用柱SH的半导体膜35的接触面积降低，甚至，NAND串NS的电流路径内的接触电阻增加。
根据第1实施方式，在存储器柱MH与选择晶体管用柱SH之间，形成包含半导体膜30及氧化膜45的层。半导体膜30是通过从半导体膜27及29使多晶硅选择生长，而在存储器柱MH的上表面中，沿着XY平面，覆盖比半导体膜27靠外侧的区域。另外，半导体膜30以从存储器柱MH的上表面朝向上方具有特定的膜厚的方式形成。由此，在像形成在从存储器柱MH的中心较大地偏心的位置的选择晶体管用柱SHa一样的情况下，也能够确保半导体膜35与半导体膜30之间的接触面积，甚至，抑制接触电阻的增加。
另外，如上所述，由于半导体膜30从半导体膜27及29选择生长，所以半导体膜30一面相对于存储器柱MH的中心具有等向性一面形成。由此，像伴随光刻法的形成步骤一样无产生与下层的对准偏移的担忧，所以不使半导体膜30从存储器柱MH偏心，就能够以从半导体膜27的上表面朝向外侧以相同的宽度(长度dxy)扩展的方式生长。因此，即便选择晶体管用柱SH相对于存储器柱MH向任何方向偏心，也能够使接触面积扩展仅长度dxy量。
另外，半导体膜30由于在存储器柱MH的形成后追加形成，所以形成存储器柱MH的孔H1的深度不依赖于半导体膜30的有无。因此，与通过将形成存储器柱MH的孔H1的开口部的直径扩大而形成相当于半导体膜30的层的情况相比，能够使孔H1的深度浅仅半导体膜30的膜厚量。因此，与所述情况相比能够将孔H1上表面的直径形成得较小，甚至，能够将存储器柱MH更稠密地排列。
另外，在半导体膜30的侧面上，形成包含氧化物的氧化膜45。氧化物与氮化物相比介电常数较低。因此，与在半导体膜30的侧面上形成氮化物的情况相比，能够抑制存储器柱MH与选择晶体管用柱SH之间的配线的寄生电容的增加。
1.4变化例
第1实施方式的半导体存储器并不限定于所述例，能够进行各种变化。例如，对第1实施方式的NAND串NS是使半导体膜30选择生长为弓形之后使上表面平坦化的情况进行了说明，但并不限定于此。以下，对与第1实施方式不同的构造进行说明。
图18是第1实施方式的变化例的半导体存储器的存储单元阵列的构造的剖视图。在图18中，表示保持将半导体膜30形成为弓形的状态，形成半导体膜30的上方的层叠构造的情况下的一例。
如图18所示，将在使半导体膜29为籽晶而使半导体膜30选择生长之后，使该半导体膜30平坦化的步骤省略。因此，半导体膜30例如具有将存储器柱MH的中心上形成得最厚，且沿着径向而缓慢变薄的弓形形状。
另外，氧化膜45以覆盖弓形形状的半导体膜30上的方式形成。因此，氧化膜45的上表面上以半导体膜30的上方隆起的方式成为波浪形状。相同地，关于形成在氧化膜45上的导电体23、及形成在导电体23间的层间绝缘膜，也以半导体膜30的上方隆起的方式成为波浪形状。
根据第1变化例，保持半导体膜30为弓形形状的状态形成与选择晶体管ST1对应的层。由此，能够将使半导体膜30平坦化的步骤省略。此外，即便半导体膜30为弓形形状，也与第1实施方式相同地，半导体膜30以不与相邻的其他半导体膜30接触的程度，沿着存储器柱MH的上表面，覆盖半导体膜27的外侧。由此，即便在以选择晶体管用柱SH的中心从存储器柱MH的中心偏心的方式形成的情况下，也能够确保半导体膜35与半导体膜30的接触面积。因此，与第1实施方式相同地，能够抑制存储器的电流路径内的接触电阻的增加。
2.第2实施方式
其次，对第2实施方式的半导体存储器进行说明。在第1实施方式中，在存储器柱MH的上表面上，利用选择生长来形成比半导体膜27及29更向外侧扩展的半导体膜30。而且，对通过以到达半导体膜30的方式形成与选择晶体管用柱SH对应的孔H3及H4，来将半导体膜34与27电连接的情况进行了说明。在第2实施方式中，在以到达存储器柱MH的方式形成与选择晶体管用柱SH对应的孔的方面、及将该孔中至少形成在存储器柱MH内的部分利用从半导体膜27及29外延生长的半导体膜嵌埋的方面，与第1实施方式主要不同。
在以下的说明中，主要对与第1实施方式不同的构成及制造步骤进行说明，关于同等的构成及制造步骤，则省略其说明。
2.1关于存储单元阵列的构造
图19是用来说明第2实施方式的半导体存储器的存储单元阵列的构造的剖视图。图19与第1实施方式中所说明的图4对应。此外，在图19中，层间绝缘膜除了导电体22与导电体23之间的膜以外适当省略表示。
如图19所示，在P型阱区域20的上方，例如，4层的导电体21、8层的导电体22、及1层的导电体23介隔层间绝缘膜而依次层叠。另外，具有与图4相同的构成的存储器柱MH通过导电体22及21而设置。此外，在图19中，图示了层间绝缘膜中设置在导电体22与导电体23之间的绝缘膜44及50。绝缘膜50设置在绝缘膜44及存储器柱MH的上表面上，且将存储器柱MH与导电体23之间嵌埋。
在存储器柱MH上，设置半导体膜37(37c及37d)。半导体膜37设置在形成在对应的存储器柱MH上的孔内。该孔的下端的形状可根据选择晶体管用柱SH(SHc及SHd)的来自存储器柱MH的偏心的大小而不同。
在图19的例中，选择晶体管用柱SHc来自存储器柱MH的中心的偏心相对较大(成为偏心e1)。因此，孔除了半导体膜27及29以外，还将阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26蚀刻而形成。孔的下端的位置具有像阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26上位于比半导体膜27及29上靠下方一样的阶差。半导体膜37c由于以至少嵌埋孔下端的所述的阶差的方式形成，所以包含从半导体膜27的外侧面的上端部的一部分向侧方隆起的部分37c1。换句话说，在半导体膜37c的部分37c1的外侧面上及下表面上，形成着阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26。
另一方面，选择晶体管用柱SHd来自存储器柱MH的中心的偏心相对较小(成为偏心e2)。因此，半导体膜37d将形成在半导体膜27及29上的孔嵌埋。
此外，在图19的例中，半导体膜37不依赖于孔的下端的形状，嵌埋至从存储器柱MH的上表面至导电体23的下表面为止之间的特定的高度为止。也就是说，半导体膜37c包含从半导体膜27的外侧面的上端部的一部分向侧方隆起的部分37c1、及连接在该部分37c1的上表面上的部分37c2。此外，半导体膜37由于从半导体膜27及29外延生长而形成，所以可视为半导体膜27及29的一部分。半导体膜37例如优选为具有距存储器柱MH的上表面40纳米(nm)以上的高度。
在半导体膜37c及37d上分别设置选择晶体管用柱SHc及SHd。选择晶体管用柱SH例如以从导电体23的上方到达半导体膜37的方式，通过导电体23而设置。选择晶体管用柱SH例如包含阻挡绝缘膜31、绝缘膜32、隧道氧化膜33、以及半导体膜34及35。
在形成选择晶体管用柱SH的孔的内壁设置阻挡绝缘膜31，在阻挡绝缘膜31的内壁设置绝缘膜32，在绝缘膜32的内壁设置隧道氧化膜33，在隧道氧化膜33的内壁设置半导体膜34。在半导体膜34的内侧，例如，嵌埋半导体膜35。
具体来说，在沿着Z方向层叠有半导体膜34、隧道氧化膜33、绝缘膜32、及阻挡绝缘膜31的部分，设置通过各种膜34～31到达半导体膜37的进一步的孔，在该进一步的孔内嵌埋半导体膜35。由此，半导体膜34及35经由半导体膜37而与半导体膜27及29电连接。也就是说，半导体膜37作为将存储器柱MH与选择晶体管用柱SH之间电连接的接点发挥功能。
2.2关于存储单元阵列的制造方法
其次，使用图20～图29对第2实施方式的半导体存储器的制造方法进行说明。图20～图29是用来说明第2实施方式的半导体存储器的制造方法的剖视图，主要表示形成存储器柱MH及选择晶体管用柱SH的步骤。此外，在以下的说明中，对串单元SU0及SU1以狭缝SHE为中心在X方向大致对称地形成的情况进行说明。
首先，执行在第1实施方式中所说明的与图5～图7对应的步骤。也就是说，在P型阱区域20的上方形成包含置换材料41及42以及绝缘膜43及44的层叠体，并且形成通过该层叠体的存储器柱MH。
接着，如图20所示，在绝缘膜44及存储器柱MH的上表面上，设置绝缘膜50。在绝缘膜50上，设置1层的导电体23，在导电体23上，进一步设置绝缘膜49。
接着，如图21所示，对形成选择晶体管用柱SHc及SHd的预定的区域执行各向异性蚀刻。由此，形成通过绝缘膜49、导电体23、及绝缘膜50到达存储器柱MH的内部的孔H5(H5c及H5d)。从孔H5的中心至存储器柱MH的中心为止的偏心量可根据孔H5的位置而分别不同。
在图21所示的例中，在偏心量相对较大(成为偏心e1)的孔H5c的下端中，除了半导体膜27及29以外，也将更容易被蚀刻的阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26曝露在蚀刻气体中。因此，在孔H5c的下端中，与半导体膜27及29被蚀刻的面相比，阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26被蚀刻的面位于下方。也就是说，在孔5c的下端中阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26被蚀刻的部分，形成孔H5c1。另一方面，在偏心量相对较小(成为偏心e2)的孔H5d的下端中，由于阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26不被蚀刻，所以形成平坦的面。
此外，半导体膜27及29由于被蚀刻而受到损伤。由此，在被蚀刻的半导体膜27及29的上表面上，形成氧化膜。更具体来说，在孔H5c的半导体膜27及29上，形成氧化膜51c，在孔H5d的半导体膜27及29上，形成氧化膜51d。因此，存在如下可能性：在蚀刻刚结束之后，在孔H5d的下端中，半导体膜27及29不露出。另一方面，在孔H5c的下端中，半导体膜27可在半导体膜27及29的蚀刻面与阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26的蚀刻面的阶差部分(孔H5c1的侧面)露出。
接着，如图22所示，利用选择CVD(Selective CVD)，从孔H5c1的侧面，使半导体膜37c的部分37c1选择性地外延生长。半导体膜37c的部分37c1沿着与半导体膜27的侧面垂直的方向(也就是说，沿着XY平面的横方向(lateral direction))生长。因此，孔H5c1由半导体膜37c的部分37c1嵌埋。
接着，如图23所示，将氧化膜51c及51d去除。
接着，如图24所示，利用选择CVD，从孔H5c的下端上的半导体膜27、29、及37c的部分37c1使半导体膜37c的部分37c2外延生长，从孔H5d的下端上的半导体膜27及29使半导体膜37d外延生长。由此，在孔H5c及H5d，半导体膜37c及37d分别嵌埋至存储器柱MH的上方且导电体23的下方的位置为止。
此外，在形成半导体膜37之后，半导体膜37及29例如利用离子注入掺杂N+型杂质。由此，进一步降低选择晶体管ST1与存储单元晶体管MT之间的接触电阻。
接着，如图25所示，在孔H5c内的半导体膜37c上的空间、及孔H5d内的半导体膜37d上的空间，例如，利用CVD，依次形成阻挡绝缘膜31、绝缘膜32、隧道氧化膜33、及半导体膜34。
接着，如图26所示，例如，利用各向异性蚀刻，形成通过半导体膜34、隧道氧化膜33、绝缘膜32、及阻挡绝缘膜31到达半导体膜37的孔H6。
接着，如图27所示，例如，利用CVD，以嵌埋孔H6及H5的方式，形成半导体膜35。由此，半导体膜34及35经由半导体膜37而与半导体膜27及29电连接。
接着，如图28所示，将置换材料41及42分别置换为导电体21及22。如上所述，由于置换材料41及42均为氮化物，所以例如能够利用相对于作为氧化物的绝缘膜43、44、49、及50能够取较大的氮化膜的选择比的湿式蚀刻而同时去除。然后，在通过将置换材料41及42去除而产生的空间，分别成膜导电体21及22。导电体21及22分别作为选择栅极线SGS、及字线WL0～WL7发挥功能。
接着，如图29所示，在串单元SU间形成用来将选择栅极线SGD电切断的狭缝SHE。具体来说，例如，利用各向异性蚀刻，在相当于相互相邻的串单元SU(在图29的例中，为串单元SU0及SU1)的交界的位置中，形成用来形成绝缘膜36的槽(未图示)。该槽例如通过绝缘膜49及导电体23，到达导电体23的下方且存储器柱MH的上方的深度。然后，在该槽内嵌埋绝缘膜36。由此，导电体23被分割为相互电切断的导电体23a及23b。导电体23a及23b分别作为串单元SU0的选择栅极线SGD0、及串单元SU1的选择栅极线SGD1发挥功能。
根据以上内容，形成存储器柱MH及选择晶体管用柱SH的步骤结束。
2.3关于本实施方式的效果
根据第2实施方式，为了形成选择晶体管用柱SH，而形成到达存储器柱MH的孔H5。在选择晶体管用柱SH相对于存储器柱MH较大地偏心的情况下，通过在孔H5c内将阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26比半导体膜27及29更深地蚀刻，进一步形成孔H5c1。孔H5c1由从孔H5c1的侧面上的半导体膜27外延生长的半导体膜37c的部分37c1而嵌埋。由此，在由于选择晶体管用柱SH偏心地形成而半导体膜35位于各种膜24～26的正上方的情况下，也能够确保半导体膜35与半导体膜37c之间的接触面积。因此，能够抑制NAND串NS内的接触电阻的增加。
另外，半导体膜37c通过从嵌埋孔H5c1的状态进一步外延生长，而到达比存储器柱MH靠上方且比导电体23靠下方的位置。由此，与未形成半导体膜37的情况相比，能够缓和对孔H5的直径的限制。如果进行补充，那么为了抑制接触电阻的增加，优选为露出至形成半导体膜35的孔H6内的半导体膜37的表面积具有特定的大小。另一方面，为了提高选择晶体管ST1的特性，优选为形成在选择晶体管用柱SH的各种膜31～34具有特定的厚度，如果在孔H5的直径固定的条件下使各种膜31～34的厚度越厚，那么露出至孔H6的底面的半导体膜37的面积会越小。
根据第2实施方式，各种膜31～34形成在外延生长至比存储器柱MH靠上方的半导体膜37上。由此，无论孔H5的直径或各种膜31～34的厚度如何，仅利用半导体膜37的沿着Z方向的高度的量，便能在孔H6的侧面确保露出至孔H6内的半导体膜37的表面积。因此，能够使半导体膜37向孔H6露出的面积变大，且使各种膜31～34的膜厚形成得更厚。因此，能够抑制NAND串NS内的接触电阻的增加，且缓和对各种膜34～31的膜厚上限的限制。
3.第3实施方式
其次，对第3实施方式的半导体存储器进行说明。在第2实施方式中，对在形成选择晶体管用柱SH的孔H5内形成半导体膜37之后，形成各种膜31～34的情况进行了说明。在第3实施方式中，在如下方面与第2实施方式不同：在形成选择晶体管用柱SH的孔内，首先形成阻挡绝缘膜31、及绝缘膜32，进一步形成通过其下表面的孔。然后，在形成将该进一步的孔内嵌埋的半导体膜37之后，在半导体膜37上形成隧道氧化膜33及半导体膜34。
在以下的说明中，主要对与第2实施方式不同的构成及制造步骤进行说明，关于同等的构成及制造步骤，省略其说明。
3.1关于存储单元阵列的构造
图30是用来说明第3实施方式的半导体存储器的存储单元阵列的构造的剖视图。图30与在第2实施方式中所说明的图19对应。此外，在图30中，层间绝缘膜将导电体22与导电体23之间的膜除外而适当省略表示。
如图30所示，在P型阱区域20的上方，与图19相同，例如，4层的导电体21、8层的导电体22、及1层的导电体23介隔层间绝缘膜而依次层叠。另外，具有与图19相同的构成的存储器柱MH通过导电体22及21而设置。此外，在图30中，图示了层间绝缘膜中设置在导电体22与导电体23之间的绝缘膜44及50。绝缘膜50设置在绝缘膜44及存储器柱MH的上表面上，且将存储器柱MH与导电体23之间嵌埋。
在存储器柱MH上，设置半导体膜37(37f及37g)。半导体膜37设置在形成在对应的存储器柱MH上的孔内。该孔的下端的形状可根据选择晶体管用柱SH(SHf及SHg)的来自存储器柱MH的偏心的大小而不同。
在图30的例中，选择晶体管用柱SHf来自存储器柱MH的中心的偏心相对较大(成为偏心e1)。因此，孔除了半导体膜27及29以外，还将阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26蚀刻而形成。孔的下端的位置具有像阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26上位于比半导体膜27及29上靠下方一样的阶差。半导体膜37f以至少嵌埋孔下端的所述的阶差的方式形成，所以包含从半导体膜27的外侧面的上端部的一部分向侧方隆起的部分37f1。
另一方面，选择晶体管用柱SHg来自存储器柱MH的中心的偏心相对较小(成为偏心e2)。因此，半导体膜37g将形成在半导体膜27及29上的孔嵌埋。
此外，在图30的例中，半导体膜37不依赖于孔的下端的形状，嵌埋至从存储器柱MH的上表面至导电体23的下表面为止之间的特定的高度。也就是说，半导体膜37f包含从半导体膜27的外侧面的上端部的一部分向侧方隆起的部分37f1、及连接在该部分37f1的上表面上的部分37f2。此外，如下所述，半导体膜37由于从半导体膜27及29外延生长而形成，所以可视为半导体膜27及29的一部分。半导体膜37例如优选为具有距存储器柱MH的上表面40纳米(nm)以上的高度。
另外，在孔的内壁，设置阻挡绝缘膜31，在阻挡绝缘膜31的内壁设置绝缘膜32。而且，半导体膜37形成在设置着阻挡绝缘膜31及绝缘膜32的孔内。在形成着半导体膜37的孔的内壁设置隧道氧化膜33，在隧道氧化膜33的内壁设置半导体膜34。在半导体膜34的内侧，例如，嵌埋半导体膜35。
具体来说，在半导体膜34及隧道氧化膜33沿着Z方向层叠的部分，设置通过半导体膜34及隧道氧化膜33而到达半导体膜37的进一步的孔，在该进一步的孔内嵌埋半导体膜35。由此，半导体膜34及35经由半导体膜37而与半导体膜27及29电连接。也就是说，半导体膜37作为将存储器柱MH与选择晶体管用柱SH之间电连接的接点发挥功能。
3.2关于存储单元阵列的制造方法
其次，使用图31～图37对第3实施方式的半导体存储器的制造方法进行说明。图31～图37是用来说明第3实施方式的半导体存储器的制造方法的剖视图，主要表示形成存储器柱MH及选择晶体管用柱SH的步骤。此外，在以下的说明中，对串单元SU0及SU1以狭缝SHE为中心在X方向大致对称地形成的情况进行说明。
首先，执行至与在第2实施方式中所说明的图20对应的步骤为止。也就是说，在P型阱区域20的上方形成包含置换材料41及42以及绝缘膜43及44的层叠体，并且形成通过该层叠体的存储器柱MH。在绝缘膜44及存储器柱MH的上表面上，设置绝缘膜50。在绝缘膜50上，设置1层的导电体23，在导电体23上，进一步设置绝缘膜49。
接着，如图31所示，对形成选择晶体管用柱SHf及SHg的预定的区域执行各向异性蚀刻。由此，形成通过绝缘膜49、导电体23、及绝缘膜50到达存储器柱MH上的孔H7(H7f及H7g)。从孔H7的中心至存储器柱MH的中心为止的偏心量可根据孔H7的位置而分别不同。
在图31所示的例中，孔H7f与存储器柱MH的偏心量相对较大(成为偏心e1)。另一方面，孔H7g与存储器柱MH的偏心量相对较小(成为偏心e2)。在孔H7f及H7g内，依次形成阻挡绝缘膜31及绝缘膜32。
接着，如图32所示，例如，利用各向异性蚀刻，在孔H7f及H7g内分别进一步形成到达存储器柱MH的内部的孔H8(H8f及H8g)。更具体来说，孔H8在孔H7中的沿着Z方向层叠有阻挡绝缘膜31及绝缘膜32的部分，通过绝缘膜32及阻挡绝缘膜31而形成。
如上所述，孔H7f与存储器柱MH的偏心量相对较大。因此，在进一步形成在孔H7f的下表面的孔H8f的下端中，除了半导体膜27及29以外，也将更容易被蚀刻的阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26曝露在蚀刻气体中。因此，在孔H8f的下端中，与半导体膜27及29被蚀刻的面相比，阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26被蚀刻的面位于下方。也就是说，在孔H8f的下端中阻挡绝缘膜24，绝缘膜25，及隧道氧化膜26被蚀刻的部分，形成孔H8f1。另外，如上所述，孔H7g与存储器柱MH的偏心量相对较小。因此，在进一步形成在孔H7g的下表面的孔H8g的下端中，阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26不被蚀刻，形成平坦的面。
此外，半导体膜27及29由于蚀刻而受到损伤。由此，在已经被蚀刻的半导体膜27及29的上表面上，形成氧化膜。更具体来说，在孔H8f的半导体膜27及29上，形成氧化膜51f，在孔H8g的半导体膜27及29上，形成氧化膜51g。因此，存在如下可能性：在蚀刻刚结束之后，在孔H8g的下端中，半导体膜27及29不露出。另一方面，在孔H8f的下端中，半导体膜27会在半导体膜27及29的蚀刻面与阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26的蚀刻面的阶差部分(孔H8f1的侧面)露出。
接着，如图33所示，利用选择CVD，从孔H8f1的侧面，使半导体膜37f的部分37f1选择性地外延生长。半导体膜37f的部分37f1沿着与半导体膜27的侧面垂直的方向(也就是说，沿着XY平面的横方向))生长。因此，孔H8f1由半导体膜37f的部分37f1而嵌埋。
接着，如图34所示，将氧化膜51f及51g去除。
接着，如图35所示，利用选择CVD，从孔H8f的下端上的半导体膜27、29、及37f的部分37f1使半导体膜37f的部分37f2外延生长，从孔H8g的下端上的半导体膜27及29使半导体膜37g外延生长。由此，在孔H8f及H8g，半导体膜37f及37g分别嵌埋至存储器柱MH的上方且导电体23的下方的位置为止。
此外，在形成半导体膜37之后，在半导体膜37及29，例如，利用离子注入掺杂N+型杂质。由此，选择晶体管ST1与存储单元晶体管MT之间的接触电阻进一步降低。
接着，如图36所示，在孔H7f内的半导体膜37f上的空间、及孔H7g内的半导体膜37g上的空间，依次形成隧道氧化膜33及半导体膜34。然后，例如，利用各向异性蚀刻，形成通过半导体膜34、及隧道氧化膜33到达半导体膜37的孔H9。
接着，如图37所示，以嵌埋孔H9及H7的方式，形成半导体膜35。半导体膜35例如既可以由外延生长而形成，也可以由CVD而形成。由此，半导体膜34及35经由半导体膜37而与半导体膜27及29电连接。
然后，与在第2实施方式中所说明的图28相同地，将置换材料41及42分别置换为导电体21及22。然后，与在第2实施方式中所说明的图29相同地，在相当于相互相邻的串单元SU的交界的位置，形成绝缘膜36。
根据以上内容，形成存储器柱MH及选择晶体管用柱SH的步骤结束。
3.3关于本实施方式的效果
根据第3实施方式，为了形成选择晶体管用柱SH，而形成到达存储器柱MH的孔H7及H8。在选择晶体管用柱SH相对于存储器柱MH较大地偏心的情况下，通过在孔H8f内将阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26比半导体膜27及29更深地蚀刻，进一步形成孔H8f1。孔H8f1由从孔H8f1的侧面上的半导体膜27外延生长的半导体膜37f的部分37f1而嵌埋。由此，在由于选择晶体管用柱SH偏心地形成而半导体膜35位于各种膜24～26的正上方的情况下，也能够确保半导体膜35与半导体膜37f之间的接触面积。因此，能够抑制NAND串NS内的接触电阻的增加。
另外，半导体膜37f通过从嵌埋孔H8f1的状态进一步外延生长，而到达比存储器柱MH靠上方且比导电体23靠下方的位置。由此，与未形成半导体膜37的情况相比，能够缓和对孔H7的直径的限制。如果进行补充，那么为了抑制接触电阻的增加，优选为形成半导体膜35的孔H9的直径具有特定的大小。另一方面，为了提高选择晶体管ST1的特性，优选为形成在选择晶体管用柱SH的各种膜34～31具有特定的厚度。
更具体来说，例如，阻挡绝缘膜31优选为除了氧化物(例如，二氧化硅(SiO2))的膜以外，还应用高介电体(例如，氧化铝(AlO))的膜的层叠构造。在该情况下，更优选为高介电体例如具有3纳米(nm)左右的厚度。
根据第3实施方式，在孔H7的内壁依次形成阻挡绝缘膜31及绝缘膜32之后，形成通过阻挡绝缘膜31及绝缘膜32的孔H8。在孔H8与孔H7中的存储器柱MH的上方且导电体23的下方为止的空间，将半导体膜37利用外延生长而形成。也就是说，半导体膜37在孔H7内，以嵌埋阻挡绝缘膜31及绝缘膜32的内侧的方式形成。而且，在半导体膜37上的空间的内壁依次形成隧道氧化膜33及半导体膜34。这样，无须在半导体膜37上形成阻挡绝缘膜31及绝缘膜32。由此，除了半导体膜37的沿着Z方向的高度的量以外，仅未形成在半导体膜37上的阻挡绝缘膜31及绝缘膜32的膜厚量，能够在孔H9的侧面确保露出至孔H9内的半导体膜37的表面积。因此，使半导体膜37向孔H9露出的面积变大，且容易应用阻挡绝缘膜31包含高介电体的构成。因此，能够抑制NAND串NS内的接触电阻的增加，且提高选择晶体管ST1的特性。
另外，如上所述，在形成半导体膜37时，在孔H7的内壁，预先形成阻挡绝缘膜31及绝缘膜32。由此，在使半导体膜37外延生长时，导电体23由阻挡绝缘膜31及绝缘膜32而覆盖。因此，能够降低由于外延生长的步骤而导电体23所受到的影响，甚至，能够降低污染物(Contamination)向NAND串NS的混入。
3.4变化例
第3实施方式的半导体存储器并不限定于所述例，能够进行各种变化。例如，第3实施方式的NAND串NS中，对半导体膜37形成至存储器柱MH的上方且导电体23的下方的位置为止的情况进行了说明，但并不限定于此。以下，对与第3实施方式不同的构造进行说明。
图38是用来说明第3实施方式的变化例的半导体存储器的存储单元阵列的构造的剖视图。在图38中，表示半导体膜37到达导电体23的内部的情况。
如图38所示，半导体膜37通过与绝缘膜50交叉的高度，形成至与导电体23交叉的高度为止。如上所述，在形成选择晶体管用柱SH的孔形成半导体膜37之前，形成阻挡绝缘膜31及绝缘膜32。由此，即便使半导体膜37形成至与导电体23交叉的高度为止，也利用阻挡绝缘膜31及绝缘膜32将导电体23与半导体膜37电切断。因此，能够维持作为选择晶体管ST1的功能，且使半导体膜37与接半导体膜35的表面积进一步变大。
4.第4实施方式
其次，对第4实施方式的半导体存储器进行说明。在第1实施方式～第3实施方式中，对经由形成在形成选择晶体管用柱SH的孔的内壁的各种绝缘膜中通过层叠在Z方向的部分的半导体膜35而将半导体膜34与半导体膜27电连接的情况进行了说明。在第4实施方式中，主要在如下方面与第1实施方式～第3实施方式不同：经由形成在形成选择晶体管用柱SH的孔的内壁的各种绝缘膜中通过层叠在侧面的部分的半导体膜而将半导体膜34与半导体膜27电连接。
在以下的说明中，主要对与第1～第3实施方式不同的构成及制造步骤进行说明，关于同等的构成及制造步骤，省略其说明。
4.1关于存储单元阵列的构造
图39是用来说明第4实施方式的半导体存储器的存储单元阵列的构造的剖视图。图39例如与在第1实施方式中所说明的图4对应。在图39中，层间绝缘膜将导电体22与导电体23之间的膜除外而适当省略表示。
如图39所示，在P型阱区域20的上方，例如，4层的导电体21、8层的导电体22、及1层的导电体23介隔层间绝缘膜而依次层叠。另外，具有与图4相同的构成的存储器柱MH通过导电体22及21而设置。此外，在图39中，图示了层间绝缘膜中设置在导电体22与导电体23之间的绝缘膜44及52。绝缘膜52设置在导电体23的下表面上。在绝缘膜44与绝缘膜52之间，形成着气隙AG。
在存储器柱MH上，设置选择晶体管用柱SH(SHh及SHi)。选择晶体管用柱SH例如以从导电体23的上方到达存储器柱MH的方式，通过导电体23、绝缘膜52、及气隙AG而设置。也就是说，选择晶体管用柱SH的下部嵌埋在对应的存储器柱MH上。选择晶体管用柱SH例如包含阻挡绝缘膜31、绝缘膜32、隧道氧化膜33、半导体膜34、及绝缘膜39。
更具体来说，形成选择晶体管用柱SHh及SHi的孔例如到达存储器柱MH。在图39的例中，选择晶体管用柱SHh来自存储器柱MH的中心的偏心相对较大(成为偏心e1)。因此，形成选择晶体管用柱SHh的孔的下端除了位于半导体膜27及29的正上方以外，还位于阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26的正上方。另一方面，选择晶体管用柱SHi来自存储器柱MH的中心的偏心相对较小(成为偏心e2)。因此，形成选择晶体管用柱SHi的孔的下端不位于阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26的正上方，而位于半导体膜27及29的正上方。
此外，形成选择晶体管用柱SHh及SHi的孔的下端也可以分别成为形成第2实施方式中的选择晶体管用柱SHc及SHd的孔的下端的形状，但在第4实施方式中，为了方便说明而省略了图示。
在形成选择晶体管用柱SHh及SHi的孔的内壁设置阻挡绝缘膜31，在阻挡绝缘膜31的内壁设置绝缘膜32，在绝缘膜32的内壁设置隧道氧化膜33，在隧道氧化膜33的内壁设置半导体膜34。在半导体膜34的内侧，嵌埋绝缘膜39。
此外，在选择晶体管用柱SH中绝缘膜44与绝缘膜52之间，将阻挡绝缘膜31、绝缘膜32、及隧道氧化膜33去除。而且，在绝缘膜44与绝缘膜52之间，选择晶体管用柱SHh的半导体膜34与对应的存储器柱MH的半导体膜27利用半导体膜38h电连接。更具体来说，半导体膜38h通过将连接在半导体膜27及29的上表面上的部分38h1与连接在半导体膜34的外侧面上的部分38h2连接，而将半导体膜34及27电连接。
同样地，在绝缘膜44与绝缘膜52之间，选择晶体管用柱SHi的半导体膜34与对应的存储器柱MH的半导体膜27利用半导体膜38i电连接。更具体来说，半导体膜38i通过将连接在半导体膜27及29的上表面上的部分38i1与连接在半导体膜34的外侧面上的部分38i2连接，而将半导体膜34及27电连接。
此外，半导体膜38的部分38h1及38i1如下所述，由于从半导体膜27及29选择生长而形成，所以也可以视为半导体膜27及29的一部分。另外，半导体膜38的部分38h2及38i2如下所述，由于从半导体膜34选择生长而形成，所以也可以视为半导体膜34的一部分。
半导体膜38在与Z方向平行的截面中，可包含将半导体膜34与半导体膜27连接的L字型形状的截面。半导体膜38例如包含掺杂N+型杂质的多晶硅。此外，半导体膜38优选为具有例如5～10纳米(nm)的膜厚。由此，半导体膜34经由半导体膜38而将半导体膜27及29电连接。也就是说，半导体膜38作为将存储器柱MH与选择晶体管用柱SH之间电连接的接点发挥功能。
此外，在绝缘膜44与绝缘膜52之间中半导体膜38的侧方，形成着气隙AG。比绝缘膜52靠上方的层叠体由选择晶体管用柱SH、及绝缘膜36支撑。
4.2关于半导体存储器的制造方法
其次，使用图40～图48对第4实施方式的半导体存储器的制造方法进行说明。图40～图48是用来说明第4实施方式的半导体存储器的制造方法的剖视图，主要表示形成存储器柱MH及选择晶体管用柱SH的步骤。此外，在以下的说明中，对串单元SU0及SU1以狭缝SHE为中心在X方向大致对称地形成的情况进行说明。
首先，执行在第1实施方式中所说明的与图5～7对应的步骤。也就是说，在P型阱区域20的上方形成包含置换材料41及42以及绝缘膜43及44的层叠体，并且形成通过该层叠体的存储器柱MH。
接着，如图40所示，在绝缘膜44及存储器柱MH的上表面上，绝缘膜53、半导体膜54、及绝缘膜52按照该顺序设置。绝缘膜52及53例如包含氧化物(例如，二氧化硅(SiO2))，半导体膜54例如包含非晶硅。在绝缘膜52上，设置1层的导电体23，在导电体23上，进一步设置绝缘膜49。
接着，如图41所示，对形成选择晶体管用柱SHh及SHi的预定的区域执行各向异性蚀刻。由此，形成通过绝缘膜49、导电体23、绝缘膜52、半导体膜54、及绝缘膜53到达存储器柱MH的内部的孔H10(H10h及H10i)。从孔H10的中心至存储器柱MH的中心为止的偏心量可根据孔H10的位置而分别不同。在图41所示的例中，孔H10h与存储器柱MH的偏心量相对较大(成为偏心e1)。另一方面，孔H10i与存储器柱MH的偏心量相对较小(成为偏心e2)。此外，如上所述，将半导体膜27及29与阻挡绝缘膜24、绝缘膜25、及隧道氧化膜26的蚀刻深度的差异省略表示。
接着，如图42所示，在孔H10内，依次形成阻挡绝缘膜31、绝缘膜32、隧道氧化膜33、及半导体膜34。另外，在半导体膜34的内侧，嵌埋绝缘膜39。由此，形成选择晶体管用柱SH，在该时间点，选择晶体管用柱SH及存储器柱MH并不电连接。
接着，如图43所示，对形成狭缝SHE预定的区域执行各向异性蚀刻。由此，例如，形成通过绝缘膜49、导电体23、氧化膜51、半导体膜54、及绝缘膜52到达绝缘膜44的槽T1。
接着，如图44所示，经由槽T1而将半导体膜54去除。半导体膜54例如利用可将硅选择性地去除的湿式蚀刻来去除。由此，在设置着半导体膜54的层形成气隙AG。此外，设置在气隙AG的上方的各层由嵌埋在气隙AG的下方的选择晶体管用柱SH来支撑。
接着，如图45所示，经由槽T1，而执行可将氧化物选择性地去除的湿式蚀刻。由此，将形成选择晶体管用柱SH的阻挡绝缘膜31、绝缘膜32、及隧道氧化膜33中形成气隙AG的层的部分去除，半导体膜34露出。另外，随之，将与气隙AG的上表面相接的绝缘膜52的一部分去除，并且将与气隙AG的下表面相接的绝缘膜53去除而绝缘膜44及存储器柱MH的上表面露出。
此外，如上所述，选择晶体管用柱SHh与存储器柱MH的偏心量相对较大。因此，在图45的例中，在与选择晶体管用柱SHh对应的存储器柱MH的上表面中，在选择晶体管用柱SHh的单侧中半导体膜27(及29)露出。另外，如上所述，选择晶体管用柱SHi与存储器柱MH的偏心量相对较小。因此，在图45的例中，在与选择晶体管用柱SHi对应的存储器柱MH的上表面中，在隔着选择晶体管用柱SHi的两侧中半导体膜27(及29)露出。
接着，如图46所示，经由槽T1，利用选择CVD，选择性地形成多晶硅。由此，在露出在存储器柱MH的上表面上的半导体膜27及29、以及露出在选择晶体管用柱SH的侧面上的半导体膜34上以自对准的位置关系，形成半导体膜38(38h及38i)。更具体来说，从半导体膜27及29沿着Z方向生长的半导体膜38h的部分38h1、与从半导体膜34沿着横方向生长的半导体膜38h的部分38h2通过生长进展会成为一体。相同地，半导体膜38i的部分38i1与半导体膜38i的部分38i2通过生长进展会成为一体。由此，半导体膜38h及38i均包含在沿着Z方向的截面中成为L字型的形状的部分。因此，半导体膜34能够经由半导体膜38及29而与半导体膜27电连接。
此外，半导体膜29例如利用离子注入掺杂N+型杂质，半导体膜38例如一面掺杂N+型杂质一面(In-situ)形成。由此，选择晶体管ST1与存储单元晶体管MT之间的接触电阻进一步降低。
接着，如图47所示，在槽T1内嵌埋绝缘膜36。此外，气隙AG不与槽T1同时地嵌埋而维持。由此，导电体23被分割为相互电切断的导电体23a及23b。导电体23a及23b分别作为串单元SU0的选择栅极线SGD0、及串单元SU1的选择栅极线SGD1发挥功能。
接着，如图48所示，将置换材料41及42分别置换为导电体21及22。如上所述，由于置换材料41及42均为氮化膜，所以例如能够利用相对于作为氧化膜的绝缘膜43、44、49、及52能够取较大的氮化膜的选择比的湿式蚀刻而同时去除。然后，在通过将置换材料41及42去除而产生的空间，分别成膜导电体21及22。导电体21及22分别作为选择栅极线SGS、及字线WL0～WL7发挥功能。
根据以上内容，形成存储器柱MH及选择晶体管用柱SH的步骤结束。
4.3关于本实施方式的效果
根据第4实施方式，半导体膜38在存储器柱MH的上方与导电体23的下方之间与半导体膜34相接，在存储器柱MH的上表面中与半导体膜27及29相接。因此，半导体膜27及29与半导体膜34经由半导体膜38而电连接。因此，不在选择晶体管用柱SH的下表面形成孔，就能够确保选择晶体管用柱SH与存储器柱MH之间的接触面积，甚至，能够抑制NAND串NS内的接触电阻的增加。
此外，半导体膜38从半导体膜34朝向选择晶体管用柱SH的侧方生长，从半导体膜27及29朝向上方生长。由此，形成在半导体膜34上的半导体膜38h的部分38h1、与形成在半导体膜27及29上的半导体膜38h的部分38h2一体化，沿着与半导体基板的表面垂直的方向的截面的形状成为L字型。
另外，在存储器柱MH的上方且导电体23的下方的区域中半导体膜38的侧方，形成气隙AG。由此，能够在存储器柱MH与选择晶体管用柱SH之间形成介电常数较低的层，能够降低寄生电容。
5.其他
另外，所述第1实施方式～第4实施方式例如能够以如下方式变化。
在所述第1实施方式中，对导电体23由4层形成的情况进行了说明，但并不限定于此。例如，在第1实施方式中导电体23也可以由1层形成，在该情况下，导电体23在至图12所示的绝缘膜49为止的层叠步骤中成膜。另外，在所述第2实施方式～第4实施方式中，对导电体23由1层形成的情况进行了说明，但并不限定于此。例如，在第2实施方式～第4实施方式中导电体23也可以由多层形成，在该情况下，导电体23在将导电体21及22从置换材料41及42置换时，可通过同时置换而形成。此外，在第3实施方式的变化例中导电体23由多层形成的情况下，最下层的导电体23也可以作为虚设电极发挥功能。
另外，在所述第2实施方式及第3实施方式中，对在半导体膜27及29形成氧化膜51的情况进行了说明，但并不限定于此。例如，在第2实施方式及第3实施方式中，在为能够无视氧化膜51的程度的情况下，能够将在第2实施方式中所说明的与图22及图23相关的步骤、以及在第3实施方式中所说明的与图33及图34相关的步骤省略。
此外，所述实施方式的一部分或全部也可以如下附记的方式记载，但并不限定于以下。
[附记1]
一种半导体装置的制造方法，具备以下步骤：
在基板的上方形成交替地层叠有第1部件与第1绝缘层的第1层叠体，形成在所述第1部件与所述第1绝缘层的层叠方向通过所述第1层叠体内的第1孔；
在所述第1孔内，形成第1柱状体，该第1柱状体包含第1绝缘体、覆盖所述第1绝缘体的上表面上及外侧面上的第1半导体的第1部分、及覆盖所述第1半导体的所述第1部分的外侧面上的第2绝缘体；
从所述第1半导体的所述第1部分的上表面上使所述第1半导体选择生长，形成具有大于所述第1半导体的所述第1部分的上表面的下表面的第1半导体的第2部分；
在所述第1半导体的所述第2部分的上方，形成层叠有第2部件及第2绝缘层的第2层叠体，形成在所述第2部件与所述第2绝缘层的层叠方向通过所述第2层叠体内到达所述第1半导体的所述第2部分的第2孔；以及
在所述第2孔内，形成第2柱状体，该第2柱状体包含与所述第1半导体电连接的第2半导体、以及覆盖所述第2半导体的外侧面上的第3绝缘体。
[附记2]
一种半导体装置的制造方法，具备以下步骤：
在基板的上方形成交替地层叠有第1部件与第1绝缘层的第1层叠体，形成在所述第1部件与所述第1绝缘层的层叠方向通过所述第1层叠体内的第1孔；
在所述第1孔内，形成第1柱状体，该第1柱状体包含第1绝缘体、覆盖所述第1绝缘体的上表面上及侧面上的第1半导体的第1部分、及覆盖所述第1半导体的所述第1部分的外侧面上的第2绝缘体；
在所述第1柱状体的上方形成层叠有第2部件与第2绝缘层的第2层叠体，且形成第2孔，该第2孔在所述第2部件与所述第2绝缘层的层叠方向通过所述第2层叠体内到达所述第1柱状体，在下端中包含所述第2绝缘体的上表面位于比所述第1半导体的所述第1部分的上表面靠下方的阶差部分；
从所述阶差部分的所述第1半导体的所述第1部分的侧面上形成所述第1半导体的第2部分，并嵌埋所述阶差部分；以及
在所述阶差部分被嵌埋的所述第2孔内，形成第2柱状体，该第2柱状体包含与所述第1半导体电连接的第2半导体、及覆盖所述第2半导体的外侧面上的第3绝缘体。
[附记3]
一种半导体装置的制造方法，具备以下步骤：
在基板的上方形成交替地层叠有第1部件与第1绝缘层的第1层叠体，形成在所述第1部件与所述第1绝缘层的层叠方向通过所述第1层叠体内的第1孔；
在所述第1孔内，形成第1柱状体，该第1柱状体包含第1绝缘体、形成在所述第1绝缘体的上表面上及外侧面上的第1半导体的第1部分、及覆盖所述第1半导体的所述第1部分的外侧面上的第2绝缘体；
在所述第1层叠体及所述第1柱状体上形成牺牲材；
在所述牺牲材的上方，形成层叠有第2部件与第2绝缘层的第2层叠体，且形成在所述第2绝缘层与所述第2部件的层叠方向通过所述第2层叠体内及所述牺牲材内到达所述第1柱状体的第2孔；
在所述第2孔内，形成第2柱状体，该第2柱状体包含沿着所述第2绝缘层与所述第2部件的层叠方向延伸的第2半导体的第1部分、及覆盖所述第2半导体的所述第1部分的外侧面上的第3绝缘体；
将所述牺牲材、及所述第3绝缘体中的所述牺牲材与所述第2半导体的所述第1部分之间的部分去除；以及
从将所述牺牲材去除而露出的所述第1半导体的所述第1部分上形成所述第1半导体的第2部分，并且从将所述第3绝缘体的部分去除而露出的所述第2半导体的所述第1部分上形成所述第2半导体的第2部分，将所述第1半导体的所述第2部分与所述第2半导体的所述第2部分连接。
虽对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提示的，并不意图限定发明的范围。这些新颖的实施方式能以其他各种形态实施，且在不脱离发明的主旨的范围内，能进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等范围内。

Claims (19)

1.一种半导体装置，具备：
基板；
第1层叠体，在第1方向交替地层叠有第1绝缘层与第1导电膜；
第1柱状体，在所述第1方向通过所述第1层叠体内而设置，且包含第1绝缘体、第1半导体的第1部分、第2绝缘体及所述第1半导体的第2部分，所述第1半导体的第1部分设置在所述第1绝缘体的上表面上及外侧面上，所述第2绝缘体设置在所述第1半导体的所述第1部分的外侧面上，所述第1半导体的第2部分设置在所述第1层叠体的上方且连接在所述第1半导体的所述第1部分的上表面上，具有大于所述第1半导体的所述第1部分的上表面的下表面；
氧化膜，设置在所述第1半导体的所述第2部分的侧面上；
第2层叠体，设置在所述第1半导体的所述第2部分及所述氧化膜的上方，且层叠有第2绝缘层及第2导电膜；
第2柱状体，在所述第1方向通过所述第2层叠体内而设置，且包含与所述第1半导体电连接的第2半导体、及设置在所述第2半导体的外侧面上的第3绝缘体；以及
第1串、第2串、及第3串，分别包含所述第1柱状体及所述第2柱状体；且
所述第2导电膜包含：所述第2导电膜的第1部分，与所述第1串的所述第2柱状体及所述第2串的所述第2柱状体交叉；以及所述第2导电膜的第2部分，与所述第3串的所述第2柱状体交叉，且与所述第2导电膜的所述第1部分电切断；
所述第1串的所述第1柱状体、所述第2串的所述第1柱状体、及所述第3串的所述第1柱状体在所述第1方向以及与所述第1方向正交的第2方向等间隔地排列；
所述第1串的所述第2柱状体与所述第2串的所述第2柱状体之间在所述第2方向的间隔，比所述第2串的所述第2柱状体与所述第3串的所述第2柱状体之间在所述第2方向的间隔窄。
2.根据权利要求1所述的半导体装置，其中所述第1半导体的所述第2部分的下表面的外缘位于距所述第1半导体的所述第1部分的上表面的外缘等间隔的宽度。
3.根据权利要求1所述的半导体装置，其中
所述第1半导体的所述第2部分及所述氧化膜设置在同一层。
4.根据权利要求1所述的半导体装置，其中所述第1半导体的所述第2部分具有弓形形状。
5.根据权利要求1所述的半导体装置，其中
所述第1半导体的所述第2部分包含掺杂N+型杂质的多晶硅。
6.根据权利要求1所述的半导体装置，其中
所述第3绝缘体包含：
第1氧化物，设置在所述第2半导体的外侧面上；
第1氮化物，设置在所述第1氧化物的外侧面上；以及
第2氧化物，设置在所述第1氮化物的外侧面上。
7.根据权利要求1所述的半导体装置，其中
所述第1柱状体的中心与所述第2柱状体的中心相互偏心。
8.根据权利要求1所述的半导体装置，还具备第4绝缘体，该第4绝缘体形成在所述第2串的所述第1柱状体、及所述第3串的所述第1柱状体的上方，且将所述第2导电膜的所述第1部分及所述第2导电膜的第2部分电切断。
9.一种半导体装置，具备：
基板；
第1层叠体，设置在所述基板的上方，且交替地层叠有第1绝缘层与第1导电膜；
第2层叠体，设置在所述第1层叠体的上方，且层叠有第2绝缘层及第2导电膜；
第1柱状体，在所述第1绝缘层与所述第1导电膜的层叠方向通过所述第1层叠体内而设置，且包含第1绝缘体、第1半导体的第1部分、所述第1半导体的第2部分及第2绝缘体，所述第1半导体的第1部分设置在所述第1绝缘体的上表面上及外侧面上，所述第1半导体的第2部分在比所述第1导电膜靠上方连接在所述第1半导体的所述第1部分的外侧面的上端部的一部分，从所述第1半导体的所述第1部分向侧方隆起，所述第2绝缘体设置在将所述第1半导体的所述第1部分的所述上端部的一部分除外的外侧面上；以及
第2柱状体，在所述第2绝缘层与所述第2导电膜的层叠方向通过所述第2层叠体内而设置，且包含与所述第1半导体电连接的第2半导体、及设置在所述第2半导体的外侧面上的第3绝缘体。
10.根据权利要求9所述的半导体装置，其中
所述第1半导体还包含第3部分，该第3部分连接在所述第1半导体的所述第2部分的上表面上，且具有位于所述第1层叠体的上方的上表面。
11.根据权利要求9所述的半导体装置，其中所述第1柱状体的中心与所述第2柱状体的中心相互偏心。
12.根据权利要求11所述的半导体装置，其中
在所述基板上具备分别包含所述第1柱状体及所述第2柱状体的第1串、第2串、及第3串，
所述第2导电膜包含：所述第2导电膜的第1部分，与所述第1串的所述第2柱状体及所述第2串的所述第2柱状体交叉；以及所述第2导电膜的第2部分，与所述第3串的所述第2柱状体交叉，且与所述第2导电膜的所述第1部分电切断；
所述第1串的所述第1柱状体、所述第2串的所述第1柱状体、及所述第3串的所述第1柱状体在所述基板的上方等间隔地排列。
13.根据权利要求12所述的半导体装置，还具备第4绝缘体，该第4绝缘体形成在所述第2串的所述第1柱状体、及所述第3串的所述第1柱状体的上方，且将所述第2导电膜的所述第1部分及所述第2导电膜的第2部分电切断。
14.一种半导体装置，具备：
基板；
第1层叠体，设置在所述基板的上方，且交替地层叠有第1绝缘层与第1导电膜；
第2层叠体，设置在所述第1层叠体的上方，且层叠有第2绝缘层及第2导电膜；
第1柱状体，在所述第1绝缘层与所述第1导电膜的层叠方向通过所述第1层叠体内而设置，且包含第1绝缘体、第1半导体的第1部分、第2绝缘体及所述第1半导体的第2部分，所述第1半导体的第1部分设置在所述第1绝缘体的上表面上及外侧面上，所述第2绝缘体设置在所述第1半导体的所述第1部分的外侧面上，所述第1半导体的第2部分设置在所述第1层叠体的上方，且连接在所述第1半导体的所述第1部分的上表面上；以及
第2柱状体，在所述第2绝缘层与所述第2导电膜的层叠方向通过所述第2层叠体内而设置，且到达所述第1柱状体，且包含：第2半导体的第1部分，沿着所述第2绝缘层与所述第2导电膜的层叠方向延伸；所述第2半导体的第2部分，在所述第2导电膜的下方连接在所述第2半导体的所述第1部分的外侧面上，且与所述第1半导体的所述第2部分连接；以及第3绝缘体，设置在所述第2半导体的所述第1部分与所述第2导电膜之间。
15.根据权利要求14所述的半导体装置，其中
在所述第1柱状体的上方与所述第2导电膜的下方之间，在所述第2柱状体的侧方具有气隙。
16.根据权利要求14所述的半导体装置，其中
所述第1半导体的所述第2部分及所述第2半导体的所述第2部分的沿着与所述基板垂直的方向的截面具有L字型的形状。
17.根据权利要求14所述的半导体装置，其中所述第1柱状体的中心与所述第2柱状体的中心相互偏心。
18.根据权利要求17所述的半导体装置，其中
在所述基板上具备分别包含所述第1柱状体及所述第2柱状体的第1串、第2串、及第3串，
所述第2导电膜包含：所述第2导电膜的第1部分，与所述第1串的所述第2柱状体及所述第2串的所述第2柱状体交叉；以及所述第2导电膜的第2部分，与所述第3串的所述第2柱状体交叉，且与所述第2导电膜的所述第1部分电切断；
所述第1串的所述第1柱状体、所述第2串的所述第1柱状体、及所述第3串的所述第1柱状体在所述基板的上方等间隔地排列。
19.根据权利要求18所述的半导体装置，还具备第4绝缘体，该第4绝缘体形成在所述第2串的所述第1柱状体、及所述第3串的所述第1柱状体的上方，且将所述第2导电膜的所述第1部分及所述第2导电膜的第2部分电切断。
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