KR102645339B1 - 3차원 시냅스 소자 스택 및 이를 이용한 3차원 적층형 시냅스 어레이 및 3차원 시냅스 소자 스택의 제조 방법 - Google Patents

3차원 시냅스 소자 스택 및 이를 이용한 3차원 적층형 시냅스 어레이 및 3차원 시냅스 소자 스택의 제조 방법 Download PDF

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Abstract

본 발명은 3D 시냅스 소자 스택 및 이를 이용한 3D 적층형 시냅스 어레이에 관한 것이다. 상기 3D 시냅스 소자 스택은, 기판위에 수직 방향을 따라 구비된 채널홀; 반도체 물질이 채널홀의 표면에 도포되어 이루어진 반도체 바디(Body); 반도체 바디의 외주면의 제1 측면에 교번하여 적층된 제1 절연막들과 소스들; 반도체 바디의 외주면의 제2 측면에 교번하여 적층된 제1 절연막들과 드레인들; 복수 개의 소스들과 접촉되어 연결된 소스 라인 전극; 복수 개의 드레인들과 접촉되어 연결된 드레인 라인 전극; 반도체 바디의 외주면의 제3 측면에 제1 절연막들과 서로 교번하여 적층된 복수 개의 워드라인; 및 상기 워드라인과 상기 반도체 바디의 사이에 위치한 절연막 스택;을 구비하고, 채널홀의 표면의 동일한 층에 위치한 반도체 바디, 소스, 드레인, 절연막 스택 및 워드라인은 시냅스 소자 또는 그 일부를 구성한다. 상기 시냅스 소자 스택은 AND형 또는 NOR 형 시냅스 어레이를 구현할 수 있다.

Description

3차원 시냅스 소자 스택 및 이를 이용한 3차원 적층형 시냅스 어레이 및 3차원 시냅스 소자 스택의 제조 방법{3D synapse device stack, 3D stackable synapse array using the 3D synapse device stacks and method of fabricating the stack}
본 발명은 3차원 시냅스 소자 스택 및 이를 이용한 3차원 적층형 시냅스 어레이 및 3차원 시냅스 소자 스택의 제조 방법에 관한 것으로서, 더욱 구체적으로는 3차원 시냅스 소자 스택을 이용하여 AND 형 시냅스 어레이 또는 NOR형 시냅스 어레이를 3차원 적층형으로 구현함으로써, 집적도가 우수하고 동작 신뢰도를 향상시킬 수 있는 3차원 적층형 시냅스 어레이 및 그 제조 방법에 관한 것이다.
최근 폰 노이만 아키텍처 기반의 집적회로에서 전력 소모가 크게 증가하고 발열 문제가 심각해지면서 동물의 신경계를 모방하려는 시도가 많이 시도되고 있다. 특히, 동물의 신경계를 모방한 기술에서는 전력 소모를 크게 줄이면서, 인지 기능이 가능하고 학습이 가능함으로써 인식 기능과 판단 기능을 개선할 수 있게 되었다. 이에 따라 기존의 폰 노이만 방식의 집적회로의 기능을 대체하거나 크게 개선할 수 있는 기회가 생겼다. 따라서, 이에 대한 관심이 증가하고 연구의 필요성이 크게 대두되었다.
뉴런의 기본 기능은 임계치 이상의 자극을 받았을 경우 전기적 스파이크를 발생시켜 다른 세포에 정보를 전달하는 것이다. 이렇게 발생하는 전기 신호를 활동전위(活動電位: action potential)라고 한다. 뉴런은 크게 세 가지 부분으로 나눌 수 있다. 핵이 있는 세포 부분이 신경세포체이며, 다른 세포에서 신호를 받는 부분이 수상돌기(樹狀突起: dendrite), 그리고 다른 세포에 신호를 주는 부분이 축삭돌기(軸索突起: axon)이다. 돌기 사이에 신호를 전달하는 부분을 시냅스(synapse)라고 한다.
뉴런은 다른 신경세포나 자극수용세포에서 자극을 받아 다른 신경세포 또는 샘세포로 자극을 전달하는데, 이러한 자극의 상호교환은 시냅스에서 일어난다. 1개의 신경세포(뉴런)는 다수의 시냅스를 통하여 자극을 받아 흥분을 통합한 후 신경세포체에 가까운 축삭 돌기로 전기적 스파이크를 전달하여 시냅스에 도달하게 한다. 이와 같이, 뉴런의 흥분이 시냅스를 거쳐 다른 신경세포에 전해지는 것을 흥분 전달이라고 한다. 시냅스에서의 흥분전달은 신경섬유로부터 세포체 또는 수상돌기 방향으로만 전해지고, 역방향으로는 전달되지 않으므로, 전체로서 한 방향으로만 흥분을 전달하게 된다. 또한, 시냅스는 단지 흥분을 전달하는 중계 장소일 뿐만 아니라 거기에 도착하는 흥분의 시간적/공간적 변화에 따라 가중을 일으키거나, 또는 억제를 일으켜 신경계의 고차적인 통합작용을 가능하게 하고 있다.
한편, 시냅스는 흥분을 전달하는 것 이외에 다른 신경세포로부터의 흥분의 전달을 억제하는 작용을 가진 것도 있다. 이런 것을 억제성 시냅스라고 한다. 어떤 신경섬유를 따라 전달되어 온 흥분이 억제성 시냅스에 도달하면 거기에서 억제성 전달물질이 분비된다. 이 물질은 시냅스에 접하는 신경세포의 세포막에 작용하여 그 세포의 흥분(활동전위의 발생)을 억제하는 작용이 있다. 그 때문에 억제성 전달물질이 작용하고 있는 동안, 다른 시냅스에 도달한 흥분은 전달되지 않게 된다.
최근에 RRAM 소자를 이용하여 신경망을 구현하는 다양한 연구가 있었다 (Xiaoyu Sun et al., "XNOR-RRAM: A Scalable and Parallel Resistive Synaptic Architecture for Binary Neural Networks", 2018 Design, Automation & Test in Europe Conference & Exhibition). 그러나 종래 기술의 Memristor 기반 시냅스의 경우, 소자의 신뢰성이 좋지 않고 또한 소자 사이의 산포가 큰 단점이 있다.
또한 최근 SRAM 소자를 이용하여 신경망을 구현하는 시도가 있었다 (Si, X., et al., "A twin-8T SRAM computation-in-memory macro for multiple-bit CNN-based machine learning” In 2019 IEEE International Solid-State Circuits Conference-(ISSCC), pp. 396-398). 그러나, 전술한 종래의 기술에 따라 SRAM 소자를 이용하여 신경망을 구현하는 것은 신뢰성은 좋으나 여러 개의 소자를 사용함으로써 집적도가 낮은 단점이 있다.
따라서 본 발명에서는 집적도를 높이면서 저전력 및 고신뢰성으로 동작할 수 있는 3차원 적층형 시냅스 어레이 아키텍처들을 제공한다.
미국등록특허 US 9,728,546B2
전술한 문제점을 해결하기 위한 본 발명은 AND형 시냅스 어레이 또는 NOR 형 시냅스 어레이로 구현될 수 있고, 집적도가 우수하고 신뢰도가 향상된 3차원 시냅스 소자 스택 및 이를 이용한 3차원 적층형 시냅스 어레이를 제공하는 것을 목적으로 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징에 따른 3차원 시냅스 소자 스택은, 상부 표면이 산화막으로 이루어진 기판; 기판위에 위치하고, 기판 표면의 수직 방향으로 구비된 기둥 형상으로 이루어지고, 그 내부는 절연물질로 채워진 채널홀; 채널홀의 표면에 위치하고, 반도체 물질이 채널홀의 표면에 도포되어 이루어진 반도체 바디(Body); 반도체 바디의 외주면에 위치하는 복수 개의 제1 절연막들; 반도체 바디의 외주면의 제1 측면에 위치하는 복수 개의 소스들; 상기 제1 측면과 서로 대향되는 반도체 바디의 외주면의 제2 측면에 위치하는 복수 개의 드레인들; 소스와 드레인의 사이에 위치한 반도체 바디의 외주면의 제3 측면에 위치하는 복수 개의 워드라인; 상기 워드라인들과 상기 반도체 바디들의 사이에 위치하며, 적어도 전하를 저장하거나 분극을 일으키는 층을 포함하는 복수 개의 절연막 스택; 기판위에 위치하고, 기판 표면의 수직 방향으로 구비된 기둥 형태로 이루어지고, 상기 복수 개의 소스들과 접촉되어 전기적으로 연결된 소스 라인 전극; 및 기판위에 위치하고, 기판 표면의 수직 방향으로 구비된 기둥 형태로 이루어지고, 상기 복수 개의 드레인들과 접촉되어 전기적으로 연결된 드레인 라인 전극;을 구비하고,
제1 절연막들과 소스들은 상기 반도체 바디의 외주면의 제1 측면에 서로 교번하여 적층되고, 제1 절연막들과 드레인들은 상기 반도체 바디의 외주면의 제2 측면에 서로 교번하여 적층되고, 제1 절연막들과 절연막 스택에 둘러싸인 워드라인들이 상기 반도체 바디의 외주면의 제3 측면에 서로 교번하여 적층되어 구비되며, 채널홀의 측면의 동일한 층에 위치한 반도체 바디, 소스, 드레인, 절연막 스택 및 워드라인은 시냅스 소자 또는 그 일부를 구성하고, 상기 제1 절연막들에 의해 서로 전기적으로 격리된 시냅스 소자들이 적층되어 스택 구조를 구성한다.
전술한 제1 특징에 따른 3차원 시냅스 소자 스택에 있어서, 상기 반도체 바디는 채널홀의 표면에 위치하되, 상기 적층된 워드라인들의 사이에 위치한 상기 제1 절연막의 측면에는 구비되지 않도록 구성하여, 스택 구조로 적층된 시냅스 소자들의 인접한 워드라인들이 서로 전기적으로 격리되도록 할 수 있다.
전술한 제1 특징에 따른 3차원 시냅스 소자 스택에 있어서, 상기 채널홀의 측면 중 시냅스 소자가 구비된 영역은 소스, 드레인 및 워드라인을 향해 돌출되어 연장되고, 상기 반도체 바디는 상기 돌출되어 연장된 채널홀의 표면에만 구비되고, 돌출되지 않은 채널홀의 표면에는 구비되지 않도록 구성하여, 스택 구조로 적층된 시냅스 소자들의 인접한 워드라인들이 서로 전기적으로 격리되도록 할 수 있다.
전술한 제1 특징에 따른 3차원 시냅스 소자 스택에 있어서, 상기 채널홀의 표면 중 시냅스 소자가 형성되는 영역은 소스, 드레인 및 워드라인을 향해 돌출되어 연장되고, 상기 반도체 바디는 채널홀의 표면에 위치하되, 상기 적층된 워드라인들의 사이에 위치한 제1 절연막들의 표면에는 구비되지 않도록 구성하여, 스택 구조로 적층된 시냅스 소자들의 워드라인들이 서로 전기적으로 격리되도록 할 수 있다.
전술한 제1 특징에 따른 3차원 시냅스 소자 스택에 있어서, 상기 절연막 스택은, 단일 절연막으로 구성되거나 다수 개의 층이 적층된 스택 구조로 구성되며, 스택 구조로 구성된 경우, 적어도 전하 저장층과 절연막을 포함하거나, 적어도 강유전체층(Ferroelectric layer)과 절연막을 포함하거나, 적어도 저항변화층과 절연막을 포함하거나, 적어도 상변화층과 절연막을 포함하는 것이 바람직하다.
전술한 제1 특징에 따른 3차원 시냅스 소자 스택은, 상기 산화막에 위치하는 바디 랜딩 패드;를 더 구비하고, 상기 바디 랜딩 패드는 전기 전도성을 갖는 물질로 이루어지고 상기 반도체 바디와 전기적으로 연결된 것이 바람직하다.
전술한 제1 특징에 따른 3차원 시냅스 소자 스택은, 상기 산화막에 위치하는 소스 전극 랜딩 패드 및 드레인 전극 랜딩 패드;를 더 구비하고, 상기 소스 전극 랜딩 패드는 전기 전도성을 갖는 물질로 이루어지고 소스 라인 전극과 전기적으로 연결되고, 상기 드레인 전극 랜딩 패드는 전기 전도성을 갖는 물질로 이루어지고 드레인 라인 전극과 전기적으로 연결된 것이 바람직하다.
전술한 제1 특징에 따른 3차원 시냅스 소자 스택은 상기 소스 라인 전극과 드레인 라인 전극을 공유하는 추가의 스택 구조;를 더 구비하고, 상기 추가의 스택 구조는, 상기 제3 측면과 대향되는 반도체 바디의 외주면의 제4 측면에 위치하되, 제1 절연막들과 서로 교번하여 적층된 추가의 복수 개의 워드라인; 및 상기 제2 워드라인과 상기 반도체 바디의 사이에 구비된 추가의 절연막 스택;을 구비하고, 채널홀의 측면의 동일한 층에 위치한 반도체 바디, 소스, 드레인, 추가의 절연막 스택 및 추가의 워드라인은 추가의 시냅스 소자 또는 그 일부를 구성하고, 동일한 층에 위치한 상기 시냅스 소자와 추가의 시냅스 소자는 소스와 드레인을 공유하는 것이 바람직하다.
본 발명의 제2 특징에 따른 3차원 적층형 시냅스 어레이는 전술한 제1 특징에 따른 3차원 시냅스 소자 스택들이 어레이 형태로 배열되어 이루어진다.
전술한 제2 특징에 따른 상기 3차원 적층형 시냅스 어레이는, 3차원 시냅스 소자 스택들을 연결하는 소스 라인 전극과 드레인 라인 전극을 서로 나란하게 배치하여 AND형 시냅스 어레이를 구성하거나, 3차원 시냅스 소자 스택들을 연결하는 소스 라인 전극과 드레인 라인 전극을 서로 교차되도록 배치하여 NOR형 시냅스 어레이를 구성한다.
전술한 제2 특징에 따른 상기 3차원 적층형 시냅스 어레이는, 3차원 시냅스 소자 스택과 동일한 구조를 갖는 3차원 커패시터 스택; 및 기판의 하부에 주변 회로로 사용되는 CMOS 집적 회로;를 더 구비하는 것이 바람직하다.
본 발명의 제3 특징에 따른 3차원 시냅스 소자 스택의 제조 방법에 있어서, (a) 기판위에 제1 절연막과 제2 절연막을 교대로 증착하여 적층 구조물을 형성하는 단계; (b) 사진식각공정을 이용하여 적층 구조물의 소정 영역들을 식각하여, 제1 식각 홀, 제2 식각 홀, 제3 식각 홀, 스택 격리용 트렌치를 동시에 형성하고, 상기 적층 구조물의 식각된 영역들에 보호용 물질을 증착시킨 후 표면을 평탄화시키는 단계; (c) 제1 식각 홀에 채워진 보호용 물질을 선택적으로 식각하여 채널홀을 형성하고, 채널홀의 표면에 채널로 사용될 반도체 물질로 이루어진 반도체 바디를 형성하고, 반도체 바디가 형성된 채널홀의 내부를 산화막으로 채운 후 평탄화시키는 단계; (d) 제2 식각 홀 및 제3 식각 홀의 보호용 물질을 선택적으로 식각하고, 제2 식각 홀과 제3 식각 홀의 측면으로부터 제2 절연막을 선택적으로 식각하여 함몰시키고, 함몰된 공간과 상기 제2 및 제3 식각 홀들에 고농도 도핑된 반도체 물질을 증착시켜, 복수 개의 소스들, 복수 개의 드레인들, 상기 소스들에 연결된 소스 라인 전극, 및 상기 드레인들에 연결된 드레인 라인 전극을 형성하는 단계; 및 (e) 스택 격리용 트렌치의 보호용 물질을 선택적으로 식각하고, 스택 격리용 트렌치의 측면으로부터 제2 절연막을 선택적으로 식각하여 함몰시키고, 함몰된 공간의 표면에 절연막 스택을 증착하고, 도전성 물질을 증착한 후 식각하여 층별로 분리된 복수 개의 워드라인을 형성하는 단계; 를 구비한다.
전술한 제3 특징에 따른 3차원 시냅스 소자 스택의 제조 방법에 있어서, 상기 제1 절연막과 제2 절연막은 서로 다른 식각비를 갖는 물질들로 이루어지는 것이 바람직하다.
전술한 구조를 갖는 본 발명에 따른 3D 시냅스 소자 스택 및 이를 이용한 3D 적층형 시냅스 어레이는 시냅스 소자들을 3차원 적층형으로 구현함으로써, 집적도를 월등하게 개선시킬 수 있다.
또한, 각 전극에 인가되는 전압들을 조절함으로써, 3D 적층형 시냅스 어레이를 구성하는 시냅스 소자들에 대하여 각 층별 그리고 각 위치별로 선택적 쓰기 및 선택적 지우기 동작이 가능하다. 그 결과, 본 발명에 따른 3D 적층형 시냅스 어레이는 성능이 개선될 뿐만 아니라, 신뢰도도 향상된다.
전술한 구조를 갖는 본 발명에 따른 3D 적층형 시냅스 어레이는 각 시냅스 소자의 절연막 스택을 이용하여 커패시터로 구현 가능하며, 그 결과 3D 시냅스 소자 스택의 구조를 그대로 이용하여 커패시터 스택 구조를 제공할 수 있다.
또한, 전술한 구조를 갖는 본 발명에 따른 3D 적층형 시냅스 어레이는 기판에 소스 전극 및 드레인 전극 랜딩 패드를 제공함으로써, 3D 시냅스 소자 스택의 하부에 CMOS 회로를 쉽게 집적하여 연결할 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택을 도시한 사시도이며, 도 2는 도 1의 A-A' 방향에 대한 단면도이며, 도 3의 (a)는 도 2의 제1 방향에 대한 단면도이며 (b)는 도 2의 제2 방향에 대한 단면도이다.
도 4는 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택의 제조 방법을 순차적으로 도시한 흐름도이며, 도 5a 및 도 5b는 본 발명의 바람직한 실시예에 따른 3차원 적층형 시냅스 소자 스택의 제조 방법에 있어서, 각 단계의 결과물을 도시한 단면도들과 Top View들이다.
도 6은 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 반도체 바디의 다른 실시형태를 도시한 제1 및 제2 방향에 대한 단면도들이다.
도 7은 도 6에 도시된 본 발명의 3차원 시냅스 소자 스택의 제조 방법에 있어서, 일부 단계의 결과물을 도시한 단면도들과 Top View들이다.
도 8은 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 채널홀과 반도체 바디의 다른 실시형태를 도시한 제1 및 제2 방향에 대한 단면도들이다.
도 9는 도 8에 도시된 본 발명의 3차원 시냅스 소자 스택의 제조 방법에 있어서, 일부 단계의 결과물을 도시한 단면도들과 Top View들이다.
도 10은 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 채널홀과 반도체 바디의 또 다른 실시형태를 도시한 제1 및 제2 방향에 대한 단면도들이다.
도 11은 도 10에 도시된 본 발명의 3차원 시냅스 소자 스택의 제조 방법에 있어서, 일부 단계의 결과물을 도시한 단면도들과 Top View들이다.
도 12는 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 채널홀의 다른 실시형태를 도시한 제1 및 제2 방향에 대한 단면도들이다.
도 13은 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 바디 랜딩 패드, 소스 및 드레인 전극 랜딩 패드들이 도시된 제1 및 제2 방향에 대한 단면도들이다.
도 14는 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 도 12의 채널홀을 갖는 구조에서 바디 랜딩 패드, 소스 및 드레인 전극 랜딩 패드들이 도시된 제1 및 제2 방향에 대한 단면도들이다.
도 15는 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 제1 및 제2 워드라인의 다른 실시 형태를 도시한 단면도들이다.
도 16은 본 발명에 따른 3차원 시냅스 스택을 이용한 3차원 적층형 시냅스 어레이들을 이용하여 구성된 AND형 시냅스 어레이 아키텍처 및 NOR형 시냅스 어레이 아키텍처를 도시한 모식도이다.
도 17은 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, AND형 시냅스 어레이 구조의 일례를 도시한 단면도 및 등가 회로도이다.
도 18은 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, 컴팩트한 AND형 시냅스 어레이 구조의 일례를 도시한 단면도 및 등가 회로도이다.
도 19는 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, NOR형 시냅스 어레이 구조의 일례를 도시한 단면도 및 등가 회로도이다.
도 20은 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, 컴팩트한 NOR형 시냅스 어레이 구조의 일례를 도시한 단면도 및 등가 회로도이다.
도 21의 (a)는 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, AND형 시냅스 어레이 구조의 일례를 전체적으로 도시한 모식도이며, (b)는 NOR형 시냅스 어레이 구조의 일례를 전체적으로 도시한 모식도이다.
도 22는 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, CMOS 집적회로위에 구비된 AND형 시냅스 어레이 구조의 일례를 전체적으로 도시한 모식도이다.
도 23은 본 발명의 바람직한 실시예에 따른 3차원 적층형 시냅스 어레이에 있어서, 어레이 구조의 일례에 대한 등가 회로도이다.
도 24는 도 23에 도시된 3차원 적층형 AND 시냅스 어레이 구조에 대하여, 개별적인 층 구동 방법 중 선택적 쓰기(Program) 동작을 설명하기 위한 등가 회로도 및 각 단자별 인가 전압을 도시한 표이다.
도 25는 도 24에 의한 선택적 쓰기 동작에 따라 쓰기 동작을 한 시냅스 소자(CELL A)와 쓰기 동작을 하지 않은 시냅스 소자(CELL B)에 대한 읽기 결과 그래프이다.
도 26은 도 23에 도시된 3차원 적층형 AND 시냅스 어레이 구조에 대하여, 개별적인 층 구동 방법 중 선택적 지우기(Erase) 동작을 설명하기 위한 등가 회로도 및 각 단자별 인가 전압을 도시한 표이다.
도 27은 도 26에 의한 선택적 지우기(Erase) 동작에 따라 지우기 동작을 한 시냅스 소자(CELL A)와 지우기 동작을 하지 않은 시냅스 소자(CELL B)에 대한 읽기 결과 그래프이다.
도 28은 도 23에 도시된 3차원 적층형 AND 시냅스 어레이 구조에 대하여, 위치에 따른 구동 방법 중 선택적 쓰기(Program) 동작을 설명하기 위한 등가 회로도 및 각 단자별 인가 전압을 도시한 표이다.
도 29는 도 28에 의한 선택적 쓰기 동작에 따라 쓰기 동작을 한 시냅스 소자(CELL A)와 쓰기 동작을 하지 않은 시냅스 소자(CELL B)에 대한 읽기 결과 그래프이다.
도 30은 도 23에 도시된 3차원 적층형 AND 시냅스 어레이 구조에 대하여, 위치에 따른 구동 방법 중 선택적 지우기(Erase) 동작을 설명하기 위한 등가 회로도 및 각 단자별 인가 전압을 도시한 표이다.
도 31은 도 30에 의한 선택적 지우기(Erase) 동작에 따라 지우기 동작을 한 시냅스 소자(CELL A)와 지우기 동작을 하지 않은 시냅스 소자(CELL B)에 대한 읽기 결과 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 3차원 적층형 시냅스 소자들로 이루어진 3차원 시냅스 소자 스택 및 상기 3차원 시냅스 소자 스택을 이용한 3차원 시냅스 어레이의 구조 및 그 제작 방법에 대하여 구체적으로 설명한다.
< 3차원 시냅스 소자 스택 >
도 1은 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택을 도시한 사시도이며, 도 2는 도 1의 A-A' 방향에 대한 단면도이며, 도 3의 (a)는 도 2의 제1 방향에 대한 단면도이며 (b)는 도 2의 제2 방향에 대한 단면도이다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택의 구조 및 동작에 대하여 구체적으로 설명한다. 편의상, 본 명세서에서는 3차원 시냅스 소자 스택이 시냅스 소자가 3층의 적층 구조로 이루어진 것으로 가정하여 설명한다. 하지만, 본 발명에 따른 3차원 시냅스 소자 스택은 시냅스 소자의 3층 적층 구조로 한정하는 것은 아니며, 필요에 따라 더 많은 복수의 층으로 이루어진 적층 구조로 제작될 수 있다.
도 1 내지 도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택(1)은, 기판(도시되지 않음), 채널홀(110), 반도체 바디(120), 복수 개의 제1 절연막(130), 복수 개의 소스(140), 복수 개의 드레인(150), 소스 라인 전극(142), 드레인 라인 전극(152), 복수 개의 워드라인(160) 및 복수 개의 절연막 스택(170)을 구비한다. 채널홀의 측면의 동일한 층에 위치한 반도체 바디, 소스, 드레인, 절연막 스택, 및 워드라인은 시냅스 소자 또는 그 일부를 구성한다. 각 시냅스 소자는 상기 제1 절연막에 의해 전기적으로 격리된다. 상기 제1 절연막들에 의해 서로 전기적으로 격리된 복수 개의 시냅스 소자들이 채널홀의 측면에 수직 방향으로 적층되어 하나의 스택 구조를 구성한다.
한편, 본 발명에 따른 3차원 시냅스 소자 스택은 동일한 구조를 갖는 추가의 스택 구조를 채널홀의 측면에 더 구비함으로써, 집적도를 더욱 향상시킬 수 있다. 상기 추가의 스택 구조는 추가의 워드라인들과 추가의 절연막 스택들을 구비하고, 상기 스택 구조의 소스, 드레인, 소스 라인 전극 및 드레인 라인 전극을 공유하도록 구성된다.
전술한 구조의 3차원 시냅스 소자 스택은 워드라인들의 표면에 제4 산화막(132)을 더 구비함으로써, 인접한 3차원 시냅스 소자 스택과 전기적으로 격리된다.
이하, 전술한 각 구성들에 대하여 구체적으로 설명한다.
상기 기판은 표면이 제1 산화막(Oxide1;100)으로 이루어지며, 본 발명에 따른 3차원 시냅스 소자 스택은 상기 기판의 제1 산화막위에 수직 방향을 따라 구비된다.
상기 채널홀(110)은 기판 표면에 위치하며, 기판의 표면에 수직 방향을 따라 기둥 모양으로 구비된 홀(hole)로 이루어진다. 상기 채널홀의 내부는 전기적 절연성을 갖는 산화물로 채워져서 제3 산화막(Oxide 3)을 형성한다.
상기 반도체 바디(Body;120)는 채널홀의 측면에 위치하며, 반도체 물질이 채널홀의 표면에 박막의 형태로 도포되어 이루어진다. 상기 반도체 바디는 폴리 실리콘, 폴리 SiGe, 금속 산화물 등과 같은 반도체 물질로 이루어질 수 있다. 전술한 구조를 갖는 상기 반도체 바디(120)는 소자 동작시에 채널이 형성되도록 구성된다.
상기 복수 개의 제1 절연막(Oxide 2;130)은 반도체 바디의 외주면에 위치하며, 반도체 바디의 외주면의 수직 방향을 따라 서로 이격되어 적층된다. 제1 절연막은 일예로 산화막(Oxide 2)으로 구성될 수 있다. 제1 절연막들은 적층된 시냅스 소자들의 사이에 배치되어, 채널홀의 측면에 수직 방향을 따라 적층된 시냅스 소자들을 서로 전기적으로 격리시킨다. 상기 복수 개의 소스들(140)은 반도체 바디의 외주면의 제1 측면에 위치하며, 제1 측면에 위치한 제1 절연막들과 교번하여 적층된다. 상기 복수 개의 드레인들(150)은 제2 방향을 따라 상기 제1 측면과 대향되는 반도체 바디의 외주면의 제2 측면에 위치하며, 제2 측면에 위치한 상기 제1 절연막들과 교번하여 적층된다.
상기 워드라인들(WL;160)은 소스(S)와 드레인(D)의 사이에 위치한 반도체 바디의 외주면의 서로 대향되는 제3 및 제4 측면에 각각 위치하며, 제1 절연막들과 서로 교번하여 적층된다. 상기 절연막 스택(170)은 적어도 상기 워드라인과 상기 반도체 바디의 사이에 구비되며, 워드라인과 제1 절연막의 사이에 더 구비될 수 있다. 여기서, 제3 측면에 위치한 워드라인들과 제4 측면에 위치한 워드라인들은 서로 다른 스택 구조를 구성한다.
도 2 및 도 3에 도시된 바와 같이, 제1 방향을 따라 절연막 스택에 둘러싸인 워드 라인들이 반도체 바디의 외주면의 제3 및 제4 측면에 제1 절연막과 서로 교번하여 적층되며, 제2 방향을 따라 소스들과 드레인들이 반도체 바디의 외주면의 제1 및 제2 측면에 각각 제1 절연막과 서로 교번하여 적층된다. 이때, 제1 방향과 제2 방향의 반도체 바디는 서로 연결되며, 절연막 스택에 둘러싸인 워드 라인들은 소스와 드레인의 사이들에 위치한다.
상기 소스 라인 전극(SL; 142)은 반도체 바디의 외주면의 제1 측면으로부터 일정 거리 이격되어 위치하며, 기판위에 수직 방향을 따라 구비된 기둥 형태로 이루어진다. 상기 소스 라인 전극의 측면은 상기 복수 개의 소스들의 측면과 접촉되어 전기적으로 연결된다. 상기 드레인 라인 전극(DL; 152)은 반도체 바디의 외주면의 제2 측면으로부터 일정 거리 이격되어 위치하며, 기판위에 수직 방향을 따라 구비된 기둥 형태로 이루어진다. 상기 드레인 라인 전극의 측면은 상기 복수 개의 드레인들과 접촉되어 전기적으로 연결된다.
상기 워드라인들(WL;160)은 소스와 드레인의 사이에 위치한 반도체 바디의 외주면의 서로 대향되는 제3 측면 및 제4 측면에 각각 위치하며, 제1 절연막들과 서로 교번하여 적층된다.
상기 절연막 스택(Insulator stack;170)은 적어도 상기 워드라인과 상기 반도체 바디의 사이에 구비되며, 워드라인과 제1 절연막의 사이에 더 구비될 수 있다. 상기 절연막 스택은 단일막으로 구성되거나 적어도 둘 이상의 층이 적층된 스택 구조로 구성될 수 있으며, 절연막 스택은 전하를 저장하거나 분극을 일으키는 층을 포함한다.
절연막 스택이 단일막으로 구성되는 경우, 산화막 혹은 질화막 등으로 이루어질 수 있다. 그리고, 절연막 스택이 스택 구조로 구성되는 경우, 적어도 전하저장층과 절연막을 포함하거나, 강유전체(ferroelectric)층과 절연막을 포함하거나, 저항변화층과 절연막을 포함하거나, 상변화층과 절연막을 포함할 수 있다.
상기 절연막 스택은 적어도 전하저장층과 절연막을 포함한 다수 개의 층이 적층된 스택 구조로 구성된 것이 바람직하며, 절연막 스택의 구조는 다양한 실시 형태로 구현될 수 있다. 한편, 상기 절연막 스택이 전하저장층과 절연막을 포함하는 경우, 상기 반도체 바디와 상기 전하저장층 사이에는 절연막을 배치하지 않거나, 배치하더라도 두께가 4nm 이하로 얇은 절연막을 배치하도록 함으로써, 프로그램이나 이레이즈 동작 전압을 낮추는 것이 바람직하다.
또한, 상기 절연막 스택은 다수 개의 절연막들이 적층되어 구성될 수 있다. 이 경우, 절연막 스택을 구성하는 다수 개의 절연막들 중 적어도 하나는 전하 저장이 가능하도록 하는 트랩이 있는 절연막을 포함하고, 상기 절연막이 전하 저장층으로서 동작됨으로써, 상기 소자는 비휘발성 형태로 정보를 저장하는 메모리 기능을 구현할 수 있다. 예를 들면, 절연막 스택은 제1 절연막, 전하 저장층, 제2 절연막의 적층 구조로 구비되거나, 절연막과 전하 저장층의 적층 구조로 구비될 수 있다. 여기서, 상기 절연막 스택의 절연막은 실리콘 옥사이드, 알루미늄 옥사이드 등을 사용할 수 있고, 전하 저장층은 실리콘 나이트라이드, 하프늄 옥사이드 등을 사용할 수 있다.
또한, 상기 절연막 스택을 구성하는 다수개의 절연막들 중 적어도 하나는 분극을 일으키는 물질을 사용하여 비휘발성 형태로 정보를 저장하는 메모리 기능을 구현할 수 있다. 예를 들면, 절연막 스택은 분극을 일으키는 물질층과 절연막의 적층 구조로 구비될 수 있다. 여기서, 상기 절연막 스택의 절연막은 실리콘 옥사이드, 알루미늄 옥사이드 등을 사용할 수 있고, 분극을 일으키는 물질은 하프늄 산화물 (HfZrOx) 을 포함하여 다수의 물질이 사용될 수 있다.
전술한 구성을 갖는 구조에 의하여, 채널홀의 측면의 동일한 층에 위치한 반도체 바디, 소스, 드레인, 절연막 스택 및 워드라인은 시냅스 소자 또는 그 일부를 구성한다. 그리고, 각 층에 형성된 시냅스 소자들은 상기 제1 절연막들에 의해 서로 전기적으로 격리되어 적층됨으로써, 전체적으로 스택 구조를 구성한다.
또한, 채널홀의 측면의 동일한 층에 구비된 추가의 절연막 스택과 추가의 워드라인은 반도체 바디, 소스, 드레인, 소스 라인 전극 및 드레인 라인 전극을 공유하여 추가의 시냅스 소자 또는 그 일부를 구성한다. 그리고, 각 층에 형성된 추가의 시냅스 소자들은 상기 제1 절연막들에 의해 서로 전기적으로 격리되어 적층됨으로써, 전체적으로 스택 구조를 구성한다.
따라서, 채널홀의 측면의 동일한 층에는 소자와 드레인을 공유하는 2개의 시냅스 소자들이 형성될 수 있고, 채널홀의 측면에는 서로 분리된 2개의 시냅스 소자 스택들이 구비된다. 본 발명은, 3차원 스택 구조에서 효과적으로 구현할 수 있는 기본적인 시냅스 소자 구조를 제공할 수 있게 되며, 전술한 구조에 의하여 집적도를 향상시킬 수 있으며, 소자의 성능도 개선시키게 된다. 전술한 구조를 갖는 3차원 시냅스 소자 스택은 다양한 어레이 아키텍처에 적용 가능하며, 바람직하게는 AND형 Synapse Array Architecture 또는 NOR형 Synapse Array Architecture에 적용될 수 있다.
이하, 첨부된 도면을 참조하여, 전술한 본 발명의 바람직한 실시예에 따른 3차원 적층형 시냅스 어레이의 제조 방법에 대하여 구체적으로 설명한다.
도 4는 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택의 제조 방법을 순차적으로 도시한 흐름도이며, 도 5a 및 도 5b는 본 발명의 바람직한 실시예에 따른 3차원 적층형 시냅스 소자 스택의 제조 방법에 있어서, 각 단계의 결과물을 도시한 단면도들과 Top View들이다.
도 4 및 도 5a 및 도 5b를 참조하면, 먼저 기판위에 제1 절연막과 제2 절연막을 교대로 증착하여 완성된 적층 구조물을 형성한다(단계 100, 도 5a의 (a)). 상기 제1 절연막과 제2 절연막은 서로 다른 식각비를 갖는 물질로 이루어지도록 구성하여, 제1 절연막이 식각되는 동안 제2 절연막은 거의 식각되지 않고, 제2 절연막이 식각되는 동안 제1 절연막은 거의 식각되지 않도록 하는 것이 바람직하다. 여기서, 제1 절연막은 일례로 산화막(Oxide 2)이 사용될 수 있으며, 제2 절연막은 질화막(Nitride)이 사용될 수 있다.
사진식각공정을 이용하여 적층 구조물의 소정 영역들을 식각하여, 제1 식각 홀, 제2 식각 홀, 제3 식각 홀, 스택 격리용 트렌치를 동시에 형성한다(단계 110, 도 5a의 (b)). 다음, 적층 구조물의 식각된 영역들에 보호용 물질을 증착시킨 후 표면을 평탄화시킨다(단계 120, 도 5a의 (c)). 여기서 보호용 물질은 보호용 폴리실리콘을 사용할 수 있다.
다음, 제1 식각 홀에 채워진 보호용 물질을 식각하여 제1 식각 홀의 표면을 노출시킴으로써, 채널홀을 형성한다(단계 130, 도 5a의 (d)). 다음, 채널홀의 표면에 채널로 사용될 반도체 물질로 이루어진 반도체 바디를 형성한 후(단계 140, 도 5a의 (e)), 반도체 바디가 형성된 채널홀의 내부를 산화막으로 채운 후 평탄화한다(단계 150, 도 5a의 (f)).
다음, 제2 식각 홀 및 제3 식각 홀의 보호용 물질을 식각하여, 제2 식각 홀 및 제3 식각 홀의 표면을 노출시킨다(단계 160, 도 5a의 (g)). 다음, 제2 식각 홀과 제3 식각 홀의 노출된 표면으로부터 제2 절연막을 선택적 식각하여 함몰(recess)시킨다(단계 170, 도 5a의 (h)). 다음, 함몰된 공간 및 노출된 제2 식각 홀과 제3 식각 홀에 N+로 고농도 도핑된 반도체 물질을 증착시켜, 복수 개의 소스들, 상기 소스들에 연결된 소스 라인 전극, 복수 개의 드레인들, 및 상기 드레인들에 연결된 드레인 라인 전극을 형성한다(단계 180, 도 5b의 (i)).
다음, 스택 격리용 트렌치의 보호용 물질을 식각하여, 스택 격리용 트렌치의 표면을 노출시킨다(단계 190, 도 5b의 (j)). 다음, 스택 격리용 트렌치의 노출된 표면으로부터 제2 절연막을 선택적 식각하여 함몰시킨다(단계 200, 도 5b의 (k)), 다음, 함몰된 공간의 표면에 절연막 스택을 증착하고 워드라인이 될 도전성 물질을 증착한다(단계 210, 도 5b의 (l)). 다음, 상기 도전성 물질을 등방성 식각하여, 층별로 분리된 복수 개의 워드라인을 형성한다(단계 220, 도 5b의 (m)). 여기서, 상기 도전성 물질은 전기 전도성을 갖는 금속, 불순물이 고농도 도핑된 반도체 물질 등이 사용될 수 있다. 다음, 상기 워드라인들이 형성된 스택 격리용 트렌치의 내부를 산화막으로 채운 후 평탄화시킨다(단계 230, 도 5b의 (n)).
다음, 소스 라인 전극, 드레인 라인 전극, 워드라인 전극의 배선 형성을 위한 영역을 식각하고, 식각된 영역들에 금속 물질을 증착시킨 후 사진 식각 공정을 이용하여 금속 물질을 식각하여 소스 라인 전극, 드레인 라인 전극, 워드라인 전극의 컨택 영역들을 완성한다(단계 240, 도 5b의 (o)).
전술한 제조 공정을 통해, 도 1 내지 도 3에 도시된 실시예에 따른 3차원 시냅스 소자 스택을 완성한다.
이하, 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택들의 다양한 실시 형태들의 구조 및 제조 방법에 대하여 설명한다.
도 6은 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 반도체 바디의 다른 실시형태를 도시한 제1 및 제2 방향에 대한 단면도들이다. 도 6을 참조하면, 상기 적층된 워드라인들의 사이에 위치한 상기 제1 절연막의 측면에는 반도체 바디가 구비되지 않도록 구성한다. 이와 같이, 워드라인들의 측면에만 반도체 바디를 구비하고, 워드라인들의 사이에 위치한 제1 절연막의 측면에는 반도체 바디를 구비하지 않음으로써, 수직 방향으로 서로 인접한 워드라인들이 서로 전기적으로 격리된다.
본 실시 형태에 따른 3차원 시냅스 소자 스택의 제조 방법은 기본적으로는 도 4 및 도 5에 설명된 과정과 동일하며, 스택 격리용 트렌치의 보호용 물질을 식각하는 단계(단계 190) 이후에 다음의 공정들을 추가적으로 더 구비한다.
도 7은 도 6에 도시된 본 발명의 3차원 시냅스 소자 스택의 제조 방법에 있어서, 일부 단계의 결과물을 도시한 단면도들이다. 도 7을 참조하면, 본 실시형태에 따른 스택의 제조 방법은, 스택 격리용 트렌치의 보호용 물질을 식각한 후(도 7의 (a)), 채널(즉, 반도체 바디)이 노출될 때까지 적층 구조물의 제1 절연막을 선택적으로 식각한다(단계 192, 도 7의 (b)). 다음, 노출된 채널(즉, 반도체 바디)을 식각하고(단계 193, 도 7의 (c)), 식각된 영역들을 다시 산화막으로 채운다(단계 194, 도 7의 (d) & (e)). 이와 같이, 전술한 단계 190 ~ 단계 194를 더 구비함으로써, 워드라인의 측면에만 채널이 구비된 3차원 시냅스 소자 스택을 제작하게 된다.
도 8은 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 채널홀과 반도체 바디의 다른 실시형태를 도시한 단면도들이다.
도 8을 참조하면, 상기 채널홀의 측면 중 시냅스 소자가 형성되는 영역은, 소스, 드레인 및 워드라인을 향해 돌출되어 연장된다. 그리고, 상기 반도체 바디는 상기 채널홀의 표면 중 돌출된 영역의 표면에만 구비되고, 채널홀의 표면 중 돌출되지 않은 영역의 표면에는 구비되지 않도록 구성한다. 따라서, 상기 적층된 시냅스 소자들의 사이에 위치한 상기 제1 절연막의 제1 측면에는 반도체 바디가 구비되지 않는다. 이와 같이, 워드라인의 표면, 그리고 소스 및 드레인의 표면에 반도체 바디를 구비하고, 채널홀과 접촉된 제1 절연막의 표면에는 반도체 바디를 구비하지 않음으로써, 각 시냅스 소자들은 인접한 층의 시냅스 소자들과 제1 절연막에 의해 서로 전기적으로 격리되고, 그 결과 소자의 성능을 향상시키게 된다.
본 실시 형태에 따른 3차원 시냅스 소자 스택의 제조 방법은 기본적으로는 도 4 및 도 5에 설명된 과정과 동일하며, 제1 식각 홀에 채워진 보호용 물질을 식각하는 단계(단계 130)이후에 다음의 공정들을 더 구비한다.
도 9는 도 8에 도시된 본 발명의 3차원 시냅스 소자 스택의 제조 방법에 있어서, 일부 단계의 결과물을 도시한 단면도들이다. 도 9를 참조하면, 본 실시형태에 따른 스택의 제조 방법은 제1 식각 홀의 보호용 물질을 식각한 후, 제1 식각 홀의 표면으로부터 제2 절연막을 선택적으로 일부 식각하여 함몰(recess)시키고(단계 132, 도 9의 (a)), 제1 식각 홀의 표면에 반도체 물질로 이루어진 반도체 바디를 형성하고(단계 134, 도 9의 (b)), 반도체 물질을 이방성 식각(Dry Etching)하는 단계(단계 136, 도 9의 (c))를 더 구비한다.
이와 같이, 전술한 단계 132 ~ 단계 136을 더 구비함으로써, 채널홀의 돌출된 영역의 표면에는 반도체 바디가 구비되고 제1 절연막의 표면에는 반도체 바디가 구비되지 않는 3차원 시냅스 소자 스택을 제작하게 된다.
도 10은 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 채널홀과 반도체 바디의 또 다른 실시형태를 도시한 단면도들이다. 도 10을 참조하면, 상기 채널홀의 표면 중 소자가 형성되는 영역은, 소스, 드레인 및 워드라인을 향해 돌출되어 연장된다. 그리고, 상기 반도체 바디는 상기 채널홀의 표면 중 돌출된 영역의 표면 및 소스와 드레인의 사이에 위치한 제1 절연막의 표면에 구비되고, 수직 방향으로 적층된 워드라인들의 사이에 위치한 제1 절연막의 표면에는 구비되지 않도록 구성한다.
이와 같이, 워드라인들의 사이에 위치한 제1 절연막의 표면에는 반도체 바디를 구비하지 않음으로써, 워드라인들이 수직 방향으로 인접한 층의 워드라인들과 제1 절연막에 의해 서로 전기적으로 격리되고, 그 결과 소자의 성능을 향상시키게 된다.
도 11은 도 10에 도시된 본 발명의 3차원 시냅스 소자 스택의 제조 방법에 있어서, 일부 단계의 결과물을 도시한 단면도들이다. 본 실시 형태에 따른 3차원 시냅스 소자 스택의 제조 방법은 기본적으로는 도 4 및 도 5에 설명된 과정과 동일하며, 제1 식각 홀에 채워진 보호용 물질을 식각하는 단계(단계 130)이후에 후술되는 공정들인 단계 132 내지 단계 134를 더 구비하고, 스택 격리용 트렌치의 보호용 물질을 식각하는 단계(단계 190) 이후에 단계 192 내지 단계 194를 더 구비한다.
도 11의 (a)를 참조하면, 본 실시 형태에 따른 3차원 시냅스 소자 스택의 제조 방법은 제1 식각 홀에 채워진 보호용 물질을 식각하고, 제1 식각 홀의 노출된 표면으로부터 제2 절연막을 선택적으로 일부 식각하여 함몰(recess)시키고(단계 132, 도 11의 (a1)), 제1 식각 홀의 표면에 반도체 물질로 이루어진 반도체 바디를 형성한다(단계 134, 도 11의 (a2)). 이와 같이, 전술한 단계 132 ~ 단계 134를 더 구비함으로써, 소자가 형성될 채널홀의 표면이 돌출되도록 형성한다.
그리고, 도 11의 (b)를 참조하면, 본 실시 형태에 따른 3차원 시냅스 소자 스택의 제조 방법은 스택 격리용 트렌치의 보호용 물질을 식각한 후(도 11의 (b)), 반도체 바디(즉, 채널)가 노출될 때까지 적층 구조물의 제1 절연막을 선택적으로 식각하고(단계 192, 도 11의 (c)), 노출된 반도체 바디를 식각한 후(단계 193, 도 11의 (d)), 제1 절연막과 반도체 바디가 식각된 영역들을 다시 산화막으로 채운다(단계 194, 도 11의 (e) 및 (f)). 이와 같이, 전술한 단계 192 ~ 단계 194를 더 구비함으로써, 제1 절연막의 표면에는 반도체 바디가 형성되지 않은 3차원 시냅스 소자 스택을 제작하게 된다.
도 12는 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 채널홀의 다른 실시형태를 도시한 단면도들이다.
도 12를 참조하면, 상기 채널홀의 표면 중 소자가 형성되는 영역은, 소스, 드레인 및 제1 및 제2 워드라인을 향해 돌출되어 연장된다. 그리고, 반도체 바디는 채널홀의 표면의 전체에 구비됨으로써, 반도체 바디는 수직 방향으로 지그재그 형태의 박막으로 이루어지게 된다.
한편, 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택은, 바디 랜딩 패드(180), 소스 전극 랜딩 패드(190) 및 드레인 전극 랜딩 패드(192)를 더 구비하는 것이 바람직하다. 도 13은 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 바디 랜딩 패드, 소스 전극 랜딩 패드 및 드레인 전극 랜딩 패드가 도시된 단면도들이다. 또한, 도 14는 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 도 12의 채널홀을 갖는 구조에서 바디 랜딩 패드, 소스 전극 랜딩 패드 및 드레인 전극 랜딩 패드가 도시된 단면도들이다.
도 13 및 도 14를 참조하면, 상기 바디 랜딩 패드(Body landing pad ; 180)는 상기 채널홀의 하부에 위치한 상기 제1 산화막에 위치하며, 상기 반도체 바디와 전기적으로 연결된다. 상기 소스 전극 랜딩 패드(SL electrode landing pad : 190)는 상기 소스 라인 전극의 하부에 위치한 상기 제1 산화막에 위치하며, 소스 라인 전극과 전기적으로 연결된다. 그리고, 상기 드레인 전극 랜딩 패드(DL electrode landing pad : 192)는 상기 드레인 라인 전극의 하부에 위치한 상기 제1 산화막에 위치하며, 드레인 라인 전극과 전기적으로 연결된다.
상기 소스 및 드레인 전극 랜딩 패드 및 바디 랜딩 패드는 전기 전도성을 갖는 물질로 이루어지며, 그 예로는 다양한 금속, 실리사이드, 불순물이 도핑된 반도체 물질 중 하나로 구성될 수 있다. 상기 반도체 물질은 비정질 반도체, 단결정 반도체, 다결정 반도체 등이 포함될 수 있다.
도 15는 본 발명의 바람직한 실시예에 따른 3차원 시냅스 소자 스택에 있어서, 워드라인의 다른 실시 형태를 도시한 단면도들이다. 도 15의 (a) 및 (b)를 참조하면, 워드 라인들(WL1, WL2)은 적어도 채널홀의 측면으로부터 일정한 길이로 구비되는 것이 바람직하다. 따라서, 워드라인 중 채널홀에 인접한 영역은, 채널홀에 인접하지 않은 영역에 비해 스택 격리 영역(Stack Isolation region)인 제4 산화막(Oxide 4)을 향해 돌출되어 이루어지게 된다. 이 경우, 워드라인의 돌출된 영역과 돌출되지 않은 영역이 만나는 지점은 도 15의 (a)와 같이 서로 직각으로 구성되거나 또는 도 15의 (b)와 같이 임의의 각으로 서로 경사지게 구성된다. 이와 같이, 워드라인 중 채널홀과 인접한 영역만을 돌출되도록 구성함으로써, 다른 워드라인을 갖는 인접한 3차원 시냅스 소자 스택들과 지그재그 형태로 서로 엇갈리게 배치할 수 있다. 그 결과 전체 어레이 구조의 집적도를 향상시킬 수 있다. 또한, 제조 공정 중, 워드라인을 형성하기 위한 습식 식각 공정을 진행하는 동안, 워드라인과 인접한 채널홀, 소스 및 드레인 전극에 대한 손상을 최소화시킬 수 있다.
< 3차원 적층형 시냅스 어레이 >
본 발명에 따른 3차원 적층형 시냅스 어레이는 전술한 구조를 갖는 3차원 시냅스 소자 스택을 순차적으로 나열하여 구성될 수 있다. 그리고, 각 3차원 시냅스 소자 스택과 연결되는 소스 라인 전극과 드레인 라인 전극의 배치 방향에 따라 AND형 시냅스 어레이 또는 NOR형 시냅스 어레이를 구성할 수 있다.
한편, 본 발명에 따른 3차원 적층형 시냅스 어레이는 3차원 시냅스 소자 스택과 동일한 구조로 이루어진 3차원 커패시터 스택을 어레이 주변 회로부에 더 구비할 수 있다.
도 16은 본 발명에 따른 3차원 시냅스 스택을 이용한 3차원 적층형 시냅스 어레이들을 이용하여 구성된 AND형 시냅스 어레이 아키텍쳐 및 NOR형 시냅스 어레이 아키텍쳐를 도시한 모식도이다. 도 16의 (a)를 참조하면, AND형 시냅스 어레이 아키텍쳐는 각 시냅스 소자 스택과 연결된 소스 라인 전극(SL)과 드레인 라인 전극(DL)이 나란한 방향으로 배치되며, 워드라인(WL)이 스택의 양쪽에 배치되며, SL, DL, WL은 모두 전기적으로 분리되어 배치된다. 도 16의 (b)를 참조하면, NOR형 시냅스 어레이 아키텍쳐는 각 시냅스 소자 스택과 연결된 소스 라인 전극(SL)과 드레인 라인 전극(DL)이 서로 수직으로 교차하는 방향으로 배치되며, 워드라인(WL)은 스택의 양쪽에 배치되며, SL, DL, WL은 모두 전기적으로 분리되어 배치된다.
도 17은 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, AND형 시냅스 어레이 구조의 일례를 도시한 단면도 및 등가 회로도이다. 도 17을 참조하면, 본 발명에 따른 AND형 시냅스 어레이는 각 시냅스 소자 스택과 연결된 드레인 라인 전극(DL1, DL2, DL3)과 소스 라인 전극(SL1, SL2, SL3)이 서로 나란한 방향으로 배치되며, 스택 구조들이 반복 배치되어 워드라인들(WL1~WL8)이 배치된다.
도 18은 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, 컴팩트한 AND형 시냅스 어레이 구조의 일례를 도시한 단면도 및 등가 회로도이다. 도 18을 참조하면, 본 발명에 따른 AND형 시냅스 어레이는 하나의 소스 라인 전극을 2개의 드레인 라인 전극들이 공유하는 것을 특징으로 한다. 따라서, 본 실시형태에 따른 어레이 구조는 일정 거리 이격 배치된 두 개의 채널홀을 구비하고, 채널홀들의 사이에 소스 라인 전극을 구비하고, 채널홀들의 바깥쪽에 각각 드레인 라인 전극을 구비함으로써, 채널홀 양측의 2개의 드레인 라인 전극들이 하나의 소스 라인 전극을 공유할 수 있게 된다.
도 19는 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, NOR형 시냅스 어레이 구조의 일례를 도시한 단면도 및 등가 회로도이다. 도 19를 참조하면, 본 발명에 따른 NOR형 시냅스 어레이는 각 시냅스 소자 스택과 연결된 드레인 라인 전극(DL1, DL2, DL3)과 소스 라인 전극(SL1, SL2, SL3, SL4)이 서로 직교하는 방향으로 배치되며, 스택 구조들이 반복 배치되어 워드라인들(WL1~WL8 )이 배치된다.
도 20은 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, 컴팩트한 NOR형 시냅스 어레이 구조의 일례를 도시한 단면도 및 등가 회로도이다. 도 20을 참조하면, 본 발명에 따른 NOR형 시냅스 어레이는 2개의 드레인 라인 전극들이 하나의 소스 라인 전극을 공유하는 것을 특징으로 한다. 따라서, 본 실시형태에 따른 어레이 구조는 일정 거리 이격 배치된 두 개의 채널홀을 구비하고, 채널홀들의 사이에 소스 라인 전극을 구비하고, 채널홀들의 바깥쪽에 각각 드레인 라인 전극을 구비함으로써, 채널홀 양측의 2개의 드레인 라인 전극들이 하나의 소스 라인 전극을 공유할 수 있게 된다.
도 21의 (a)는 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, AND형 시냅스 어레이 구조의 일례를 전체적으로 도시한 모식도이며, (b)는 NOR형 시냅스 어레이 구조의 일례를 전체적으로 도시한 모식도이다. 도 21을 참조하면, AND형 및 NOR 형 시냅스 어레이들은 어레이 구조의 상부에 각 시냅스 소자 스택과 연결된 소스 라인 전극(SL)과 드레인 라인 전극(DL)이 각각 배치되며, 일측에 워드라인 전극들(WLs)이 배치된다.
도 22는 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, CMOS 집적회로위에 구비된 AND형 시냅스 어레이 구조의 일례를 전체적으로 도시한 모식도이다.
도 22를 참조하면, CMOS로 구현된 집적회로 위에 본 발명에 따른 3차원 적층형 시냅스 어레이를 구비하며, 3차원 적층형 시냅스 어레이의 상부에 소스 라인(SL)과 드레인 라인(DL)이 배치되며, 아래에는 CMOS 집적회로를 위한 MOSFET 소자들이 임의로 배치된다. 하부에 배치된 MOSFET 소자들은 필요에 따라 연결되어 집적회로가 되고, 이 집적 회로들이 상부의 3차원 적층형 시냅스 어레이를 구동하고 필요한 연산을 수행한다. 또한, 전술한 바디 랜딩 패드, 소스 라인 랜딩 패드, 드레인 라인 랜딩 패드 또는 배선들이 기판 하부의 집적회로와 기판 상부의 3차원 적층형 시냅스 어레이의 사이에 배치되어, 배선의 자유도를 높일 수 있도록 한다.
< 선택적 쓰기 및 선택적 지우기 동작 >
이하, 첨부된 도면을 참조하여 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, 타겟 소자에 대한 선택적 쓰기(Program) 및 선택적 지우기(Erase) 동작에 대하여 설명한다.
도 23은 본 발명의 바람직한 실시예에 따른 3차원 적층형 시냅스 어레이의 일례에 대한 등가 회로도이다. 도 23에 도시된 3차원 적층형 시냅스 어레이는 수직으로 3층이 적층되고 수평으로 4쌍의 시냅스 소자들이 구비된 AND형 시냅스 어레이 구조이며, 12개의 WL, 2개의 SL, 2개의 DL로 이루어진다.
이하, 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, 개별적인 층의 구동 방법인, Z축 방향에서의 선택적 쓰기(Program) 및 지우기(Erase) 동작에 대하여 설명한다.
도 24는 도 23에 도시된 3차원 적층형 AND 시냅스 어레이 구조에 대하여, 개별적인 층 구동 방법 중 선택적 쓰기(Program) 동작을 설명하기 위한 등가 회로도 및 각 단자별 인가 전압을 도시한 표이다. 도 24를 참조하면, 먼저 쓰기 동작(Program)을 하고자 하는 층의 WL에 사전 설정된 프로그램 전압(VPGM )을 인가하고 WL에 연결된 SL과 DL에 각각 0 V를 인가하여, F-N tunneling 매커니즘을 이용하여 전자를 주입한다. 이때 다른 층의 WL에는 0 V를 인가하여 Program 동작을 막는다. 여기서, VPGM은 WL 라인과 body 영역을 구분하는 절연막 스택 사이에서 F-N tunneling을 일으킬 수 있을 정도로 충분히 큰 양의 전압이다.
도 25는 도 24에 의한 선택적 쓰기 동작에 따라 쓰기 동작을 한 시냅스 소자(CELL A)와 쓰기 동작을 하지 않은 시냅스 소자(CELL B)에 대한 읽기 결과 그래프이다. 도 25를 참조하면, SL1과 DL1은 접지하고, 쓰고자 하는 소자의 워드라인인 WL1-3 에는 VPGM 펄스를 인가하고, 나머지 WL1-1, WL1-2에는 0 V를 인가하여, 3번째 층의 전하저장층에만 전자를 저장한 뒤 각 층의 소자를 읽은 결과이다. 이때, 읽고자 하는 소자의 WL에만 턴온 전압을 인가하고 나머지 소자의 WL에는 0V를 인가하여 DL1에 흐르는 전류를 측정한다. 도 25의 (a)는 쓰기 동작을 한 소자인 CELL A에 대한 읽기 결과 그래프로서, 검정 라인은 초기 상태의 전류이며 빨간 라인은 쓰기 동작 후의 전류이다. 도 25의 (a)를 참조하면, 쓰기 동작 후에 CELL A에 흐르는 전류가 초기 상태에서 감소하여 변화한 것을 확인할 수 있다. 한편, 도 25의 (b)는 쓰기 동작을 하지 않은 소자인 CELL B에 대한 읽기 결과 그래프로서, 검정 라인은 초기 상태의 전류이며 빨간 라인은 선택적 쓰기 동작 후의 전류이다. 도 25의 (b)를 참조하면, CELL A에 대한 선택적 쓰기 동작 후에 CELL B에 흐르는 전류가 초기 상태와 동일함을 확인할 수 있다. 즉, CELL A와 이웃한 CELL B에서는 FN 터널링이 일어나지 않아 그래프가 거의 변화하지 않게 된다.
도 26은 도 23에 도시된 3차원 적층형 AND 시냅스 어레이 구조에 대하여, 개별적인 층 구동 방법 중 선택적 지우기(Erase) 동작을 설명하기 위한 등가 회로도 및 각 단자별 인가 전압을 도시한 표이다. 도 26을 참조하면, 본 발명에 따른 구조에서는, HHI(Hot-Hole Injection) 매커니즘을 이용하여 정공을 생성한다. 지우기(Erase) 동작을 하고자 하는 소자의 WL에는 0V를, 연결된 DL과 SL에는 사전 설정된 이레이즈(Erase) 전압(VERS )을 인가하여 GIDL (Gate Induced Drain Leakage) 전류에 의한 정공을 생성하여 주입한다. 이때 다른 층의 WL에는 사전 설정된 억제(Inhibition) 전압(VINH)을 인가하여 정공의 주입을 막는다. 여기서, VERS는 WL 라인과 DL 라인 사이에서 GIDL (Gate Induced Drain Leakage) 전류에 의해 정공이 생성되고, 이 정공이 절연막 스택에 주입될 만큼 충분히 큰 양의 전압이며, VINH는 생성된 정공이 이웃한 소자의 절연막 스택에 주입되지 않도록 하는 전압으로서 일반적으로 VERS값의 절반인 것이 바람직하다.
도 27은 도 26에 의한 선택적 지우기(Erase) 동작에 따라 지우기 동작을 한 시냅스 소자(CELL A)와 지우기 동작을 하지 않은 시냅스 소자(CELL B)에 대한 읽기 결과 그래프이다. 도 27을 참조하면, SL1과 DL1에는 VERS 펄스를 인가하고 WL1-3에는 0V를 인가하고 나머지 WL1-1과 WL1-2에는 VINH을 인가하여, 3번째 층의 전하저장층에만 정공을 주입한 뒤 각 층의 소자를 읽은 결과이다. 도 27의 (a)는 지우기 동작을 한 소자인 CELL A에 대한 읽기 결과 그래프로서, 검정 라인은 초기 상태의 전류이며 파란 라인은 지우기 동작 후의 전류이다. 도 27의 (a)를 참조하면, 지우기 동작 후에 CELL A에 흐르는 전류가 초기 상태에서 증가하여 변화한 것을 확인할 수 있다. 한편, 도 27의 (b)는 지우기 동작을 하지 않은 소자인 CELL B에 대한 읽기 결과 그래프로서, 검정 라인은 초기 상태의 전류이며 파란 라인은 선택적 지우기 동작 후의 전류이다. 도 27의 (b)를 참조하면, CELL A에 대한 선택적 지우기 동작 후에 CELL B에 흐르는 전류가 초기 상태와 동일함을 확인할 수 있다. 즉, CELL A와 이웃한 CELL B에서는 HHI 메커니즘이 일어나지 않아 그래프가 거의 변화하지 않게 된다.
이하, 본 발명에 따른 3차원 적층형 시냅스 어레이에 있어서, 각 위치에 따른 구동 방법인, XY축 방향에서의 선택적 쓰기(Program) 및 지우기(Erase) 동작에 대하여 설명한다.
도 28은 도 23에 도시된 3차원 적층형 AND 시냅스 어레이 구조에 대하여, 위치에 따른 구동 방법 중 선택적 쓰기(Program) 동작을 설명하기 위한 등가 회로도 및 각 단자별 인가 전압을 도시한 표이다. 도 28을 참조하면, 도 24의 층별 구동 방법과 마찬가지로, 먼저 쓰기 동작(Program)을 하고자 하는 소자의 WL에 사전 설정된 프로그램 전압(VPGM)을 인가하고, 쓰기 동작을 하고자 하는 소자의 SL과 DL에 각각 0V를 인가한다. 그리고, 다른 이웃한 WL에는 0 V를 인가하고 DL 및 SL에는 사전 설정된 억제 전압(VINH)을 인가하여 Program 동작을 막는다.
도 29는 도 28에 의한 선택적 쓰기 동작에 따라 쓰기 동작을 한 시냅스 소자(CELL A)와 쓰기 동작을 하지 않은 시냅스 소자(CELL B)에 대한 읽기 결과 그래프이다. 도 29를 참조하면, SL1과 DL1은 접지하고 WL1-WL3 에는 VPGM 펄스를 인가하고, 나머지 WL에는 0 V를 인가하고 다른 DL 및 SL에는 VINH를 인가하여 소자 A의 전하저장층에만 전자를 저장한 뒤 각 층의 소자를 읽은 결과이다. 이때, 읽고자 하는 소자의 WL에만 턴온 전압을 인가하고 나머지 소자의 WL에는 0V를 인가하여 DL에 흐르는 전류를 측정한다. 도 29의 (a)를 참조하면, 쓰기 동작 후에 CELL A에 흐르는 전류가 초기 상태에서 감소하여 변화한 것을 확인할 수 있다. 한편, 도 29의 (b)를 참조하면, CELL A에 대한 선택적 쓰기 동작 후에 CELL B에 흐르는 전류가 초기 상태와 동일함을 확인할 수 있다. 즉, CELL A와 이웃한 CELL B에서는 FN 터널링이 일어나지 않아 그래프가 거의 변화하지 않게 된다.
도 30은 도 23에 도시된 3차원 적층형 AND 시냅스 어레이 구조에 대하여, 위치에 따른 구동 방법 중 선택적 지우기(Erase) 동작을 설명하기 위한 등가 회로도 및 각 단자별 인가 전압을 도시한 표이다. 도 30을 참조하면, 지우기 동작시에도, 역시 마찬가지로, 본 발명에 따른 구조에서는, HHI(Hot-Hole Injection) 매커니즘을 이용하여 정공을 생성해준다. 지우기 동작을 하고자 하는 소자의 DL과 SL에는 사전 설정된 VERS 전압을 인가하고 WL에는 0V를 인가하여 정공을 주입한다. 이웃한 DL 및 SL에는 0 V를 인가하고 WL에는 사전 설정된 VINH를 인가하여 정공의 주입을 막는다.
도 31은 도 30에 의한 선택적 지우기(Erase) 동작에 따라 지우기 동작을 한 시냅스 소자(CELL A)와 지우기 동작을 하지 않은 시냅스 소자(CELL B)에 대한 읽기 결과 그래프이다. 도 31을 참조하면, SL1과 DL1에는 VERS 펄스를 인가하고 WL1-3에는 0V를 인가하고 나머지 WL들에는 VIHN을 인가하고 나머지 DL 및 SL에는 0 V를 인가하여, 소자 A의 전하저장층에만 정공을 주입한 뒤 각층의 소자를 읽은 결과이다. 도 31의 (a)를 참조하면, 지우기 동작 후에 CELL A에 흐르는 전류가 초기 상태에서 증가하여 변화한 것을 확인할 수 있다. 한편, 도 31의 (b)를 참조하면, CELL A에 대한 선택적 지우기 동작 후에 CELL B에 흐르는 전류가 초기 상태와 동일함을 확인할 수 있다. 즉, CELL A와 이웃한 CELL B에서는 HHI 메커니즘이 일어나지 않아 그래프가 거의 변화하지 않게 된다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
1 : 3차원 시냅스 소자 스택
100 : 제1 산화막(Oxide 1)
110 : 채널홀(Channel Hole)
120 : 반도체 바디(Body)
130 : 제1 절연막(Oxide 2)
140 : 소스(S)
150 : 드레인(D)
142 : 소스 라인 전극(SL)
152 : 드레인 라인 전극(DL)
160 : 워드라인(WL)
170 : 절연막 스택(Insulator Stack)

Claims (17)

  1. 상부 표면이 산화막으로 이루어진 기판;
    기판위에 위치하고, 기판 표면의 수직 방향으로 구비된 기둥 형상의 절연물질로 이루어진 채널홀;
    채널홀의 표면에 위치하고, 반도체 물질이 채널홀의 표면에 구비되어 이루어진 반도체 바디(Body);
    반도체 바디의 외주면에 위치하는 복수 개의 제1 절연막들;
    반도체 바디의 외주면의 제1 측면에 위치하는 복수 개의 소스들;
    상기 제1 측면과 서로 대향되는 반도체 바디의 외주면의 제2 측면에 위치하는 복수 개의 드레인들;
    소스와 드레인의 사이에 위치한 반도체 바디의 외주면의 제3 측면에 위치하는 복수 개의 워드라인;
    상기 워드라인들과 상기 반도체 바디들의 사이에 위치하며, 적어도 전하를 저장하거나 분극을 일으키는 층을 포함하는 복수 개의 절연막 스택;
    기판위에 위치하고, 기판 표면의 수직 방향으로 구비된 기둥 형태로 이루어지고, 상기 복수 개의 소스들과 전기적으로 연결된 소스 라인 전극; 및
    기판위에 위치하고, 기판 표면의 수직 방향으로 구비된 기둥 형태로 이루어지고, 상기 복수 개의 드레인들과 전기적으로 연결된 드레인 라인 전극;을 구비하고,
    제1 절연막들과 소스들은 상기 반도체 바디의 외주면의 제1 측면에 서로 교번하여 적층되고, 제1 절연막들과 드레인들은 상기 반도체 바디의 외주면의 제2 측면에 서로 교번하여 적층되고, 제1 절연막들과 절연막 스택에 둘러싸인 워드라인들이 상기 반도체 바디의 외주면의 제3 측면에 서로 교번하여 적층되어 구비되며,
    채널홀의 표면의 동일한 층에 위치한 반도체 바디, 소스, 드레인, 절연막 스택 및 워드라인은 시냅스 소자 또는 그 일부를 구성하고, 상기 제1 절연막들에 의해 서로 전기적으로 격리된 시냅스 소자들이 적층되어 스택 구조를 구성한 것을 특징으로 하는 3차원 시냅스 소자 스택.
  2. 제1항에 있어서, 상기 반도체 바디는 채널홀의 표면에 위치하되, 상기 적층된 워드라인들의 사이에 위치한 상기 제1 절연막의 측면에는 구비되지 않도록 구성하여,
    스택 구조로 적층된 시냅스 소자들의 인접한 워드라인들이 서로 전기적으로 격리되도록 한 것을 특징으로 하는 3차원 시냅스 소자 스택.
  3. 제1항에 있어서, 상기 채널홀의 표면 중 시냅스 소자가 구비된 영역은 소스, 드레인 및 워드라인을 향해 돌출되어 연장되고,
    상기 반도체 바디는 상기 돌출되어 연장된 채널홀의 표면에만 구비되고, 돌출되지 않은 채널홀의 표면에는 구비되지 않도록 구성하여,
    스택 구조로 적층된 시냅스 소자들의 인접한 워드라인들이 서로 전기적으로 격리되도록 한 것을 특징으로 하는 3차원 시냅스 소자 스택.
  4. 제1항에 있어서, 상기 채널홀의 표면 중 시냅스 소자가 형성되는 영역은 소스, 드레인 및 워드라인을 향해 돌출되어 연장되고,
    상기 반도체 바디는 채널홀의 표면에 위치하되, 상기 적층된 워드라인들의 사이에 위치한 제1 절연막들의 측면에는 구비되지 않도록 구성하여,
    스택 구조로 적층된 시냅스 소자들의 워드라인들이 서로 전기적으로 격리되도록 한 것을 특징으로 하는 3차원 시냅스 소자 스택.
  5. 제1항에 있어서, 상기 채널홀의 표면 중 소자가 형성되는 영역은,
    소스, 드레인 및 워드라인을 향해 돌출되어 연장된 것을 특징으로 하는 3차원 시냅스 소자 스택.
  6. 제1항에 있어서, 상기 절연막 스택은,
    단일 절연막으로 구성되거나 다수 개의 층이 적층된 스택 구조로 구성되며,
    스택 구조로 구성된 경우, 적어도 전하 저장층과 절연막을 포함하거나, 적어도 강유전체층(Ferroelectric layer)과 절연막을 포함하거나, 적어도 저항변화층과 절연막을 포함하거나, 적어도 상변화층과 절연막을 포함하는 것을 특징으로 하는 3차원 시냅스 소자 스택.
  7. 제1항에 있어서, 상기 3차원 시냅스 소자 스택은,
    상기 산화막에 위치하는 바디 랜딩 패드;를 더 구비하고,
    상기 바디 랜딩 패드는 전기 전도성을 갖는 물질로 이루어지고 상기 반도체 바디와 전기적으로 연결된 것을 특징으로 하는 3차원 시냅스 소자 스택.
  8. 제1항에 있어서, 상기 3차원 시냅스 소자 스택은,
    상기 산화막에 위치하는 소스 전극 랜딩 패드와 드레인 전극 랜딩 패드;를 더 구비하고,
    상기 소스 전극 랜딩 패드는 전기 전도성을 갖는 물질로 이루어지고 소스 라인 전극과 전기적으로 연결되고, 상기 드레인 전극 랜딩 패드는 전기 전도성을 갖는 물질로 이루어지고 드레인 라인 전극과 전기적으로 연결된 것을 특징으로 하는 3차원 시냅스 소자 스택.
  9. 제1항에 있어서, 3차원 시냅스 소자 스택은 상기 소스 라인 전극과 드레인 라인 전극을 공유하는 추가의 스택 구조;를 더 구비하고,
    상기 추가의 스택 구조는,
    상기 제3 측면과 대향되는 반도체 바디의 외주면의 제4 측면에 위치하되, 제1 절연막들과 서로 교번하여 적층된 복수 개의 추가의 워드라인들; 및
    상기 추가의 워드라인들과 상기 반도체 바디의 사이에 구비된 추가의 절연막 스택;
    을 구비하고,
    채널홀의 표면의 동일한 층에 위치한 반도체 바디, 소스, 드레인, 추가의 절연막 스택 및 추가의 워드라인은 추가의 시냅스 소자 또는 추가의 시냅스 소자의 일부를 구성하고,
    동일한 층에 위치한 상기 시냅스 소자와 상기 추가의 시냅스 소자는 소스와 드레인을 공유하는 것을 특징으로 하는 3차원 시냅스 소자 스택.
  10. 제1항 내지 제9항 중 어느 한 항에 따른 3차원 시냅스 소자 스택들이 어레이 형태로 배열되어 이루어진 것을 특징으로 하는 3차원 적층형 시냅스 어레이.
  11. 제10항에 있어서, 상기 3차원 적층형 시냅스 어레이는
    3차원 시냅스 소자 스택들을 연결하는 소스 라인 전극과 드레인 라인 전극을 서로 나란하게 배치하여 AND형 시냅스 어레이를 구성하거나,
    3차원 시냅스 소자 스택들을 연결하는 소스 라인 전극과 드레인 라인 전극을 서로 교차되도록 배치하여 NOR형 시냅스 어레이를 구성하는 것을 특징으로 하는 3차원 적층형 시냅스 어레이.
  12. 제10항에 있어서, 상기 3차원 적층형 시냅스 어레이는,
    3차원 시냅스 소자 스택과 동일한 구조를 갖는 3차원 커패시터 스택;을 더 구비한 것을 특징으로 하는 3차원 적층형 시냅스 어레이.
  13. 제10항에 있어서, 상기 3차원 적층형 시냅스 어레이는 기판의 하부에 주변 회로로 사용되는 CMOS 집적 회로;를 더 구비한 것을 특징으로 하는 3차원 적층형 시냅스 어레이.
  14. (a) 기판위에 제1 절연막과 제2 절연막을 교대로 증착하여 적층 구조물을 형성하는 단계;
    (b) 사진식각공정을 이용하여 적층 구조물의 소정 영역들을 식각하여, 제1 식각 홀, 제2 식각 홀, 제3 식각 홀, 스택 격리용 트렌치를 형성하고, 상기 적층 구조물의 식각된 영역들에 보호용 물질을 증착시킨 후 표면을 평탄화시키는 단계;
    (c) 제1 식각 홀에 채워진 보호용 물질을 선택적으로 식각하여 채널홀을 형성하고, 채널홀의 표면에 채널로 사용될 반도체 물질로 이루어진 반도체 바디를 형성하고, 반도체 바디가 형성된 채널홀의 내부를 산화막으로 채운 후 평탄화하는 단계;
    (d) 제2 식각 홀 및 제3 식각 홀의 보호용 물질을 선택적으로 식각하고, 제2 식각 홀과 제3 식각 홀의 표면으로부터 제2 절연막을 선택적으로 식각하여 함몰(recess)시키고, 함몰된 공간과 상기 제2 및 제3 식각 홀들에 고농도 도핑된 반도체 물질을 증착시켜, 복수 개의 소스들, 복수 개의 드레인들, 상기 소스들에 연결된 소스 라인 전극, 및 상기 드레인들에 연결된 드레인 라인 전극을 형성하는 단계; 및
    (e) 스택 격리용 트렌치의 보호용 물질을 선택적으로 식각하고, 스택 격리용 트렌치의 표면으로부터 제2 절연막을 선택적으로 식각하여 함몰시키고, 함몰된 공간의 표면에 절연막 스택을 증착하고, 도전성 물질을 증착한 후 식각하여 층별로 분리된 복수 개의 워드라인을 형성하는 단계;
    를 구비하는 것을 특징으로 하는 3차원 시냅스 소자 스택의 제조 방법.
  15. 제14항에 있어서, 상기 (e) 단계는,
    스택 격리용 트렌치의 보호용 물질을 선택적으로 식각하고, 반도체 바디가 노출될 때까지 제1 절연막을 선택적으로 식각하고, 노출된 반도체 바디를 식각하고, 식각된 영역들을 다시 산화막으로 채운 후,
    스택 격리용 트렌치의 표면으로부터 제2 절연막을 선택적으로 식각하여 함몰시키고, 함몰된 공간의 표면에 절연막 스택을 증착하고, 도전성 물질을 증착한 후 식각하여 층별로 분리된 복수 개의 워드라인을 형성하는 것을 특징으로 하는 3차원 시냅스 소자 스택의 제조 방법.
  16. 제14항에 있어서, 상기 (c) 단계는,
    제1 식각 홀에 채워진 보호용 물질을 식각하여 채널홀을 형성하고, 채널홀의 표면으로부터 제2 절연막을 선택적으로 식각하여 함몰시키고, 함몰된 공간의 표면에 반도체 물질로 이루어진 반도체 바디를 형성하고,
    상기 함몰된 영역 및 채널홀에 산화막을 증착하고, 함몰 영역에 채워진 산화막을 제외한 나머지 산화막을 제거하고, 드러난 상기 증착된 반도체 물질을 선택적으로 제거하는 것을 특징으로 하는 3차원 시냅스 소자 스택의 제조 방법.
  17. 제14항에 있어서, 상기 제1 절연막과 제2 절연막은 서로 다른 식각비를 갖는 물질로 이루어지는 것을 특징으로 하는 3차원 시냅스 소자 스택의 제조 방법.

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