TWI788969B - 鐵電電容裝置及其製造方法與鐵電電晶體 - Google Patents

鐵電電容裝置及其製造方法與鐵電電晶體 Download PDF

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Abstract

一種鐵電電容器或鐵電電晶體可包括具有第一金屬的第一金屬層、及具有第二金屬的第二金屬層，該第一金屬具有第一功函数，且該第二金屬具有第二功函数。電容器亦可包括垂直電極及圍繞垂直電極並且在鐵電材料中形成複數個切換區域的鐵電材料。電晶體可包括垂直通道、圍繞垂直通道的垂直緩衝層、及圍繞垂直緩衝層並且在鐵電材料中形成複數個閘極區域的鐵電材料。

Description

鐵電電容裝置及其製造方法與鐵電電晶體
本申請案主張名稱為「MULTI-METAL LATERAL LAYER DEVICES WITH INTERNAL BIAS GENERATION」的於2020年8月25日提交的美國專利申請案第17/002,670號的權益及優先權，此專利申請案的全部內容藉由引用方式併入本文中。
本揭示描述了鐵電電容器及鐵電電晶體。更具體地，電容器/電晶體可使用在垂直堆疊中具有不同功函数的金屬電極。
現代電子神經網路包括數位及/或類比電路系統，該電路系統受到自然界中發現的神經系統所使用的生物神經網路的啟發並且尋求其近似。類似於其自然對應物，電子神經網路嘗試學習及執行各種任務並且識別輸入刺激，而不使用任務專用規則來預程式化。此學習過程可使用表示人工神經元的連接節點的集合來完成，該等連接節點在操作上近似於生物系統中的神經元的行為。神經元之間的連接可以近似生物突觸的行為以在一或多個人工神經元之間發送信號。神經元及突觸連接的多個連續層可以鏈接在一起以將複雜任務分解成遞增階段。由此，可以教示電子神經網路以與生物神經網路隨時間學習及增長相同的方式執行新的任務。
在一些實施例中，一種鐵電電容裝置可包括複數個金屬層，該些金屬層可包括：第一金屬層，包含具有第一功函数的第一金屬；及第二金屬層，包含具有與第一功函数不同的第二功函数的第二金屬，其中第一金屬層近似平行於第二金屬層。鐵電電容裝置亦可包括：垂直觸點，接觸第一金屬層；垂直電極，近似垂直於第一金屬層並且近似垂直於第二金屬層；以及鐵電材料，圍繞垂直電極並且接觸垂直電極及複數個金屬層以形成在鐵電材料中具有複數個切換區域的鐵電電容裝置。複數個切換區域可包括：第一切換區域，在垂直電極與第一金屬層之間；以及第二切換區域，在垂直電極與第二金屬層之間。
在一些實施例中，一種製造鐵電電容裝置的方法可包括沉積複數個金屬層，該些金屬層可包括：具有第一金屬的第一金屬層，該第一金屬具有第一功函数；及具有第二金屬的第二金屬層，該第二金屬具有與第一功函数不同的第二功函数，其中第一金屬層近似平行於第二金屬層。方法亦可包括在複數個金屬層中蝕刻垂直孔洞及用下列填充垂直孔洞：垂直電極，近似垂直於第一金屬層並且近似垂直於第二金屬層；以及鐵電材料，圍繞垂直電極並且接觸垂直電極及複數個金屬層以形成在鐵電材料中具有複數個切換區域的鐵電電容裝置。複數個切換區域可包括：第一切換區域，在垂直電極與第一金屬層之間；以及第二切換區域，在垂直電極與第二金屬層之間。
在任何實施例中，可包含以下特徵中的任一者及/或全部並且不作限制。鐵電電容裝置亦可包括在第一金屬層與第二金屬層之間的絕緣體層。垂直觸點亦可接觸第二金屬層。鐵電電容裝置亦可包括接觸第二金屬層的第二垂直觸點，其中垂直觸點不接觸第二金屬層，並且第二垂直觸點不接觸第一金屬層。複數個金屬層可進一步包括具有第三金屬的第三金屬層，該第三金屬具有與第一功函数不同且與第二功函数不同的第三功函数。在第一金屬層與第二金屬層之間可能沒有絕緣體阻障層，使得第一金屬層提供在第二金屬層與垂直觸點之間的電氣觸點。垂直電極可包括在鐵電材料內部的垂直圓柱體，使得鐵電材料接觸複數個金屬層的每一者。第二鐵電電容裝置可在鐵電電容裝置的頂部上堆疊，並且第三鐵電電容裝置可在垂直堆疊中的鐵電電容裝置下面。複數個金屬層可連接到記憶體陣列中的記憶體單元的板線，並且垂直電極可連接到記憶體單元的汲極電晶體。垂直電極可連接到記憶體陣列中的記憶體單元的電晶體的閘極。
在一些實施例中，一種鐵電電晶體可包括複數個金屬層，該些金屬層包括：具有第一金屬的第一金屬層，該第一金屬具有第一功函数；以及具有第二金屬的第二金屬層，該第二金屬具有與第一功函数不同的第二功函数，其中第一金屬層近似平行於第二金屬層。鐵電電晶體亦可包括垂直觸點，垂直觸點可接觸第一金屬層。鐵電電晶體可進一步包括：垂直通道，可近似垂直於第一金屬層且近似垂直於第二金屬層；垂直緩衝層，可圍繞垂直通道；以及鐵電材料，可圍繞垂直緩衝層並且接觸複數個金屬層以形成在鐵電材料中具有複數個閘極區域的鐵電電晶體。複數個閘極區域可包括：第一閘極區域，在垂直通道與第一金屬層之間；以及第二閘極區域，在垂直通道與第二金屬層之間。
在任何實施例中，可包括以下特徵中的任一者及/或全部並且不作限制。鐵電電晶體亦可包括在第一金屬層與第二金屬層之間的絕緣體層。垂直觸點亦可接觸第二金屬層。鐵電電晶體亦可包括可接觸第二金屬層的第二垂直觸點，其中垂直觸點不接觸第二金屬層，並且第二垂直觸點不接觸第一金屬層。複數個金屬層可亦包括包含第三金屬的第三金屬層，該第三金屬具有與第一功函数不同且與第二功函数不同的第三功函数。在第一金屬層與第二金屬層之間不需要形成絕緣體阻障層，使得第一金屬層提供在第二金屬層與垂直觸點之間的電氣觸點。第二鐵電電晶體可在鐵電電晶體的頂部上堆疊，並且第三鐵電電晶體可在垂直堆疊中的鐵電電晶體下面，使得垂直通道在鐵電電晶體、第二鐵電電晶體、及第三鐵電電晶體之間共用。鐵電電晶體可包括：第一摻雜的半導體區域，在形成鐵電電晶體、第二鐵電電晶體、及第三鐵電電晶體的汲極的垂直堆疊的底部上；以及第二摻雜的半導體區域，在形成鐵電電晶體、第二鐵電電晶體、及第三鐵電電晶體的源極的垂直堆疊的頂部上。垂直通道可包括氧化銦鎵鋅(IGZO)材料。
第1圖示出了根據一些實施例的神經網路100的一部分的圖。神經網路100包括複數個輸入102。輸入可對應於生物系統中的輸入，諸如表示神經纖維的軸突或傳導電脈衝並且用作神經系統中的傳輸線的神經元的細長投影。例如，複數個輸入102可表示與相應光感受器相連的軸突，該等光感受器用於編碼周圍環境中接收的光，並且發送表示接收的光的電信號。電信號可以經縮放以表示接收的信號的量值或強度。例如，複數個輸入102可產生與接收的光信號的強度成比例的電信號。應當注意，使用光接收器及圖像識別僅僅藉由實例的方式提供並且不意欲為限制性。其他類型的生物及電神經網路可用於接收及處理任何類型的輸入。
在複數個輸入102處接收輸入信號之後，複數個輸入102的每一者可將脈衝106發送到一或多個神經元104。神經網路100示出在輸入102與神經元104之間的此等路徑，作為複數個突觸110。在生物神經系統中，突觸係允許神經元或神經細胞將電或化學信號傳遞到另一神經元的結構。在神經網路100中，生物突觸可使用突觸110模型化，突觸110在輸入102與神經元104之間傳遞表示由輸入102接收的信號的量值的加權信號。亦可對突觸110加權。例如，複數個輸入102中的單一輸入可接受輸入信號，隨著將輸入信號發送到不同的神經元104，該輸入信號由突觸不同地加權。突觸110的加權係允許神經網路「學習」識別特定輸入圖案並且執行特定輸出任務。當模型化神經網路中的突觸110時，該等突觸可由半導體裝置表示，該半導體裝置可以接收複數個連續輸入脈衝並且產生對應輸出。例如，每個輸入脈衝可導致突觸輸出在邏輯0與邏輯1位準之間逐漸增加。
突觸110可將輸入102連接到一或多個神經元104。此等連接可在輸入102與神經元104之間以一對多拓撲進行。神經網路中的神經元104可在生物神經元之後模型化，該等生物神經元係與連接突觸之間的其他單元通信的電可激發單元。在接收大量輸入脈衝之後，神經元104可「點燃(fire)」或轉變為激發狀態。狀態可與感官回應（例如，觸覺、聲音、光等）及/或來自大腦的馬達控制相關聯。為了近似生物神經元的行為，神經網路100中的神經元102可使用任何裝置實現，該裝置可以從一或多個突觸110接收複數個輸入脈衝，並且在接收閾值數量的輸入脈衝之後，導致神經元104的輸出108在邏輯0與邏輯1狀態之間切換。
第1圖示出了神經網路100的大幅度簡化視圖以便清楚地描述各個網路部件。在實踐中，神經網路100亦可在輸入102與輸出108之間包括一或多個隱藏層神經元及突觸。此等隱藏或中間層允許將產生最終輸出108的任務分為多個子步驟，子步驟的每一者可藉由突觸及神經元的對應隱藏層表示。例如，神經網路100可經構造為在兩種不同類型的圖像之間進行區分，從而當識別第一類型的圖像時導致點燃輸出108a，並且當識別第二類型的圖像時導致點燃輸出108b。神經元及突觸的第一隱藏層可識別圖像內的邊緣。神經元及突觸的第二隱藏層可識別圖像內的邊緣之後的形狀。最終，輸出階段中的神經元104可結合識別的形狀以在第一及第二圖像類型之間進行區分。由此，神經網路100可在電氣部件及連接方面比在第1圖中顯而易見者複雜得多。由於可能伴隨複雜現代神經網路的大小、複雜性、速度需求、及/或佈線困難性，非常需要可以以仍允許在單個技術節點上有效佈局及製造許多裝置的方式表示生物神經元及突觸的電路元件。
第2圖示出了根據一些實施例的實現神經網路的電路網路200。由電路網路200表示的神經網路可能類似於第1圖中的神經網路100。與第1圖的情況一樣，第2圖係單一神經網路的大幅度簡化視圖，其中許多連接及/或隱藏層已經出於清楚地描述各個電路部件的緣故而省略，該等電路部件可以用於表示神經元及突觸。電路網路200包括複數個輸入206，該等輸入可對應於第1圖的輸入102。輸入可經由表示突觸的裝置連接到表示神經元204的複數個裝置。表示突觸的裝置可包括將神經元204的輸入連接到電路輸入206的電晶體202。出於簡便性的緣故，已經從第2圖中省略許多額外的電路元件，諸如存取電晶體。存取電晶體可藉由閘極連接到輸入而防止干擾，同時輸出連接到FeFET的閘極。此存取電晶體與記憶體電晶體/元件一起構成突觸的準交叉桿陣列的一個突觸元件。
許多不同裝置可用於表示電路網路中的突觸。在此電路網路200中，電晶體202可使用半導體裝置實現，該等半導體裝置可以接收V G線上的複數個輸入脈衝並且將成比例輸出提供到神經元204，該等神經元亦係FeFET電晶體（最終縮放）。因此，此等電晶體202可用於模型化由V G線控制的類比突觸。此外，神經元204亦可由最終縮放的電晶體裝置表示。然而，與表示突觸的電晶體202相比，該等電晶體在接收激發脈衝之後呈現出電導的類比、逐漸累積的改變，表示神經元204的電晶體可經構造為從突觸接收複數個脈衝並且在已經到接收閾值數量的脈衝之後點燃。在輸入與輸出神經元204之間的電晶體連接的此基本網路可使用電晶體的隱藏層增強，該等隱藏層表示如上文描述的神經元及突觸的隱藏層。當實現電路網路202時，由此使用可以在單個製程中實現突觸的類比行為及神經元的數位行為兩者的半導體裝置是有益的。
在各個實施例中，許多不同類型的電晶體可用於實現神經網路的基本部件。現代NAND快閃記憶體每個單元包括多個狀態。例如，NAND快閃記憶體每個單元包括2 (SLC)、4 (MLC)、8 (TLC)、或甚至16 (QLC)狀態。儘管此等現有記憶體裝置可在功能上適用於神經形態應用，但該等記憶體裝置係不理想的。NAND快閃記憶體係緩慢的並且其操作所需的電壓係相對高的。由於資料儲存及挖掘的爆發，現代電路網路需要低壓記憶體裝置，該等低壓記憶體裝置可以超越由NAND快閃記憶體提供的速度。
本文描述的一些實施例可使用特定類型的電晶體，已知為鐵電場效電晶體(FeFET)。FeFET係邏輯/記憶體電晶體，甚至當移除電力時，該電晶體可以維持其邏輯/記憶體狀態。FeFET類似於傳統的金屬氧化物矽酸鹽(MOS)電晶體，不同之處在於邏輯閘極介電質用鐵電材料替代，該鐵電材料係「記住」或儲存隨著其暴露的電場變化的極化偶極子的介電質。在FeFET中，永久偶極子（或所謂的「域」）可在閘極介電質本身內形成，藉此將FeFET的閾值電壓分為兩個穩定狀態，該等狀態可以表示二進制邏輯狀態。因為此等穩定狀態係永久的，FeFET的操作可以儲存狀態資訊，與在傳統的基於電荷的快閃記憶體單元中一樣。FeFET亦使用相對少量的功率並且可與傳統CMOS技術一起固有地縮放。分別與諸如NAND快閃記憶體的記憶體相比，當用作記憶體裝置時FeFET單元的讀取/寫入時間及讀取/擦除幅度亦顯著變快且變低。
本文描述的FeFET及FRAM裝置提供了優於傳統NAND快閃記憶體的許多優點。例如，此等FeFET及FRAM裝置係快於相當的NAND快閃技術多達1000倍。此等實施例的電壓回應更精確地匹配神經元及/或突觸的理想回應。FeFET及FRAM裝置亦係場可切換，因為其狀態可以藉由反轉電場而非驅動電流穿過裝置來切換，這可與需要驅動電流穿過單元的其他新興記憶體（諸如RRAM、PCM、MRAM等）形成對比。
第3圖示出了根據一些實施例的用於大面積多狀態的FeFET的切換循環。鐵電材料係可以在施加外部激發（諸如施加的電壓）之後改變其狀態的材料。鐵電材料可包括複數個實體域，該等實體域可以在兩個穩定狀態之間切換。鐵電質可整合到待用作記憶體裝置的FeFET的閘極中。第3圖示出了使其特別有用於模型化神經網路中的神經元及突觸的FeFET的特徵之一。在第3圖的左手側上的FeFET狀態302、304、306、308的每一者表示隨著其逐漸在邏輯0與邏輯1狀態之間轉變的FeFET的各個狀態。由於其逐漸轉變，第3圖中的大面積FeFET可用於模型化突觸。回想，突觸行為回應於在閘電極上重複的輸入脈衝而在多個邏輯狀態之間逐漸轉變。替代回應於單個事件切換裝置的導電性，FeFET可替代地隨著時間逐漸切換導電性，由於脈衝從神經網路中的輸入或其他類神經元裝置接收。
為了模型化突觸行為，FeFET可經設計為比類似的神經元裝置相對更大，使得可以將閘電極表示為可以在邏輯狀態之間在閘電極中獨立地切換的複數個域、或實體區域。此等域的每一者在第3圖中使用在各個狀態302、304、306、308下的FeFET的閘電極上的垂直箭頭表示。此等垂直箭頭的方向改變方向以表示閘極中的對應域的切換行為。改變FeFET中的域之一可對應於FeFET中的鐵電晶格材料的結構改變。因為晶格本身改變其構造，故FeFET的狀態可以在導致域切換的輸入脈衝之間持續。此外，每個域可利用其自身的遲滯圖310表示，該遲滯圖在多個穩定狀態之間切換。因此，當在FeFET的閘極處接收單個脈衝時，域之一可在穩定狀態之間切換，諸如從邏輯0轉變到邏輯1。
開始於第3圖的頂部處的FeFET狀態302，FeFET可開始於邏輯0。在此實例中，FeFET可經設計為包括三個不同域，儘管在實務中裝置可包括較少或遠多於三個的域。指向上方的三個垂直箭頭的每一者指示三個域的每一者目前處於穩定的邏輯0狀態。在接收與擱置於邏輯0狀態所需的極性相反的第一輸入脈衝之後，FeFET可進入狀態304。在狀態304中，FeFET的第一域已從邏輯0切換到邏輯1。這亦在遲滯圖310中指示。接收的輸入脈衝足以改變單個域，同時將其他域餘留在穩定的邏輯0狀態。注意到，一些轉變可能需要多個脈衝來切換單個域。接下來，第二輸入脈衝可由FeFET接收，從而導致FeFET的第二域轉變到邏輯1狀態。在狀態306的說明中，這藉由改變為指向下的FeFET的閘極中的第二箭頭表示。最後，第三輸入脈衝可由FeFET接收，從而導致最終域轉變到邏輯1狀態。
在具有複數個域的FeFET內的域的此逐漸轉變可提供在狀態之間的類似類比的轉變，這適用於模型化突觸行為。在接收任何輸入脈衝之前，狀態302表示FeFET的全邏輯0狀態。相反地，在接收足夠數量的輸入脈衝（例如，至少三個脈衝）之後，狀態308表示FeFET的全邏輯1狀態。由於域的每一者獨立地切換，FeFET中的通道的導電性可以對應方式在不導電狀態與完全導電狀態之間逐漸改變。隨著接收正/負輸入脈衝以切換對應域，此導電性改變可導致突觸的輸出亦逐漸增加/減小。
第3圖中的圖表312表示具有變化數量的域的FeFET的切換行為。信號314表示隨著時間逐漸接收脈衝的多域FeFET。所接收的脈衝的數量由水平軸表示，並且FeFET的通道的所得導電性由垂直軸表示。針對多域FeFET，隨著獨立域切換，每個接收的脈衝或脈衝集合導致通道的導電性的步進增加。由信號314表示的FeFET可包括至少六個域。曲線314表示可以藉由增加FeFET中的域的數量來近似的理想化回應。例如，由於FeFET中的域的數量增加，信號314的步進可變得較小，並且信號314的整體形狀可開始接近曲線318的形狀。圖表312因此示出多域FeFET可以如何用於模型化突觸的類比輸出，該類比輸出成比例地回應於接收的輸入脈衝。
與由第3圖中的多域FeFET示出的突觸行為相比，更簡單、更小的FeFET裝置亦可用於表示神經網路中的神經元行為。儘管未在第3圖中明確圖示，僅具有單個域的FeFET將可僅具有單個累計切換事件。圖表312的信號316圖示單個域FeFET可如何回應於複數個接收的脈衝。替代隨著接收脈衝切換獨立域，僅具有單個域的類神經元FeFET可呈現在穩定邏輯狀態之間的單個切換事件。例如，當已經從表示突觸的較大FeFET接收足夠數量的脈衝時，表示神經元的較小FeFET可以「點燃」，或在穩定狀態之間轉變。由此，FeFET不僅可用於表示突觸行為，其亦可以用於藉由限制裝置中的域的數量來表示神經元行為。
第4圖示出了根據一些實施例的製造垂直記憶體單元的陣列的簡化方法。第4圖中描繪的製程已用於製造NAND快閃記憶體，並且可在本文中更改以允許製造來製造各種不同類型的RAM單元，包括鐵電RAM(FRAM)單元、電阻式RAM(RRAM)記憶體單元、及在下文中詳細描述的其他類型的記憶體裝置。於步驟402，絕緣體及金屬的交替層可在矽基板的頂部上沉積。在此實例中，金屬（諸如TiN）的交替層可在二氧化矽(SiO 2)的交替層之間沉積。此等金屬層可包括其他材料，諸如W，如下文在本揭示中描述。此沉積可使用物理氣相沉積(PVD)、電漿增強的化學氣相沉積(PECVD)、原子層沉積(ALD)、或其他類似製程來實現。
於步驟404，溝槽可經蝕刻到金屬及絕緣體的交替層中。例如，乾式蝕刻可用於分離平面電極並且在金屬及絕緣體的交替層中形成複數個通道。於步驟406，在步驟404中蝕刻的溝槽可藉由絕緣體（諸如SiO 2）填充。此等溝槽可將金屬及絕緣體的不同層隔離到複數個水平列中。於步驟408，複數個孔洞可穿過絕緣體及金屬的交替層蝕刻。孔洞可經對準使得孔洞的列可在SiO 2填充的溝槽之間餘留的絕緣體及金屬層的水平列的每一者中形成。於步驟410，記憶體元件可藉由用材料（諸如介電質（例如，基於鉿的材料））連同中心的金屬電極填充孔洞來形成。中心電極可由金屬形成，諸如TiN、鎢(W)、Ir、Ru、TaN、或其他類似材料。儘管未在第4圖中明確示出，方法可包括將「階梯」蝕刻到裝置中的額外步驟。階梯暴露出階梯的每個「台階」中的材料層。暴露的階梯的橫截面在下文多個不同圖（諸如第8圖）中示出。
基於鉿的材料用作介電質及主動層，並且金屬-絕緣體-金屬電容器在每個層中在橫向方向上形成。每個電容鐵電記憶體元件的第一電極可藉由在鉿填充的孔洞的中心的金屬電極的每一者形成。每個記憶體元件的第二電極可藉由在絕緣體填充的溝槽的每一者之間水平地運行的金屬（例如，每個TiN層）形成。注意到，藉由用中心電極替代矽材料以形成電晶體而非電容元件，此相同製程可用於形成類NAND快閃記憶體。
第5圖示出了根據一些實施例的在上文第4圖中描述的記憶體製造製程的橫截面圖。左上角中示出的堆疊沉積對應於第5圖中的步驟406。此圖示了交替金屬及絕緣體層的列之一的側視圖。於步驟408，孔洞可在交替金屬及絕緣體層的列之一中蝕刻。因為這係橫截面圖，步驟408中的孔洞可看起來一直延伸穿過交替的金屬及絕緣體層的每一者中。然而，應當理解，在溝槽之間的絕緣體層以及交替的金屬及絕緣體層的部分仍會存在於孔洞的每一者的任一側面上。
於步驟410-1，孔洞的每一者可首先使用沉積製程用基於鉿的鐵電材料填充。其後，金屬可在鉿孔洞的每一者的中心中沉積以形成金屬電極。例如，TiN的垂直電極可使用原子層沉積(ALD)製程形成。第5圖亦示出了一列記憶體元件的一部分的俯視圖502。氧化鉿介電質及亞硝酸鈦電極可延伸出第5圖，並且具有多層的額外記憶體串可沿著未在第5圖中具體示出的列的剩餘部分形成。
第6圖示出了根據一些實施例的用於製造記憶體元件的陣列的替代製程。如下文描述，以下製造製程可形成能夠儲存多於一個位元的資訊的獨立記憶體元件的鐵電垂直多位準單元(V-MLC)記憶體陣列。具體地，此等實施例使用一系列不同類型的金屬，用於在上文描述的金屬及絕緣體的交替層中的每個金屬層。金屬層的每一者可與不同功函数相關聯，並且不同功函数可導致記憶體元件的電壓/電流回應的遲滯偏移以形成多狀態記憶體。偏移針對記憶體元件中的每個獨立金屬的遲滯曲線可如何形成多狀態記憶體的實例在下文更詳細描述。此等多個狀態藉由在水平電極金屬與用於記憶體陣列中的垂直電極的金屬之間的功函数差來建立。
上文在第4圖至第5圖中描述的實施例使用SiO 2及TiN的交替層來形成獨立的記憶體元件。相比之下，第6圖的實施例使用不同金屬，用於在絕緣體層之間的金屬的交替層的每一者。例如，單個記憶體裝置可使用具有第一功函数的第一金屬層602（例如，TiN，具有近似4.5 eV的功函数）接著絕緣體層或層間介電層(IDL)（例如，SiO 2）。記憶體裝置可隨後使用具有與第一功函数不同的第二功函数的第二金屬層604（例如，Pt，具有近似5.6 eV的功函数）接著另一絕緣體層。記憶體裝置可隨後使用具有與第一功函数及第二功函数兩者不同的第三功函数的第三金屬層606（例如，W，具有近似5.1 eV的功函数）。具有不同功函数的此等三種不同金屬的每一者可在外部與內部電極之間產生不同內偏差，這可能導致鐵電質在施加的電壓的不同位準下切換。由於此等金屬的每一者獨立地切換，記憶體元件的總體狀態可逐漸前進經過多個中間狀態。此等金屬層602、604、606的每一者可具有在近似3 nm與近似50 nm之間的厚度。
應當強調，在第6圖中使用三種不同金屬僅藉由實例的方式提供並且不意欲為限制性。其他實施例可使用較多或較少的金屬層用於單個裝置。例如，一些實施例可使用兩層、四層、六層、八層等等，各者使用不同金屬並且各者具有不同功函数。亦注意到，如上文描述，用於記憶體陣列的製造製程的剩餘部分可係相同的。例如，孔洞可經蝕刻，鉿材料可在孔洞中沉積，並且孔洞可用金屬電極填充，諸如TiN或任何其他類似材料。
第7圖示出了根據一些實施例的具有不同內部金屬層的多個裝置可如何垂直地堆疊在記憶體陣列的多層記憶體串內。替代沉積層使得每對金屬及絕緣體層形成單個裝置，裝置可由多個不同金屬層形成，該等金屬層藉由如上文描述的絕緣體層分離。例如，複數個裝置702可使用上文描述的層化製造途徑垂直地堆疊。第一裝置702-1可包括TiN、SiO 2、Pt、SiO 2、W、SiO 2、及/或合金（諸如TiAlN，其中Al含量可經調諧以獲得期望的功函数）的交替層等等。第二裝置702-2可包括相同材料及/或其他材料的交替層。第一裝置702-1中的金屬層可與第二裝置702-2中的金屬層相同。或者，垂直堆疊702-n中的其他裝置可使用不同數量及/或不同類型的金屬層。
第8圖示出了根據一些實施例的與離散單元接觸的垂直記憶體串堆疊的階梯側視圖。此側視圖示出用鐵電材料812、814（諸如鉿及金屬電極804、806）填充的垂直孔洞的兩者。金屬電極804、806的每一者可形成記憶體元件的第一（內部）電極。用於串的每個記憶體元件的其他橫向電極可穿過填充孔洞的金屬觸點獨立地接觸，該等孔洞經蝕刻到階梯中的適當深度，使得其他電極各自接觸每個記憶體元件的獨立金屬層。在此實例中，每個記憶體元件的多個金屬及絕緣體層可使用如在第8圖中描繪的階梯蝕刻製程製造。此製程以階梯圖案暴露出每個裝置的垂直表面，使得每個裝置的第二電極不接觸在垂直堆疊中的當前裝置之上的其他裝置的金屬層。
例如，第一記憶體裝置802-3可使用電極806作為第一內部電極並且使用觸點808作為第二電極來形成，該第二電極到達裝置中的橫向電極的每一者（亦即，第二電極）。在此實例中，橫向/第二電極可使用任何金屬（諸如W、Pt、TiN）或合金（諸如TiAlN，其中Al含量經調諧以獲得期望的金屬功函数）形成。觸點808可藉由首先將垂直孔洞蝕刻到金屬/絕緣體層中來形成，該等金屬/絕緣體層係第一記憶體裝置802-3的部分。例如，如第8圖中描繪，孔洞可經蝕刻使得其在行進穿過第一及第二金屬層（例如，W及Pt）及中間絕緣體層（例如，SiO 2）之後向下穿透到第三金屬層(TiN)。蝕刻深度可藉由蝕刻製程的時間來控制。例如，可校準製程，使得蝕刻每時間單位穿透預定距離，並且可因此控制蝕刻時間以決定蝕刻深度。當到達適當深度時，所得孔洞可以用第二金屬填充以形成觸點808。在此實例中，W用作第二電極808的材料，但在其他實施例中可使用任何其他金屬。
第一記憶體裝置802-3可由具有中間絕緣體層的多個分離的金屬層（例如，TiN、Pt、W、或合金，此TiAlN）構成。觸點808可連接到第一記憶體裝置802-3中的分離的橫向金屬層的每一者以穿過觸點808到達第二橫向電極。獨立區域可在第一記憶體裝置802-3中針對金屬-絕緣體-金屬接面的每一者建立，該等金屬-絕緣體-金屬界面穿過觸點808到藉由金屬層的每一者形成的橫向電極，穿過鉿材料814，並且最終穿過第一內部電極806（或不同裝置的電極804）。因為第一記憶體裝置802-3中的金屬層的每一者使用不同材料製造，金屬層的每一者可與不同功函数相關聯。穿過橫向電極金屬層跨第一電極806及觸點808施加的不同電壓可導致與不同金屬層相關聯的不同區域在不同輸入電壓下切換。這允許第一記憶體裝置802-3在單個裝置中步進經過多個狀態。不同功函数允許穿過觸點808在第一電極806與橫向電極金屬層之間形成將與不同切換特性同時程式化的三個不同的電容器。
第9圖示出了根據一些實施例的可在不需要分離不同金屬層的層間介電層的情況下形成的垂直記憶體元件。此等實施例類似於上文在第6圖中示出的彼等，不同之處在於在金屬層之間的絕緣層已經從製造製程中移除。單個記憶體/突觸裝置可包括任何數量的不同內部金屬層（例如，TiN、Pt、W、合金（此TiAlN）等）。此等層可使用上文描述的製造製程直接在垂直堆疊中的彼此頂部上沉積。在第9圖的實例中，每個記憶體裝置包含形成橫向電極的三個內部金屬層902、904、906。在沉積由TiN構成的第一內部金屬層906之後，由Pt構成的第二金屬層904可直接在第一金屬層906的頂部上沉積。同樣，由W構成的第三金屬層902可直接在第二金屬層904的頂部上沉積。
為了在垂直堆疊或「串」中分離一個裝置層與另一者，絕緣體材料的層可在內部金屬層的堆疊的每一者之間沉積，從而在裝置之間形成橫向電極以分離不同裝置。例如，由SiO 2構成的絕緣體層可在第9圖的裝置中的第三金屬層902的頂部上沉積。在已經沉積絕緣體層之後，可重複用於沉積形成橫向電極的多個金屬層的製程以在現有的記憶體裝置的頂部上形成另一記憶體裝置。儘管第9圖中的實例僅圖示垂直堆疊中的兩個記憶體裝置，在實務中製造的裝置可具有未在此實例中明確圖示的垂直層化的非常多的記憶體裝置。
製造製程的剩餘部分可如上文描述進行。具體地，在材料的絕緣體分離的列的每一者中，孔洞可穿過金屬及絕緣體層的每一者蝕刻。鐵電材料（諸如摻雜的HfOx或HfZrOx混合物）可經沉積為使得其加襯於孔洞的每一者（例如，HfZrO x），並且孔洞的每一者內側的剩餘面積可藉由沉積內部金屬電極（例如，TiN）來填充。再者，儘管第9圖的實例僅圖示了兩個孔洞，在實務中製造的裝置可具有未在此實例中明確圖示的在列的每一者中的許多孔洞。此外，第9圖中使用的金屬及鉿材料的類型僅藉由實例的方式提供並且不意欲為限制性。其他介電及金屬材料可不作限制地使用。
第10圖示出了根據一些實施例的不具有內部介電（隔離）層的記憶體陣列的多層串的垂直堆疊。與第7圖的實例相比，此實例提供了增加記憶體裝置的垂直密度的優點。藉由針對n-1個內部金屬層限制n個內部絕緣體層，在垂直堆疊串中的記憶體元件層1002的數量可顯著增加。例如，三個垂直記憶體元件1002-1、1002-2、1002-3可使用僅12個層（亦即，每個裝置1002三個內部金屬層及一個絕緣體層）製造，相比之下，第7圖中的僅兩個垂直記憶體元件702-1、702-2需要相同數量的12個層（亦即，每個裝置702三個內部金屬層及三個絕緣體層）。此舉有效地允許記憶體裝置的垂直堆疊更加緊密，其中為相同的垂直厚度提供更多記憶體單元。注意到，此實現可能不允許獨立地穿過垂直接觸孔洞獨立存取橫向金屬電極層，並且因此可最佳地適於用作精確增強及下陷調諧的突觸元件。
第11圖示出了根據一些實施例的不具有中間絕緣體層的第9圖所示的垂直記憶體元件堆疊的階梯側視圖。此側視圖示出了用鐵電材料1112、1114及內部金屬電極1104、1106填充的垂直孔洞的兩者。金屬電極1104、1106的每一者可形成記憶體元件的第一電極。每個記憶體元件的第二橫向電極可藉由在孔洞中沉積接觸金屬來獨立地接觸，該等孔洞經蝕刻到適當深度，使得所得觸點1108與單個記憶體元件的獨立橫向金屬層界接。在此實例中，每個記憶體元件的多個金屬層及單個絕緣體層可使用如在第8圖中描繪的階梯蝕刻製程製造。此製程以階梯圖案暴露出每個裝置的垂直表面，使得每個裝置的第二電極不接觸在垂直堆疊中的當前裝置之上的其他裝置的金屬層。
例如，第一記憶體裝置1102-3可使用內部電極1106作為第一電極並且使用觸點1108來形成，該觸點穿透構成第二電極的一系列橫向電極材料。與橫向電極材料界接的垂直觸點1108可藉由首先在金屬層中蝕刻垂直孔洞來形成，該等金屬層係第一記憶體裝置1102-3的部分。例如，如第11圖中描繪，孔洞可經蝕刻為使得其向下穿透到任何內部、橫向電極金屬層，諸如第一W層。蝕刻深度可藉由允許蝕刻製程進行的時間來控制。例如，可校準製程，使得蝕刻每時間單位穿透預定距離，並且可因此控制蝕刻時間以決定蝕刻深度。當經過對應時間量時，可到達適當深度，並且所得孔洞可用接觸金屬填充，使得觸點1108到達由多個金屬層構成的第二橫向金屬電極。在此實例中，W用作垂直觸點808的材料，但可在其他實施例中使用任何其他金屬。
第一記憶體裝置1102-3可由不具有中間絕緣體層的多個分離的金屬層（例如，TiN、Pt、W、或合金，此TiAlN等）構成。到橫向第二電極層的垂直觸點1108可連接到第一記憶體裝置1102-3中的此等橫向分離的電極金屬層的每一者。獨立區域可在第一記憶體裝置1102-3中針對金屬-絕緣體-金屬接面的每一者建立，該等金屬-絕緣體-金屬接面在第二橫向電極（亦即，TiN、Pt、W或合金，此TiAlN）之間穿過垂直觸點1108，繼續穿過金屬層的每一者，穿過鐵電材料1114，並且到第一電極1104。因為第一記憶體裝置1102-3中的金屬層的每一者使用不同材料製造，金屬層的每一者可與不同功函数相關聯。跨第一電極1106及到第二橫向電極層的垂直觸點1108施加的不同電壓可導致與不同金屬層相關聯的不同區域在不同輸入電壓下切換。這允許第一記憶體裝置1102-3在單個裝置中步進穿過多個記憶體狀態。不同功函数允許穿過在第一內部垂直電極1106與第二橫向電極層之間形成將與不同切換特性同時程式化的垂直觸點1108接觸的三個不同的電容器。
第12A圖示出了根據一些實施例的不同金屬層可以如何用於內偏差產生以偏移遲滯曲線。如上文描述，在裝置內部的不同金屬層可導致不同功函数與電極之間的不同電氣路徑相關聯。不同功函数可產生內偏差，該內偏差可以偏移記憶體裝置的標稱遲滯回應曲線。第12A圖圖示了偏移的內偏差可以如何在極化-電壓迴路中產生多個狀態。
示出了單個金屬的遲滯曲線1214及彼金屬的兩個二進制0及1狀態之間的轉變。例如，為了寫入邏輯0，電壓可增加到狀態1202，隨後允許在狀態1208下閒置，其中在維持邏輯0的同時非常少的電流經過裝置。類似地，邏輯1可藉由將電壓降低到狀態1204而寫入，隨後在不穿過裝置驅動電流的情況下允許裝置在狀態1206下閒置。曲線的遲滯允許在沒有電流的情況下維持邏輯0及邏輯1狀態兩者。
當將多種金屬添加到相同裝置時，此等金屬的每一者的效應係將遲滯曲線偏移到左邊或右邊。由於將金屬之間的功函数差添加到記憶體裝置，這產生偏移遲滯曲線的內電壓偏差。由於偏移曲線，產生多個狀態，使得記憶體能夠表示多於基本的邏輯0及邏輯1狀態。第12圖示出了三個遲滯迴路1210、1212、1214，各者表示不同金屬層作為記憶體中的橫向電極。Y軸上的截距的每一者表示可以設置單元的穩定狀態。在此實例中，存在六個截距，該等截距平移到六個不同的記憶體狀態，例如，將用於3位元突觸中。
第12B圖示出了根據一些實施例的在第12A圖中示出的多個遲滯曲線的效應的聚集。多個遲滯曲線1212、1214、1210可結合或加和在一起以形成單個曲線1220。所得曲線1220可包括多個電壓1222、1224、1226，該等電壓可被稱為矯頑電壓。圖形上，矯頑電壓可圖示為曲線1220中的反曲點。儘管在此論述中僅具體地指出三個矯頑電壓1222、1224、1226，應當顯而易見，在第1220圖中存在更多矯頑電壓。此等矯頑電壓可係基於電晶體的記憶體操作的關鍵。例如，記憶體窗可直接與矯頑電壓的數量成比例。在曲線1220中存在的矯頑電壓越多，對應鐵電電晶體可具有的閾值電壓越多。對於基於電容器的實現，相關特徵係替代地殘留極化。第12B圖中示出的裝置可具有多個殘留極化，這取決於裝置切換的程度（例如，將多大的電壓施加到裝置）。
第13圖示出了根據一些實施例的可以如何極化在對應於周圍金屬下方的鐵電層內的不同切換區域。繼續上文的實例，描繪了具有至少三個不同金屬的垂直記憶體單元。儘管金屬本身未在第13圖中示出，高介電常數的鐵電材料（例如，HfOx）示出了其中藉由具有不同功函数的不同金屬形成的不同切換區域。於步驟310，將三個不同的橫向區域1302、1303、1304圖示為經由垂直觸點808連接到相同的第二橫向電極。在第一電極（例如，TiN）與第二電極之間，第二電極可目前設置為0.0 V。隨後，在不同區域1302、1303、1304中的電場的每一者在相同方向上定向。
於步驟1312，已經將0.3 V的信號施加到第二電極。此電壓足以克服垂直堆疊中的底部金屬的功函数。區域1304可直接鄰近此金屬，並且可隨後獨立於其他兩個區域1302、1303切換。儘管於步驟1310的區域1302、1303、1304的均勻極性可表示記憶體裝置的第一狀態，於步驟1312的單個切換區域1304可表示記憶體裝置的第二狀態。
於步驟1314，已經將0.9 V的信號施加到第二電極。此電壓可能足以克服垂直堆疊中的底部金屬及中間金屬兩者的功函数。由於其鄰近第一金屬，區域1304可保持切換。區域1303可鄰近中間金屬。由於電壓增加，區域1303可切換，使得其極性匹配區域1304的極性。這可表示記憶體裝置的第三狀態。
類似地，於步驟1306，可將1.7 V的信號施加到第二電極。此電壓可能足以克服裝置中的所有金屬的功函数。這可由此導致所有區域1302、1303、1304切換極性。這可表示記憶體裝置的第四狀態。注意到，使用三個不同的介電區域在第13圖中僅藉由實例的方式使用並且不意欲為限制性。更多或更少的金屬可添加在堆疊中以在記憶體裝置中產生更多或更少的狀態。
第14圖示出了根據一些實施例的具有分離的絕緣體層的記憶體單元的不同區域。當金屬層的每一者藉由絕緣體層分離時，鐵電質中的切換區域亦可以類似方式分離。在此實例中，在對應於周圍的不同類型的金屬的電極下方的切換區域1302、1303、1304藉由對應於金屬層之間的絕緣體材料的絕緣體區域1402、1404、1406、1408分離。使用絕緣體層的優點係切換區域與介電質隔離，這繼而防止在單元的區域之間的干擾。一些材料、電壓、及應用可導致當其等相鄰時一種金屬的切換區域影響其他金屬的切換區域。當添加絕緣體層將額外厚度添加到垂直堆疊時，其亦為記憶體裝置提供更穩定、離散的切換環境。
第15圖示出了根據一些實施例的不具有分離的絕緣體層的記憶體單元中的不同區域。當電壓、材料、及應用不導致介電材料中的各個切換區域1302、1303、1304之間的干擾時，可使用此更緻密佈置。這可用於增加記憶體串（亦即，垂直堆疊）中的記憶體裝置密度、減小垂直記憶體堆疊的厚度、及/或減少製造時間及整合記憶體堆疊的蝕刻複雜性。
第16圖示出了根據一些實施例的可用作具有到橫向金屬電極的每一者的獨立觸點的突觸的裝置1602。一些實施例可單獨用作具有多個位準的數位及/或類比突觸。為了使用此等實施例作為多位準記憶體單元，階梯蝕刻可經構造為暴露獨立的橫向金屬電極層。垂直觸點（例如，1604、1606、1608）的每一者可沉積為使得其等接觸橫向電極金屬層中的單個層以在具有垂直電極1610的裝置中形成鐵電電容器。例如，觸點1604可與第16圖中的第一W層連接，而不與第一Pt層及/或第一TiN層連接。類似地，觸點1606可與第一Pt層連接，而不與第一W層及/或第一TiN層連接。觸點1608可與第一TiN層連接，而不與第一W層及/或第一Pt層連接。
儘管此實現可複雜化用於與獨立金屬層建立電氣觸點的拓撲，其主要益處係用作突觸單元或作為實現極化邏輯的位元可定址、非揮發性記憶體單元。因為觸點1604、1606、1608的每一者排他地與裝置中的獨立金屬電極層連接，鐵電材料中的獨立切換區域可以謹慎地控制並且因此可增加此非揮發性記憶體元件的儲存容量。替代僅量測施加到單對觸點的電壓的累積效應，由於每個電極以位元可定址方式獨立地控制，此裝置可以表示離散狀態。儘管這導致相對大量的垂直觸點，裝置可以用作多位準記憶體單元。垂直WF加工的鐵電電容記憶體裝置的此實現可以實現高速、低功率3D NAND架構以可能地替換較慢、電荷捕獲的快閃記憶體。注意到，可較佳地使用第8圖及/或第16圖中示出的層佈置，其中絕緣體層在金屬層的每一者之間。例如，在其中在沒有中間阻障層的情況下提供金屬電極層的第11圖中，建立與每個橫向金屬電極層的獨立接觸仍允許裝置用作突觸，由於其不必獨立地定址每個區域。因此，裝置可用作具有及不具有中間絕緣體層的突觸。
第17圖示出了根據一些實施例的使用上文描述的鐵電電容儲存裝置的1T-1C記憶體元件的結構。在此實例中，電路的1C部分可包括上文描述的多金屬裝置。在此實例中，裝置不需要包括在橫向金屬電極層之間的中間絕緣體層。因此，鐵電裝置可包括第一金屬層1706、第二金屬層1708、及/或第三金屬層1710，其中的每一者可具有與其相關聯的不同功函数。垂直地，裝置1720可包括由鐵電材料1704圍繞的導電電極1702。
裝置1702可具有與板線1712整合的金屬層的每一者。內部電極1702可連接到矽晶圓中的標準電晶體佈局的汲極。例如，電晶體1716可包括摻雜的源極/汲極區域連同字線1713及位元線1714。包含字線、源極、汲極、板線1712、及鐵電裝置1720的金屬層1706、1708、1710的層可使用標準技術（諸如用於DRAM及1T-1C記憶體的現有途徑）在矽晶圓上沉積。
第18A圖示出了根據一些實施例的第17圖的1T-1C記憶體電路的電路圖。電晶體1720可用作存取電晶體，其中其閘極連接到字線1713並且源極連接到位元線1714。存取電晶體1720的汲極可連接到鐵電電容器1702的內部電極。在一些實施例中，一系列電極可連接到電晶體的汲極替代簡單地連接到內部電極。橫向金屬電極層的每一者可連接到板線1712。為了將值儲存在鐵電電容器1702中，電壓脈衝可施加到板線1712及字線1713。然而，與傳統的二進制狀態記憶體相比，施加到板線1712及/或字線1713的脈衝大小不需要係均勻的。較小的幅度或較短的長度的電壓脈衝可用於僅切換鐵電電容器1702的鐵電材料的一部分。如在上文詳細描述，此舉允許鐵電電容器1702儲存多個狀態。當讀取記憶體單元時，來自鐵電電容器1702的電荷可被推出位元線1714上的裝置以觸發感測放大器1802，該感測放大器偵測BL輸出上的電容改變。由於此操作係破壞性的，刷新操作可用於將突觸權重重寫回鐵電主動層。
上文描述的實施例聚焦於在由鐵電材料圍繞的垂直內部電極之間形成的鐵電電容元件，該鐵電材料穿過複數個橫向金屬電極連接到觸點，每個橫向金屬電極具有不同功函数。除了鐵電電容元件之外，一些實施例可實現使用類似設計的電晶體。電晶體實現方式可使用視情況由絕緣體層分離的金屬電極層的相同橫向佈局。然而，電晶體實現方式可使用不同材料來替代垂直內部電極，以替代地形成具有多個閘極的電晶體。電晶體實現方式亦可使用傳統半導體途徑來產生可用作電晶體的汲極及源極的高度摻雜的半導體區域。
第18B圖示出了根據一些實施例的用於1T-1C單元的替代構造。與第18A圖相比，第18B圖可使用標準線程前端(FEoL) FET 1850，該FET具有附接到電晶體1850的閘極1868的鐵電電容器1852（其可在線程後端中實現）。具體地，FEoL FET 1850可在具有摻雜的源極1882及汲極1880區域的基板1884上形成。源極/選擇線1860可連接到電晶體1850的源極1882，而位元線1862可連接到電晶體1850的汲極1880。閘極可使用界面1878及高介電常數介電質1876形成，接著金屬層以形成閘極1868（或內部閘極）。鐵電電容器1852可耦接到電晶體1850的閘極1868。如本文詳細描述，字線1864可連接到鐵電電容器堆疊中的垂直觸點1863。鐵電材料1866可纏繞在導體周圍以形成圓柱形鐵電電容器的內部電極1864。複數個金屬層1870、1872、1874可形成橫向金屬層，其中的每一者可具有如上文描述的不同功函数並且纏繞及用於圓柱形鐵電電容器。
第19圖示出了根據一些實施例的用於製造記憶體元件的陣列的簡化製程。出於清晰及簡便性的緣故，諸如階梯蝕刻、基板摻雜、及沉積選擇閘極的步驟為了清楚而省略。此製程類似於上文關於第6圖描述的製程，除了此製程可用於形成電晶體而非電容元件之外。以下製造製程可形成獨立電晶體元件的電晶體陣列，其中多個閘電極藉由橫向金屬電極層形成。具體地，此等實施例可使用一系列不同類型的金屬，用於在上文描述的金屬及絕緣體的交替層中的每個金屬層。金屬層的每一者可與不同功函数相關聯，並且當施加不同電壓時不同功函数可導致電晶體的對應閘極部分導電。此等多個導電狀態藉由在水平電極金屬與用於垂直元件的矽之間的功函数差來建立。
第19圖中的實例使用不同金屬，用於在絕緣體層之間的金屬的交替層的每一者。例如，單個記憶體裝置可使用具有第一功函数的第一金屬層（例如，TiN，具有近似4.5 eV的功函数）接著絕緣體層或層間介電層(IDL)（例如，SiO 2）。電晶體可隨後使用具有與第一功函数不同的第二功函数的第二金屬層（例如，Pt，具有近似5.6 eV的功函数）接著另一絕緣體層。電晶體可隨後使用具有與第一功函数及第二功函数兩者不同的第三功函数的第三金屬層（例如，W，具有近似5.1 eV的功函数）。具有不同功函数的此等三種不同金屬的每一者可在電晶體的閘極上產生不同切換電壓，這可導致電晶體在施加的閘極電壓的不同位準下不同地導電。由於此等金屬的每一者獨立地達到導致通道導電的電壓，電晶體的總電流狀態可經由多個中間狀態逐漸行進。此等金屬層的每一者可具有在近似3 nm與近似50 nm之間的厚度。
應當強調，在第19圖中使用三種不同金屬僅藉由實例的方式提供並且不意欲為限制性。其他實施例可使用較多或較少的金屬層用於單個裝置。例如，一些實施例可使用兩層、四層、六層、八層等等，各者使用不同金屬並且各者具有不同功函数。
與上文在第6圖中形成的鐵電電容器相比，電晶體元件可在第19圖中藉由穿過不同金屬層在蝕刻的孔洞中沉積不同材料來形成。鐵電材料1902（諸如基於鉿的材料）可在如上文描述的孔洞的每一者中沉積。然而，替代將導電金屬（諸如TiN）沉積到將由鐵電材料圍繞的孔洞的中心中，電晶體製程可替代地沉積界面材料，該界面材料提供在矽材料通道與高介電常數材料之間的高品質界面，被稱為界面緩衝層(IFBL) 1904，該界面緩衝層可由任何阻障材料（諸如二氧化矽）製造。此外，在轉變為氧化銦鎵鋅(IGZO)通道材料及氧化物半導體的情況下，可省略IFBL以因此降低操作條件。這可應用於本文描述的所有實施例。然而，如IGZO的一些通道材料可能需要引入基於Al 2O 3或SiN的阻障層，該阻障層可用作H 2阻障以防止在退火製程期間通道的擴散及破壞。最終，可沉積通道1906以使用矽或聚矽材料填充蝕刻的垂直孔洞的中心。儘管未在第19圖中明確示出，一些實施例亦可用矽或聚矽材料選擇性填充壁以允許沉積另一更中心的層，形成稱為「通心粉(macaroni)」類型的NAND結構，該結構與簡單的填充類型通道相比可呈現較佳靜電特性。一些實施例亦可在通道1906的頂部上添加摻雜的矽區域。與通道1906的底部處的摻雜的區域結合，此等可形成電晶體的傳統源極及汲極。
第20A圖示出了根據一些實施例的具有不同內部金屬層的多個裝置可如何垂直地堆疊在電晶體陣列的多層串內。替代沉積層使得每對金屬及絕緣體層形成單個電晶體閘極，電晶體可由多個不同金屬層形成，該等金屬層藉由絕緣體層分離。例如，複數個電晶體可使用上文描述的層化製造途徑垂直地堆疊。第一電晶體2002-1可包括TiN、SiO 2、Pt、SiO 2、W、SiO 2等等的交替層。第二電晶體2002-2可包括相同材料及/或其他材料的交替層。第一電晶體2002-1中的金屬層可與第二裝置2002-2中的金屬層相同。或者，垂直堆疊中的其他電晶體可使用不同數量及/或不同類型的金屬層。
第20A圖示出了垂直電晶體堆疊的階梯側視圖。此側視圖示出了用鐵電材料1902（諸如鉿）填充的兩個垂直孔洞的兩者。在用通道材料（諸如矽或聚矽或任何其他氧化物半導體，諸如IGZO）填充之前，垂直孔洞可隨後包括阻障層，諸如二氧化矽。通道材料可接觸堆疊的摻雜區域，該摻雜區域在每個垂直串中形成電晶體的源極/汲極。例如，摻雜區域2010可形成垂直串中的電晶體的汲極，而另一摻雜區域2012可形成垂直串中的電晶體的源極。形成串中的每個電晶體的閘極的其他橫向電極可穿過填充孔洞的金屬觸點獨立地接觸，該等孔洞經蝕刻到階梯中的適當深度，使得觸點2008、2006、2004各自接觸每個閘極的獨立金屬層。在此實例中，每個電晶體的多個金屬及絕緣體層可使用如在第20A圖中描繪的階梯蝕刻製程製造。此製程以階梯圖案暴露出每個閘電極的垂直表面，使得每個裝置的獨立閘電極不接觸在垂直堆疊中的當前電晶體閘極之上的其他電晶體閘極的金屬層。
例如，第一記憶體裝置2002-3可使用將汲極2010連接到源極2012的垂直通道形成。在此實例中，橫向/第二電極可使用任何金屬（諸如W、Pt、及/或TiN）或合金（此TiAlN）形成，其中Al含量經調諧以獲得期望的金屬功函数。觸點2004、2006、2008可藉由首先將垂直孔洞蝕刻到金屬/絕緣體層中來形成，該等金屬/絕緣體層係第一電晶體閘極的部分。例如，如第20A圖中描繪，孔洞可經蝕刻使得其等向下穿透到金屬層的每一者，該等金屬層形成電晶體2002-3的閘極（例如，金屬層TiN、W、及Pt）及中間絕緣體層（例如，SiO 2）。針對每個孔洞的蝕刻深度可藉由蝕刻製程的時間來控制。例如，製程可校準，使得蝕刻每時間單位穿透預定距離，並且可因此控制蝕刻時間以決定蝕刻深度。當到達適當深度時，所得孔洞可以用第二金屬填充以形成觸點2004、2006、2008的每一者。
電晶體2002-3可由具有中間絕緣體層的多個分離的金屬層（例如，TiN、Pt、W、或合金，此TiAlN）構成。觸點2004、2006、2008可連接到電晶體2002-3中的分離的橫向金屬層的每一者以穿過觸點到達第二橫向電極。獨立閘極區域可在第一電晶體2002-3中針對金屬-鐵電-絕緣體通道接面的每一者建立，該等金屬-鐵電-絕緣體通道接面穿過觸點2004、2006、2008到藉由金屬層的每一者形成的橫向電極。因為電晶體2002-3中的金屬層的每一者使用不同材料製造，金屬層的每一者可與不同功函数相關聯。跨電極2004、2006、2008施加的不同電壓可導致與不同金屬層相關聯的不同區域在不同輸入電壓下切換。這允許電晶體2002-3在單個電晶體閘極中經由多個導電狀態步進。不同功函数允許獨立地程式化具有不同導電特性的三個不同閘極區域。
具體地代表電晶體2002-3，橫向金屬層的每一者可形成閘極的一部分用於電晶體2002-3。在此實例中，橫向金屬層的每一者連接到對應觸點2008、2006、2004。此外，通道穿過其導電的源極及汲極可藉由在電晶體的垂直「串」的每一者的頂部及/或底部處摻雜矽層2010、2012的一部分來實現。
第20B圖示出了根據一些實施例的具有不同內部金屬層的多個裝置可如何與單個觸點接觸地堆疊。如第20A圖中示出，電晶體可由絕緣體層分離的多個不同金屬層形成。例如，複數個電晶體可使用上文描述的層化製造途徑垂直地堆疊。然而，替代將分離的觸點用於裝置中的每個橫向金屬層，可使用與橫向金屬層的每一者界接的單個觸點。如第20B圖中示出，單個觸點可與單個裝置2022中的三個橫向金屬層的每一者界接。因此，單個電壓可施加到觸點2020以同時打開/關閉電晶體裝置2022的獨立閘極區域。
因為電晶體裝置2022中的金屬層的每一者使用不同材料製造，金屬層的每一者可與不同功函数相關聯。跨電極2020施加的不同電壓可導致與不同金屬層相關聯的不同區域在不同輸入電壓下切換。這允許電晶體2002-3在單個電晶體閘極中經由多個導電狀態步進。例如，由於施加到觸點2020的電壓增加，獨立閘極區域可相繼切換，直到裝置2022的整個閘極已切換到導電狀態。這允許裝置2022用作突觸。
第21圖示出了根據一些實施例的可在不需要分離不同金屬層的層間絕緣體或阻障層的情況下形成的垂直電晶體。此等實施例類似於上文在第19圖中示出的彼等，不同之處在於在金屬層之間的絕緣層已經從製造製程中移除。單個電晶體裝置可包括任何數量的不同內部金屬層（例如，TiN、Pt、W、合金（此TiAlN）等）。此等層可使用上文描述的製造製程直接在垂直堆疊中的彼此頂部上沉積。在第21圖的實例中，每個電晶體包含形成橫向閘電極的三個內部金屬層。例如，在沉積由TiN構成的第一內部金屬層之後，由Pt構成的第二金屬層可直接在第一金屬層的頂部上沉積。同樣，由W構成的第三金屬層可直接在第二金屬層的頂部上沉積。
為了在垂直堆疊或「串」中分離一個裝置層與另一者，絕緣體材料的層可在內部金屬層的堆疊的每一者之間沉積，從而在裝置之間形成橫向電極以分離不同裝置。例如，由SiO 2構成的絕緣體層可在第21圖的裝置中的第三金屬層的頂部上沉積以使得多個閘極彼此隔離。在已經沉積絕緣體層之後，用於沉積形成橫向電極的多個金屬層的製程可重複以在現有的電晶體裝置的頂部上形成另一電晶體裝置。儘管第21圖中的實例僅圖示垂直堆疊中的兩個電晶體裝置，在實踐中製造的電晶體可具有未在此實例中明確圖示的垂直層化的非常多的電晶體裝置。
製造製程的剩餘部分可如上文描述進行。具體地，在材料的絕緣體分離的列的每一者中，孔洞可穿過金屬及絕緣體層的每一者蝕刻。鐵電材料（諸如摻雜的HfOx或HfZrOx混合物）可經沉積使得其加襯於孔洞（例如，HfZrO x）的每一者，並且絕緣體層（諸如二氧化矽）可加襯於鐵電材料的表面，並且孔洞的每一者內部的剩餘面積可藉由沉積通道材料（諸如矽）來填充。再者，儘管第21圖的實例僅圖示了兩個孔洞，在實踐中製造的裝置可具有未在此實例中明確圖示的在列的每一者中的許多孔洞。此外，在第21圖中使用的金屬及鐵電/絕緣體/通道材料的類型僅藉由實例的方式提供並且不意欲為限制性。其他鐵電、通道、絕緣體、及金屬材料可不作限制地使用。在本揭示中在上文描述的製造製程中所有其他步驟可應用於第21圖的裝置，包括在通道2106之上/之下沉積摻雜的矽區域以建立電晶體的源極/汲極區域。
第22圖示出了根據一些實施例的不具有中間絕緣體層的第21圖所示的垂直電晶體堆疊的階梯側視圖。此側視圖示出了用如上文描述的鐵電層、絕緣體層、及通道材料填充的垂直孔洞的兩者。通道的每一者可連接到源極2212區域及汲極2210區域。每個電晶體閘極的橫向電極可藉由在蝕刻到適當深度的孔洞中沉積接觸金屬來獨立地接觸，使得所得觸點2208與單個電晶體閘極的獨立橫向金屬層界接。在此實例中，每個電晶體閘極的多個金屬層及單個絕緣體層可使用如上文描述的階梯蝕刻製程製造。此製程以階梯圖案暴露出每個裝置的垂直表面，使得每個裝置的閘電極不接觸在垂直堆疊中的當前電晶體之上的其他電晶體的金屬閘極層。
例如，電晶體2202可使用連接汲極2210及源極2212的通道形成。通道可藉由絕緣體層及鐵電材料與閘電極分離。到通道的閘極可藉由觸點2208形成，該觸點穿透構成閘電極的一系列橫向電極材料。與橫向閘電極材料界接的垂直觸點2208可藉由首先在金屬層中蝕刻垂直孔洞來形成，該等金屬層係電晶體2202的部分。例如，如第22圖中描繪，孔洞可經蝕刻為使得其向下穿透到任何內部、橫向金屬閘極層，諸如第一W層。蝕刻深度可藉由允許蝕刻製程進行的時間來控制。例如，製程可校準，使得蝕刻每時間單位穿透預定距離，並且可因此控制蝕刻時間以決定蝕刻深度。當經過對應時間量時，可到達適當深度，並且所得孔洞可用接觸金屬填充，使得觸點2208到達由多個金屬層構成的橫向金屬閘電極。在此實例中，W用作垂直觸點2208的材料，但任何其他金屬可在其他實施例中使用。
在以上描述中，多種金屬具體地用作電極、金屬層、及其他導電層的實例（例如，Ti、W、Pt等）。然而，在上文描述的實施例的任一者中，許多不同金屬及/或合金可不作限制地用作金屬層、電極、或導體。例如，不同金屬及/或合金的任何組合可用於實現期望的功函数差。其他此種金屬可包括Ti、Al、Co、La、Mn、Mo、Ta、Ru、聚Si、Ir、IrOx、RuOx、Pt、W、TiN、TaN、WN、Pd、Te及/或此等材料的任一者的合金。此外，儘管基於鉿的材料在上文在用於鐵電材料的實例中描述，任何其他鐵電材料亦可在任何實施例中不作限制地使用。其他鐵電材料可包括HfZrOx-HZO、應變的HfOx、Sc摻雜的AlN、摻雜的HfOx及HZO，其中摻雜劑包含Si、Al、Y、Sc、Ga、Ti、Ta、La、N、及/或類似的材料。最終，用於上文描述的基於電晶體的裝置的任一者的任何通道可不作限制地使用材料，諸如Si、聚Si、SiGe、IGZO、及其他非晶半導體及/或半導體氧化物。金屬、鐵電材料、及/或通道材料的任一者的任何組合可以任何組合並且不作限制地在本文描述的任何裝置中使用。
在以上描述中，術語「近似」可解釋為意味著在所述值的10%內。例如，近似10.0 mm可解釋為在9.0 mm與11.0 mm之間的範圍。術語「實質上」可解釋為意味著值的至少近似90%。例如，實質上填充面積可解釋為填充面積的近似90%。
在以上描述中，出於解釋的目的，闡述數個具體細節以便提供對各個實施例的透徹理解。然而，熟習此項技術者將顯而易見，可在沒有此等具體細節中的一些細節的情況下實踐實施例。在其他實例中，熟知結構及裝置以方塊圖的形式圖示。
以上描述僅提供了示例性實施例，並且不意欲限制本揭示的範疇、適用性、或構造。而是，示例實施例的以上描述將向熟習此項技術者提供用於實現示例實施例的使能描述。應當理解，可作出元件的功能及佈置的各種改變而不脫離如在隨附申請專利範圍中闡述的各個實施例的精神及範疇。
具體細節在以上描述中給出以提供本揭示的透徹理解。然而，熟習此項技術者將理解，實施例可在沒有此等具體細節的情況下實踐。例如，電路、系統、網路、製程、及其他部件可以方塊圖的形式圖示為部件，以便不以非必要的細節混淆實施例。在其他實例中，熟知的電路、製程、演算法、結構、及技術可在沒有非必要細節的情況下圖示以便避免混淆實施例。
此外，注意到，獨立實施例可經描述為製程，該製程被描繪為流程圖(flowchart)、流程圖(flow diagram)、資料流圖、結構圖、或方塊圖。儘管流程圖可將操作描述為連續製程，許多操作可以並行或同時執行。此外，可重新佈置操作的順序。製程當其操作完成時可終止，但可以具有圖式中不包括的額外步驟。製程可對應於方法、函數、程序、子常式、子程式等。當製程對應於函數時，其終止可以對應於函數返回到調用函數或主函數。
在以上說明書中，態樣各個實施例參考具體實施例描述，但熟習此項技術者將認識到本發明不限於此。上文描述的實施例的各個特徵及態樣可獨立地或聯合地使用。另外，實施例可以在超出本文描述的彼等的任何數量的環境及應用中利用而不脫離說明書的較寬精神及範疇。說明書及附圖由此被認為係說明性而非限制性。
100:神經網路 102:輸入 104a:神經元 104b:神經元 106a:脈衝 106b:脈衝 106c:脈衝 106d:脈衝 108a:輸出 108b:輸出 110:突觸 202a:電晶體 202b:電晶體 202c:電晶體 204a:神經元 204b:神經元 204c:神經元 206:輸入 302:FeFET狀態 304:FeFET狀態 306:FeFET狀態 308:FeFET狀態 310:遲滯圖 312:圖表 314:信號 316:信號 318:曲線 402:步驟 404:步驟 406:步驟 408:步驟 410:步驟 410-1:步驟 410-2:步驟 502:俯視圖 602:第一金屬層 604:第二金屬層 606:第三金屬層 702-1:第一裝置 702-2:第二裝置 702-n:垂直堆疊 802-3:第一記憶體裝置 804:金屬電極 806:金屬電極 808:觸點 812:鐵電材料 814:鐵電材料 902:內部金屬層 904:內部金屬層 906:內部金屬層 1002-1:垂直記憶體元件 1002-2:垂直記憶體元件 1002-3:垂直記憶體元件 1002-n:垂直記憶體元件 1102-3:第一記憶體裝置 1104:內部金屬電極 1106:內部金屬電極 1108:垂直觸點 1112:鐵電材料 1114:鐵電材料 1202:狀態 1204:狀態 1206:狀態 1208:狀態 1210:遲滯迴路 1212:遲滯迴路 1214:遲滯迴路 1220:曲線 1222:矯頑電壓 1224:矯頑電壓 1226:矯頑電壓 1302:橫向區域 1303:橫向區域 1304:橫向區域 1310:步驟 1312:步驟 1314:步驟 1402:絕緣體區域 1404:絕緣體區域 1406:絕緣體區域 1408:絕緣體區域 1602:裝置 1604:垂直觸點 1606:垂直觸點 1608:垂直觸點 1610:垂直電極 1702:導電電極 1704:鐵電材料 1706:第一金屬層 1708:第二金屬層 1710:第三金屬層 1712:板線 1713:字線 1714:位元線 1716:電晶體 1720:鐵電裝置 1802:感測放大器 1850:標準線程前端(FEoL) FET 1852:鐵電電容器 1860:源極/選擇線 1862:位元線 1863:垂直觸點 1864:字線 1866:鐵電材料 1868:閘極 1870:金屬層 1872:金屬層 1874:金屬層 1876:高介電常數介電質 1878:界面 1880:汲極 1882:源極 1884:基板 1902:鐵電材料 1904:界面緩衝層(IFBL) 1906:通道 2002-1:第一電晶體 2002-2:第二裝置 2002-3:電晶體 2004:觸點 2006:觸點 2008:觸點 2010:汲極 2012:源極 2020:觸點 2022:電晶體裝置 2106:通道 2202:電晶體 2208:垂直觸點 2210:汲極 2212:源極
對各個實施例的性質及優點的進一步理解可藉由參考說明書的剩餘部分及附圖來實現，其中相同的元件符號在若干附圖中用以代表類似部件。在一些情況中，子標記與元件符號相關聯以指示多個類似部件中的一者。
第1圖示出了根據一些實施例的神經網路的一部分的圖。
第2圖示出了根據一些實施例的實現神經網路的電路網路。
第3圖示出了根據一些實施例的用於大面積多狀態FeFET的切換循環。
第4圖示出了根據一些實施例的製造垂直記憶體單元的陣列的簡化方法。
第5圖示出了根據一些實施例的在上文第4圖中描述的記憶體製造製程的橫截面圖。
第6圖示出了根據一些實施例的用於製造記憶體元件的陣列的替代製程。
第7圖示出了根據一些實施例的具有不同內部金屬層的多個裝置可如何垂直地堆疊在記憶體陣列的多層記憶體串內。
第8圖示出了根據一些實施例的與離散單元接觸的垂直記憶體串堆疊的階梯側視圖。
第9圖示出了根據一些實施例的可在不需要分離不同金屬層的層間介電層的情況下形成的垂直記憶體元件。
第10圖示出了根據一些實施例的不具有內部介電（隔離）層的記憶體陣列的多層串的垂直堆疊。
第11圖示出了根據一些實施例的不具有中間絕緣體層的垂直記憶體元件堆疊的階梯側視圖。
第12A圖示出了根據一些實施例的不同金屬層可以如何用於內偏差產生以偏移記憶體元件的遲滯曲線。
第12B圖示出了根據一些實施例的在第12A圖中示出的多個遲滯曲線的效應的聚集。
第13圖示出了根據一些實施例的在介電質內的不同切換區域如何對應於由周圍金屬產生的內偏差。
第14圖示出了根據一些實施例的在具有分離的絕緣體層的介電質中的不同區域。
第15圖示出了根據一些實施例的在不具有分離的絕緣體層的介電質中的不同區域。
第16圖示出了根據一些實施例的可用作具有到橫向金屬電極的每一者的獨立觸點的突觸的裝置。
第17圖示出了根據一些實施例的使用上文描述的鐵電電容儲存裝置的1T-1C記憶體元件的結構。
第18A圖示出了根據一些實施例的第17圖的1T-1C記憶體電路的電路圖。
第18B圖示出了根據一些實施例的用於1T-1C單元的替代構造。
第19圖示出了根據一些實施例的用於製造記憶體元件的陣列的簡化製程。
第20A圖示出了根據一些實施例的具有不同內部金屬層的多個裝置可如何垂直地堆疊在電晶體陣列的多層串內。
第20B圖示出了根據一些實施例的具有不同內部金屬層的多個裝置可如何用單個觸點接觸地堆疊。
第21圖示出了根據一些實施例的可在不需要分離不同金屬層的層間絕緣體或阻障層的情況下形成的垂直電晶體。
第22圖示出了根據一些實施例的不具有中間絕緣體層的第21圖所示的垂直電晶體堆疊的階梯側視圖。
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1702:導電電極
1712:板線
1713:字線
1714:位元線
1720:鐵電裝置
1802:感測放大器

Claims (20)

  1. 一種鐵電電容裝置，包含： 複數個金屬層，包含： 一第一金屬層，包含具有一第一功函数的一第一金屬；以及 一第二金屬層，包含具有與該第一功函数不同的一第二功函数的一第二金屬，其中該第一金屬層近似平行於該第二金屬層； 一垂直觸點，接觸該第一金屬層； 一垂直電極，近似垂直於該第一金屬層並且近似垂直於該第二金屬層；以及 一鐵電材料，圍繞該垂直電極並且接觸該垂直電極及該複數個金屬層以形成在該鐵電材料中具有複數個切換區域的該鐵電電容裝置，包含： 一第一切換區域，在該垂直電極與該第一金屬層之間；以及 一第二切換區域，在該垂直電極與該第二金屬層之間。
  2. 如請求項1所述的鐵電電容裝置，進一步包含在該第一金屬層與該第二金屬層之間的一絕緣體層。
  3. 如請求項1所述的鐵電電容裝置，其中該垂直觸點亦接觸該第二金屬層。
  4. 如請求項1所述的鐵電電容裝置，進一步包含接觸該第二金屬層的一第二垂直觸點，其中： 該垂直觸點不接觸該第二金屬層；以及 該第二垂直觸點不接觸該第一金屬層。
  5. 如請求項1所述的鐵電電容裝置，其中該複數個金屬層進一步包含一第三金屬層，該第三金屬層包含具有與該第一功函数不同並且與該第二功函数不同的一第三功函数的一第三金屬。
  6. 如請求項1所述的鐵電電容裝置，其中在該第一金屬層與該第二金屬層之間沒有絕緣體層，使得該第一金屬層提供在該第二金屬層與該垂直觸點之間的一電氣觸點。
  7. 如請求項1所述的鐵電電容裝置，其中該垂直電極包含在該鐵電材料內部的一垂直圓柱體，使得該鐵電材料接觸該複數個金屬層的每一者。
  8. 如請求項1所述的鐵電電容裝置，其中一第二鐵電電容裝置在該鐵電電容裝置的頂部上堆疊並且一第三鐵電電容裝置在一垂直堆疊中的該鐵電電容裝置下面。
  9. 如請求項1所述的鐵電電容裝置，其中該複數個金屬層連接到一記憶體陣列中的一記憶體單元的一板線，並且該垂直電極連接到該記憶體單元的一電晶體的一汲極。
  10. 如請求項1所述的鐵電電容裝置，其中該垂直電極連接到一記憶體陣列中的一記憶體單元的一電晶體的一閘極。
  11. 一種製造一鐵電電容裝置的方法，該方法包含以下步驟： 沉積複數個金屬層，包含： 一第一金屬層，包含具有一第一功函数的一第一金屬；以及 一第二金屬層，包含具有與該第一功函数不同的一第二功函数的一第二金屬，其中該第一金屬層近似平行於該第二金屬層； 在該複數個金屬層中蝕刻一垂直孔洞；以及 用下列填充該垂直孔洞： 一垂直電極，近似垂直於該第一金屬層並且近似垂直於該第二金屬層；以及 一鐵電材料，圍繞該垂直電極並且接觸該垂直電極及該複數個金屬層以形成在該鐵電材料中具有複數個切換區域的該鐵電電容裝置，包含： 一第一切換區域，在該垂直電極與該第一金屬層之間；以及 一第二切換區域，在該垂直電極與該第二金屬層之間。
  12. 一種鐵電電晶體，包含： 複數個金屬層，包含： 一第一金屬層，包含具有一第一功函数的一第一金屬； 一第二金屬層，包含具有與該第一功函数不同的一第二功函数的一第二金屬，其中該第一金屬層近似平行於該第二金屬層； 一垂直觸點，接觸該第一金屬層； 一垂直通道，近似垂直於該第一金屬層並且近似垂直於該第二金屬層； 一垂直緩衝層，圍繞該垂直通道；以及 一鐵電材料，圍繞該垂直緩衝層並且接觸該複數個金屬層以在該鐵電材料中形成具有複數個閘極區域的該鐵電電晶體，包含： 一第一閘極區域，在該垂直通道與該第一金屬層之間；以及 一第二閘極區域，在該垂直通道與該第二金屬層之間。
  13. 如請求項12所述的鐵電電晶體，進一步包含在該第一金屬層與該第二金屬層之間的一絕緣體層。
  14. 如請求項12所述的鐵電電晶體，其中該垂直觸點亦接觸該第二金屬層。
  15. 如請求項12所述的鐵電電晶體，進一步包含接觸該第二金屬層的一第二垂直觸點，其中： 該垂直觸點不接觸該第二金屬層；以及 該第二垂直觸點不接觸該第一金屬層。
  16. 如請求項12所述的鐵電電晶體，其中該複數個金屬層進一步包含一第三金屬層，該第三金屬層包含具有與該第一功函数不同並且與該第二功函数不同的一第三功函数的一第三金屬。
  17. 如請求項12所述的鐵電電晶體，其中在該第一金屬層與該第二金屬層之間沒有絕緣體層，使得該第一金屬層提供在該第二金屬層與該垂直觸點之間的一電氣觸點。
  18. 如請求項12所述的鐵電電晶體，其中一第二鐵電電晶體在該鐵電電晶體的頂部上堆疊並且一第三鐵電電晶體在一垂直堆疊中的該鐵電電晶體下面，使得該垂直通道在該鐵電電晶體、該第二鐵電電晶體、及該第三鐵電電晶體之間共用。
  19. 如請求項18所述的鐵電電晶體，進一步包含： 一第一摻雜的半導體區域，在該垂直堆疊的一底部上，形成該鐵電電晶體、該第二鐵電電晶體、及該第三鐵電電晶體的一汲極；以及 一第二摻雜的半導體區域，在該垂直堆疊的一頂部上，形成該鐵電電晶體、該第二鐵電電晶體、及該第三鐵電電晶體的一源極。
  20. 如請求項12所述的鐵電電晶體，其中該垂直通道包含一氧化銦鎵鋅(IGZO)材料。
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