KR20230016392A - 2단자 메모리 소자, 그것의 제조 방법 및 2단자 메모리 소자를 포함하는 반도체 소자 - Google Patents
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Abstract
본 발명은 기판, 상기 기판의 상면에 대향되게 형성되는 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극과 연결되며, 상기 소스 전극과 상기 드레인 전극 간에 형성되는 강유전체층 및 상기 드레인 전극으로부터 이어지며, 상기 강유전체층 상에 적층되는 확장된 드레인 전극을 포함하는 2단자 메모리 소자로서, 본 발명에 의하면, 다층의 가변 저항층들을 가짐으로써 멀티 저항 레벨을 구현할 수 있는, 크로스-포인트형 및 뉴로모픽 소자로서 응용 가능하다.
Description
본 발명은 2단자로 동작하는 메모리 소자와 그것을 제조하는 방법에 관한 것이다.
차세대 반도체 기술로 강유전 물질 기반의 소자 및 크로스-포인트형 가변 저항성 메모리 기술이 주목받고 있다. 또한, 확대되고 있는 인공지능 연구에 대한 관심은 이제 기술의 정확도 뿐만 아니라 기술 구현 시 발생하는 높은 소비전력 및 이를 연결할 5G 통신에 대한 단점이 부각되면서 이를 해결하기 위한 뉴로모픽 기술도 주목 받고 있다. 이러한 뉴로모픽 소자는 학습된 상태에 따라 다양한 저항 레벨들을 가질 수 있고, 상기 저항 레벨들에 따라 다양한 전압 또는 전류를 출력할 수 있다.
강유전체(ferroelectrics)는 외부의 전기장이 없이도 스스로 분극(자발 분극, Spontaneous polarization, Ps)을 가지는 재료로서, 외부 전기장에 의하여 분극의 방향이 바뀔 수(switching) 있는 물질을 뜻하고, 퀴리 온도(상전이 온도) 이상에서는 해당 특성을 잃어버린다.
강유전체 종류는 다음의 예를 들 수 있다.
타이타늄산바륨 (BaTiO3) : 최초로 발견된 페로브스카이트 구조의 강유전체.
지르콘티탄산납 (PZT, (PbZrxTi1- O3)): Lead zirconate titanate, 타이타늄산바륨 대비 감도가 더 높고 작동 온도가 더 높다. 또한 물리적 강도, 화학적 불활성, 맞춤 성 및 상대적으로 낮은 제조 비용으로 인해 가장 일반적으로 사용되는 피에조 세라믹이다.
산화하프뮴 (HfO2): 높은 유전율의 특성으로 인텔의 CPU에 하이K 메탈 게이트에 적용된다. 비교적 최근(2011년)에는 기존의 재료(~130nm) 대비 얇은 두께(~10 nm)에서도 강유전체 특성을 유지할 수 있다는 것이 보고되었다. 이러한 특성은 Al, Zr, Si 등의 불순물의 조성과 관련 있으며 순수 산화하프뮴의 결정을 조절하여 강유전체 특성을 확인하기도 한다.
강유전체 메모리는 읽기 쓰기가 모두 가능한 비휘발성 메모리로 우수한 정보보존 특성을 가지고 있으나, 미세화 등에 대한 한계로 인해 상용화에 성공하지 못하고 있으며, 응용 구조에 따라 크게 커패시터 형과 FET(Field Effect Transistor) 형으로 나뉜다.
커패시터 형은 DRAM과 동일한 구조이나 정보를 저장하는 캐패시터가 강유전체로 대체되는 구조이고, 0과 1의 정보를 Pulse 인가된 펄스에 의해 저장된 분극의 방향이 저장된다. 그리고, 읽기 과정에서 항상 +Pulse 를 인가하며 Sense amp.를 이용해 정보를 검출하며, 원래의 정보가 파괴되는 Destructive read 특성을 가지고, 재쓰기 과정이 필요하다.
FET 형은 분극의 방향과 저항 특성이 일치하지 않기 때문에 저항형 메모리로 응용은 불가하며, FET의 게이트산화막이 강유전체로 대체되는 구조이다.
도 1과 같이 기판(11) 상에 반도체층(12)의 양 측으로 소스(Sourc) 전극(13)과 드레인(Drain) 전극(14)이 형성되고, 소스 전극(13), 드레인 전극(14), 반도체층(12)을 강유전체(15)가 덮는 형태로 구성되며, 게이트 전극(16)이 채널층에 대응되게 강유전체(15) 상에 형성된다. 이를 통해 소스 전극(13)과 드레인 전극(14) 간에 발생하는 도전성 차이로 0과 1을 판단하고, 읽기 동작시 분극반전이 일어나지 않기 때문에 커패시터 형 대비 고내구성 소자 실현 가능하다.
커패시터를 필요로 하지 않기 때문에 소자의 집적도를 높이는데 유리하고, 플래시 메모리 대비 빠른 속도와 게이트 펄스인가를 통해 전도도의 높은 선형 동작을 보이는데 유리하나, 3단자로 동작하는 단점을 가지고 있다.
강유전체 메모리는 속도도 빠르면서 내구성이 높고 전력소비량이 낮아 뉴로모픽 응용 분야의 시냅스 소자로서 응용될 높은 가능성을 지닌다.
종래 기술에서는 강유전체를 커패시터 형 또는 FET 형으로 구조를 개발하여 상용 메모리를 대체하려는 연구를 진행하고 있다.
그러나, 커패시터 형 구조는 펄스에 의해 조절된 분극이 저항 변화와 비례하지 않고 분극 저장 상태를 읽기 동작을 위해 sense amplifer 가 필요하고 읽기 동작 수행 시 저장 상태가 보존되지 않기 때문에 저장 상태가 학습에 기본이 되는 시냅스 소자 적용이 어렵다.
또한, FET 형 구조는 게이트 펄스에 의해 시냅스 소자에 중요한 특성인 선형적인 전기전도도 특성을 지니고 있으나, 게이트 펄스 인가를 통한 3단자 동작 특성으로 Cross point array(교차점 어레이) 구조에 적용할 수 없어 집적도와 어레이 복잡도의 큰 상승을 초래한다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 이 기술이 속하는 분야에서 통상의 지식을 가진 자에게 이미 알려진 종래기술이 아닌 사항을 포함할 수 있다.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 다층의 가변 저항층들을 가짐으로써 멀티 저항 레벨을 구현할 수 있는, 크로스-포인트형 및 뉴로모픽 소자로서 응용 가능한 2단자 메모리 소자, 그것의 제조 방법 및 2단자 메모리 소자를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 일 관점에 의한 2단자 메모리 소자는, 기판, 상기 기판의 상면에 대향되게 형성되는 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극과 연결되며, 상기 소스 전극과 상기 드레인 전극 간에 형성되는 강유전체층 및 상기 드레인 전극으로부터 이어지며, 상기 강유전체층 상에 적층되는 확장된 드레인 전극을 포함한다.
그리고, 상기 확장된 드레인 전극은 상기 드레인 전극의 상부 영역 및 상기 소스 전극과 상기 드레인 전극 사이 영역의 상기 강유전체층을 덮는 것을 특징으로 한다.
또한, 상기 강유전체층은 상기 확장된 드레인 전극을 제외한 상기 기판, 상기 소스 전극 및 상기 드레인 전극을 덮는 형태로 적층된 것을 특징으로 한다.
여기서, 상기 강유전체층은 자발 분극 특성을 가진 물질인 것을 특징으로 한다.
보다 구체적으로, 상기 강유전체층은 폴리비닐리덴 플루오라이드(PVDF, Polyvinylidene fluoride), 산화하프늄지르코늄(HfZrO2), 산화하프란타늄(La:HfO2), 알루미늄(Al):산화하프늄(HfO2) 및 실리콘(Si):산화하프늄(HfO2) 중 어느 하나의 물질로 구성된 산화막인 것을 특징으로 한다.
한편, 상기 소스 전극 및 상기 드레인 전극과 연결되며, 상기 기판 상에 적층되는 반도체층을 더 포함하고, 상기 강유전체층은 상기 반도체층 상면에 적층되는 것을 특징으로 한다.
그리고, 상기 드레인 전극에 인가되는 입력 전압 펄스에 의해 상기 강유전체층의 분극이 조절되는 것을 특징으로 한다.
나아가, 상기 입력 전압 펄스의 변화에 따라 상기 소스 전극과 상기 드레인 전극 간 채널 영역의 전기전도도가 선형적으로 변화하는 것을 특징으로 한다.
다음으로, 본 발명의 일 관점에 의한 반도체 소자는, 상기의 2단자 메모리 소자, 상기 소스 전극을 중간 전극으로 공유하고, 상기 중간 전극과 대향되게 상기 기판 상에 형성된 모스펫 소스 전극, 상기 중간 전극과 상기 모스펫 소스 전극 간에 형성되는 절연막 및 상기 절연막 상에 형성되는 게이트 전극을 포함한다.
다음, 본 발명의 다른 관점에 의한 2단자 메모리 소자는, 기판, 드레인 전극 및 상기 드레인 전극의 하면으로부터 이어지며, 상기 기판 상에 적층되는 확장된 드레인 전극, 상기 드레인 전극과 연결되며, 상기 확장된 드레인 전극 및 상기 기판을 덮는 강유전체층 및 상기 드레인 전극과 대향되도록 상기 강유전체층 상에 적층되는 소스 전극을 포함한다.
여기서, 상기 강유전체층은 폴리비닐리덴 플루오라이드(PVDF, Polyvinylidene fluoride), 산화하프늄지르코늄(HfZrO2), 산화하프란타늄(La:HfO2), 알루미늄(Al):산화하프늄(HfO2) 및 실리콘(Si):산화하프늄(HfO2) 중 어느 하나의 물질로 구성된 산화막인 것을 특징으로 한다.
그리고, 상기 소스 전극 및 상기 드레인 전극과 연결되며, 상기 강유전체층 상에 적층되는 반도체층을 더 포함할 수 있다.
다음으로, 본 발명의 다른 일 관점에 의한 반도체 소자는, 상기의 2단자 메모리 소자, 상기 소스 전극을 중간 전극으로 공유하고, 상기 중간 전극과 대향되게 배치되는 모스펫 소스 전극, 상기 기판 상에 형성된 게이트 전극 및 상기 게이트 전극을 덮으며, 상기 중간 전극과 상기 모스펫 소스 전극 간에 형성되는 절연막을 포함한다.
그리고, 본 발명의 일 관점에 의한 2단자 메모리 소자 제조 방법은, 기판 상에 반도체층을 형성하는 단계, 상기 반도체층과 연결되며 상기 기판 상에 대향되게 소스 전극 및 드레인 전극을 형성하는 단계, 상기 기판, 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극을 덮는 강유전체층을 적층하는 단계, 상기 드레인 전극을 덮는 상기 강유전체층의 영역을 에칭하는 단계 및 상기 드레인 전극 상면으로부터 연장되며, 상기 강유전체층의 일부 영역을 덮는 확장된 드레인 전극을 형성하는 단계를 포함한다.
그리고, 상기 강유전체층의 상기 일부 영역은 상기 소스 전극과 상기 드레인 전극 사이 영역인 것을 특징으로 한다.
본 발명은 통상의 3단자 기반의 강유전체 기반 시냅스 소자와는 달리 2단자로 동작 가능한 강유전체 시냅스 소자로서, 드레인 전극이 강유전체 층의 상부로 연장되어 이를 오버랩(overlap)하는 구조를 지녀 구조의 복잡성 증대를 개선하고, 저항형 멤리스터 등과 같이 크로스 포인트 구조에 적용이 될 수 있다. 이를 통해 어레이 구성 시 집적도를 개선할 수 있을 것으로 판단된다.
Sense amp.나 destructive 읽기 동작 등과 같은 강유전체 소자의 단점을 개선하고 인가된 전압에 의해 점진적으로 전도도를 변화할 수 있어 2단자 강유전체 시냅스 소자라는 뉴로모픽 응용 연구 분야에 새로운 대안이 될 수 있다.
해당 구조는 기존의 실리콘 MOSFET 공정에서 강유전체 공정 외에는 새로운 추가 공정을 필요로 하지 않기 때문에 산업에 응용하기 매우 용이하다.
크로스 포인트 어레이 구현 시, 누설 전류를 방지하기 위해서는 메모리 외에도 셀렉터의 추가 구성이 발생하는데, 앞서 제시한 전극을 공유하는 1T1R 구조 적용 시, 메모리와 모스펫 간에 많은 공정을 공유할 수 있어 공정 시 비용을 효율적으로 저감 시킬 수 있다.
도 1은 종래의 강유전체 메모리 소자를 개략적으로 도시한 것이다.
도 2는 본 발명의 제1 실시예에 의한 메모리 소자를 도시한 것이다.
도 3은 본 발명의 제1 실시예에 의한 메모리 소자에 전압 인가 초기의 정렬 상태를 나타낸 것이다.
도 4 내지 도 6은 본 발명의 제1 실시예에 의한 메모리 소자의 양의 전압 인가에 따른 분극을 순차적으로 도시한 것이다.
도 7은 도 4 내지 도 6과 같이 양의 전압 인가시 전류 측정 결과이다.
도 8 내지 도 10은 본 발명의 제1 실시예에 의한 메모리 소자의 음의 전압 인가에 따른 분극을 순차적으로 도시한 것이다.
도 11은 도 8 내지 도 10과 같이 양의 전압 인가시 전류 측정 결과이다.
도 12A 내지 도 17B는 본 발명의 제1 실시예에 의한 메모리 소자의 제조 방법을 순차적으로 도시한 것으로서,
도 12A, 도 13A, 도 14A, 도 15A, 도 16A, 도 17A는 측면 형상을 도 12B, 도 13B, 도 14B, 도 15B, 도 16B, 도 17B는 상면 형상을 도시한 것이다.
도 18은 본 발명의 제1 응용 실시예에 의한 반도체 소자를 도시한 것이다.
도 19는 본 발명의 제2 실시예에 의한 메모리 소자를 도시한 것이다.
도 20은 본 발명의 제2 응용 실시예에 의한 반도체 소자를 도시한 것이다.
도 21은 본 발명의 제3 실시예에 의한 메모리 소자를 도시한 것이다.
도 2는 본 발명의 제1 실시예에 의한 메모리 소자를 도시한 것이다.
도 3은 본 발명의 제1 실시예에 의한 메모리 소자에 전압 인가 초기의 정렬 상태를 나타낸 것이다.
도 4 내지 도 6은 본 발명의 제1 실시예에 의한 메모리 소자의 양의 전압 인가에 따른 분극을 순차적으로 도시한 것이다.
도 7은 도 4 내지 도 6과 같이 양의 전압 인가시 전류 측정 결과이다.
도 8 내지 도 10은 본 발명의 제1 실시예에 의한 메모리 소자의 음의 전압 인가에 따른 분극을 순차적으로 도시한 것이다.
도 11은 도 8 내지 도 10과 같이 양의 전압 인가시 전류 측정 결과이다.
도 12A 내지 도 17B는 본 발명의 제1 실시예에 의한 메모리 소자의 제조 방법을 순차적으로 도시한 것으로서,
도 12A, 도 13A, 도 14A, 도 15A, 도 16A, 도 17A는 측면 형상을 도 12B, 도 13B, 도 14B, 도 15B, 도 16B, 도 17B는 상면 형상을 도시한 것이다.
도 18은 본 발명의 제1 응용 실시예에 의한 반도체 소자를 도시한 것이다.
도 19는 본 발명의 제2 실시예에 의한 메모리 소자를 도시한 것이다.
도 20은 본 발명의 제2 응용 실시예에 의한 반도체 소자를 도시한 것이다.
도 21은 본 발명의 제3 실시예에 의한 메모리 소자를 도시한 것이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
본 발명의 바람직한 실시 예를 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지의 기술이나 반복적인 설명은 그 설명을 줄이거나 생략하기로 한다.
도 2는 본 발명의 제1 실시예에 의한 메모리 소자를 도시한 것이다. 이하 도 2를 참조하여 본 발명의 제1 실시예에 의한 2단자 메모리 소자를 설명하기로 한다.
본 발명의 메모리 소자는 강유전체가 절연막을 대체하는 트랜지스터 기반 시냅스 소자로서의 특징을 가지며, 기존의 3단자와 달리 2단자 구조를 가진 소자이다.
도 1에서 설명한 통상의 3단자 기반의 강유전체 기반 시냅스 소자와는 달리 드레인 전극이 강유전체 층의 상부로 연장되어 이를 오버랩(overlap)하는 구조로서, 3단자 구조의 복잡성 등대를 개선하여 저항형 멤리스터 등과 같이 크로스 포인트(cross-point) 구조에 적용될 수 있도록 하는 구조이다.
기존 3단자 강유전체 메모리 구조에서는, 메모리 상태를 조절하는 게이트 전극과 저장된 메모리 상태를 확인하는 데 필요한 드레인/소스 전극으로 구분되어 사용되었다. 즉, 두 가지 동작이 구분되어 활용되어왔으나, 본 발명에서 제시하는 구조를 활용한다면 두 가지 동작을 게이트 전극의 구비 없이도 구현할 수 있다. 이를 통해 저항형 메모리 기반의 어레이 연구에서 활용되는 아날로그 Multiply-accumulate(MAC) 연산을 수행할 수 있게 된다. 또한 전압 인가에 따른 멀티레벨 구현을 통해 Process-in-memory 구현에 적합한 동작을 구현할 수 있으나, 기존의 3단자 구조에서는 이러한 연산 적용이 불가능하다.
이를 위한 본 발명의 구조는 기판(110), 반도체층(120), 소스 전극(130), 드레인 전극(140), 강유전체층(150), 확장 드레인 전극(160)으로 구성된다.
기판(110)은 실리콘, 저마늄, 실리콘옥사이드 기판 또는 유리, PET 필름 등으로 형성될 수 있다.
기판(110) 상에 형성되는 반도체층(120)은 실리콘, 저마늄, III-V 족 반도체, 산화물 반도체, 유기물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide), 흑린(phosphorene) 등의 반도체 물질을 포함할 수 있다.
기판(110) 상면의 양 측부에 대향되게 소스 전극(130)과 드레인 전극(140)이 적층되며, 소스 전극(130)과 드레인 전극(140)이 반도체층(120)에 의해 연결된다.
강유전체층(150)은 소스 전극(130)과 드레인 전극(140) 사이의 반도체층(120) 상면과 소스 전극(130)을 포함하여 드레인 전극(140) 상면을 제외한 모든 영역을 덮는 형태로 적층된다.
강유전체층은 폴리비닐리덴 플루오라이드(PVDF, Polyvinylidene fluoride)와 같은 폴리머(polymer) 물질, 산화하프늄지르코늄(HfZrO2), 산화하프란타늄(La:HfO2), 알루미늄(Al):산화하프늄(HfO2), 실리콘(Si):산화하프늄(HfO2)과 같은 산화막 등 자발 분극 특성을 가지는 물질을 성장, 증착 또는 직접 전사하여 형성할 수 있다.
그리고, 본 발명은 확장된 드레인 전극(160)이 드레인 전극(140)과 강유전체층(150)의 일부 영역을 덮는 형태로 구성된다.
즉, 드레인 전극(160)의 상부 영역과 드레인 전극(140)과 소스 전극(130) 사이 영역의 강유전체층(150)을 덮는 구조를 가진다.
해당 구조는 드레인 전극(140)과 연결된 확장된 드레인(160, Extended drain) 전극이 채널 영역을 포개는 형태로 구성됨으로써, 소스 전극(130)은 접지되고 드레인 전극(140)에 인가된 입력 전압 펄스에 의해 강유전체층(140)의 분극이 조절되어 반도체 채널의 전도도가 점진적으로 증가 할 수 있다.
해당 구조는 기존의 실리콘 MOSFET 공정에서 강유전체 공정 외에는 새로운 추가 공정을 필요로 하지 않기 때문에 산업에 응용하기 매우 용이한 형태가 된다.
기존의 3단자 강유전체 메모리는 드레인 전극을 통해 읽기 동작을 할 수 있을 뿐, 쓰기 및 소거 동작은 게이트 전극을 통해 수행해야했으나, 이상의 본 발명에 의한 2단자 강유전체 메모리 소자는 드레인 전극(130)을 통해 읽기 동작 뿐만 아니라 쓰기 및 소거 동작을 전부 수행할 수 있으므로, 메모리 어레이 구성시 복잡도를 획기적으로 낮출 수 있어 고집적 메모리 어레이 구성에 매우 큰 장점을 지닌다. 공정 또한 기존의 3단자 트랜지스터와 크게 달라지지 않아 쉽게 활용이 가능함을 알 수 있다.
다음, 도 3은 본 발명의 제1 실시예에 의한 메모리 소자에 전압 인가 초기의 정렬 상태를 나타낸 것이다.
도 4 내지 도 6은 본 발명의 제1 실시예에 의한 메모리 소자의 양의 전압 인가에 따른 분극을 순차적으로 도시한 것이며, 도 7은 도 4 내지 도 6과 같이 양의 전압이 인가됨에 따라 변화한 전기전도도 측정 결과이다.
분극의 정렬에 따라 하부 영역의 채널 저항이 변화하므로, 채널 내부의 저항(전도도) 변화는 접촉 저항이 크더라도 동일하게 작용될 수 있다고 가정한다.
도 4와 같이 초기에 강유전체층(150)에 정렬이 발생하기 전에는 채널(반도체) 영역의 전위가 고르게 변화할 수 있다. 인가된 입력 전압 펄스(예를 들어 +3V 이상, 분극을 발생시킬 정도의 충분한 전압 크기)에 의해 전압 차이가 크게 발생한 소스 전극(130) 근처의 강유전체부터 분극의 정렬이 발생하게 된다.
도 4 내지 도 6에서 소자의 포텐셜을 음영(그라데이션)으로 표현하여 전압차이(전위차)의 높낮이를 나타내었으며, 저항이 큰 영역에서는 전압 분배 현상에 의해 급격한 전위차가 발생할 수 있도록 표시하였다. 소스 전극(130) 근처의 강유전체부터 분극의 정렬이 순차적으로 발생함을 알 수 있다.
즉, 양의 입력 전압 펄스가 순차적으로 입력되면, 소스 전극(130) 근처 영역의 강유전체 분극이 정렬되면서 하부의 채널 저항이 낮아진다.
따라서 도 4 내지 도 6에서 점진적으로 채널 영역 내에 낮은 전위(옅은 부분)를 가진 영역이 증가하는 것은 정렬된 분극에 의해 해당 위치의 채널 저항이 낮아진 것을 의미한다. 지속적인 양의 입력 전압 펄스 인가에 의해 소스 전극(130)에서 드레인 전극(140) 방향으로 저항이 낮아진 구간이 늘어나며, 이에 따라 종합적인 채널의 전기전도도가 점진적으로 증가한다.
도 7의 측정 결과를 참조하면, 예컨대 소자의 전기전도도 변화는 +0.1 V의 읽기 전압을 인가하여 확인한 전류 값일 수 있으며, 읽기 전압은 소자의 저항을 변화시키지 않을 정도의 크기이며 전기전도도를 확인할 수 있는 값에서 결정 될 수 있다. (예를 들어 표현한 값이며 변동이 가능함.)
일정한 양의 입력 전압 펄스에 의해 분극 정렬이 발생하며 전기전도도가 점진적으로 증가 할 수 있음을 알 수 있고, 이와 같은 전기전도도의 점진적 증가는 시냅스 소자 Potentiation 동작을 수행할 수 있으며, 이를 활용한 뉴로모픽 칩에 적용될 수 있다.
그리고, 도 8 내지 도 10은 본 발명의 제1 실시예에 의한 메모리 소자의 음의 전압 인가에 따른 분극을 순차적으로 도시한 것이며, 도 11은 도 8 내지 도 10과 같이 음의 전압이 인가됨에 따라 변화한 전기전도도 측정 결과이다.
도 8에 나타낸 바와 같이 소자의 전기전도도를 감소시키기 위해 드레인 전극(140)에 음의 입력 전압 펄스(예를 들어 -3 V)를 인가하고 접지를 소스 전극(130)에 인가할 수 있다. 인가되는 드레인 전극(140)은 낮은 전위를 , 접지되는 소스 전극(130)은 높은 전위를 가지게 된다.
읽기 전압은 소자의 저항을 변화시키지 않을 정도의 크기이며 전기전도도를 확인할 수 있는 값에서 결정 될 수 있다.
인가된 입력 펄스에 의해 전압 차이가 크게 발생한 소스 전극(130) 근처의 강유전체부터 분극의 정렬이 발생함을 알 수 있다.
이에 따라 해당 영역의 반도체 채널의 저항이 증가하면서 전압 분배 특성에 의해 급격한 전위차 발생한다. 음의 입력 전압 펄스가 입력되면 소스 전극(130)에서 드레인 전극(140) 방향 쪽으로 순차적으로 분극이 정렬되면서 해당 위치의 채널의 저항이 증가하고, 이에 따라 채널의 저항이 도 11과 같이 점진적으로 감소하게 된다.
이러한 전기전도도의 점진적 감소는 시냅스 소자 Depression 동작을 수행할 수 있으며, 이를 활용한 뉴로모픽 칩에 적용될 수 있게 된다.
다음, 도 12A 내지 도 17B는 본 발명의 제1 실시예에 의한 메모리 소자의 제조 방법을 순차적으로 도시한 것으로서, 도 12A, 도 13A, 도 14A, 도 15A, 도 16A, 도 17A는 측면 형상을 도 12B, 도 13B, 도 14B, 도 15B, 도 16B, 도 17B는 상면 형상을 도시한 것이다.
이하, 도 12A 내지 도 17B를 참조하여 본 발명의 제1 실시예에 의한 메모리 소자의 제조 방법을 설명한다.
먼저, 기판(110, 예를 들어 Bare Si wafer)을 준비하고, 기판(110) 상에 반도체층(120)을 증착(deposition)한다.
그리고, 기판(110) 상면의 양 측부에 대향되게 소스 전극(130)과 드레인 전극(140)을 증착 형성하고, 소스 전극(130)과 드레인 전극(140)의 일부가 각각 반드체층(120)에 연결된다.
그런 다음, 강유전체층(150)을 기판(110), 반도체층(120), 소스 전극(130), 드레인 전극(140) 전체를 덮도록 증착한다.
그리고, 드레인 전극(140) 상면을 덮는 강유전체층(150)을 에칭(etching)한다.
이후, 확장된 드레인 전극(160)을 형성하고, 확장된 드레인 전극(160)은 드레인 전극(160)의 상부 영역과 드레인 전극(140)과 소스 전극(130) 사이 영역의 강유전체층(150)을 덮도록 증착함으로써 제조한다.
다음, 도 18은 본 발명의 제1 응용 실시예에 의한 반도체 소자를 도시한 것이다.
본 발명의 응용 실시예에 의한 반도체 소자는 앞서 설명한 제1 실시예에 의한 메모리 소자(210)를 기판(Substrate) 상단의 좌측부에, 그리고 모스펫(MOSFET) 소자(220)가 우측부에 위치하여 중앙부의 소스 전극이 중간 전극(Intermediate electrode)으로서 각각의 소자들이 공유하는 1T1R(1Transfer 1Receiver) 형태로 구성될 수 있다.
2단자 메모리 소자(210)와 연결된 모스펫 소자(220)의 게이트 전압을 조절하여 크로스 포인트 어레이 구성 시 발생하는 누설 전류 문제를 해결할 수 있다.
좌측부에 위치한 2단자 강유전체 메모리는 기판의 상부에 반도체 영역(Semi.)과 그 상부에 강유전체 영역(Ferroelectric)이 존재하고, 양단에 드레인 전극(Drain), 중간 전극(Intermediate electrode), 확장된 드레인 전극(Extended Drain)이 위치한다.
그리고, 우측부에 모스펫 소자(220)는 중간 전극(Intermediate electrode)을 공유하며, 기판(Substrate)의 상부에 반도체 영역(Semi.)과 우측에 이와 연결된 소스 전극(Source, 2단자 메모리 소자와 구분을 위해 모스펫 소스 전극이라 할 수 있다)이 배치되며, 반도체 영역(Semi.)의 상부에 절연막(Insulator), 게이트 전극(Gate)이 순차적으로 위치한다.
해당 구조 제작 시 비슷한 구조적인 특징으로 인해 강유전체 및 절연막 공정을 제외한 공정은 함께 진행할 수 있기 때문에 공정이 단순화되는 장점도 가진다.
다음, 도 19는 본 발명의 제2 실시예에 의한 메모리 소자를 도시한 것이다.
도시와 같이 제2 실시예에 의한 메모리 소자는 소자의 양 단에 드레인(360)과 소스 전극(350)이, 기판(310)의 상단 일 측에 확장된 드레인 전극(320)이 위치한다. 강유전체층(330)은 확장된 드레인 전극(320)을 일부 덮으면서 기판(310) 상에 형성되고, 드레인 전극(360) 영역을 제외한 영역을 덮도록 에칭하여 형성된다.
반도체층(340, 반도체 채널)이 확장된 드레인 전극(320)에 대응되는 상방향에 강유전체층(330) 상에 형성되고, 반도체층(340)의 양 측으로 소스 전극(350)이 강유전체층(330) 상에 형성되고, 드레인 전극(360)이 확장된 드레인 전극(320) 상에 형성된다.
달라진 구조로 인해 소자 동작의 변경점은 없으며, 확장된 드레인 전극(320)과 소스 전극(350) 간의 절연막의 두께 확보가 용이하여 원치 않는 누설 전류의 영향을 최소화하는 것이 가능하다.
도 20은 도 19의 본 발명의 제2 응용 실시예에 의한 반도체 소자를 도시한 것이다.
본 발명의 제2 응용 실시예는 본 발명의 제1 응용 실시예와 유사하게, 제2 실시예에 의한 메모리 소자(410)를 기판(Substrate) 상단의 좌측부에, 그리고 모스펫(MOSFET) 소자(420)가 우측부에 위치한다.
좌측부에 위치한 2단자 강유전체 메모리는 기판(Substrate)의 상부에 확장된 드레인 전극(Extended Drain)이 위치하고 그 상부에는 강유전체층(Ferroelectric)이 존재한다. 확장된 드레인 전극(Extended Drain)과 연결된 드레인 전극(Drain), 반도체층(Semi.), 중간 전극(Intermediate electrode)이 배치되며. 우측부에는 기판(Substrate) 상부에 게이트 전극(Gate), 절연막(Insulator), 반도체층(Semi.)이 순차적으로 배치되고 중간 전극(Intermediate electrode)과 소스 전극(Source, 2단자 메모리 소자와 구분을 위해 모스펫 소스 전극이라 할 수 있다)이 반도체층(Semi.)과 맞닿아있는 형태의 구조(bottom gate형태)가 된다.
해당 구조를 통해 1T1R구조를 구현할 수 있으며, 확장된 드레인 전극(Extended Drain)과 중간 전극(Intermediate electrode) 간의 절연막(Insulator)의 두께 확보가 용이하여 원치 않는 누설 전류의 영향을 최소화하는 것이 가능하다.
마지막으로, 도 21은 본 발명의 제3 실시예에 의한 메모리 소자를 도시한 것이며, 앞선 제1 실시예와 동일한 설명은 생략하도록 한다.
제3 실시예에 의한 메모리 소자는 채널 영역이 기판(P-type)의 상단부 영역에 형성될 수 있다.
기판(반도체)의 도핑 농도를 예를 들어 ion implantation 기법을 활용하여, N 혹은 P 타입으로 조절하고 강유전체층(Ferroelectric)의 분극 정렬 정도에 따라 강유전체층의 하단부에 채널 영역(channel)을 형성할 수 있다.
이상과 같은 본 발명은 예시된 도면을 참조하여 설명되었지만, 기재된 실시 예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형될 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정 예 또는 변형 예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이며, 본 발명의 권리범위는 첨부된 특허청구범위에 기초하여 해석되어야 할 것이다.
110, 310, 510 : 기판
120,340, 520 : 반도체층
130, 350, 530 : 소스 전극
140, 360, 540 : 드레인 전극
150, 330, 550 : 강유전체층
160,320, 560 : 확장 드레인 전극
210, 410 : 2단자 메모리 소자
220, 420 : 모스펫 소자
120,340, 520 : 반도체층
130, 350, 530 : 소스 전극
140, 360, 540 : 드레인 전극
150, 330, 550 : 강유전체층
160,320, 560 : 확장 드레인 전극
210, 410 : 2단자 메모리 소자
220, 420 : 모스펫 소자
Claims (15)
- 기판;
상기 기판의 상면에 대향되게 형성되는 소스 전극 및 드레인 전극;
상기 소스 전극 및 상기 드레인 전극과 연결되며, 상기 소스 전극과 상기 드레인 전극 간에 형성되는 강유전체층; 및
상기 드레인 전극으로부터 이어지며, 상기 강유전체층 상에 적층되는 확장된 드레인 전극을 포함하는,
2단자 메모리 소자. - 청구항 1에 있어서,
상기 확장된 드레인 전극은 상기 드레인 전극의 상부 영역 및 상기 소스 전극과 상기 드레인 전극 사이 영역의 상기 강유전체층을 덮는 것을 특징으로 하는,
2단자 메모리 소자. - 청구항 2에 있어서,
상기 강유전체층은 상기 확장된 드레인 전극을 제외한 상기 기판, 상기 소스 전극 및 상기 드레인 전극을 덮는 형태로 적층된 것을 특징으로 하는,
2단자 메모리 소자. - 청구항 2에 있어서,
상기 강유전체층은 자발 분극 특성을 가진 물질인 것을 특징으로 하는,
2단자 메모리 소자. - 청구항 4에 있어서,
상기 강유전체층은 폴리비닐리덴 플루오라이드(PVDF, Polyvinylidene fluoride), 산화하프늄지르코늄(HfZrO2), 산화하프란타늄(La:HfO2), 알루미늄(Al):산화하프늄(HfO2) 및 실리콘(Si):산화하프늄(HfO2) 중 어느 하나의 물질로 구성된 산화막인 것을 특징으로 하는,
2단자 메모리 소자. - 청구항 2에 있어서,
상기 소스 전극 및 상기 드레인 전극과 연결되며, 상기 기판 상에 적층되는 반도체층을 더 포함하고,
상기 강유전체층은 상기 반도체층 상면에 적층되는 것을 특징으로 하는,
2단자 메모리 소자. - 청구항 2에 있어서,
상기 드레인 전극에 인가되는 입력 전압 펄스에 의해 상기 강유전체층의 분극이 조절되는 것을 특징으로 하는,
2단자 메모리 소자. - 청구항 7에 있어서,
상기 입력 전압 펄스의 변화에 따라 상기 소스 전극과 상기 드레인 전극 간 채널 영역의 전기전도도가 선형적으로 변화하는 것을 특징으로 하는,
2단자 메모리 소자. - 청구항 3에 의한 2단자 메모리 소자;
상기 소스 전극을 중간 전극으로 공유하고, 상기 중간 전극과 대향되게 상기 기판 상에 형성된 모스펫 소스 전극;
상기 중간 전극과 상기 모스펫 소스 전극 간에 형성되는 절연막; 및
상기 절연막 상에 형성되는 게이트 전극을 포함하는,
반도체 소자. - 기판;
드레인 전극 및 상기 드레인 전극의 하면으로부터 이어지며, 상기 기판 상에 적층되는 확장된 드레인 전극;
상기 드레인 전극과 연결되며, 상기 확장된 드레인 전극 및 상기 기판을 덮는 강유전체층; 및
상기 드레인 전극과 대향되도록 상기 강유전체층 상에 적층되는 소스 전극을 포함하는,
2단자 메모리 소자. - 청구항 10에 있어서,
상기 강유전체층은 폴리비닐리덴 플루오라이드(PVDF, Polyvinylidene fluoride), 산화하프늄지르코늄(HfZrO2), 산화하프란타늄(La:HfO2), 알루미늄(Al):산화하프늄(HfO2) 및 실리콘(Si):산화하프늄(HfO2) 중 어느 하나의 물질로 구성된 산화막인 것을 특징으로 하는,
2단자 메모리 소자. - 청구항 10에 있어서,
상기 소스 전극 및 상기 드레인 전극과 연결되며, 상기 강유전체층 상에 적층되는 반도체층을 더 포함하는,
2단자 메모리 소자. - 청구항 10에 의한 2단자 메모리 소자;
상기 소스 전극을 중간 전극으로 공유하고, 상기 중간 전극과 대향되게 배치되는 모스펫 소스 전극;
상기 기판 상에 형성된 게이트 전극; 및
상기 게이트 전극을 덮으며, 상기 중간 전극과 상기 모스펫 소스 전극 간에 형성되는 절연막을 포함하는,
반도체 소자. - 기판 상에 반도체층을 형성하는 단계;
상기 반도체층과 연결되며 상기 기판 상에 대향되게 소스 전극 및 드레인 전극을 형성하는 단계;
상기 기판, 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극을 덮는 강유전체층을 적층하는 단계;
상기 드레인 전극을 덮는 상기 강유전체층의 영역을 에칭하는 단계; 및
상기 드레인 전극 상면으로부터 연장되며, 상기 강유전체층의 일부 영역을 덮는 확장된 드레인 전극을 형성하는 단계를 포함하는,
2단자 메모리 소자 제조 방법. - 청구항 14에 있어서,
상기 강유전체층의 상기 일부 영역은 상기 소스 전극과 상기 드레인 전극 사이 영역인 것을 특징으로 하는,
2단자 메모리 소자 제조 방법.
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