JPH10135362A - 薄膜半導体ゲート電極を使用した強誘電性トランジスタおよびその製造方法 - Google Patents
薄膜半導体ゲート電極を使用した強誘電性トランジスタおよびその製造方法Info
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- JPH10135362A JPH10135362A JP9294681A JP29468197A JPH10135362A JP H10135362 A JPH10135362 A JP H10135362A JP 9294681 A JP9294681 A JP 9294681A JP 29468197 A JP29468197 A JP 29468197A JP H10135362 A JPH10135362 A JP H10135362A
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Abstract
(57)【要約】
【課題】 高速、不揮発性および非破壊読出しメモリに
使用し得る集積回路の強誘電性構造を得る。 【解決手段】 第１および第２の端４４，４６を有する
半導電性ゲート電極３８に重なる強誘電性薄膜４０の分
極は、ゲート電極３８と導電性電極４２との間に適当な
電圧を印加することにより設定される。続いて、強誘電
性薄膜４０の分極が、導電性電極４２と第１の端４４と
の間に読取り電圧を印加することにより決定される。こ
れにより、強誘電性可変抵抗器の分極が決定されて、第
２の端４６に電圧Ｖ2 が生じる。電圧Ｖ2 の大きさは電
流Ｉ2 の大きさに影響するため、電流Ｉ2 は、強誘電性
薄膜４０の分極を乱すことなく読み取れる強誘電性可変
抵抗に関係する増幅された信号となる。
使用し得る集積回路の強誘電性構造を得る。 【解決手段】 第１および第２の端４４，４６を有する
半導電性ゲート電極３８に重なる強誘電性薄膜４０の分
極は、ゲート電極３８と導電性電極４２との間に適当な
電圧を印加することにより設定される。続いて、強誘電
性薄膜４０の分極が、導電性電極４２と第１の端４４と
の間に読取り電圧を印加することにより決定される。こ
れにより、強誘電性可変抵抗器の分極が決定されて、第
２の端４６に電圧Ｖ2 が生じる。電圧Ｖ2 の大きさは電
流Ｉ2 の大きさに影響するため、電流Ｉ2 は、強誘電性
薄膜４０の分極を乱すことなく読み取れる強誘電性可変
抵抗に関係する増幅された信号となる。
Description
【０００１】
【発明の属する技術の分野】本発明は、一般に、集積回
路の構造および方法に関し、より詳細には、集積回路強
誘電性トランジスタに関する。
路の構造および方法に関し、より詳細には、集積回路強
誘電性トランジスタに関する。
【０００２】ランダムアクセスメモリ集積回路は、典型
的に、一つの単結晶シリコン基板上に集積された本質的
に同一な数百万のセルを含む。各セルは１ビットのディ
ジタル情報を記憶できる。ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）セルは、その比較的単純なセル構
造のゆえに人気があり、通常、一つのアクセストランジ
スタに結合された一つのコンデンサ記憶素子により構成
される。しかしながら、ＤＲＡＭメモリは揮発性であっ
て、頻繁にリフレッシュしてデータの完全性を保持しな
ければならない。また、ＤＲＡＭセル中に記憶されたデ
ータの読み出しは破壊的なプロセスなので、データを読
むたびにデータを再書き込みしなければならない。基本
的なＤＲＡＭ構造の更なる問題の一つは、メモリセルを
より小さなサイズへすることがそもそも困難なことであ
る。これは、セルコンデンサに対する電荷記憶要件が比
例して縮小しないからである。この結果、メモリのアプ
リケーションのために、現在、代わりの材料および構造
が真剣に考察されている。
的に、一つの単結晶シリコン基板上に集積された本質的
に同一な数百万のセルを含む。各セルは１ビットのディ
ジタル情報を記憶できる。ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）セルは、その比較的単純なセル構
造のゆえに人気があり、通常、一つのアクセストランジ
スタに結合された一つのコンデンサ記憶素子により構成
される。しかしながら、ＤＲＡＭメモリは揮発性であっ
て、頻繁にリフレッシュしてデータの完全性を保持しな
ければならない。また、ＤＲＡＭセル中に記憶されたデ
ータの読み出しは破壊的なプロセスなので、データを読
むたびにデータを再書き込みしなければならない。基本
的なＤＲＡＭ構造の更なる問題の一つは、メモリセルを
より小さなサイズへすることがそもそも困難なことであ
る。これは、セルコンデンサに対する電荷記憶要件が比
例して縮小しないからである。この結果、メモリのアプ
リケーションのために、現在、代わりの材料および構造
が真剣に考察されている。
【０００３】強誘電性ランダムアクセスメモリ（ＦＲＡ
Ｍ）構造は、データを記憶するために強誘電性材料の残
留分極性を利用する。ＦＲＡＭは、一般に、メモリセル
内の記憶素子として強誘電性コンデンサまたは強誘電性
トランジスタのいずれかを使用するかによって二つのタ
イプに分けられる。コンデンサに基づくＦＲＡＭは、作
動と基礎的レイアウトとにおいてＤＲＡＭに似ていて、
不揮発性のデータ記憶装置の長所を有し得る一方、やは
り破壊読み出しと縮小の問題とを有する。対照的に、ト
ランジスタに基づくＦＲＡＭは、一般に、より複雑であ
るが、理論的により高い性能を提供し、こうしたセルは
不揮発性記憶装置および非破壊読み出し機能の両方と共
に提案されてきた。不幸なことに、シリコントランジス
タ上に直接に強誘電性薄膜をゲート誘電体として堆積す
ることはこれらの基礎的なトランジスタＦＲＡＭの実用
的な開発のために必要な一ステップであるが、そのため
の研究者達の試みはたいてい失敗してきた。
Ｍ）構造は、データを記憶するために強誘電性材料の残
留分極性を利用する。ＦＲＡＭは、一般に、メモリセル
内の記憶素子として強誘電性コンデンサまたは強誘電性
トランジスタのいずれかを使用するかによって二つのタ
イプに分けられる。コンデンサに基づくＦＲＡＭは、作
動と基礎的レイアウトとにおいてＤＲＡＭに似ていて、
不揮発性のデータ記憶装置の長所を有し得る一方、やは
り破壊読み出しと縮小の問題とを有する。対照的に、ト
ランジスタに基づくＦＲＡＭは、一般に、より複雑であ
るが、理論的により高い性能を提供し、こうしたセルは
不揮発性記憶装置および非破壊読み出し機能の両方と共
に提案されてきた。不幸なことに、シリコントランジス
タ上に直接に強誘電性薄膜をゲート誘電体として堆積す
ることはこれらの基礎的なトランジスタＦＲＡＭの実用
的な開発のために必要な一ステップであるが、そのため
の研究者達の試みはたいてい失敗してきた。
【０００４】代わりのＦＲＡＭ構造がエバンス他により
米国特許第５１１９３２９号（１９９２年６月２日発
行）に開示されており、強誘電性薄膜に重なる薄膜半導
体を記憶素子として使用することにより、強誘電物質が
直接にシリコン基板にインターフェイスすることを避け
ている。この薄膜半導体は強誘電性物質の分極状態によ
り設定される抵抗を有する可変抵抗器として作動し、強
誘電物質に重なる薄膜半導体の抵抗を検出することによ
り、デバイスからデータが読まれるようになっている。
米国特許第５１１９３２９号（１９９２年６月２日発
行）に開示されており、強誘電性薄膜に重なる薄膜半導
体を記憶素子として使用することにより、強誘電物質が
直接にシリコン基板にインターフェイスすることを避け
ている。この薄膜半導体は強誘電性物質の分極状態によ
り設定される抵抗を有する可変抵抗器として作動し、強
誘電物質に重なる薄膜半導体の抵抗を検出することによ
り、デバイスからデータが読まれるようになっている。
【０００５】
【発明が解決しようとする課題】本発明の目的は、先行
技術の強誘電性デバイスの製造および使用に見出される
課題を克服するための新規な方法および強誘電性構造を
提供することにある。
技術の強誘電性デバイスの製造および使用に見出される
課題を克服するための新規な方法および強誘電性構造を
提供することにある。
【０００６】
【課題を解決するための手段】上記目的は、強誘電性可
変抵抗器およびシリコントランジスタを単一デバイスに
集積することにより達成される。
変抵抗器およびシリコントランジスタを単一デバイスに
集積することにより達成される。
【０００７】これは、明らかに、薄膜強誘電性可変抵抗
器および基板（例えばシリコン）トランジスタの両方に
共通な半導体薄膜を使用して両者結合するための最初の
強誘電性構造である。この新規な構造は、速いアクセス
時間、不揮発性記憶装置、非破壊読み出しを提供でき、
メモリ、プログラマブルロジック、マルチステートロジ
ック（ｍｕｌｔｉ−ｓｔａｔｅ ｌｏｇｉｃ）、（例え
ば神経ネットワークアプリケーションのための）プログ
ラマブル可変抵抗器を含むが、これらに限定されない幅
広いアプリケーションを有する。
器および基板（例えばシリコン）トランジスタの両方に
共通な半導体薄膜を使用して両者結合するための最初の
強誘電性構造である。この新規な構造は、速いアクセス
時間、不揮発性記憶装置、非破壊読み出しを提供でき、
メモリ、プログラマブルロジック、マルチステートロジ
ック（ｍｕｌｔｉ−ｓｔａｔｅ ｌｏｇｉｃ）、（例え
ば神経ネットワークアプリケーションのための）プログ
ラマブル可変抵抗器を含むが、これらに限定されない幅
広いアプリケーションを有する。
【０００８】本発明の構成は、作動および製作の両方に
おいて、先行技術の構成を越える多くの利点をもたら
す。例えば、基板トランジスタは、ゲート誘電体を含め
て、同一回路上に集積された他のトランジスタと全く同
一であり得る。薄膜半導体は、このゲート誘電体および
強誘電物質の両方への適合性をもたらすために選択され
得る（多くの酸化物半導体は、特に、そうしたアプリケ
ーションに適している）。この構造はまた、強誘電性物
質、シリコンの直接のインターフェイスとこれらに関連
する問題とを都合よく避けている。
おいて、先行技術の構成を越える多くの利点をもたら
す。例えば、基板トランジスタは、ゲート誘電体を含め
て、同一回路上に集積された他のトランジスタと全く同
一であり得る。薄膜半導体は、このゲート誘電体および
強誘電物質の両方への適合性をもたらすために選択され
得る（多くの酸化物半導体は、特に、そうしたアプリケ
ーションに適している）。この構造はまた、強誘電性物
質、シリコンの直接のインターフェイスとこれらに関連
する問題とを都合よく避けている。
【０００９】そのうえ、本発明は薄膜半導体物質に伴う
問題を解決する。これらの物質は典型的に多結晶である
から、バルク単結晶シリコンにより達成できるオン／オ
フ抵抗比率およびプロセス可制御性を一般に提供しな
い。しかしながら、本発明のトランジスタは、自己増幅
的であり、好ましくは出力としてシリコントランジスタ
のドレイン電流を使用する。この新規な特徴は、デバイ
スを従来の薄膜半導体デバイスよりも遙かに小さくする
ことを可能にし、同時に、極度に短いアクセス時間で確
実にデバイスが作動することを可能にする。また、デバ
イスの出力が一般に基板に製作されたトランジスタから
取られるために、薄膜半導体の特性はより危険の少ない
ものになる。いくつかの実施例において、重要な作動パ
ラメータが寸法的に調節可能な比率に関連されるので、
危険性は更に減少される。
問題を解決する。これらの物質は典型的に多結晶である
から、バルク単結晶シリコンにより達成できるオン／オ
フ抵抗比率およびプロセス可制御性を一般に提供しな
い。しかしながら、本発明のトランジスタは、自己増幅
的であり、好ましくは出力としてシリコントランジスタ
のドレイン電流を使用する。この新規な特徴は、デバイ
スを従来の薄膜半導体デバイスよりも遙かに小さくする
ことを可能にし、同時に、極度に短いアクセス時間で確
実にデバイスが作動することを可能にする。また、デバ
イスの出力が一般に基板に製作されたトランジスタから
取られるために、薄膜半導体の特性はより危険の少ない
ものになる。いくつかの実施例において、重要な作動パ
ラメータが寸法的に調節可能な比率に関連されるので、
危険性は更に減少される。
【００１０】一般に、本発明は超小型電子デバイスのた
めの構造を提供する。このデバイスは、半導体基板に形
成された電界効果トランジスタを含んでおり、半導電性
の薄膜ゲート電極を有する。このデバイスは更に、少な
くとも半導電性薄膜ゲート電極の一部分上に堆積されか
つ重なる強誘電性薄膜フィルムを含んでいる。好ましく
は、導電性電極が強誘電性薄膜に重なり、強誘電性薄膜
の分極を設定するのに使用される。
めの構造を提供する。このデバイスは、半導体基板に形
成された電界効果トランジスタを含んでおり、半導電性
の薄膜ゲート電極を有する。このデバイスは更に、少な
くとも半導電性薄膜ゲート電極の一部分上に堆積されか
つ重なる強誘電性薄膜フィルムを含んでいる。好ましく
は、導電性電極が強誘電性薄膜に重なり、強誘電性薄膜
の分極を設定するのに使用される。
【００１１】他の面では、本発明は半導体デバイスの製
造方法を提供し、それは、半導体基板上にゲート誘電性
薄膜を堆積するステップと、このゲート誘電性薄膜上に
半導電性薄膜を堆積するステップと、この半導電性薄膜
上に強誘電性薄膜を堆積するステップとを含む。この方
法は更に、強誘電性薄膜上に導電性薄膜を堆積するステ
ップを含み得る。一枚またはそれ以上のフィルムに作用
する種々のパターニングステップが、この方法と組み合
わされて、本発明による多様な関連した構造を生成す
る。
造方法を提供し、それは、半導体基板上にゲート誘電性
薄膜を堆積するステップと、このゲート誘電性薄膜上に
半導電性薄膜を堆積するステップと、この半導電性薄膜
上に強誘電性薄膜を堆積するステップとを含む。この方
法は更に、強誘電性薄膜上に導電性薄膜を堆積するステ
ップを含み得る。一枚またはそれ以上のフィルムに作用
する種々のパターニングステップが、この方法と組み合
わされて、本発明による多様な関連した構造を生成す
る。
【００１２】更に他の面において、本発明は強誘電性層
の分極状態に対応する信号を生成する方法を提供する。
この方法は、導電性電極と半導電性薄膜電極との間に置
かれた強誘電性層を有するシステムで使用可能である。
ここで、半導電性薄膜電極はまた、基板に集積されかつ
ソースおよびドレインを有する電界効果トランジスタ用
のゲート電極を形成する。この方法は、導電性電極およ
び半導電性薄膜電極の第１の端に第１の電圧を加えるス
テップを含む。これにより、第１の電流を半導体薄膜電
極に横に流させ、また半導体薄膜電極の第２の端に第２
の電圧を現れさせる。この第１の電流および第２の電圧
の大きさは強誘電層の分極状態による。この方法は更
に、電界効果トランジスタのソースおよびドレインを横
切る第３の電圧を印加するステップを含んでいる。それ
により、第２の電流を電界効果トランジスタのソースと
ドレインとの間に流れさせる。第２の電流の大きさは第
１および第２の電圧に依存する。それによって、第２の
電流の大きさは強誘電性層の分極状態による増幅された
信号であり、この増幅された信号は強誘電性層の分極状
態を変更せずに読み取り可能である。
の分極状態に対応する信号を生成する方法を提供する。
この方法は、導電性電極と半導電性薄膜電極との間に置
かれた強誘電性層を有するシステムで使用可能である。
ここで、半導電性薄膜電極はまた、基板に集積されかつ
ソースおよびドレインを有する電界効果トランジスタ用
のゲート電極を形成する。この方法は、導電性電極およ
び半導電性薄膜電極の第１の端に第１の電圧を加えるス
テップを含む。これにより、第１の電流を半導体薄膜電
極に横に流させ、また半導体薄膜電極の第２の端に第２
の電圧を現れさせる。この第１の電流および第２の電圧
の大きさは強誘電層の分極状態による。この方法は更
に、電界効果トランジスタのソースおよびドレインを横
切る第３の電圧を印加するステップを含んでいる。それ
により、第２の電流を電界効果トランジスタのソースと
ドレインとの間に流れさせる。第２の電流の大きさは第
１および第２の電圧に依存する。それによって、第２の
電流の大きさは強誘電性層の分極状態による増幅された
信号であり、この増幅された信号は強誘電性層の分極状
態を変更せずに読み取り可能である。
【００１３】
【発明の実施の形態】本発明は、集積回路のための強誘
電性構造とその製造および使用方法とに関する。いくつ
かの好ましい実施例が、メモリセル用の記憶素子に関連
してここに説明されているが、本発明が集積回路の他の
形式においても広く応用できるであろうことを認識して
説明している。
電性構造とその製造および使用方法とに関する。いくつ
かの好ましい実施例が、メモリセル用の記憶素子に関連
してここに説明されているが、本発明が集積回路の他の
形式においても広く応用できるであろうことを認識して
説明している。
【００１４】図１は、前記の米国特許第５１１９３２９
号に教示された先行技術の強誘電性可変抵抗素子を図示
する。この素子は、半導体基板１０上に堆積された底部
電極１２，鉛ランタンジルコン酸塩チタン酸塩（ＰＬＺ
Ｔ）強誘電性層１４およびインジウムドープ酸化亜鉛半
導体接点１６からなる。層間誘電体１８および電気接点
２０，２２も図示されている。
号に教示された先行技術の強誘電性可変抵抗素子を図示
する。この素子は、半導体基板１０上に堆積された底部
電極１２，鉛ランタンジルコン酸塩チタン酸塩（ＰＬＺ
Ｔ）強誘電性層１４およびインジウムドープ酸化亜鉛半
導体接点１６からなる。層間誘電体１８および電気接点
２０，２２も図示されている。
【００１５】強誘電層１４は、半導体接点１６と底部電
極１２との間に電圧（ここでは、「プログラミング電
圧」と呼ぶ）を印加することにより分極される。典型的
に、分極は、最初に強誘電性分極を或る既知の値へ初期
化する飽和電圧を印加し、それからプログラミング電圧
を印加することにより達成される。ディジタルアプリケ
ーションのために、先行状態に関係なく強誘電体を飽和
するのに充分な正および負のプログラミング電圧が選択
されれば、このプロセスは単純化され得る。
極１２との間に電圧（ここでは、「プログラミング電
圧」と呼ぶ）を印加することにより分極される。典型的
に、分極は、最初に強誘電性分極を或る既知の値へ初期
化する飽和電圧を印加し、それからプログラミング電圧
を印加することにより達成される。ディジタルアプリケ
ーションのために、先行状態に関係なく強誘電体を飽和
するのに充分な正および負のプログラミング電圧が選択
されれば、このプロセスは単純化され得る。
【００１６】半導体接点１６の抵抗率は、基板の平面に
垂直に方位を合わせた電界の存在により影響される。半
導体接点１６は、電界が存在しないときに測定される固
有の抵抗率を有する。隣接する強誘電性層１４が分極さ
れると、半導体接点１６に電界が発生する。分極の方向
および半導体のタイプにより、この電界は、追加のキャ
リアを半導体接点１６内に引き込んだり、既存のキャリ
アを半導体接点１６の外に追い払ったりする。この効果
は、半導体接点の抵抗を固有値から下げたり上げたりす
るが、この状態は電気接点２０，２２を使用して検出で
きる。
垂直に方位を合わせた電界の存在により影響される。半
導体接点１６は、電界が存在しないときに測定される固
有の抵抗率を有する。隣接する強誘電性層１４が分極さ
れると、半導体接点１６に電界が発生する。分極の方向
および半導体のタイプにより、この電界は、追加のキャ
リアを半導体接点１６内に引き込んだり、既存のキャリ
アを半導体接点１６の外に追い払ったりする。この効果
は、半導体接点の抵抗を固有値から下げたり上げたりす
るが、この状態は電気接点２０，２２を使用して検出で
きる。
【００１７】図１の先行技術はいくつかの不利な点を有
している。薄膜半導体は、一般的に、バルク単結晶シリ
コンで達成できるオン／オフ抵抗比率およびプロセス制
御可能性を提供しない。結果として、そうした抵抗器
は、典型的に、リモートセンシングのために充分な抵抗
の振幅（ｓｗｉｎｇ）を提供し、またデバイス間のパラ
メータの時変性（ｖａｒｉａｂｉｌｉｔｙ）を減少する
ために、充分な基板表面領域を消費しなければならな
い。これは、超高密度のアプリケーションでの使用を制
限するだけでなく、デバイスの速度をも制限する。
している。薄膜半導体は、一般的に、バルク単結晶シリ
コンで達成できるオン／オフ抵抗比率およびプロセス制
御可能性を提供しない。結果として、そうした抵抗器
は、典型的に、リモートセンシングのために充分な抵抗
の振幅（ｓｗｉｎｇ）を提供し、またデバイス間のパラ
メータの時変性（ｖａｒｉａｂｉｌｉｔｙ）を減少する
ために、充分な基板表面領域を消費しなければならな
い。これは、超高密度のアプリケーションでの使用を制
限するだけでなく、デバイスの速度をも制限する。
【００１８】本発明による強誘電性デバイス２８が図２
に示されている。基板３０（例えばシリコン）はドレイ
ン領域３２とソース領域３４とを含む。当業者に普通の
方法でＳｉＯ2 とＳｉ3 Ｎ4 とを積み重ねて形成し得る
ゲート誘電体３６が、ドレイン領域３２とソース領域３
４との間のチャネル領域に重なる。半導電性薄膜ゲート
電極３８がゲート誘電体３６上に形成される。ゲート電
極３６は、好ましくは、酸化半導電性物質（例えば、酸
化錫、酸化インジウム、またはこれらの組み合わせ）で
ある。強誘電性薄膜４０は、バリウムストロンチウムチ
タン酸塩のような物質で作られ、半導電性ゲート電極３
８に重なる。導電性電極４２が強誘電性薄膜４０に重な
る。
に示されている。基板３０（例えばシリコン）はドレイ
ン領域３２とソース領域３４とを含む。当業者に普通の
方法でＳｉＯ2 とＳｉ3 Ｎ4 とを積み重ねて形成し得る
ゲート誘電体３６が、ドレイン領域３２とソース領域３
４との間のチャネル領域に重なる。半導電性薄膜ゲート
電極３８がゲート誘電体３６上に形成される。ゲート電
極３６は、好ましくは、酸化半導電性物質（例えば、酸
化錫、酸化インジウム、またはこれらの組み合わせ）で
ある。強誘電性薄膜４０は、バリウムストロンチウムチ
タン酸塩のような物質で作られ、半導電性ゲート電極３
８に重なる。導電性電極４２が強誘電性薄膜４０に重な
る。
【００１９】デバイス２８の一つの可能な利用を図３に
示す。半導電性ゲート電極３８，ＮチャネルまたはＰチ
ャネル基板トランジスタおよび基板トランジスタのため
のデプレションまたはエンハンスメントモード作動のた
めのＮ型またはＰ型材料の特定の組み合わせを選択する
ことにより、種々の効果が達成できることを理解すべき
である。これらの組み合わせのいくつかをここに説明す
るが、バイナリ操作の一般的な作業を材料の導電性のタ
イプおよびドーピングのレベルに関係なく説明する。
示す。半導電性ゲート電極３８，ＮチャネルまたはＰチ
ャネル基板トランジスタおよび基板トランジスタのため
のデプレションまたはエンハンスメントモード作動のた
めのＮ型またはＰ型材料の特定の組み合わせを選択する
ことにより、種々の効果が達成できることを理解すべき
である。これらの組み合わせのいくつかをここに説明す
るが、バイナリ操作の一般的な作業を材料の導電性のタ
イプおよびドーピングのレベルに関係なく説明する。
【００２０】図３は、半導電性ゲート電極３８の第１の
端４４および第２の端４６への電気的接続を示す。第２
の端４６は抵抗器４８を通して接地されているが、この
抵抗４８はたとえば一つのＭＯＳトランジスタからまた
は一つの純粋に受動デバイスとして形成され得る。強誘
電性薄膜４０の分極は、導電性電極４２と半導電性ゲー
ト電極３８の第１の端４４との間に適当なプログラミン
グ電圧ＶG −Ｖ1 を印加することにより達成される。
端４４および第２の端４６への電気的接続を示す。第２
の端４６は抵抗器４８を通して接地されているが、この
抵抗４８はたとえば一つのＭＯＳトランジスタからまた
は一つの純粋に受動デバイスとして形成され得る。強誘
電性薄膜４０の分極は、導電性電極４２と半導電性ゲー
ト電極３８の第１の端４４との間に適当なプログラミン
グ電圧ＶG −Ｖ1 を印加することにより達成される。
【００２１】強誘電性薄膜４０の分極は、続いて、以下
の非破壊的な方法で決定される。Ｖ G およびＶ1 が第１
の電圧（すなわち、読み取り電圧）にセットされ、こう
して強誘電性薄膜４０へ測定できる外部電界が何も印加
されていないことを保証する。これにより、第１の電流
Ｉ1 が半導電性薄膜３８の第１の端４４と第２の端４６
との間を横断して抵抗器４８を通って流れる。電圧Ｖ1
はこのプロセス内の半導電性ゲート電極３８と抵抗器４
８との間で分割され、こうして、電圧Ｖ2 が半導電性薄
膜３８の第２の端４６に、生じる。電圧Ｖ2 は半導電性
ゲート電極３８および抵抗器４８の相対的抵抗値に依存
する。強誘電性薄膜４０の分極が半導電性薄膜３８の抵
抗率に影響するので、Ｉ1 とＶ2 の大きさは強誘電性薄
膜４０の分極に依存する。もし半導電性薄膜３８が低抵
抗状態にあれば、Ｖ2 はほぼＶ1であり得るし、反対に
もし半導電性薄膜３８が高抵抗状態にあれば、Ｖ2 はほ
ぼ接地であり得る。
の非破壊的な方法で決定される。Ｖ G およびＶ1 が第１
の電圧（すなわち、読み取り電圧）にセットされ、こう
して強誘電性薄膜４０へ測定できる外部電界が何も印加
されていないことを保証する。これにより、第１の電流
Ｉ1 が半導電性薄膜３８の第１の端４４と第２の端４６
との間を横断して抵抗器４８を通って流れる。電圧Ｖ1
はこのプロセス内の半導電性ゲート電極３８と抵抗器４
８との間で分割され、こうして、電圧Ｖ2 が半導電性薄
膜３８の第２の端４６に、生じる。電圧Ｖ2 は半導電性
ゲート電極３８および抵抗器４８の相対的抵抗値に依存
する。強誘電性薄膜４０の分極が半導電性薄膜３８の抵
抗率に影響するので、Ｉ1 とＶ2 の大きさは強誘電性薄
膜４０の分極に依存する。もし半導電性薄膜３８が低抵
抗状態にあれば、Ｖ2 はほぼＶ1であり得るし、反対に
もし半導電性薄膜３８が高抵抗状態にあれば、Ｖ2 はほ
ぼ接地であり得る。
【００２２】これらの条件の下でドレイン電圧Ｖ3 がド
レイン３２へ印加されると、電流Ｉ 2 が電界効果トラン
ジスタ２６のドレイン３２とソース３４との間に流れ
る。しかしながら、一様なゲート電圧を有する従来の電
界効果トランジスタと異なり、この半導電性ゲートは、
ドレイン３２近くのＶ1 からソース３４近くのＶ2 へ変
化するゲート電圧を提供する。この変化は半導電性薄膜
３８が低抵抗状態にある時には小さくあり得るが、半導
電性薄膜３８が高抵抗状態にある時は大きくあり得る。
こうして、電界効果トランジスタ２６のチャネル導電性
は、特にソース３４の近くで、半導電性薄膜４０の分極
に最終的に依存する。一般に、Ｉ2 で観察される最大電
流振幅はＩ1 のそれよりも遙かに大きいので、デバイス
は実際上自己増幅的である。この属性は、特に、超高密
度メモリおよび／または高速メモリのアプリケーション
のために魅力的であるが、リモートセンス増幅器がマス
キング効果すなわちビット線の容量および抵抗の存在下
においてメモリセルの状態を判別しなければならない。
レイン３２へ印加されると、電流Ｉ 2 が電界効果トラン
ジスタ２６のドレイン３２とソース３４との間に流れ
る。しかしながら、一様なゲート電圧を有する従来の電
界効果トランジスタと異なり、この半導電性ゲートは、
ドレイン３２近くのＶ1 からソース３４近くのＶ2 へ変
化するゲート電圧を提供する。この変化は半導電性薄膜
３８が低抵抗状態にある時には小さくあり得るが、半導
電性薄膜３８が高抵抗状態にある時は大きくあり得る。
こうして、電界効果トランジスタ２６のチャネル導電性
は、特にソース３４の近くで、半導電性薄膜４０の分極
に最終的に依存する。一般に、Ｉ2 で観察される最大電
流振幅はＩ1 のそれよりも遙かに大きいので、デバイス
は実際上自己増幅的である。この属性は、特に、超高密
度メモリおよび／または高速メモリのアプリケーション
のために魅力的であるが、リモートセンス増幅器がマス
キング効果すなわちビット線の容量および抵抗の存在下
においてメモリセルの状態を判別しなければならない。
【００２３】同様に、かなり重要なのは強誘電性デバイ
スの製造可能性である。シリコン基板上に直接に高品質
の強誘電性ゲート誘電体を堆積することの見込みは有望
に見えないので、本発明は強誘電体／シリコンのインタ
フェイスを避ける解決を提供する。図４（Ａ）〜（Ｅ）
は本発明の一実施例による製作方法を図示する。図４
（Ａ）は当業者によく知られた製作中の時点のＰドープ
されたシリコン基板３０を示し、ドレインおよびソース
領域３２，３４を形成するＮドープされた不純物領域
と、基板の一部分に重なるゲート誘電体３６（たとえ
ば、底部のＳｉＯ2 膜および頂部のＳｉ3 Ｎ4 膜）と、
基板に隣接する部分に堆積されたフィールド酸化物５０
とを有する。領域３２，３４の形成は製作の後半にする
のが望ましく、すなわち、領域３２，３４を整列させる
ためのマスクとして一つまたはそれ以上の逐次的に形成
されたゲート層を使用する自己整合的工程により形成さ
れることが望ましい。
スの製造可能性である。シリコン基板上に直接に高品質
の強誘電性ゲート誘電体を堆積することの見込みは有望
に見えないので、本発明は強誘電体／シリコンのインタ
フェイスを避ける解決を提供する。図４（Ａ）〜（Ｅ）
は本発明の一実施例による製作方法を図示する。図４
（Ａ）は当業者によく知られた製作中の時点のＰドープ
されたシリコン基板３０を示し、ドレインおよびソース
領域３２，３４を形成するＮドープされた不純物領域
と、基板の一部分に重なるゲート誘電体３６（たとえ
ば、底部のＳｉＯ2 膜および頂部のＳｉ3 Ｎ4 膜）と、
基板に隣接する部分に堆積されたフィールド酸化物５０
とを有する。領域３２，３４の形成は製作の後半にする
のが望ましく、すなわち、領域３２，３４を整列させる
ためのマスクとして一つまたはそれ以上の逐次的に形成
されたゲート層を使用する自己整合的工程により形成さ
れることが望ましい。
【００２４】次に、図４（Ｂ）に示される半導電性薄膜
５２が好ましくはスパッタリング、スピンオンプリカー
ソルの金属有機分解または化学蒸着のような従来の技法
を用いて堆積される。酸素雰囲気中における金属有機化
学蒸着が、酸化インジウム、酸化錫またはドナーをドー
プした酸化灰チタン石のような酸化物半導体のために好
ましい。ドナーでドープした灰チタン石相酸化物（たと
えば、エルビウムでドープしたストロンチウムチタン酸
塩）は、これに続く強誘電性膜（通常は、これも灰チタ
ン石層酸化物である）の堆積の間にとりわけ高い安定性
を有し得る。いずれの場合も、半導電性薄膜５２のキャ
リアのコンセントレーションは堆積中にセットされ、ま
たは堆積後の熱処理、拡散またはイオン注入により変え
られる。たとえば、酸化錫の薄膜５２はインジウムでド
ープされてＮ型半導体薄膜になる。膜５２の最適な厚さ
は、一般に、アプリケーションと作動電圧および電界と
に依存し、典型的なものとしては数百オングストローム
の膜である。
５２が好ましくはスパッタリング、スピンオンプリカー
ソルの金属有機分解または化学蒸着のような従来の技法
を用いて堆積される。酸素雰囲気中における金属有機化
学蒸着が、酸化インジウム、酸化錫またはドナーをドー
プした酸化灰チタン石のような酸化物半導体のために好
ましい。ドナーでドープした灰チタン石相酸化物（たと
えば、エルビウムでドープしたストロンチウムチタン酸
塩）は、これに続く強誘電性膜（通常は、これも灰チタ
ン石層酸化物である）の堆積の間にとりわけ高い安定性
を有し得る。いずれの場合も、半導電性薄膜５２のキャ
リアのコンセントレーションは堆積中にセットされ、ま
たは堆積後の熱処理、拡散またはイオン注入により変え
られる。たとえば、酸化錫の薄膜５２はインジウムでド
ープされてＮ型半導体薄膜になる。膜５２の最適な厚さ
は、一般に、アプリケーションと作動電圧および電界と
に依存し、典型的なものとしては数百オングストローム
の膜である。
【００２５】図４（Ｃ）に示す強誘電性薄膜４０は、ス
パッタリング、スピンオンプリカーソルの金属有機分解
または化学蒸着のような従来の技法を用いて堆積され得
る。ふさわしい強誘電性物質のいくつかの例には、バリ
ウムストロンチウムチタン酸塩、バリウムチタン酸塩、
ビスマスチタン酸塩、鉛ジルコン酸塩チタン酸塩および
鉛ランタンジルコン酸塩チタン酸塩が含まれる。これら
の物質は、それらの強誘電性および電気的特性を増強す
るためにドープされたドナーおよび／またはアクセプタ
であり得る。それから、導電性薄膜５４が強誘電性薄膜
４０の上面に接して形成される。薄膜５４用の一つの好
ましい物質はプラチナである。
パッタリング、スピンオンプリカーソルの金属有機分解
または化学蒸着のような従来の技法を用いて堆積され得
る。ふさわしい強誘電性物質のいくつかの例には、バリ
ウムストロンチウムチタン酸塩、バリウムチタン酸塩、
ビスマスチタン酸塩、鉛ジルコン酸塩チタン酸塩および
鉛ランタンジルコン酸塩チタン酸塩が含まれる。これら
の物質は、それらの強誘電性および電気的特性を増強す
るためにドープされたドナーおよび／またはアクセプタ
であり得る。それから、導電性薄膜５４が強誘電性薄膜
４０の上面に接して形成される。薄膜５４用の一つの好
ましい物質はプラチナである。
【００２６】膜５２，４０，５４は、たとえば標準の半
導体フォトリソグラフィおよびエッチング技法を使用し
てパターニングされ、図４（Ｄ）および図４（Ｅ）に示
されるような断面を生成する。この実施例において、導
電性電極４２は膜５４からパターニングされ、強誘電性
膜４０は全く同じにパターニングされ、好ましくは基板
電界効果トランジスタ２６のゲートに整合する。半導電
性薄膜５２は、ドレインおよびソース領域３２，３４を
越えて延びる第１および第２の端４４，４６を有する半
導電性ゲート電極３８を生成するためにパターニングさ
れる。これにより、半導体ゲート電極３８に横方向に対
向する接点の形成が可能になり、さらに、ゲート電極３
８の第１および第２の端４４，４６の抵抗率が、電極４
２と強誘電性膜４０とをマスクとして使用して自己整合
的な仕方で変更できる。これはゲート電極３８用の低抵
抗（または高抵抗）接点領域を形成するのに使用され
る。
導体フォトリソグラフィおよびエッチング技法を使用し
てパターニングされ、図４（Ｄ）および図４（Ｅ）に示
されるような断面を生成する。この実施例において、導
電性電極４２は膜５４からパターニングされ、強誘電性
膜４０は全く同じにパターニングされ、好ましくは基板
電界効果トランジスタ２６のゲートに整合する。半導電
性薄膜５２は、ドレインおよびソース領域３２，３４を
越えて延びる第１および第２の端４４，４６を有する半
導電性ゲート電極３８を生成するためにパターニングさ
れる。これにより、半導体ゲート電極３８に横方向に対
向する接点の形成が可能になり、さらに、ゲート電極３
８の第１および第２の端４４，４６の抵抗率が、電極４
２と強誘電性膜４０とをマスクとして使用して自己整合
的な仕方で変更できる。これはゲート電極３８用の低抵
抗（または高抵抗）接点領域を形成するのに使用され
る。
【００２７】図４（Ｅ）は付加的素子を示し、その中に
はＴＥＯＳの化学蒸着のような多くの従来のプロセスの
一つを使用して形成される層間誘電体５６と、半導電性
ゲート電極３８への第１の接点５８および第２の接点６
０と、導電性電極４２への強誘電性ゲート電極性６２と
を含むいくつかの電極を含んでいる。これらの接点は、
たとえば窒化チタン、タングステン、チタン／タングス
テン、アルミニウムまたは他の従来の接点材料の一つま
たはそれ以上の層で形成される。
はＴＥＯＳの化学蒸着のような多くの従来のプロセスの
一つを使用して形成される層間誘電体５６と、半導電性
ゲート電極３８への第１の接点５８および第２の接点６
０と、導電性電極４２への強誘電性ゲート電極性６２と
を含むいくつかの電極を含んでいる。これらの接点は、
たとえば窒化チタン、タングステン、チタン／タングス
テン、アルミニウムまたは他の従来の接点材料の一つま
たはそれ以上の層で形成される。
【００２８】図５は、断面図４（Ｅ）に対応する一実施
例の平面図を示し、ドレイン３２とソース３４とは他の
デバイスに接続し得るぼかし線として示されている。図
６は代案の平面図を示し、半導電性ゲート電極３８を形
成する同一膜の断面としての抵抗器４８を含む。こうし
た実施例において、半導電性ゲート電極３８の抵抗器４
８に対する抵抗の比率は大部分面積により決定される。
こうして、薄膜５２の固有抵抗率の設定においてより大
きなプロセスの変化が可能になる。この実施例におい
て、第２の接点６０は基板接点６４に置き換えられ、こ
れは図示のように抵抗４８をソース３４へ直接に接続す
る。
例の平面図を示し、ドレイン３２とソース３４とは他の
デバイスに接続し得るぼかし線として示されている。図
６は代案の平面図を示し、半導電性ゲート電極３８を形
成する同一膜の断面としての抵抗器４８を含む。こうし
た実施例において、半導電性ゲート電極３８の抵抗器４
８に対する抵抗の比率は大部分面積により決定される。
こうして、薄膜５２の固有抵抗率の設定においてより大
きなプロセスの変化が可能になる。この実施例におい
て、第２の接点６０は基板接点６４に置き換えられ、こ
れは図示のように抵抗４８をソース３４へ直接に接続す
る。
【００２９】Ｎチャネルエンハンスメントモード基板ト
ランジスタおよびＮ型薄膜半導体を有し、プラスＶおよ
び０Ｖの供給電圧で作動する本発明による装置の作動は
表１に図示されている。この表の記号において、φはド
ントケア条件を示し、〜は半導電性ゲート電極３８のオ
ン／オフ抵抗特性に依存する近似電圧を示す。
ランジスタおよびＮ型薄膜半導体を有し、プラスＶおよ
び０Ｖの供給電圧で作動する本発明による装置の作動は
表１に図示されている。この表の記号において、φはド
ントケア条件を示し、〜は半導電性ゲート電極３８のオ
ン／オフ抵抗特性に依存する近似電圧を示す。
【００３０】
【表１】
【００３１】表１からわかることは、そうした実施例に
おいてＶ3 は全ての状態についてＶ 1 と同一であるかま
たはドントケア値を有することである。こうして、回路
への一つの可能な変更は、図７に示すように第１の接点
５８を基板接点６６で置き換えることである。この変更
は図３のデバイス２８の外部の電流Ｉ1 と電流Ｉ2 とを
結びつけ、一つの受け入れ可能な信号を生成し得る。こ
の実施例を選択する時の一つの考察は、もし基板接点６
６が使用されれば一つの“１”を記憶する間にかなりの
大きさの電流Ｉ2 が流れることであり、それは許容でき
る場合とできない場合があり得る。
おいてＶ3 は全ての状態についてＶ 1 と同一であるかま
たはドントケア値を有することである。こうして、回路
への一つの可能な変更は、図７に示すように第１の接点
５８を基板接点６６で置き換えることである。この変更
は図３のデバイス２８の外部の電流Ｉ1 と電流Ｉ2 とを
結びつけ、一つの受け入れ可能な信号を生成し得る。こ
の実施例を選択する時の一つの考察は、もし基板接点６
６が使用されれば一つの“１”を記憶する間にかなりの
大きさの電流Ｉ2 が流れることであり、それは許容でき
る場合とできない場合があり得る。
【００３２】類似の分析が基板トランジスタと半導体薄
膜タイプとの他の組み合わせについて遂行され得る。い
くつかの場合、半導電性ゲート電極３８のドレイン側に
結びつけられた抵抗が一層望ましい特性を与え得る。い
ずれの場合も、抵抗器４８は離して配置されたり、また
はアクセストランジスタのような能動デバイスであり得
る。
膜タイプとの他の組み合わせについて遂行され得る。い
くつかの場合、半導電性ゲート電極３８のドレイン側に
結びつけられた抵抗が一層望ましい特性を与え得る。い
ずれの場合も、抵抗器４８は離して配置されたり、また
はアクセストランジスタのような能動デバイスであり得
る。
【００３３】本発明によるデバイスは、正の飽和値と負
の飽和値との間の値を仲介するための強誘電性薄膜４０
の分極状態を設定することにより、不揮発性で非破壊読
み出しのアナログまたはマルチステートデバイスとして
も使用され得ることが理解されよう。
の飽和値との間の値を仲介するための強誘電性薄膜４０
の分極状態を設定することにより、不揮発性で非破壊読
み出しのアナログまたはマルチステートデバイスとして
も使用され得ることが理解されよう。
【００３４】これらの実施例の他の修正はこの明細書を
読めば当業者に自明であろう。たとえば、電界効果トラ
ンジスタ２６はデプレションモードデバイスまたはＰチ
ャネルデバイスであり得る。半導電性ゲート電極３８は
Ｐ型物質で形成され得る。構造的に、強誘電性膜４０は
半導電性ゲート３８の一部分だけを覆うように製作で
き、または少なくともドレイン３２および／またはソー
ス３４上に部分的に広がるように製作できる。同様に、
導電性電極４２は強誘電性膜４０の一部分だけを覆うこ
とができる。半導電性ゲート電極３８のための好ましい
材料にはＧｅ、Ｃｄｓ、ＣｄＳｅ、ＳｎＯ、ＺｎＯ、Ｉ
ｎ2 Ｏ3 、及び一般に望ましい固有の導電率にドープさ
れた灰チタン石の酸化物が含まれる。電気的接続はオー
ム的でも整流的でもよい。
読めば当業者に自明であろう。たとえば、電界効果トラ
ンジスタ２６はデプレションモードデバイスまたはＰチ
ャネルデバイスであり得る。半導電性ゲート電極３８は
Ｐ型物質で形成され得る。構造的に、強誘電性膜４０は
半導電性ゲート３８の一部分だけを覆うように製作で
き、または少なくともドレイン３２および／またはソー
ス３４上に部分的に広がるように製作できる。同様に、
導電性電極４２は強誘電性膜４０の一部分だけを覆うこ
とができる。半導電性ゲート電極３８のための好ましい
材料にはＧｅ、Ｃｄｓ、ＣｄＳｅ、ＳｎＯ、ＺｎＯ、Ｉ
ｎ2 Ｏ3 、及び一般に望ましい固有の導電率にドープさ
れた灰チタン石の酸化物が含まれる。電気的接続はオー
ム的でも整流的でもよい。
【００３５】表２は、好ましい実施例のいくつかでの図
と素子の間の相互参照を提供する。
と素子の間の相互参照を提供する。
【表２】
【００３６】以上の説明に関して更に以下の項を開示す
る。
る。
【００３７】（１） 半導電性基板に形成されかつ半導
電性薄膜ゲート電極を有する第１の電界効果トランジス
タと、前記ゲート電極の少なくとも一部分に重なる強誘
電性薄膜と、該強誘電性薄膜に重なる導電性電極とを含
む超小型電子デバイス。
電性薄膜ゲート電極を有する第１の電界効果トランジス
タと、前記ゲート電極の少なくとも一部分に重なる強誘
電性薄膜と、該強誘電性薄膜に重なる導電性電極とを含
む超小型電子デバイス。
【００３８】（２） 前記半導電性薄膜ゲート電極の一
端に電気的に接続された抵抗器を更に含む第（１）項記
載のデバイス。
端に電気的に接続された抵抗器を更に含む第（１）項記
載のデバイス。
【００３９】（３） 前記半導電性薄膜ゲート電極と前
記抵抗器とは共通の膜で形成される第（２）項記載のデ
バイス。
記抵抗器とは共通の膜で形成される第（２）項記載のデ
バイス。
【００４０】（４） 前記抵抗器は前記基板上に集積さ
れた第２の電界効果トランジスタを含む第（２）項記載
のデバイス。
れた第２の電界効果トランジスタを含む第（２）項記載
のデバイス。
【００４１】（５） 前記第２の電界効果トランジスタ
もまた前記第１の電界効果トランジスタ用のアクセスト
ランジスタとして機能する第（４）項のデバイス。
もまた前記第１の電界効果トランジスタ用のアクセスト
ランジスタとして機能する第（４）項のデバイス。
【００４２】（６） 前記半導電性薄膜ゲート電極は、
ドナーをドープした灰チタン石相金属酸化物薄膜である
第（１）項記載のデバイス。
ドナーをドープした灰チタン石相金属酸化物薄膜である
第（１）項記載のデバイス。
【００４３】（７） 前記半導電性薄膜ゲート電極は、
Ｇｅ、ＣｄＳ、ＣｄＳｅ、ＳｎＯ、ＺｎＯ、Ｉｎ2 Ｏ3
およびそれらの組み合わせからなる物質のグループから
選ばれる第（１）項記載のデバイス。
Ｇｅ、ＣｄＳ、ＣｄＳｅ、ＳｎＯ、ＺｎＯ、Ｉｎ2 Ｏ3
およびそれらの組み合わせからなる物質のグループから
選ばれる第（１）項記載のデバイス。
【００４４】（８） 半導体基板に形成された電界効果
トランジスタであって、前記トランジスタは、前記基板
内に横方向に間隔をあけて配置されたソース領域および
ドレイン領域を有し、それにより前記ソース領域と前記
ドレイン領域との間にチャネル領域を画定する電界効果
トランジスタと、前記チャネル領域に重なるゲート誘電
体と、前記ゲート誘電体に重なり、そこへの第１および
第２の電気的接続を有する半導電性薄膜ゲート電極であ
って、前記電気的接続は前記チャネル領域の反対側に横
方向に間隔をあけて配置される半導電性薄膜ゲート電極
と、前記ゲート電極と重なる強誘電性薄膜と、前記強誘
電性薄膜に重なる導電性電極とを含む超小型電子デバイ
ス。
トランジスタであって、前記トランジスタは、前記基板
内に横方向に間隔をあけて配置されたソース領域および
ドレイン領域を有し、それにより前記ソース領域と前記
ドレイン領域との間にチャネル領域を画定する電界効果
トランジスタと、前記チャネル領域に重なるゲート誘電
体と、前記ゲート誘電体に重なり、そこへの第１および
第２の電気的接続を有する半導電性薄膜ゲート電極であ
って、前記電気的接続は前記チャネル領域の反対側に横
方向に間隔をあけて配置される半導電性薄膜ゲート電極
と、前記ゲート電極と重なる強誘電性薄膜と、前記強誘
電性薄膜に重なる導電性電極とを含む超小型電子デバイ
ス。
【００４５】（９） 半導電性基板に形成されたＮチャ
ネルエンハンスメントモード電界効果トランジスタであ
って、前記トランジスタは前記基板中に横方向に間隔を
あけて配置されたソース領域およびドレイン領域を有
し、それにより前記ソース領域と前記ドレイン領域との
間にチャネル領域を画定する前記トランジスタと、前記
チャネル領域に重なるゲート誘電体と、前記ゲート誘電
体に重なり、そこへの第１および第２の電気的接続を有
するＮ型半導電性薄膜ゲート電極であって、前記電気的
接続は前記チャネル領域の反対側に横方向に間隔をあけ
て配置される前記ゲート電極と、前記第２の電気的接続
と前記ソース領域との間に直列に接続された抵抗器と、
前記ゲート電極と重なる強誘電性薄膜と、前記強誘電性
薄膜に重なる導電性電極とを含む超小型電子デバイス。
ネルエンハンスメントモード電界効果トランジスタであ
って、前記トランジスタは前記基板中に横方向に間隔を
あけて配置されたソース領域およびドレイン領域を有
し、それにより前記ソース領域と前記ドレイン領域との
間にチャネル領域を画定する前記トランジスタと、前記
チャネル領域に重なるゲート誘電体と、前記ゲート誘電
体に重なり、そこへの第１および第２の電気的接続を有
するＮ型半導電性薄膜ゲート電極であって、前記電気的
接続は前記チャネル領域の反対側に横方向に間隔をあけ
て配置される前記ゲート電極と、前記第２の電気的接続
と前記ソース領域との間に直列に接続された抵抗器と、
前記ゲート電極と重なる強誘電性薄膜と、前記強誘電性
薄膜に重なる導電性電極とを含む超小型電子デバイス。
【００４６】（１０） 前記半導体薄膜ゲート電極と前
記抵抗器とは共通の膜から形成される第（９）項記載の
デバイス。
記抵抗器とは共通の膜から形成される第（９）項記載の
デバイス。
【００４７】（１１） 前記第１の電気的接続は前記ド
レイン領域を前記半導電性薄膜ゲート電極へ電気的に接
続する第（９）項記載のデバイス。
レイン領域を前記半導電性薄膜ゲート電極へ電気的に接
続する第（９）項記載のデバイス。
【００４８】（１２） 半導体デバイスの製造方法であ
って、半導体基板上にゲート誘電体薄膜を堆積するステ
ップと、前記ゲート誘電体薄膜上に半導電性薄膜を堆積
するステップと、前記半導電性薄膜上に強誘電性薄膜を
堆積するステップと、前記強誘電性薄膜上に導電性薄膜
を堆積するステップとを含む前記製造方法。
って、半導体基板上にゲート誘電体薄膜を堆積するステ
ップと、前記ゲート誘電体薄膜上に半導電性薄膜を堆積
するステップと、前記半導電性薄膜上に強誘電性薄膜を
堆積するステップと、前記強誘電性薄膜上に導電性薄膜
を堆積するステップとを含む前記製造方法。
【００４９】（１３） 前記基板内に形成された電界効
果トランジスタのチャネル領域に重なる導電性電極を形
成するために前記導電性薄膜をパターニングするステッ
プと、前記導電性薄膜と同様に前記強誘電性薄膜をパタ
ーニングするステップを更に含む第（１２）項記載の方
法。
果トランジスタのチャネル領域に重なる導電性電極を形
成するために前記導電性薄膜をパターニングするステッ
プと、前記導電性薄膜と同様に前記強誘電性薄膜をパタ
ーニングするステップを更に含む第（１２）項記載の方
法。
【００５０】（１４） 前記チャネル領域への注入を防
止するためのマスクとして前記導電性電極を使用して、
前記基板中のソース領域およびドレイン領域へイオン注
入するステップを更に含み、これにより前記ソースおよ
び前記ドレインを前記導電性電極へ整合させる第（１
３）項の方法。
止するためのマスクとして前記導電性電極を使用して、
前記基板中のソース領域およびドレイン領域へイオン注
入するステップを更に含み、これにより前記ソースおよ
び前記ドレインを前記導電性電極へ整合させる第（１
３）項の方法。
【００５１】（１５） 前記半導電性薄膜をドープして
前記半導電性薄膜の抵抗率を変えるステップを更に含
み、それにより前記導電性電極が前記導電性電極の下に
横たわる前記半導電性薄膜の一部分を前記ドーピングス
テップからマスクする第（１３）項の方法。
前記半導電性薄膜の抵抗率を変えるステップを更に含
み、それにより前記導電性電極が前記導電性電極の下に
横たわる前記半導電性薄膜の一部分を前記ドーピングス
テップからマスクする第（１３）項の方法。
【００５２】（１６） 前記半導電性薄膜をパターニン
グして、前記強誘電性薄膜の下に横たわる半導電性ゲー
ト電極を形成するステップを更に含む第（１３）項の方
法。
グして、前記強誘電性薄膜の下に横たわる半導電性ゲー
ト電極を形成するステップを更に含む第（１３）項の方
法。
【００５３】（１７） 前記半導電性薄膜をパターニン
グするステップはまた、前記半導電ゲート電極へ付けら
れた抵抗器を形成し、これにより前記半導電性ゲート電
極と前記抵抗器との間の抵抗の比率が少なくとも部分的
には前記パターニングステップにより決定される第（１
６）項の方法。
グするステップはまた、前記半導電ゲート電極へ付けら
れた抵抗器を形成し、これにより前記半導電性ゲート電
極と前記抵抗器との間の抵抗の比率が少なくとも部分的
には前記パターニングステップにより決定される第（１
６）項の方法。
【００５４】（１８） 前記抵抗器と前記ソース領域と
の間に一つの電気接点を形成するステップをさらに含む
第（１７）項の方法。
の間に一つの電気接点を形成するステップをさらに含む
第（１７）項の方法。
【００５５】（１９） 前記半導電性ゲート電極と前記
ドレイン領域との間に一つの電気的接点を形成するステ
ップをさらに含む第（１６）項の方法。
ドレイン領域との間に一つの電気的接点を形成するステ
ップをさらに含む第（１６）項の方法。
【００５６】（２０） 半導体デバイスを作動する方法
であって、半導電性薄膜ゲート電極と、前記半導電薄膜
ゲート電極と導電性電極との間に配置された強誘電性薄
膜とを有するデバイスにおいて、前記半導電性薄膜ゲー
ト電極と前記導電性電極との間にプログラミング電圧を
印加することにより、前記強誘電性薄膜の分極を設定す
るステップと、前記半導電性薄膜ゲート電極へ一つのフ
ィールドを割り当てて、これにより前記半導電性薄膜ゲ
ート電極用に対応する抵抗率を設定するために前記強誘
電性薄膜の前記分極を使用するステップと、前記半導電
性薄膜ゲート電圧の前記抵抗率を前記電界効果トランジ
スタのゲート電圧を制御するために使用するステップと
を含む前記方法。
であって、半導電性薄膜ゲート電極と、前記半導電薄膜
ゲート電極と導電性電極との間に配置された強誘電性薄
膜とを有するデバイスにおいて、前記半導電性薄膜ゲー
ト電極と前記導電性電極との間にプログラミング電圧を
印加することにより、前記強誘電性薄膜の分極を設定す
るステップと、前記半導電性薄膜ゲート電極へ一つのフ
ィールドを割り当てて、これにより前記半導電性薄膜ゲ
ート電極用に対応する抵抗率を設定するために前記強誘
電性薄膜の前記分極を使用するステップと、前記半導電
性薄膜ゲート電圧の前記抵抗率を前記電界効果トランジ
スタのゲート電圧を制御するために使用するステップと
を含む前記方法。
【００５７】（２１）強誘電性層の分極状態に対応する
信号を生成する方法であって、導電性電極と半導電性薄
膜電極との間に置かれた強誘電性層を有するデバイスに
おいて、その中の半導電性薄膜電極はまた、基板中に集
積されかつソースおよびドレインを有する電界効果トラ
ンジスタ用のゲート電極を形成し、前記導電性電極およ
び前記半導電性薄膜電極の第１端への第１の電圧を印加
し、これにより第１の電流を前記半導電性薄膜電極に横
方向に流れさせ、また第２の電圧を前記半導電性薄膜電
極の第２の端に現れさせ、前記第１の電流と前記第２の
電圧の大きさは前記強誘電性層の分極状態に依存し、前
記電界効果トランジスタの前記ドレインへ第３の電圧を
印加し、前記第１、第２および第３の電圧は全て前記電
界効果トランジスタの前記ソースにおけるポテンシャル
に関係して測定され、これにより第２の電流を前記電界
効果トランジスタの前記ドレインと前記ソースとの間に
流し、その大きさは前記第１および第２の電圧に依存
し、これにより、前記第２の電流の大きさは強誘電性薄
膜の分極状態に依存する増幅された信号を形成し、また
これにより、前記増幅された信号は前記強誘電性薄膜の
分極状態を変えることなく読み取り可能である、前記方
法。
信号を生成する方法であって、導電性電極と半導電性薄
膜電極との間に置かれた強誘電性層を有するデバイスに
おいて、その中の半導電性薄膜電極はまた、基板中に集
積されかつソースおよびドレインを有する電界効果トラ
ンジスタ用のゲート電極を形成し、前記導電性電極およ
び前記半導電性薄膜電極の第１端への第１の電圧を印加
し、これにより第１の電流を前記半導電性薄膜電極に横
方向に流れさせ、また第２の電圧を前記半導電性薄膜電
極の第２の端に現れさせ、前記第１の電流と前記第２の
電圧の大きさは前記強誘電性層の分極状態に依存し、前
記電界効果トランジスタの前記ドレインへ第３の電圧を
印加し、前記第１、第２および第３の電圧は全て前記電
界効果トランジスタの前記ソースにおけるポテンシャル
に関係して測定され、これにより第２の電流を前記電界
効果トランジスタの前記ドレインと前記ソースとの間に
流し、その大きさは前記第１および第２の電圧に依存
し、これにより、前記第２の電流の大きさは強誘電性薄
膜の分極状態に依存する増幅された信号を形成し、また
これにより、前記増幅された信号は前記強誘電性薄膜の
分極状態を変えることなく読み取り可能である、前記方
法。
【００５８】（２２）集積回路上の強誘電性構造とその
製造および使用の方法が開示され、たとえば高速、不揮
発性、非破壊的読み出しランダムアクセスメモリデバイ
スに使用し得る。一般に、この強誘電性構造は薄膜強誘
電性可変抵抗器と基板（たとえば、シリコン）トランジ
スタとを結合し、両方に共通の半導電性膜を使用する。
基板３０に集積された電界効果トランジスタ２６は、ゲ
ート酸化物３６と、第１の端４４と第２の端４６とで電
気的接続を有する半導電性ゲート電極３８とを有する。
ゲート電極３８の上に重なるのは強誘電性薄膜４０およ
び導電性電極４２である。強誘電性薄膜４０の分極は、
ゲート電極３８と導電性電極４２との間に適当な電圧を
印加することにより設定される。強誘電性薄膜４０の分
極が、続いて読み取り電圧を導電性電極４２と第１の端
４４とへ印加することにより決定され、こうして半導電
性ゲート電極３８と強誘電性薄膜４０とにより形成され
た強誘電性可変抵抗器の分極が決定されて、第２の端４
６に電圧Ｖ2 として現われる。半導電性ゲート電極３８
はまた電界効果トランジスタ２６用のゲート電極を形成
するので、電圧Ｖ2 の大きさは電流Ｉ2 の大きさに影響
する。こうして電流Ｉ2 は、強誘電性薄膜４０の分極を
混乱させることなく読み取ることができる強誘電性可変
抵抗に関係する増幅された信号として効果的である。
製造および使用の方法が開示され、たとえば高速、不揮
発性、非破壊的読み出しランダムアクセスメモリデバイ
スに使用し得る。一般に、この強誘電性構造は薄膜強誘
電性可変抵抗器と基板（たとえば、シリコン）トランジ
スタとを結合し、両方に共通の半導電性膜を使用する。
基板３０に集積された電界効果トランジスタ２６は、ゲ
ート酸化物３６と、第１の端４４と第２の端４６とで電
気的接続を有する半導電性ゲート電極３８とを有する。
ゲート電極３８の上に重なるのは強誘電性薄膜４０およ
び導電性電極４２である。強誘電性薄膜４０の分極は、
ゲート電極３８と導電性電極４２との間に適当な電圧を
印加することにより設定される。強誘電性薄膜４０の分
極が、続いて読み取り電圧を導電性電極４２と第１の端
４４とへ印加することにより決定され、こうして半導電
性ゲート電極３８と強誘電性薄膜４０とにより形成され
た強誘電性可変抵抗器の分極が決定されて、第２の端４
６に電圧Ｖ2 として現われる。半導電性ゲート電極３８
はまた電界効果トランジスタ２６用のゲート電極を形成
するので、電圧Ｖ2 の大きさは電流Ｉ2 の大きさに影響
する。こうして電流Ｉ2 は、強誘電性薄膜４０の分極を
混乱させることなく読み取ることができる強誘電性可変
抵抗に関係する増幅された信号として効果的である。
【図面の簡単な説明】
【図１】先行技術の半導電性薄膜可変抵抗素子。
【図２】本発明による強誘電性デバイス。
【図３】本発明による強誘電性デバイスを使用するため
の一つの可能な構成。
の一つの可能な構成。
【図４】本発明の一実施例における製作のステップに対
応する断面図。
応する断面図。
【図５】本発明の一実施例における複数の素子の間の相
互関係を示す平面図。
互関係を示す平面図。
【図６】本発明の代案の実施例における複数の素子の間
の相互関係を示す平面図。
の相互関係を示す平面図。
【図７】本発明のもう一つの代案の実施例における複数
の素子の間の相互関係を示す平面図。
の素子の間の相互関係を示す平面図。
１０ 半導体基板 １２ 底部電極 １４ 強誘電性層 １６ 半導体接点 １８ 層間誘電体 ２０、２２ 電気接点 ２８ デバイス ３０ 基板 ３２ ドレイン領域 ３４ ソース領域 ３６ ゲート誘電体 ３８ 半導電性薄膜ゲート電極 ４０ 強誘電性薄膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 29/78
Claims (2)
- 【請求項１】 半導電性基板に形成され且つ半導電性薄
膜ゲート電極を有する第１の電界効果トランジスタと、
前記ゲート電極の少なくとも一部分に重なる強誘電性薄
膜と、該強誘電性薄膜に重なる導電性電極とを含む超小
型電子デバイス。 - 【請求項２】 半導体デバイスの製造方法であって、半
導体基板上にゲート誘電体薄膜を堆積するステップと、
前記ゲート誘電体薄膜上に半導電性薄膜を堆積するステ
ップと、前記半導電性薄膜上に強誘電性薄膜を堆積する
ステップと、前記強誘電性薄膜上に導電性薄膜を堆積す
るステップとを含む、半導体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2916896P | 1996-10-25 | 1996-10-25 | |
| US029168 | 1996-10-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135362A true JPH10135362A (ja) | 1998-05-22 |
Family
ID=21847603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9294681A Pending JPH10135362A (ja) | 1996-10-25 | 1997-10-27 | 薄膜半導体ゲート電極を使用した強誘電性トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6225655B1 (ja) |
| JP (1) | JPH10135362A (ja) |
| KR (1) | KR19980033143A (ja) |
| TW (1) | TW356584B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001024275A1 (de) * | 1999-09-30 | 2001-04-05 | Infineon Technologies Ag | Ferroelektrischer transistor und dessen verwendung in einer speicherzellenanordnung |
Families Citing this family (23)
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