KR20010082665A - 반도체 기억장치, 그 구동방법 및 그 제조방법 - Google Patents
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Abstract
본 발명은 강유전체막의 분극상태를 이용하여 데이터 판독 정밀도가 높은 반도체 기억장치, 그 구동방법 및 그 제조방법을 제공하기 위한 것이다. 주요 기술구성은 상향의 분극 또는 하향의 잔류분극을 생기게 할 수 있는 강유전체막(22)으로부터 분극상태에 따른 데이터를 판독할 때 제어게이트 전극(23)에 바이어스를 인가하여 판독하는 동시에 예를 들어 하향의 잔류분극이 있는 상태를 데이터 "1"로 하고, 상향의 잔류분극이 있는 상태로부터 잔류분극이 거의 존재하지 않는 상태를 데이터 "0"으로 한다. 특히 잔류분극이 거의 없는 상태를 데이터 "0"으로 함으로써 데이터 "0"일 때의 판독 전류값은 거의 일정하게 되므로 판독정밀도가 향상된다. 또 미리 한쪽의 데이터(예를 들어 데이터 "1")에 임프린트(imprint)를 유기시킴으로써 판독정밀도는 더욱 향상된다.
Description
본 발명은 전계효과형 트랜지스터의 채널영역의 퍼텐셜을 강유전체 박막의 히스테리시스 특성을 이용하여 변화시키는 구조를 갖는 반도체 기억장치에 관한 것이다.
종래부터 게이트 중에 강유전체막으로 된 비휘발성 기억부를 포함하는 전계효과형 트랜지스터로서, 예를 들어 MFISFET, MFSFET, MFMISFET 등으로 불리우는 전계효과형 트랜지스터(이하 "강유전체 FET"라 한다)를 구비한 반도체 기억장치가 알려져 있다.
도 8은 종래의 MFISFET형 강유전체 FET의 단면도이다. 도 8에 도시된 바와 같이 종래의 강유전체 FET는 실리콘기판(1O1) 위에 설치된 실리콘산화막(102)과, 실리콘산화막(102) 위에 설치된 지르콘-티탄산납(PZT) 또는 탄탈산 비스무스 스트론튬(SBT) 등의 금속산화물로 된 강유전체막(103)과, Pt 등의 도체재료로 된 게이트전극(104)과, 실리콘 기판(101) 내의 게이트전극(104)의 양측에 각각 설치된 소스영역(105) 및 드레인영역(106)으로 구성된다. 그리고 실리콘기판(101) 중 실리콘산화막(102)의 바로 밑에 위치하는 영역이 채널영역이다.
도 8에 도시된 구조에 있어서, 강유전체막(103) 중에는 게이트전극과 실리콘기판 사이에 인가되는 전압의 극성에 따라 상향(상방향이 양극이 되는 쌍극자 모멘트가 생긴 상태) 또는 하향(하방향이 양극이 되는 쌍극자 모멘트가 생긴 상태)의 분극이 생겨 전압의 인가를 정지한 후에도 분극이 잔류하는 히스테리시스 특성을 갖고 있다. 그리고 게이트전극(104)에 전압이 인가되지 않은 상태에서는 이 상이한 2가지의 잔류분극상태에 대응하여 강유전체 FET의 채널영역(107)은 그 퍼텐셜의 깊이가 상이한 2가지 상태가 있다. 한편 강유전체 FET의 소스와 드레인 사이의 저항값은 채널영역(107)의 퍼텐셜 깊이에 따라 변화한다. 따라서 강유전체막(103)의 2가지의 잔류분극상태에 따라 소스와 드레인 사이의 저항은 높은 값과 낮은 값 중 어느 하나로 정해지고, 이 소스와 드레인 사이의 저항이 상이한 2가지 값 중 어느하나를 나타내는 상태는 강유전체막(103)의 잔류분극상태가 유지되는 한 유지(기억)된다. 따라서 강유전체 FET를 이용하여 비휘발성 메모리장치를 구성할 수 있다.
여기에서 종래의 강유전체 FET를 이용한 비휘발성 메모리장치에서는 예를 들면 강유전체막(103) 중에 하향의 잔류분극이 생긴 상태를 데이터 "1"에 대응시키고, 강유전체막(103) 중에 상향의 잔류분극이 생긴 상태를 데이터 "0" 에 대응시키고 있다. 강유전체막(103) 중에 하향의 잔류분극을 생기게 하려면 예를 들어 실리콘기판(101)의 이면부를 접지전위로 하고 게이트전극(104)에 양의 전압을 인가한 후 게이트전극(104)의 전압을 접지전위로 되돌린다. 또한 강유전체막(103) 중에 상향의 잔류분극을 생기게 하려면 예를 들어 실리콘기판(101)의 이면부를 접지전위로 하여 게이트전극(104)에 음의 전압을 인가한 후 게이트전극(104)의 전압을 접지전위로 되돌린다.
도 9의 (a), (b) 및 (c)는 각각 차례로 강유전체막(103) 중에서의 잔류분극이 하향, 상향 및 거의 0일 때의 게이트전극(104), 강유전체막(103), 실리콘산화막(102) 및 채널영역(107)을 통과하는 단면에서의 에너지 밴드상태를 도시하는 에너지 밴드도이다. 도 9의 (a)∼(c)에서는 실리콘기판(1O1)을 P형 기판으로 하고 소스영역(105) 및 드레인영역(1O6)을 N형 반도체영역으로 하고 있다. 도 9의 (a) 및 (b)에서 화살표는 강유전체의 분극의 방향을 나타낸다.
도 9의 (a)에 도시된 상태를 얻으려면 실리콘기판(101)에 대하여 게이트전극(104)에 양의 전압을 인가한다. 이 게이트전극(104)과 실리콘기판(10) 사이의 강유전체막(103) 및 실리콘산화막(102)에는 게이트전극(104)과실리콘기판(101) 사이에 인가된 전위차가 비율로 배분된다. 이 때 강유전체막(103)에 배분되는 전위차가 강유전체막(103)의 분극반전전압보다 커지도록 게이트전극(104)에 전압을 인가하면 강유전체막(3)의 분극은 하향이 된다. 그리고 인가전압을 제거하여 게이트전극(104)을 접지전압으로 되돌리면 도 9의 (a)에 도시된 바와 같이 하향의 잔류분극이 생긴다. 잔류분극이 하향(데이터 "1"의 상태)일 때에는 강유전체막(103)의 하단부에 유기된 양극과 상단부에 유기된 음극 사이에 생기는 전계에 의해 강유전체막(103), 실리콘산화막(102) 및 채널영역(107)의 에너지 밴드가 도 9의 (a)에 도시된 바와 같이 구부러진다. 이 때 채널영역(107)의 실리콘산화막(102)과의 계면 부근 영역이 음이온화하여 공핍층이 기판 깊이까지 확산되어 채널영역(107)의 실리콘산화막(102)과의 계면 부근 영역의 퍼텐셜이 접지전위보다 낮아진다. 소위 반전층이 형성된다.
한편 도 9의 (b)에 도시된 상태를 얻으려면 실리콘기판(101)에 대하여 게이트전극(10)에 강유전체막(3)에 배분되는 전위차가 강유전체의 분극반전전압보다 커지는 음의 전압을 인가한다. 이 경우는 전압의 인가를 정지하여 게이트전극(104)을 접지전위로 되돌리면 도 9의 (b)에 도시된 바와 같이 강유전체막(103)에 하향의 잔류분극이 생긴다. 잔류분극이 상향(데이터 "0"의 상태)일 때에는 강유전체막(103)의 하단부에 유기된 음극과 상단부에 유기된 양극에 의해 생기는 전계에 따라 강유전체막(103) 및 실리콘산화막(102) 및 채널영역(107)의 에너지 밴드가 구부러지지만 채널영역(107)의 실리콘산화막(102)의 계면 부근 영역에는 다수캐리어인 정공이 축적되므로 공핍층은 형성되지 않고 채널영역(107)의 퍼텐셜이 접지전위와 거의 같아진다.
이와 같이 잔류분극의 방향에 따라 채널영역(107)의 계면 부근 영역의 퍼텐셜이 다르므로 N형 반도체영역인 소스영역(1O5)과 드레인영역(106) 사이에 전위차를 주면 잔류분극의 방향에 따라 흐르는 전류값이 상이하게 된다. 즉 채널영역(107)의 퍼텐셜이 접지전위보다도 낮아진 데이터 "1"의 상태에서는 채널영역(107)에 반전층이 형성되기 때문에 소스와 드레인 사이는 저저항상태(ON 상태)에 있고 큰 전류가 흐른다. 한편 채널영역(107)의 퍼텐셜이 접지전위인 데이터 "0"의 상태에서는 채널영역에는 반전층이 형성되지 않기 때문에 소스와 드레인 사이는 고저항상태(OFF 상태)에 있고 전류는 거의 흐르지 않는다. 이렇게 하여 소스와 드레인 사이의 전류값을 측정하면 그 전류값의 대소에 의해 강유전체 FET가 데이터 "1"의 상태에 있는지 데이터 "O"의 상태에 있는지를 알 수 있다.
이와 같이 하나의 강유전체 FET의 데이터 상태를 판독함에 있어서는 기본적으로는 소스와 드레인 사이에 전위차를 주는 것 만으로 게이트전극(104)에 바이어스를 인가할 필요는 없다. 즉 강유전체 FET의 온 상태는 MOS 트랜지스터의 디프레션(depression) 상태에 상당하는 것에 의한다.
상기 종래의 강유전체 FET에서는 다음과 같은 문제점이 있었다.
도 10은 본 발명의 발명자들이 조사한 강유전체 FET의 게이트전극(104)으로의 인가전압 Vg과 소스와 드레인 사이의 전류 Ids의 관계를 도시한 특성도이다. 도 10에 도시된 바와 같이 게이트전극(104)으로의 인가전압을 0으로 하여 데이터를 판독할 때에 데이터 "1"의 상태와 데이터 "0"의 상태에서의 전류차 △I1이 작다. 이것은 도 9의 (a)에 도시된 바와 같이 게이트전극(104)에 전압이 인가되지 않은 상태에서는 채널영역(107)에 약한 반전층밖에 형성되지 않기 때문이라고 생각된다. 그 결과 강유전체막(103)의 분극상태가 시간이 경과함에 따라 변화하였을 때 등 데이터 "1"의 상태와 데이터 "0"의 상태를 확실히 구별하여 판독하기가 어려워질 우려가 있었다.
또 상기와 다른 문제점으로서 데이터 "1" 또는 데이터 "0" 중 어느 하나를 보유하더라도 이들을 장기간 보존하면 보유된 데이터에 대응하는 분극의 방향으로 히스테리시스 곡선이 기울어 가는 임프린트라는 현상이 나타나는 일이 있었다. 이것은 장기간 1개의 분극상태에 있던 강유전체막(104)에서 보유되어 있는 데이터에 대응하는 분극을 반전시키기 위한 대항전압이 감소되어 그 분극상태가 생기기 쉬워지는 한편 그 분극과는 역극성의 분극 방향에 대한 대항전압이 증대되어 역극성의 분극이 생기기 어려워지기 때문이다. 이 임프린트현상의 결과, 장기간 어떤 데이터에 보유되어 있던 강유전체 FET의 강유전체막(103)의 잔류분극값은 초기의 잔류분극값과는 다르게 되므로 장기간 어떤 데이터를 보유한 후에 판독된 데이터의 신호레벨(판독전류값)은 초기의 신호레벨(판독전류값)과 다를 우려가 있었다.
본 발명의 목적은 전계효과형 트랜지스터의 채널영역의 퍼텐셜을 강유전체 박막의 히스테리시스 특성을 이용하여 변화시키는 구조를 가지면서 높은 판독정밀도를 유지할 수 있는 반도체 기억장치, 그 구동방법 및 그 제조방법을 제공하는 것에 있다.
도 1은 본 발명의 제 1 실시예의 MFIS 구조의 강유전체 FET의 단면도
도 2는 제 1 실시예의 판독시의 게이트 바이어스의 설정방법을 설명하기 위한 도면
도 3의 (a), (b), (c)는 각각 차례로 제 1 실시예의 강유전체 FET의 강유전체막 중에서의 잔류분극이 하향, 상향 및 1 또는 0일 때의 판독시의 에너지 밴드도
도 4는 본 발명의 제 2 실시예에서의 반도체 기억장치의 메모리 셀의 단면도
도 5는 제 2 실시예에서의 데이터의 기입동작을 전압 1분극 좌표 상에서 설명하기 위한 히스테리시스(hysteresis) 특성도
도 6은 본 발명의 제 3 실시예에서의 반도체 기억장치의 강유전체 FET의 제조공정의 일례를 도시한 플로우차트
도 7은 제 3 실시예의 열처리공정에서의 강유전체막(22)의 히스테리시스 특성의 변화를 도시한 히스테리시스 특성도
도 8은 종래의 MFISFET형의 강유전체 FET의 단면도
도 9의 (a), (b), (c)는 각각 차례로 종래의 강유전체 FET의 강유전체막 중에서의 잔류분극이 하향, 상향 및 1 또는 0일 때의 에너지 밴드도
도 10은 강유전체 FET의 게이트전극으로의 인가전압과 소스와 드레인 사이의 전류의 관계를 도시한 특성도
도 11은 이 외란현상(disturbance)을 설명하기 위한 히스테리시스 특성도
도 12는 제 2 실시예를 MFMIS 구조를 갖는 강유전체 FET에 적용한 예를 도시한 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 실리콘기판 12 : 실리콘산화막
13 : 강유전체막 14 : 게이트전극
15 : 소스영역 16 : 드레인영역
17 : 채널영역 18 : 제 1 중간 게이트전극
21 : 제 2 중간 게이트전극 22 : 강유전체막
23 : 제어게이트 전극 25 : 제 1 배선
26 : 제 2 배선
본 발명의 반도체 기억장치는 반도체 기판과 상기 반도체 기판 상에 설치된 강유전체막 및 게이트전극과, 상기 반도체 기판 내에서 게이트전극의 양측에 설치된 소스영역 및 드레인영역을 갖는 전계효과 트랜지스터를 구비하며, 상기 강유전체막은 상기 게이트전극으로부터 상기 반도체 기판에 대한 양의 전압에 따라 상기 강유전체막에 생기는 제 1 분극과, 상기 게이트전극으로부터 상기 반도체 기판에 대한 음의 전압에 따라 상기 강유전체막에 생기는 제 2 분극을 생기게 할 수 있고, 상기 강유전체막에 전압이 인가되어 있지 않을 때 상기 제 1 및 제 2 분극 중 어느 한쪽이 잔류하고 있는 상태를 제 1 논리값으로 하고, 상기 제 1 및 제 2 분극 중 다른쪽이 잔류하고 있는 상태로부터 분극이 거의 잔류하지 않는 상태까지를 제 2 논리값으로 하여 상기 제 1 논리값 및 제 2 논리값 중 어느 한쪽의 논리값의 데이터가 상기 강유전체막에 기억되어 있다.
이로 인하여 강유전체막에 기입된 제 2 논리값이 약할 때나 분극이 거의 잔류하지 않을 때에도 제 1 논리값과 제 2 논리값을 구별하여 데이터를 판독할 수 있게 된다.
상기 강유전체막 중의 데이터를 판독할 때에는 상기 게이트전극에 바이어스전압을 인가하도록 구성되므로 강유전체막에 제 1 논리값의 데이터가 기억되어 있을 때의 판독 전류값과, 강유전체막에 제 2 논리값의 데이터가 기억되어 있을 때의 판독 전류값의 차이를 크게 할 수 있게 되어 판독정밀도의 향상을 도모할 수 있다.
상기 바이어스전압의 인가를 수반하는 판독동작을 반복함으로써 상기 강유전체막에서 상기 다른쪽의 분극이 0을 향하여 약해지는 외란현상이 야기되는 경우에도 데이터의 판독시에 상기 한쪽 분극이 기입되었을 때의 전류값과 거의 같은 전류가 상기 소스영역과 드레인영역 사이에 흐르는 상태를 제 1 논리값으로 하고 다른쪽 분극이 기입되었을 때의 상기 소스영역과 드레인영역 사이의 전류값으로부터 상기 다른쪽 분극이 거의 0이 되었을 때의 전류값까지의 전류가 흐르는 상태를 제 2 논리값으로 하도록 구성함으로써 외란에 의해 판독정밀도가 악화되는 것을 피할 수 있다.
본 발명의 반도체 기억장치는 반도체 기판과 반도체 기판 상에 설치된 강유전체막 및 게이트전극과 상기 반도체 기판 내의 게이트전극의 양측에 설치된 소스영역 및 드레인영역을 갖는 전계효과 트랜지스터를 구비하며, 상기 강유전체막은 상기 게이트전극으로부터 상기 반도체 기판에 대한 양의 전압에 따라 상기 강유전체막에 생기는 제 1 분극과, 상기 게이트전극으로부터 상기 반도체 기판에 대한 음의 전압에 따라 상기 강유전체막에 생기는 제 2 분극을 생기게 할 수 있는 것이다. 상기 강유전체막에 전압이 인가되어 있지 않을 때 상기 제 1 및 제 2 분극 중 어느 하나가 잔류하고 있는 상태를 제 1 논리값으로 하고, 상기 강유전체막에 분극이 거의 잔류하지 않는 상태를 제 2 논리값으로 하여 상기 제 1 논리값 및 제 2 논리값 중 어느 한쪽의 논리값의 데이터가 상기 강유전체막에 기억되어 있다.
이로 인하여 제 2 논리값의 데이터가 처음부터 외란에 의해 거의 분극이 잔류하지 않는 상태에 대응하고 있으므로 데이터 판독시에 제 2 논리값의 데이터에 대응하는 판독 전류값이 거의 일정하게 된다. 따라서 제 1 논리값의 데이터와의 구별이 보다 명확하게 되어 데이터의 판독 정밀도가 현저히 향상된다.
상기 강유전체막에는 상기 제 1 논리값의 데이터와 상기 제 2 논리값의 데이터가 기입되고, 상기 게이트전극에 절대값이 상이한 전압을 인가하여 기입되는 것이 바람직하다.
상기 반도체 기판 위에 설치된 게이트 절연막과 상기 게이트 절연막 위에 설치된 중간 게이트전극을 추가하며, 상기 강유전체막은 상기 중간 게이트전극 위에 설치되고 상기 게이트전극은 상기 강유전체막 위에 설치되어 있어 데이터 기입시에는 상기 게이트전극과 상기 중간 게이트전극 사이에 인가하는 전압에 의해 상기 강유전체막에 상기 제 1 또는 제 2 분극을 잔류시키는 것이 가능하게 구성되고, 데이터 판독시에는 상기 중간 게이트전극을 플로팅으로 하여 상기 게이트전압에 바이어스전압을 인가하는 것이 가능하게 구성되어 있어 MFMIS 구조를 갖고 있는 전계효과 트랜지스터를 메모리 셀로서 구비한 반도체 기억장치에서 상술한 효과를 발휘할 수 있다.
상기 반도체 기판 위에 설치된 게이트 절연막과 상기 게이트 절연막 위에 설치된 제 1 중간 게이트전극과 상기 제 1 중간 게이트전극과는 별개로 설치되고 또한 전기적으로 접속된 제 2 중간 게이트전극을 추가하며, 상기 강유전체막은 상기 제 2 중간 게이트전극 위에 설치되고 상기 게이트전극은 상기 강유전체막 위에 설치되어 있어 데이터 기입시에는 상기 게이트전극과 상기 제 2 중간 게이트전극 사이에 인가하는 전압에 의해 상기 강유전체막에 잔류분극을 생기게 하는 한편 데이터 판독시에는 상기 제 1 및 제 2 중간 게이트전극을 플로팅으로 하여 상기 게이트전압에 바이어스전압을 인가하도록 구성함으로써 실질적으로 MFIS 구조를 갖고 있는 전계효과 트랜지스터를 메모리 셀로서 구비한 반도체 기억장치에서 상술한 효과를 발휘할 수 있다.
본 발명의 반도체 기억장치의 구동방법은 반도체 기판 상에 설치된 강유전체막 및 게이트전극과 상기 반도체 기판 내의 게이트전극의 양측에 설치된 소스영역 및 드레인영역을 갖고 상기 강유전체막은 상기 게이트전극으로부터 상기 반도체 기판에 대한 양의 전압에 따라 상기 강유전체막에 생기는 제 1 분극과, 상기 게이트전극으로부터 상기 반도체 기판에 대한 음의 전압에 따라 상기 강유전체막에 생기는 제 2 분극을 생기게 할 수 있도록 구성된 전계효과 트랜지스터를 구비한 반도체 기억장치의 구동방법으로서, 상기 강유전체막에 전압이 인가되어 있지 않을 때 상기 제 1 및 제 2 분극 중 어느 하나가 잔류하고 있는 상태를 제 1 논리값으로 하고, 상기 제 1 및 제 2 분극 중 다른쪽이 잔류하고 있는 상태로부터 분극이 거의 잔류하지 않는 상태까지를 제 2 논리값으로 하여 상기 강유전체막에 데이터를 판독하는 방법이다.
이 방법에 의해 강유전체막에 기입된 제 2 논리값이 약할 때나 분극이 거의 잔류하지 않을 때에도 제 1 논리값과 제 2 논리값을 구별하여 데이터를 판독할 수 있다.
상기 강유전체막 중의 데이터를 판독할 때에는 상기 게이트전극에 바이어스전압을 인가함으로써 강유전체막에 제 1 논리값의 데이터가 기억되어 있을 때의 판독 전류값과, 강유전체막에 제 2 논리값의 데이터가 기억되어 있을 때의 판독 전류값의 차이를 크게 하는 것이 가능하게 되어 판독정밀도를 향상시킬 수 있다.
상기 바이어스전압의 인가를 수반하는 판독동작을 반복함으로써 상기 강유전체막에 있어서 상기 다른쪽의 분극이 0을 향하여 약해지는 경우에도 데이터 판독시에 상기 한쪽 분극이 기입되었을 때의 전류값과 거의 같은 전류가 상기 소스영역과 드레인영역 사이에 흐르는 상태를 제 1 논리값으로 하고, 다른쪽 분극이 기입되었을 때의 상기 소스영역과 드레인영역 사이의 전류값으로부터 상기 다른쪽 분극이 거의 0이 되었을 때의 전류값까지의 전류가 흐르는 상태를 제 2 논리값으로 함으로써 외란에 의해 판독 정밀도가 악화되는 것을 피할 수 있다.
상기 게이트전극에 인가하는 바이어스전압은 상기 강유전체막 중의 데이터가 제 1 논리값 및 상기 제 2 논리값일 때에 상기 소스영역과 드레인영역 사이에 각각 흐르는 전류의 차가 거의 최대가 되는 값인 것이 바람직하다.
본 발명의 반도체 기억장치의 구동방법은 반도체 기판 상에 설치된 강유전체막 및 게이트전극과 상기 반도체 기판 내의 게이트전극의 양측에 설치된 소스영역 및 드레인영역을 갖고 상기 강유전체막은 상기 게이트전극으로부터 상기 반도체 기판에 대한 양의 전압에 따라 상기 강유전체막에 생기는 제 1 분극과 상기 게이트전극으로부터 상기 반도체 기판에 대한 음의 전압에 따라 상기 강유전체막에 생기는 제 2 분극을 생기게 할 수 있도록 구성된 전계효과 트랜지스터를 구비한 반도체 기억장치의 구동방법으로서, 상기 강유전체막에 전압이 인가되어 있지 않을 때 상기 제 1 및 제 2 분극 중 어느 하나가 잔류하고 있는 상태를 제 1 논리값으로 하고 상기 강유전체막에 분극이 거의 잔류하지 않는 상태를 제 2 논리값으로 하여 상기 강유전체막에 데이터를 기억시키는 동시에 상기 강유전체막 중의 데이터를 판독할 때에는 상기 게이트전극에 바이어스전압을 인가하는 방법이다.
이 방법에 의해 제 2 논리값의 데이터가 처음부터 외란에 의해 거의 분극이 잔류하지 않은 상태에 대응하고 있으므로 데이터 판독시에 제 2 논리값의 데이터에 대응하는 판독 전류값이 거의 일정하게 된다. 따라서 제 1 논리값의 데이터와의 구별이 보다 명확하게 되어 데이터의 판독정밀도가 현저히 향상된다.
이 때 상기 강유전체막으로 데이터를 기입할 때 상기 제 1 논리값을 기입할 때와 상기 제 2 논리값을 기입할 때에는 상기 게이트전극에 인가되는 전압의 절대값을 상이하게 함으로써 제 2 논리값의 데이터가 처음부터 외란에 의해 분극이 거의 잔류하지 않는 상태에 대응시키는 것이 용이하게 된다.
상기 반도체 기판 위에 설치된 게이트 절연막과 상기 게이트 절연막 위에 설치된 중간 게이트전극을 추가하며 상기 강유전체막은 상기 중간 게이트전극 위에 설치되고 상기 게이트전극은 상기 강유전체막 위에 설치되어 있는 경우에 데이터 기입시에는 상기 게이트전극과 상기 중간 게이트전극 사이에 전압을 인가하는 한편 데이터 판독시에는 상기 중간 게이트전극을 플로팅으로 하여 상기 게이트전압에 바이어스전압을 인가함으로써 MFMIS 구조를 갖는 전계효과 트랜지스터를 메모리 셀로서 구비한 반도체 기억장치에 대하여 상술한 효과를 발휘할 수 있다.
상기 반도체 기판 위에 설치된 게이트 절연막과 상기 게이트 절연막 위에 설치된 제 1 중간 게이트전극과 상기 제 1 중간 게이트전극은 별개로 설치되고 또 전기적으로 접속된 제 2 중간 게이트전극을 추가하며, 상기 강유전체막은 상기 제 2중간 게이트전극 위에 설치되고, 상기 게이트전극은 상기 강유전체막 위에 설치되어 있는 경우에 데이터 기입시에는 상기 게이트전극과 상기 제 2 중간 게이트전극 사이에 전압을 인가하는 한편 데이터 판독시에는 상기 제 1 및 제 2 중간 게이트전극을 플로팅으로 하여 상기 게이트전압에 바이어스전압을 인가함으로써 실질적으로 MFMIS 구조를 갖는 전계효과 트랜지스터를 메모리 셀로서 구비한 반도체 기억장치에 대하여 상술한 효과를 발휘할 수 있다.
상기 강유전체막으로 상기 제 2 논리값의 데이터를 기입할 때에는 상기 강유전체막에 인가되는 전압이 강유전체막의 항전압과 거의 같아지도록 상기 게이트전극에 바이어스전압을 인가함으로써 강유전체막에 분극이 거의 잔류하지 않는 상태를 제 2 논리값으로 하여 데이터를 기입할 수 있다.
상기 강유전체막에 데이터를 기입한 후나 또는 데이터를 판독하기 직전에 상기 중간 게이트전극을 일단 접지한 후 플로팅으로 함으로써 중간전극에서의 불필요한 전하 등을 제거하여 판독 정밀도를 향상시킬 수 있다.
상기 강유전체막에 기입된 데이터를 판독할 때에는 상기 강유전체막에 인가되는 전압이 강유전체막의 대항전압보다 작아지도록 상기 게이트전극에 전압을 인가하는 것이 바람직하다.
본 발명의 반도체 기억장치의 제조방법은 반도체 기판 상에 설치된 강유전체막 및 게이트전극과 상기 반도체 기판 내의 게이트전극의 양측에 설치된 소스영역 및 드레인영역을 갖고 상기 강유전체막은 상기 게이트전극으로부터 상기 반도체 기판에 대한 양의 전압에 따라 상기 강유전체막에 생기는 제 1 분극과 상기 게이트전극으로부터 상기 반도체 기판에 대한 음의 전압에 따라 상기 강유전체막에 생기는 제 2 분극을 생기게 할 수 있도록 구성된 전계효과 트랜지스터를 구비한 메모리 셀을 형성하는 공정 (a)와, 상기 강유전체막에 데이터 판독을 위해 인가되는 전압과 같은 극성의 전압을 인가한 후 이 전압을 해제하여 상기 강유전체막 중에 제 1 분극을 잔류시키는 공정 (b)와, 상기 강유전체막을 일정 시간 동안 가열함으로써 상기 강유전체막의 히스테리시스 특성을 상기 제 1 분극을 상기 제 2 분극으로 반전시키는 데 필요한 대항전압이 증대되는 방향으로 편위시켜 상기 강유전체막의 히스테리시스 특성을 비대칭으로 하는 공정 (c)를 포함한다.
이 방법에 의해 미리 강유전체막 중의 분극상태가 제 1 논리값 측으로 임프린트되므로 데이터 판독시에 제 1 논리값의 데이터와 제 2 논리값의 데이터를 구별하는 것이 용이하게 된다.
상기 공정 (b) 다음에 상기 강유전체막에 잔류하고 있는 제 1 분극을 소거하는 공정을 추가로 포함시킬 수 있다.
(실시예)
(제 1 실시예)
- 강유전체 FET의 구조 -
도 1은 본 발명의 제 1 실시예의 MFIS 구조의 강유전체 FET의 단면도이다. 도 1에 도시된 바와 같이 강유전체 FET는 실리콘기판(11) 위에 설치된 실리콘산화막(12), 실리콘산화막(12) 위에 설치된 지르콘-티탄산납(PZT) 또는 탄탈산 비스무스 스트론튬(SBT) 등의 금속산화물로 된 강유전체막(13), 강유전체막(13) 위에 설치된 Pt 등의 도체재료로 된 게이트전극(14), 실리콘기판(11) 내의 게이트전극(14)의 양측에 각각 설치된 소스영역(15) 및 드레인영역(16)을 구비하고 있다. 그리고 실리콘기판(11) 중 실리콘산화막(12)의 아래에 위치하는 영역이 채널영역(17)으로 되어 있다.
도 1에 도시된 구조에서 강유전체막(13) 중에는 게이트전극과 실리콘기판 사이에 인가되는 전압의 극성에 따라 상향(상방향이 양극이 되는 쌍극자 모멘트가 생긴 상태) 또는 하향(하방향이 양극이 되는 쌍극자 모멘트가 생긴 상태)의 분극이 생겨 전압의 인가를 정지한 후에도 분극이 잔류되는 히스테리시스 특성을 갖고 있다. 그리고 게이트전극(14)에 전압이 인가되지 않은 상태에서는 이 상이한 2가지의 잔류분극의 상태에 대응하여 강유전체 FET의 채널영역(17)은 그 퍼텐셜의 깊이가 상이한 2가지 상태에 있다. 한편 강유전체 FET의 소스와 드레인 사이의 저항값은 채널영역(17)의 퍼텐셜 깊이에 따라 변화한다. 따라서 강유전체막(13)의 2가지의 잔류분극상태에 따라 소스와 드레인 사이의 저항은 높은 값과 낮은 값 중 어느 하나로 정해져 이 소스와 드레인 사이의 저항이 상이한 2가지 값 중 어느 하나를 나타내는 상태는 강유전체막(13)의 잔류분극의 상태가 유지되는 한 보유(기억)된다. 따라서 강유전체 FET를 이용하여 비휘발성 메모리장치를 구성할 수 있다. 예를 들면 강유전체막(13)에 하향의 잔류분극이 생긴 상태를 데이터 "1" (제 1 논리값)로 하고, 강유전체막(13)에 상향의 잔류분극이 생긴 상태를 데이터 "O" (제 2 논리값)으로 하여 강유전체 FET를 메모리 셀로서 이용할 수 있다.
그러나 이미 종래의 기술에 대하여 설명한 바와 같이 게이트전극(14)에 바이어스를 인가하지 않고 데이터를 판독하는 방법으로서는 데이터 "1"의 상태와 데이터 "0"의 상태에서 판독 전류의 차 △I1이 작다(도 10 참조). 따라서 본 실시예에서는 판독시에 게이트전극(14)에 바이어스를 인가하는 것을 전제로 한다.
- 게이트 바이어스의 설정방법 -
도 2는 본 실시예의 판독시의 게이트 바이어스(게이트전극(13)에 인가하는 전압) △Vg의 설정방법을 설명하기 위한 도면이다. 이미 설명한 도 1O에 도시된 바와 같은 강유전체 FET의 소스와 드레인간 전류 Ids의 게이트 바이어스 의존특성에 있어서 데이터 "1"의 상태와 데이터 "0"의 상태에서의 판독전류의 차가 거의 최대값 △I2로 되는 게이트 바이어스 Vg의 값을 △Vg로 한다. 여기에서 본 실시예에서는 판독시의 게이트전압 Vg를 0으로부터 △Vg만큼 벗어난 위치에 설정하고 있다. 다시 말하면 판독신호의 S/N비를 올리기 위해 △Vg의 오프셋전압을 게이트전극(14)에 인가하게 된다.
- 외란현상 -
그러나 이 방법에 의하면 판독동작시에는 강유전체 FET의 게이트전극(14)에 반드시 오프셋전압 △Vg이 인가되게 된다. 예를 들면 양의 오프셋전압 △Vg를 게이트전극에 인가하면 잔류분극이 하향(데이터 "1"의 상태)인 경우는 잔류분극의 방향이 게이트 바이어스의 전계에 따라 유기되는 분극방향과 일치하므로 그 분극상태는 게이트 바이어스에 의한 영향은 받지 않는다. 그러나 잔류분극이 상향(데이터 "0"의 상태)일 때에는 잔류분극의 방향과 게이트 바이어스의 전계에 의해 유기되는 분극의 방향이 반대가 되므로 게이트전극으로 오프셋전압 △Vg를 인가함에 따라 강유전체막 중의 잔류분극은 조금 약해진다. 또 판독동작을 반복하면 게이트전극에 오프셋전압 △Vg를 인가할 때마다 조금씩 강유전체막 중의 잔류분극이 약해져 최종적으로는 도 9의 (c)에 도시된 바와 같이 강유전체막 중의 잔류분극이 거의 제로가 된다. 이와 같이 잔류분극을 약하게 하는 방향의 전계를 주는 전압을 게이트전압에 반복하여 인가함으로써 데이터가 소실되는 현상을 외란현상이라고 한다.
도 11은 외란현상을 설명하기 위한 히스테리시스 특성도이다. 도 11에서 종축은 하향의 분극을 양의 방향으로 하여 나타낸 분극의 강도를 나타내며 횡축은 게이트전극에 인가하는 전압(게이트 바이어스)을 나타낸다. 도 11에 도시된 바와 같이 초기상태에서는 하향(데이터 "1"의 상태)의 분극상태가 히스테리시스 곡선 중의 A점에 있고 상향(데이터 "O"의 상태)의 분극상태가 B점에 있다. 분극상태가 A점 또는 B점에 있는 강유전체막의 게이트전극(114)에 양의 게이트 바이어스를 인가하면 다음과 같은 동작을 나타낸다. 분극상태가 A점에 있는 경우는 게이트 바이어스가 대항전압보다 작더라도 분극상태가 히스테리시스 곡선을 따라 A점에서 A'점으로 이동하고, 그 후 판독이 종료되어 게이트 바이어스가 제로로 되돌아가면 A'점에 있는 분극상태는 다시 A점으로 되돌아간다. 한편 분극상태가 B점에 있는 경우는 게이트 바이어스가 대항전압보다 작더라도 분극상태가 히스테리시스 곡선을 따라 B점에서 B'점으로 이동하고, 그 후 판독이 종료되어 게이트 바이어스가 제로로 되돌아가더라도 B'점에 있는 분극상태는 B점으로는 이미 되돌아가지 않고, B"점으로 이동한다. 즉 상향의 분극은 게이트전극에 오프셋전압 △Vg(게이트 바이어스)를 인가함으로써 조금 작아진다. 따라서 판독동작을 반복하면 도 11의 점선에 도시된 바와 같이 상향의 분극은 차차 작아져서 최종적으로는 거의 소실된다.
그리고 외란현상에 의해 분극이 소실되면 종래의 강유전체 FET에서는 데이터 "O"을 보유하고 있던 강유전체 FET의 채널영역의 퍼텐셜은 도 9의 (c)에 도시된 바와 같이 데이터 "1"의 퍼텐셜에 가까이 가도록 변화하기 때문에 데이터 "0"의 상태에 대응하는 소스와 드레인간 전류 Ids가 그 초기값으로부터 점차로 변화되어 간다는 판독회로의 설계상 바람직하지 못한 현상을 나타낸다.
- 판독방법 -
한편 본 실시예에서는 강유전체 FET를 판독할 때 강유전체막(13)에 하향의 분극을 주는 방향의 오프셋전압 △Vg를 게이트전극(14)에 인가하도록 하고 있으므로 데이터를 판독할 때의 채널영역(17)의 표면부근에서의 퍼텐셜은 종래의 강유전체 FET와는 다음에 설명하는 바와 같이 다르다.
도 3의 (a), (b) 및 (c)는 각각 차례로 강유전체막(13) 중에서의 잔류분극이 하향, 상향 및 1 또는 0일 때의 게이트전극(14), 강유전체막(13), 실리콘산화막(12) 및 채널영역(17)을 통과하는 단면에 생기는 판독시의 에너지 밴드상태를 도시한 에너지 밴드도이다. 도 3의 (a)∼(c)에서는 실리콘기판(11)을 P형 기판으로 하고, 소스영역(15) 및 드레인영역(16)을 N형 반도체영역으로 하고 있다. 도 3의 (a) 및 (b)에서 화살표는 강유전체의 잔류분극의 방향을 나타낸다.
본 실시예에서도 강유전체막(13)에 분극을 생기게 하는 순서는 종래기술과 같으므로 게이트전극(14)에 전압을 인가하지 않은 상태에서는 게이트전극(14), 강유전체막(13), 실리콘산화막(12) 및 채널영역(17)을 통과하는 단면에서의 에너지밴드상태는 도 9의 (a)∼(c)에 도시된 바와 같다.
한편 데이터 판독시에는 도 1에 도시된 구조를 갖는 강유전체 FET에서 실리콘기판(11)에 대하여 게이트전극(14)에 오프셋전압 △Vg를 인가한다. 이 때 게이트전극(14)과 실리콘기판(11) 사이의 강유전체막(13) 및 실리콘산화막(12)에는 게이트전극(14)과 실리콘기판(11)의 전위차 △Vg가 있는 비율로 배분된다.
그리고 도 3의 (a)에 도시된 바와 같이 잔류분극이 하향(데이터 "1"의 상태)일 때에는 게이트전극(14)에 인가되는 오프셋전압 △Vg에 의해 분극이 더욱 강해지므로 강유전체막(13)의 하단부에 유기된 양극에 따라 강유전체막(13), 실리콘산화막(12) 및 채널영역(17)의 에너지 밴드가 도 3의 (a)에 도시된 바와 같이 구부러진다. 또 채널영역(17)의 실리콘산화막(12)과의 계면부근의 영역이 강하게 음이온화하여 공핍층이 기판 깊이까지 확산되어 채널영역(17)의 실리콘산화막(12)과의 계면부근 영역의 퍼텐셜이 접지전위보다 낮아진다. 즉 강한 반전층이 형성되어 강유전체( FET)는 온 상태의 전류값을 나타낸다.
한편 도 3의 (b)에 도시된 바와 같이 잔류분극이 상향(데이터 "0"의 상태)일 때에는 게이트전극(14)에 인가되는 오프셋전압 △Vg에 의해 분극이 약해지므로 강유전체막(13)에 유기되는 음극의 강도가 감소된다. 그리고 강유전체막(13), 실리콘산화막(12) 및 채널영역(17)의 에너지밴드가 도 3의 (a)에 도시된 바와 같이 구부러져 채널영역(17)의 실리콘산화막(12)과의 계면부근 영역에서 퍼텐셜이 낮아지므로 채널영역(17)에 약한 반전층이 형성된다.
도 3의 (c)에 도시된 바와 같이 외란에 의해 잔류분극이 소실되었을 때에는게이트전극(14)에 인가되는 오프셋전압 △Vg에 의해 강유전체막(13), 실리콘산화막(12) 및 채널영역(17)의 에너지밴드가 도 3의 (c)에 도시된 바와 같이 구부러진다. 이 때 채널영역(17)의 실리콘산화막(12) 표면과의 계면부근의 영역의 전도대단의 퍼텐셜이 아래방향으로 구부러지므로 채널영역(17)에 도 3의 (b)에 도시된 것보다 약간 강한 반전층이 형성된다.
이와 같이 잔류분극의 방향에 따라 채널영역(17)의 표면부근 영역의 퍼텐셜이 다르므로 N형 반도체영역인 소스영역(15)과 드레인영역(16) 사이에 전위차를 주면 잔류분극의 방향에 따라 흐르는 전류값이 상이하게 된다.
즉 도 3의 (a)에 도시된 상태를 데이터 "1"로 하면 이 상태에서는 강한 반전층이 형성되기 때문에 소스와 드레인 사이에는 저저항상태에 있고 도 2의 점 y에서 대전류가 흐른다. 한편 도 3의 (b)에 도시된 상태를 데이터 "0"으로 하면 그 상태에서는 소스와 드레인 사이는 비교적 고저항 상태에 있기 때문에 도 2의 점 w에서 소전류가 흐른다. 이와 같이 하여 소스와 드레인 사이의 전류값을 측정하면 그 전류값의 대소에 따라 강유전체 FET가 데이터 "1"의 상태에 있는지 데이터 "O"의 상태에 있는지를 알 수 있다.
또 도 3의 (c)에 도시된 상태에서는 강유전체막(13) 중의 분극이 거의 0이 되고 도 3의 (b)에 도시된 것보다 약간 강한 반전층이 형성되기 때문에 도 2의 점 v에서 중간적인 전류가 흐른다. 이 전류값은 점 y에서의 전류값보다 충분히 작기 때문에 점 w와 점 v에서의 전류값을 구별하여 검지하는 것은 비교적 용이하다.
- 데이터의 논리값의 설정방법 -
따라서 본 실시예의 강유전체 FET를 이용한 비휘발성 메모리장치에서는 게이트전극(14)에 오프셋전압(게이트 바이어스) △Vg를 인가하여 판독하는 동시에 도 11에 도시된 히스테리시스 특성의 외란에 의한 변화에서 분극이 상향인 상태(도 3의 (b)에 도시된 상태)일 때의 전류값(도 2의 점 w에서의 전류값)으로부터 외란에 의해서 분극이 0이 된 상태(도 3의 (c)에 도시된 상태)일 때의 전류값(도 2의 점 v에서의 전류값)까지의 범위를 데이터 "0"이라고 판정한다. 구체적으로는 도 2의 점 v에서의 전류값 이하의 전류값을 나타내는 상태를 데이터 "0"이라고 판정하면 된다. 분극이 하향인 상태(도 3의 (a)에 도시된 상태)일 때의 전류값(도 2의 점 y에서의 전류값)을 "1"로 하는 것은 종래와 같다.
표 1은 종래의 강유전체 FET와 본 실시예에서의 강유전체 FET에 대하여 그 논리상태와 분극의 대응을 소스와 드레인 사이의 저항으로 비교하여 나타낸 것이다.
표 1(제 1 실시예)의 강유전체 FET와 종래의 강유전체 FET의 상위점은 외란에 의해 분극이 소실된 상태에서, 판독할 때 종래의 강유전체 FET에서는 채널영역(107)에 약한 반전층밖에 형성되지 않는(도 9의 (c) 참조) 것에 대하여 본발명의 강유전체 FET에서는 게이트전극(14)에 인가되는 오프셋전압 △Vg에 의해 분극이 생기므로 채널영역(17)에 비교적 강한 반전층이 형성(도 3의 (c) 참조)된다는 점이다. 그 결과 외란에 의해 분극이 소실된 상태에서 종래의 강유전체 FET에서는 도 2의 점 z에서 점 u로 변화하였을 때의 전류값과 도 2의 점 x에서의 전류값을 구별하여 검지하도록 한다. 그러나 점 u와 점 x에서의 전류값을 구별하여 검지하는 것은 실제상 곤란하고 판독한 데이터의 논리상태가 불분명하였다. 이에 대하여 본 실시예에서는 도 2의 점 y에서의 전류값과 점 w에서 점 v까지의 범위의 전류값을 구별하여 검지하면 되므로 판독한 데이터가 2개의 논리상태 중 어느 한쪽에 명확히 대응된다. 즉 본 실시예에 의하면 외란에 의해 상향의 분극이 소실된 상태라도 확실한 논리상태를 판정할 수 있다.
또 본 실시예에서는 메모리 셀인 강유전체 FET에서 강유전체막(13)에 하향의 잔류분극이 생긴 상태를 데이터 "1"로 하고 강유전체막(13)에 상향의 잔류분극이 생긴 상태 또는 잔류분극이 거의 0인 상태를 데이터 "0"으로 하였지만, 하향의 잔류분극이 생긴 상태 또는 분극이 거의 0인 상태를 데이터 "0"로 하여 상향의 잔류분극이 생긴 경우를 데이터 "1"로 해도 된다.
또 어느 하나의 상태를 데이터 "0" 또는 데이터 "1"로 할 것인지는 임의적이므로 본 실시예에서의 메모리 셀인 강유전체 FET에서 강유전체막(13)에 하향의 잔류분극이 생긴 상태를 데이터 "0"으로 하고, 강유전체막(13)에 상향의 잔류분극이 생긴 상태 또는 잔류분극이 거의 0인 상태를 데이터 "1"로 해도 된다.
또 실리콘산화막(12)은 반드시 있어야 하는 것은 아니다.
또 표 1(제 2 실시예)에 나타낸 바와 같이 내부 퍼텐셜을 적절히 조정함으로써 잔류분극이 상향 또는 소실된 상태에서는 게이트전극(14)에 바이어스전압을 인가하더라도 강유전체 FET의 소스와 드레인간 전류 Ids가 흐르지 않고 (오프상태), 잔류분극이 하향일 때에만 전류가 흐르도록(온상태) 조정하는 것도 가능하다. 이 경우에도 종래 방법과는 달리 데이터 판독시에 분극이 하향상태(데이터 "1")일 때에는 전류 Ids를 크게 확보할 수 있으므로 분극이 제로 또는 상향의 상태(데이터 "O"일 때의 전류(제로)와의 구별이 애매하게 되는 일은 없다.
(제 2 실시예)
도 4는 본 발명의 제 2 실시예에서의 반도체 기억장치의 메모리 셀의 단면도이다. 본 실시예에서의 반도체 기억장치의 메모리 셀은 말하자면 MFMIS 구조를 갖는 강유전체 FET라고 생각된다.
강유전체 FET는 P형의 실리콘기판(11) 위에 설치된 실리콘산화막(12)(게이트절연막)과, 실리콘산화막(12) 위에 설치된 폴리실리콘 등의 도전체재료로 된 제 1 중간 게이트전극(18)과, 실리콘기판(11) 내에서의 제 1 중간 게이트전극(18)의 양측에 각각 설치된 N형의 소스영역(15) 및 드레인영역(16)을 구비한다. 그리고 실리콘기판(11) 중 실리콘산화막(12)의 하방에 위치하는 영역이 채널영역(17)으로 된다. 또 Pt 등으로 된 제 2 중간 게이트전극(21)과 제 2 중간 게이트전극(21) 위에 설치된 지르콘-티타늄산납(PZT) 또는 탄탈산 비스무스 스트론튬(SBT) 등의 금속산화물로 된 두께가 약 2OOnm인 강유전체막(22)과, 강유전체막(22)을 끼워 제 2 중간 게이트전극(22)에 대향하도록 설치된 Pt 등의 도체재료로 된 제어게이트 전극(23)을 구비한다. 또 제어게이트 전극(23)은 제 1 배선(25)에 접속되고 제 1 중간 게이트전극(18) 및 제 2 중간 게이트전극(21)은 공통의 제 2 배선(26)에 접속된다.
이 구조는 제 1 중간 게이트전극(18)과 제 2 중간 게이트전극(21)을 일체로 생각하면 도 1에 도시된 강유전체 FET에서 강유전체(13)와 실리콘산화막(12) 사이에 중간 게이트전극으로서 제 1 중간 게이트전극(18) 및 제 2 중간 게이트전극(21)을 설치한 것, 즉 MFMISFET라고 받아들일 수 있다. 단 제 1 중간 게이트전극(18)과 제 2 중간 게이트전극(21)은 일체화되어도 되고 도 4에 도시된 바와 같이 제 1 중간 게이트전극(18)과 제 2 중간 게이트전극(21)과 별개로 설치되어도 된다.
여기에서 강유전체막(22)의 재료가 SBT이고 막두께가 약 2OOnm인 경우 강유전체막(22)의 대항전압은 약 1V가 된다.
제 1 실시예의 강유전체 FET와 비교하여 본 실시예의 강유전체 FET의 구조상의 특징은 본 실시예에서는 강유전체막(22)의 분극상태를 변화시키기 위해 필요한 전압을 제어게이트 전극(23)에 접속된 제 1 배선(25)과 제 2 중간 게이트전극(21)에 접속된 제 2 배선(26)에 의해 직접 인가할 수 있도록 구성되어 있는 점과 제 1 중간 게이트전극(18)의 전위를 판독동작 전에 제 2 배선(26)에 의해 확정할 수 있도록 구성되어 있는 점에 있다.
또 제 1 실시예의 강유전체 FET인 강유전체 FET에 비하여 본 실시예의 강유전체 FET의 동작상의 특징은 본 실시예에서는 데이터의 기입에 있어서 강유전체막(22)에 하향의 잔류분극(데이터 "1" )을 생기게 하도록 기입할 때와 강유전체막(22)에 상향의 잔류분극(데이터 "0")을 생기게 하도록 기입할 때에는 각각강유전체막(22)에 인가되는 전압의 절대값이 다른 점에 있다.
본 실시예에서는 강유전체 FET에서의 에너지 밴드구조의 도시는 생략하지만, 도 4에 도시된 구조에서 제 1 중간 게이트전극(18)과 제 2 중간 게이트전극(21)이 일체화되어 있는 것으로 하면 도 3의 (a)∼(c)에 도시된 에너지 밴드도에서 강유전체막(13)과 실리콘산화막(12) 사이에 도전체부재를 개재시킨 것에 지나지 않으므로 데이터의 판독동작은 제 1 실시예와 마찬가지로 생각할 수 있다. 단 강유전체막(22)의 분극을 생기게 할 때에는 제어게이트 전극(23)과 제 2 중간 게이트전극(21) 사이에 전압을 인가하는 것이 제 1 실시예와 다르다.
도 5는 본 실시예에서의 데이터 기입동작을 전압-분극좌표 상에서 설명하기 위한 히스테리시스 특성도이다. 도 5에서 횡축은 제어게이트(23)와 제 2 중간 게이트전극(21) 사이에 인가하는 전압을 나타내고, 종축은 강유전체막(22)에 생기는 분극을 하향방향의 양으로서 나타내고 있다. 또 이하의 설명에서는 실리콘기판(11)의 전위를 항상 접지전위로 하고 있다.
도 5에 도시된 바와 같이 데이터가 기입되기 전의 강유전체막(22)의 분극은 거의 제로이므로 분극상태는 원점 O의 근방에 있다. 이 강유전체막(22)에 데이터 "1"을 기입하려면 예를 들어 제 2 중간 게이트전극(21)에 접속된 제 2 배선(26)을 접지전위로 하고 제어게이트 전극(23)에 접속된 제 1 배선(25)에 3V의 전압을 인가하면 분극상태는 원점 O에서 점 a"까지 실선을 따라 이동한다. 그 후 제어게이트 전극(23)에 접속된 제 1 배선(25)을 접지전위로 하면 분극상태는 점 a"에서 점 a로 이동하고 강유전체막(22)에는 전압 제로의 상태에서 약 1O μC/㎠의 전하(잔류분극)가 데이터 "1"로서 보유된다.
계속해서 데이터 "1"을 데이터 "0"으로 재기입하려면 제어게이트 전극(23)에 접속된 제 1 배선(25)에 분극상태를 포화상태까지 반전시키기 위해 필요한 전압인 -3V를 인가하는 것은 아니고 약 -1V의 전압을 인가한다. 즉 본 발명에서는 분극에 의한 전하가 음의 포화상태(약 -1O μC/㎠)로부터 거의 O(약 O μC/㎠)까지를 데이터 "O"으로 정의하므로 처음부터 데이터 "O"으로서의 분극을 약 O μC/㎠에 설정할 수 있으면 충분하다. 따라서 제어게이트 전극(23)에 접속된 제 1 배선(25)에 전압 약 -1V를 인가하면 도 5에 도시된 궤적과 같이 분극상태는 점 a에서 점 b'까지 이동한다. 이 동작은 제어게이트 전극(23)에 접속된 제 1 배선(25)을 접지전위로 하고, 제 2 중간 게이트전극(21)에 접속된 제 2 배선(26)에 전압 1V를 인가하여 실현된다. 그 후 제어게이트 전극(23)에 접속된 제 1 배선(25)을 접지전위로 하면 분극상태는 점 b'에서 점 b로 이동하고 전압 제로상태에서 강유전체막(22)에는 약 O μC/㎠의 전하가 데이터 "O"으로서 보유된다.
즉 본 실시예에서는 양의 잔류분극이 생긴 강유전체막(22)에 음의 전압을 인가한 후 음의 전압을 해제하였을 때 강유전체막(22)에 생기는 분극(잔류분극)이 거의 0이 된다면 상기 음의 전압(대항전압)과 거의 같은 전압을 인가하여 데이터를 "1"에서 "0"으로 재기입하게 된다.
그러나 제 2 중간 게이트전극(21)과 제어게이트 전극(23) 사이에 대항전압(본 실시예에서는 -1V)보다 절대값이 크고 포화상태에 도달하지 않는 약한 음의 전압을 인가하더라도 후술하는 판독정밀도의 향상 효과를 어느 정도 발휘할 수 있다.
또 강유전체막(22)에 데이터가 기입되지 않은 상태로부터 강유전체막(22)에 데이터 "O"을 기입하는 경우에도 도 5에 도시된 대항전압(약 -1V)을 강유전체막(22)에 인가하는 것이 바람직하다.
데이터를 기입한 후에는 제 2 중간 게이트전극(21)에 접속된 제 2 배선(26)을 접지전위로 하고 이것에 이어지는 제 1 중간 게이트전극(18)의 전위를 확정한다. 이어서 스위칭 트랜지스터 등을 이용하여 제 2 중간 게이트전극(21)에 접속된 제 2 배선(26)을 주변회로(도시 생략)로부터 전기적으로 차단한다.
또는 데이터를 판독하기 직전에 우선 제 2 중간 게이트전극(21)에 접속된 제 2 배선(26)을 접지전위로 하고 이것에 이어지는 제 1 중간 게이트전극(18)의 전위를 확정한다. 이것은 이 판독까지 실행된 기입동작 및 판독동작 또는 정지상태에서 누설전류 등으로서 제 1 중간 게이트전극(18)에 축적된 불필요한 전하를 제거하기 위해서이다. 이어서, 스위칭 트랜지스터 등을 이용하여 제 2 중간 게이트전극(21)에 접속된 제 2 배선(26)을 주변회로(도시 생략)로부터 전기적으로 차단한다. 그 후 데이터를 판독하기 위해 제어게이트 전극(23)에 접속된 제 1 배선(25)에 제 1 실시예에서 설명한 오프셋전압 △Vg에 상당하는 판독전압 VR을 인가한다. 이 판독 전압 VR은 강유전체막(22)에 인가되는 전압과 실리콘산화막(12)에 인가되는 전압으로 분할된다. 이 때 강유전체막(22)의 분극이 하향(데이터 "1" )인 경우는 강유전체막(22)에 인가되는 전압에 의해 생기는 분극의 방향과 유지되어 있는 분극(전하)의 방향은 일치하고 있으므로 제 1 실시예에서 설명한 바와 같이 판독전압 VR을 제거하더라도 분극의 방향이나 크기는 변하지 않는다.
한편 강유전체막(22)의 분극이 상향(데이터 "0" )인 경우는 제 1 실시예의 기입방법에 의하면 강유전체막(22)에 인가되는 전압에 의해 생기는 분극의 방향과 유지되어 있는 분극(전하)의 방향이 반대이므로 판독전압 VR의 인가에 의해 강유전체막(22)은 외란을 받는다. 그 결과 외란에 의해서 분극이 소실되어 가고 이에 따라 데이터 "0"에 대한 소스와 드레인간 전류 Ids가 변화한다.
그러나 본 실시예의 기입방법에서는 처음부터 분극이 약 0 μC/㎠인 상태가 데이터 "O"으로서 유지되어 있다. 또 본 실시예에서는 제어게이트 전극(23)에 접속된 제 1 배선(25)에 인가되는 판독전압 VR은 강유전체막(22)에 드는 전압이 대항전압을 넘지 않도록 설정하므로 외란에 의해 분극이 소실되는 일은 없고 또 데이터 "O"의 상태가 데이터 "1"로 반전되는 일도 없다. 따라서 데이터 "0"을 반복하여 판독해도 소스와 드레인간 전류 Ids는 변화하지 않게 된다. 구체적으로는 강유전체막(22)에 인가되는 전압과 실리콘산화막(12)에 인가되는 전압의 비는 제 2 중간 게이트전극(21), 강유전체막(22) 및 제어게이트 전극(23)에 의해 구성되는 커패시터의 용량과 제 1 중간 게이트전극(18), 실리콘산화막(12) 및 실리콘기판(11)에 의해 구성되는 커패시터의 용량의 비에 따라 결정된다. 이 용량비와 판독전압 VR를 조정함으로써 데이터 판독시에 강유전체막(22)에 인가되는 전압을 강유전체막(22) 중의 분극의 대항전압 이하로 할 수 있다.
그리고 데이터 보존상태에서는 이것에 앞서는 데이터 기입동작의 마지막 단계에서 제어게이트 전극(23)에 접속된 제 1 배선(25)과 제 2 중간 게이트전극(21)에 접속된 제 2 배선(26)을 함께 접지함으로써 강유전체막(22)에 인가하는 바이어스를 제로로 한다. 이로 인하여 데이터 보유 중에 바이어스의 영향을 받아 분극이 변화하는 일은 없게 된다.
따라서 본 발명에 의하면 데이터 "1"을 잔류분극이 하향에 있는 상태에 대응시키고 데이터 "0"을 잔류분극이 상향의 포화상태에 도달하지 않는 범위로 대응시켜 데이터의 기입, 재기입, 보존 및 판독을 행하므로 데이터 "0"일 때의 외란에 기인하는 판독전류의 변화를 작게 할 수 있어 판독정밀도를 향상시킬 수 있다.
특히 본 실시예와 같이 데이터 "0"을 분극이 거의 O인 상태에 대응시킴으로써 판독정밀도의 향상 효과를 현저히 발휘할 수 있다.
또 본 실시예에서는 데이터 "O"일 때에 분극을 거의 0으로 하는 기입, 재기입을 행하도록 하였지만 본 발명은 이러한 실시예에 한정되는 것이 아니라 데이터"1"일 때에 분극이 거의 0이 되도록 설정할 수도 있다.
또 본 실시예에서는 MFMIS 구조의 강유전체막에 본 발명을 적용하였지만 도 1에 도시된 MFIS 구조의 강유전체 FET에 본 발명을 적용하더라도 동일한 효과를 발휘할 수 있다.
또 본 실시예에서 제 1 중간 게이트전극(18), 실리콘산화막(12) 및 실리콘기판(11)에 의해 구성되는 강유전체 커패시터의 용량값은 변화하지 않지만 제어게이트 전극(23), 강유전체막(22) 및 제 2 중간 게이트전극(21)에 의해 구성되는 강유전체 커패시터의 용량값은 도 5에 도시된 점 a의 위치와 점 b의 위치에서 다르다. 즉 커패시터의 용량값은 히스테리시스 특성곡선 상의 경사에 상당하기 때문이다. 또 제어게이트 전극(23)과 실리콘기판(11) 사이에 인가되는 전압은 강유전체 커패시터와 강유전체 커패시터로 분배된다. 따라서 강유전체 커패시터의 용량값이 클수록 제어게이트 전극(23)과 실리콘기판(11) 사이에 인가되는 전압의 강유전체 커패시터로의 분배율이 작아진다. 이와 같이 강유전체 커패시터의 용량값의 변화에 따라 제어게이트 전극(23)에 인가된 전압값의 분배 비율이 변화하기 때문에 전류값이 변화되어 데이터의 구별이 보다 용이해진다.
(제 3 실시예)
다음으로 임프린트를 방지하기 위한 구성에 관한 제 3 실시예에 대하여 설명하기로 한다. 상기 제 2 실시예에 의해 외란에 기인하는 판독시의 바이어스 변화를 억제할 수 있지만, 종래기술에서 설명한 바와 같이 임프린트에 의해 장기간 유지한 후 판독된 소스와 드레인간 전류 Ids의 레벨이 초기의 그것과 다른 것을 방지하는 것은 곤란하다.
따라서 본 실시예에서는 강유전체막(22)의 분극상태가 도 5에 도시된 점 a(데이터 "1")이 되도록 일단 기입하고, 이 분극상태에서 미리 강제적으로 데이터 "1"의 임프린트를 유기한다. 따라서 종래의 반도체 기억장치의 제조방법에 대한 본 실시예의 반도체 기억장치의 특징은 통상의 반도체 기억장치의 제조공정에서 데이터 "1"을 기입한 후 임프린트를 유기하는 공정을 부가하는 것에 있다.
도 6은 본 실시예에서의 반도체 기억장치의 강유전체 FET(도 4 참조)의 제조공정의 일례를 도시한 플로우차트이다.
우선 단계 ST11에서 웨이퍼 확산공정을 행한다. 이 공정에서는 실리콘산화막(12), 제 1 중간 게이트전극(18)의 형성, 실리콘기판(11)으로의 불순물의 이온주입에 의한 소스영역(15) 및 드레인영역(16)의 형성, 제 1 중간 게이트전극(18) 상으로의 제 2 중간 게이트전극(21), 강유전체막(22), 제어게이트 전극(23)의 형성, 층간절연막(도시 생략) 상으로의 배선(25, 26)의 형성을 행한다.
다음으로, 단계 ST12에서 강유전체 FET의 강유전체막의 전기적 기능을 검사한다. 이 공정에서는 강유전체막(22)의 전압-분극특성 등의 여러 가지 특성이 적정한지의 여부를 검사한다.
다음으로, 단계 ST13에서 모든 강유전체 FET에 데이터 "1"을 기입한다. 즉 강유전체막(22)에 하향의 분극을 생기게 한다. 그 후 강유전체 FET의 강유전체막(22)을 가열함으로써 데이터 "1"의 방향으로 임프린트를 유기한다. 이 때 예를 들면 15O℃에서 약 1O시간 가열하면 강유전체막(22)의 히스테리시스 곡선은 당초 데이터 "1"의 방향, 즉 하향의 분극이 커지는 방향으로 편위되지만(즉 임프린트가 유기되지만) 어떤 시점에서 이 편위가 거의 정지된다. 즉 그 이상의 임프린트의 진행은 매우 적다.
도 7은 단계 ST13에서의 강유전체막(22)의 히스테리시스 특성의 변화를 도시한 히스테리시스 특성도이다. 도 7에서 횡축은 제어게이트 전극(23)과 제 2 중간 게이트전극(21) 사이에 인가하는 전압을 나타내며 종축은 강유전체막(22)에 생기는 분극을 하향방향을 양으로 하여 나타낸다. 도 7에 도시된 바와 같이 강유전체막(22)의 초기의 히스테리시스 특성은 도면중의 일점쇄선으로 표시되는 곡선이지만, 임프린트가 유기되면 강유전체막(22)의 히스테리시스 특성은 도면중의 점선으로 표시되는 곡선으로 나타내는 특성으로 이행된다. 그리고 강유전체막(22)에 데이터 "1"이 유지되어 있는 경우에는 임프린트가 유기된 후의 히스테리시스 곡선은 항전압(점 b'의 전압값)이 초기의 히스테리시스 특성에서의 항전압으로부터 전압축방향으로 약 -0.2V만큼 편위하도록 변화한다. 그리고 강유전체막(22)에 임프린트가 유기된 후에도 점 a에서 점 a"로 향하는 곡선의 경사와 점 b에서 점 a"로 향하는 곡선의 경사(즉 데이터 "1"이 기입된 강유전체막(22)의 커패시터 용량과 데이터 "0"이 기입된 강유전체막(22)의 커패시터 용량) 사이에는 충분한 차이가 있으므로 판독전압 VR을 제어게이트 전극에 접속된 제 1 배선(25)에 인가하면 제 1 중간 게이트전극(18)에 유기되는 전압은 데이터 "1"과 데이터 "O"에 의해 충분한 차이가 나타난다. 즉 데이터의 판독 정밀도를 양호하게 유지할 수 있다.
다음으로, 단계 ST14에서 강유전체막(22)를 소성한 후 단계 ST15에서 모든 강유전체 FET의 데이터 "1"을 소거한다. 이 예에서는 모든 강유전체 FET에 데이터 "O"을 기입하게 된다. 이 때 임프린트의 유기에 의해 히스테리시스 곡선이 편위된 강유전체막(22)이 유지하고 있는 데이터 "1"을 데이터 "0"에 재기입하려면 도 7에 도시된 바와 같이 분극상태가 점 a에서 점 b'까지 이동하도록 -1V보다 절대값이 큰 음의 전압을 강유전체막(22)에 인가하면 된다. 이 동작은 제어게이트 전극(23)에 접속된 제 1 배선(25)을 접지전위로 하고, 제 2 중간 게이트전극(21)에 접속된 제 2 배선(26)에 1V 이상의 전압을 주는 것에 의해서도 실시할 수 있다. 또 강유전체 FET의 강유전체막(22)을 그 강유전체의 위상전이온도 이상으로 가열하여도 동일한 효과가 얻어진다.
그러나 강유전체막(22)에 하향의 분극이 존재하는 상태로 강유전체 FET를 메모리 셀로서 사용하는 것도 가능하다. 그 경우 강유전체막(22)에 하향의 분극이 잔류하고 있는 상태를 데이터 "0"으로 하고 강유전체막(22)에 분극이 거의 존재하지 않는 상태를 데이터 "1"로 할 수 있다.
이상과 같이 데이터 "1"을 유지한 상태에서 미리 임프린트를 유기해 두면 임프린트에 의해 데이터 "1"의 판독신호의 레벨이 초기상태로부터 변화해 가는 일은 없다. 또 데이터 "0"에 대해서는 본 실시예에서는 분극이 거의 제로상태를 이것에 대응시키고 있으므로 임프린트는 일어날 수도 없다. 따라서 본 실시예에 의하면 데이터 "1" 및 데이터 "0" 어느 쪽의 상태에 대해서도 임프린트의 진행은 거의 없으므로 판독신호의 레벨이 초기값으로부터 변화되는 일은 없다. 또 본 실시예의 강유전체 FET에 의한 효과는 본 실시예의 강유전체 FET를 매트릭스형상에 배치하여 강유전체 FET의 제어게이트 전극(23)을 워드선이 되는 제 1 배선(25)에 접속하고 강유전체 FET의 드레인영역(16)을 비트선에 접속한 메모리 셀 어레이를 구성한 경우에도 얻어진다.
(그 밖의 실시예)
도 12는 소위 MFMIS 구조를 갖는 강유전체 FET의 단면도이다. 도 12에 도시된 바와 같이 강유전체 FET는 실리콘기판(11) 위에 설치된 실리콘산화막(12)과 실리콘산화막(12) 위에 설치된 Pt 등의 도전체재료로 된 중간 게이트전극(31)과 중간 게이트전극(31) 위에 설치되고 지르콘-티탄산납(PZT) 또는 탄탈산 비스무스 스트론튬(SBT) 등의 금속산화물로 된 강유전체막(32)과 강유전체막(32) 위에 설치된 pt 등의 도전체재료로 된 제어게이트 전극(33)과, 실리콘기판(11) 내에서의 중간게이트 전극(31)의 양측에 각각 설치된 소스영역(15) 및 드레인영역(16)을 구비한다. 그리고 실리콘기판(11) 중 실리콘산화막(12)의 아래에 위치하는 영역이 채널영역(17)이다. 또 제어게이트 전극(33)은 제 1 배선(35)에 접속되고 중간 게이트전극(31)은 제 2 배선(36)에 접속된다.
이러한 강유전체 FET를 반도체 기억장치의 메모리 셀로 하여 상기 제 2 실시예와 마찬가지로 데이터의 기입, 재기입, 판독할 수 있고, 제 2 실시예와 같은 효과를 발휘할 수 있다. 또 도 12에 도시된 강유전체 FET를 반도체 기억장치의 메모리 셀로 하여 상기 제 3 실시예와 마찬가지로 강유전체막(32)에 하향의 분극으로의 임프린트를 생기게 하기 위한 처리를 할 수 있다.
본 발명에 의하면 강유전체막에 전압이 인가되어 있지 않을 때에 한쪽 분극이 잔류하고 있는 상태를 제 1 논리값으로 하고 다른쪽 분극이 잔류하고 있는 상태부터 분극이 거의 잔류하지 않는 상태까지를 제 2 논리값으로 하여 데이터를 기억해 두도록 하였으므로 분극이 거의 잔류하지 않을 때에도 제 1 논리값과 제 2 논리값을 구별하여 데이터를 판독할 수 있게 되므로 데이터의 판독 정밀도가 향상될 수 있다.
Claims (20)
- 반도체 기판과,상기 반도체 기판 상에 설치된 강유전체막 및 게이트전극과,상기 반도체 기판 내에서 게이트전극의 양쪽에 설치된 소스영역 및 드레인영역을 갖는 전계효과 트랜지스터를 구비하며,상기 강유전체막은 상기 게이트전극으로부터 상기 반도체 기판에 대한 양의 전압에 따라 상기 강유전체막에 생기는 제 1 분극과, 상기 게이트전극으로부터 상기 반도체 기판에 대한 음의 전압에 따라 상기 강유전체막에 생기는 제 2 분극을 생기게 할 수 있고,상기 강유전체막에 전압이 인가되어 있지 않을 때 상기 제 1 및 제 2 분극 중 어느 한쪽이 잔류하고 있는 상태를 제 1 논리값으로 하고, 상기 제 1 및 제 2 분극 중 다른쪽이 잔류하고 있는 상태로부터 분극이 거의 잔류하지 않는 상태까지를 제 2 논리값으로 하여 상기 제 1 논리값 및 제 2 논리값 중 어느 한쪽의 논리값의 데이터가 상기 강유전체막에 기억되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 강유전체막 중의 데이터를 판독할 때에는 상기 게이트전극에 바이어스전압을 인가하는 것을 특징으로 하는 반도체 기억장치.
- 제 2항에 있어서,상기 바이어스전압의 인가를 수반하는 판독동작을 반복하여 상기 강유전체막에서 상기 다른쪽 분극이 0을 향하여 약해지며,데이터 판독시에 상기 한쪽의 분극이 기입되었을 때의 전류값과 거의 같은 전류가 상기 소스영역과 드레인영역 사이에 흐르는 상태를 제 1 논리값으로 하고, 다른쪽 분극이 기입되었을 때의 상기 소스영역과 드레인영역 사이의 전류값으로부터 상기 다른쪽 분극이 거의 O이 되었을 때의 전류값까지의 전류가 흐르는 상태를 제 2 논리값으로 하도록 구성되는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판과,반도체 기판 상에 설치된 강유전체막 및 게이트전극과,상기 반도체 기판 내의 게이트전극의 양측에 설치된 소스영역 및 드레인영역을 갖는 전계효과 트랜지스터를 구비하며,상기 강유전체막은 상기 게이트전극으로부터 상기 반도체 기판에 대한 양의 전압에 따라 상기 강유전체막에 생기는 제 1 분극과, 상기 게이트전극으로부터 상기 반도체 기판에 대한 음의 전압에 따라 상기 강유전체막에 생기는 제 2 분극을 생기게 할 수 있으며,상기 강유전체막에 전압이 인가되어 있지 않을 때 상기 제 1 및 제 2 분극 중 어느 하나가 잔류하고 있는 상태를 제 1 논리값으로 하고, 상기 강유전체막에분극이 거의 잔류하지 않는 상태를 제 2 논리값으로 하여, 상기 제 1 논리값 및 제 2 논리값 중 어느 한쪽의 논리값의 데이터가 상기 강유전체막에 기억되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 4항에 있어서,상기 강유전체막에는 상기 제 1 논리값의 데이터와 상기 제 2 논리값의 데이터가 기입되고, 상기 게이트전극에 절대값이 상이한 전압을 인가하여 기입되는 것을 특징으로 하는 반도체 기억장치.
- 제 4항 또는 제 5항에 있어서,상기 반도체 기판 위에 설치된 게이트 절연막과,상기 게이트 절연막 위에 설치된 중간 게이트전극을 추가하며,상기 강유전체막은 상기 중간 게이트전극 위에 설치되고,상기 게이트전극은 상기 강유전체막 위에 설치되고,데이터 기입시에는 상기 게이트전극과 상기 중간 게이트전극 사이에 인가하는 전압에 의해 상기 강유전체막에 상기 제 1 또는 제 2 분극을 잔류시킬 수 있게 구성되며,데이터 판독시에는 상기 중간 게이트전극을 플로팅으로 하여 상기 게이트전압에 바이어스전압을 인가하는 것을 특징으로 하는 반도체 기억장치.
- 제 4항 또는 제 5항에 있어서,상기 반도체 기판 위에 설치된 게이트 절연막과,상기 게이트 절연막 위에 설치된 제 1 중간 게이트전극과,상기 제 1 중간 게이트전극과는 별개로 설치되고, 전기적으로 접속된 제 2 중간 게이트전극을 추가하며,상기 강유전체막은 상기 제 2 중간 게이트전극 위에 설치되고,상기 게이트전극은 상기 강유전체막 위에 설치되고,데이터 기입시에는 상기 게이트전극과 상기 제 2 중간 게이트전극 사이에 인가하는 전압에 의해 상기 강유전체막에 잔류분극을 생기게 하고, 데이터 판독시에는 상기 제 1 및 제 2 중간 게이트전극을 플로팅으로 하여 상기 게이트전압에 바이어스전압을 인가하는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판 상에 설치된 강유전체막 및 게이트전극과, 상기 반도체 기판 내의 게이트전극의 양측에 설치된 소스영역 및 드레인영역을 갖고, 상기 강유전체막은 상기 게이트전극으로부터 상기 반도체 기판에 대한 양의 전압에 따라 상기 강유전체막에 생기는 제 1 분극과, 상기 게이트전극으로부터 상기 반도체 기판에 대한 음의 전압에 따라 상기 강유전체막에 생기는 제 2 분극을 생기게 할 수 있도록 구성된 전계효과 트랜지스터를 구비한 반도체 기억장치의 구동방법에 있어서,상기 강유전체막에 전압이 인가되어 있지 않을 때 상기 제 1 및 제 2 분극 중 어느 한쪽이 잔류하고 있는 상태를 제 1 논리값으로 하고, 상기 제 1 및 제 2분극 중 다른쪽이 잔류하고 있는 상태로부터 분극이 거의 잔류하지 않는 상태까지를 제 2 논리값으로 하여 상기 강유전체막에 데이터를 판독하는 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 제 8항에 있어서,상기 강유전체막 중의 데이터를 판독할 때에는 상기 게이트전극에 바이어스전압을 인가하는 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 제 9항에 있어서,상기 바이어스전압의 인가를 수반하는 판독동작의 반복에 의해 상기 강유전체막에 있어서 상기 한쪽 분극이 O을 향하여 약해지는 것이며,데이터 판독시에 상기 한쪽 분극이 기입되었을 때의 전류값과 거의 같은 전류값이 상기 소스영역과 드레인영역 사이에 흐르는 상태를 제 1 논리값으로 하고, 다른쪽 분극이 기입되었을 때의 상기 소스영역과 드레인영역 사이의 전류값으로부터 상기 다른쪽 분극이 거의 0이 되었을 때의 전류값까지의 범위의 전류가 흐르는 상태를 제 2 논리값으로 하는 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 제 9항 또는 제 10항에 있어서,상기 게이트전극에 인가하는 바이어스전압은 상기 강유전체막 중의 데이터가 제 1 논리값 및 상기 제 2 논리값일 때에 상기 소스영역과 드레인영역 사이에 각각흐르는 전류의 차이가 거의 최대가 되는 값인 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 반도체 기판 상에 설치된 강유전체막 및 게이트전극과, 상기 반도체 기판 내의 게이트전극의 양측에 설치된 소스영역 및 드레인영역을 갖고, 상기 강유전체막은 상기 게이트전극으로부터 상기 반도체 기판에 대한 양의 전압에 따라 상기 강유전체막에 생기는 제 1 분극과, 상기 게이트전극으로부터 상기 반도체 기판에 대한 음의 전압에 따라 상기 강유전체막에 생기는 제 2 분극을 생기게 할 수 있도록 구성된 전계효과 트랜지스터를 구비한 반도체 기억장치의 구동방법에 있어서,상기 강유전체막에 전압이 인가되어 있지 않을 때 상기 제 1 및 제 2 분극 중 어느 하나가 잔류하고 있는 상태를 제 1 논리값으로 하고, 상기 강유전체막에 분극이 거의 잔류하지 않는 상태를 제 2 논리값으로 하여 상기 강유전체막에 데이터를 기억시키고,상기 강유전체막 중의 데이터를 판독할 때에는 상기 게이트전극에 바이어스전압을 인가하는 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 제 12항에 있어서,상기 강유전체막으로 데이터를 기입할 경우 상기 제 1 논리값을 기입할 때와 상기 제 2 논리값을 기입할 때는 상기 게이트전극에 인가되는 전압의 절대값을 상이하게 하는 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 제 12항에 있어서,상기 반도체 기판 위에 설치된 게이트 절연막과, 상기 게이트 절연막 위에 설치된 중간 게이트전극을 추가하며, 상기 강유전체막은 상기 중간 게이트전극 위에 설치되고, 상기 게이트전극은 상기 강유전체막 위에 설치되고,데이터 기입시에는 상기 게이트전극과 상기 중간 게이트전극 사이에 전압을 인가하고, 데이터 판독시에는 상기 중간 게이트전극을 플로팅으로 하여 상기 게이트전압에 바이어스전압을 인가하는 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 제 12항에 있어서,상기 반도체 기판 위에 설치된 게이트 절연막과, 상기 게이트 절연막 위에 설치된 제 1 중간 게이트전극과, 상기 제 1 중간 게이트전극은 별개로 설치되고, 또 전기적으로 접속된 제 2 중간 게이트전극을 추가하며, 상기 강유전체막은 상기 제 2 중간 게이트전극 위에 설치되고, 상기 게이트전극은 상기 강유전체막 위에 설치되고,데이터 기입시에는 상기 게이트전극과 상기 제 2 중간 게이트전극 사이에 전압을 인가하고, 데이터 판독시에는 상기 제 1 및 제 2 중간 게이트전극을 플로팅으로 하여 상기 게이트전압에 바이어스전압을 인가하는 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 제 12항 내지 제 15항 중 어느 한 항에 있어서,상기 제 2 논리값의 데이터를 상기 강유전체막에 기입할 때에는 상기 강유전체막에 인가되는 전압이 강유전체막의 대항전압과 거의 같도록 상기 게이트전극에 바이어스전압을 인가하는 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 제 12항 내지 제 15항 중 어느 한 항에 있어서,상기 강유전체막에 데이터를 기입한 후 또는 데이터를 판독하기 직전에 상기 중간 게이트전극을 일단 접지한 후 플로팅하는 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 제 12항 내지 제 15항 중 어느 한 항에 있어서,상기 강유전체막에 기입된 데이터를 판독할 때에는 상기 강유전체막에 인가되는 전압이 강유전체막의 대항전압보다 작아지도록 상기 게이트전극에 전압을 인가하는 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 반도체 기판 상에 설치된 강유전체막 및 게이트전극과, 상기 반도체 기판 내의 게이트전극의 양측에 설치된 소스영역 및 드레인영역을 갖고, 상기 강유전체막은 상기 게이트전극으로부터 상기 반도체 기판에 대한 양의 전압에 따라 상기 강유전체막에 생기는 제 1 분극과, 상기 게이트전극으로부터 상기 반도체 기판에 대한음의 전압에 따라 상기 강유전체막에 생기는 제 2 분극을 생기게 할 수 있도록 구성된 전계효과 트랜지스터를 구비한 메모리 셀을 형성하는 공정 (a)와,상기 강유전체막에 데이터 판독을 위해 인가되는 전압과 같은 극성의 전압을 인가한 후 이 전압을 해제하여 상기 강유전체막 중에 제 1 분극을 잔류시키는 공정 (b)와,상기 강유전체막을 일정 시간 동안 가열함으로써 상기 강유전체막의 히스테리시스 특성을 상기 제 1 분극을 상기 제 2 분극에 반전시키는 데 필요한 대항전압이 증대되는 방향으로 편위시켜 상기 강유전체막의 히스테리시스 특성을 비대칭으로 하는 공정 (c)를 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제 19항에 있어서,상기 공정 (b) 다음에 상기 강유전체막에 잔류하고 있는 제 1 분극을 소거하는 공정을 추가하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
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