KR20230000105A - 3차원 뉴로모픽 시스템 및 그 동작 방법 - Google Patents
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Abstract
본 발명은 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)에서 3차원 적층 형성된 복수의 뉴로모픽 소자를 상호 연결층을 통해 독립적으로 연결 형성하고, CMOS 웨이퍼에서 발생 및 전달하는 펄스(pulse)로 복수의 뉴로모픽 소자를 선택적으로 구동 및 테스트 하는 기술에 관한 것으로, 일실시예에 따르면 3차원 뉴로모픽 시스템은 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer) 상에 구현되는 3차원 뉴로모픽 시스템으로서, 상기 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer) 상에 형성된 복수의 상호 연결층 각각과 독립적으로 연결된 복수의 뉴로모픽 소자를 포함하는 소자 어레이부, 상기 복수의 뉴로모픽 소자에서 시냅틱(Synaptic) 특성을 발생시키도록 적어도 하나의 시냅틱 펄스를 생성하는 시냅틱 펄스 생성부 및 상기 적어도 하나의 시냅틱 펄스의 생성을 제어하기 위한 제어 신호를 생성하고, 상기 복수의 뉴로모픽 소자에 상기 생성된 적어도 하나의 시냅틱 펄스가 순차적으로 인가되도록 제어하는 제어부를 포함할 수 있다.
Description
본 발명은 3차원 뉴로모픽 시스템 및 그 동작 방법에 관한 것으로, CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)에서 3차원 적층 형성된 복수의 뉴로모픽 소자를 상호 연결층을 통해 독립적으로 연결 형성하고, CMOS 웨이퍼에서 발생 및 전달하는 펄스(pulse)로 복수의 뉴로모픽 소자를 선택적으로 구동 및 테스트 하는 기술에 관한 것이다.
최근 반도체 산업에서 폰 노이만 방식의 대용량 데이터 처리의 한계를 극복하기 위해 저전력 소자로써 뉴로모픽 시스템에 대한 연구가 주목을 받고 있다.
인간의 뇌는 약 20W 수준의 전력으로 기억, 연산, 추론 및 학습 등을 동시에 그리고 실시간으로 수행할 수 있다.
이러한 뇌의 기능을 전자 소자로 모사하는 뉴로모픽 소자로 차세대 메모리 소자인 RRAM(Resistive Random Access Memory)가 많이 연구되고 있는 상황이다.
IoT 기반의 대용량 데이터 처리가 필수적인 시대에서는 기존 폰 노이만 방식의 컴퓨팅 구조에서 발생하는 병목현상(bottleneck)으로 인해, 데이터 처리 방식의 한계를 극복하면서 전력 소모 측면의 한계를 극복하는 신기술이 필수적인 상황이다.
이에 따라 데이터 분석 및 처리 시, 우수한 에너지 효율과 체계를 가지고 있는 인간의 뇌를 모방하는 뉴로모픽 시스템 관련 기술이 새롭게 제안되고, 재료, 소자 및 회로측면에서 다양하게 연구되고 있다.
이러한 뉴로모픽 시스템을 위란 뉴로모픽 소자로는 저항변화메모리 소자 RRAM이 고집적에 유리하여 많은 연구가 진행되고 있다.
RRAM 소자는 메탈(metal)-절연층(insulator)-메탈(metal)의 캐패시터(capacitor) 구조로 메탈 사이의 절연층에서의 저항이 변화됨에 따라 소자의 전기적 특성이 변화하는 매커니즘(mechanism)으로 구동된다.
2단자(2terminal)의 단순한 구조로 동작이 가능하므로 어레이(array)로 확장하는 경우 스케일 다운(scale down)으로 소자의 고집적화가 중용한 반도체 흐름에 유리할 수 있다.
선행 연구기관에서는 하부 FEOL(front end of line) 이후 BEOL(back end of line) 공정에서 RRAM, CBRAM(Conductive Bridging Random Access Memory) 등의 스위칭 소자를 집적하여 CMOS(Complementary Metal-Oxide Semiconductor) 공정 기반 BEOL 집적형 소자 응용에 대한 가능성을 보여주었다.
다만, 종래의 기술들은 하드웨어적으로 뉴로모픽 시스템에 적용 가능한 뉴로모픽 소자로써 RRAM 어레이 소자 또는 플래쉬 어레이 소자를 연구하는데 집중하고 있다.
또한, 저전력 및 높은 정확성을 갖는 뉴런 네트워크를 구현하는 연구에 집중하고 있고 있다.
한편, TEG(Test Element Group) 설계 및 적용 기술들은 공정상의 한계로 CMOS 공정 및 단일 공정에서만 제작 가능한 소자들의 한계성을 보여주고 있다.
본 발명은 뉴로모픽 소자 어레이부의 뉴로모픽 소자들을 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)에 독립적으로 연결하여 종래의 RRAM 어레이의 단점인 스닉 경로(sneak path)를 통한 누설 전류를 최소화하여 고집적 3차원 뉴로모픽 시스템을 제공하는 것을 목적으로 한다.
또한, 본 발명은 뉴로모픽 소자를 RRAM 소자뿐 만 아니라 다른 소자로도 확장 적용하여 뉴로모픽 신경망에 대한 연구 범위를 확장하는 것을 목적으로 한다.
또한, 본 발명은 테스트 장치(test element group, TEG)로서 뉴로모픽/시냅스 수율 및 성능 검증에 대한 틀을 제공하고, 검증 과정에서 설계된 테스트 장치(test element group, TEG)와 검증 회로는 비아(via) 집적형 소자뿐 만 아니라 다른 형태의 2단자 및 3단자 등의 뉴로모픽 검증에 활용하여 신소자 검증 플랫폼을 제공하는 것을 목적으로 한다.
또한, 본 발명은 비아(via)에 집적되는 공정 플랫폼을 확립하여 안정된 검증 체계를 갖추어 이후 BEOL(back end of line) 공정으로 구현되는 소자의 연구 개발을 촉진하는 것을 목적으로 한다.
본 발명은 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)에 미리 형성한 상호 연결층을 통해 뉴로모픽 소자 어레이부의 CMOS 웨이퍼 상에 3차원 적층 형성된 뉴로모픽 소자들을 독립적으로 연결 형성하고, CMOS 웨이퍼에서 발생 및 전달하는 펄스(pulse)로 뉴로모픽 소자 어레이부의 뉴로모픽 소자들을 선택적으로 구동 및 테스트 할 수 있는 3차원 뉴로모픽 시스템 및 그 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템은 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer) 상에 구현되는 3차원 뉴로모픽 시스템으로서, 상기 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer) 상에 형성된 복수의 상호 연결층 각각과 독립적으로 연결된 복수의 뉴로모픽 소자를 포함하는 소자 어레이부, 상기 복수의 뉴로모픽 소자에서 시냅틱(Synaptic) 특성을 발생시키도록 적어도 하나의 시냅틱 펄스를 생성하는 시냅틱 펄스 생성부 및 상기 적어도 하나의 시냅틱 펄스의 생성을 제어하기 위한 제어 신호를 생성하고, 상기 복수의 뉴로모픽 소자에 상기 생성된 적어도 하나의 시냅틱 펄스가 순차적으로 인가되도록 제어하는 제어부를 포함할 수 있다.
본 발명의 일실시예에 따르면 3차원 뉴로모픽 시스템은 상기 복수의 뉴로모픽 소자 중 상기 순차적으로 인가된 적어도 하나의 시냅틱 펄스에 기반한 시냅틱(Synaptic) 특성이 발생된 뉴로모픽 소자에서 상기 시냅틱(Synaptic) 특성에 대한 컨덕턴스(Conductance)를 측정하는 측정부를 더 포함할 수 있다.
상기 측정부는 상기 복수의 뉴로모픽 소자 각각이 상기 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)와 독립적으로 연결됨에 따라 상기 복수의 뉴로모픽 소자에 대한 컨덕턴스(Conductance)를 개별적으로 측정하거나 동시에 측정할 수 있다.
상기 제어부는 상기 복수의 뉴로모픽 소자 각각에 연결된 스위치를 순차적으로 스위칭함에 따라 상기 생성된 적어도 하나의 시냅틱 펄스가 상기 복수의 뉴로모픽 소자 각각에 순차적으로 인가되도록 제어하면서 동시에 상기 복수의 뉴로모픽 소자에 대한 컨덕턴스(Conductance)와 관련된 전기 신호가 상기 측정부로 전달되도록 제어할 수 있다.
상기 시냅틱 펄스 생성부는 펄스 생성부, 펄스 제어부 및 펄스 출력부를 포함하고, 상기 펄스 생성부는 복수의 인버터(inverter)를 이용하여 링 오실레이터(ring oscillator)로 구현되고, 상기 복수의 인버터(inverter)에 기반하여 펄스 기준(pulse reference) 신호를 갖는 펄스를 생성하고, 상기 펄스 제어부는 상기 제어 신호에 기반하여 상기 펄스 기준(pulse reference) 신호의 듀티(duty) 배율을 제어하거나 상기 펄스 기준(pulse reference period) 신호의 빈도(frequency) 배율을 제어할 수 있다.
상기 펄스 제어부는 상기 제어 신호가 펄스 듀티(pulse duty)를 순차적으로 증가시키는 펄스 듀티 제어 신호인 경우, 상기 펄스 듀티 제어 신호에 기반하여 상기 듀티(duty) 배율이 순차적으로 증가된 펄스가 상기 펄스 출력부를 통해 출력되도록 제어할 수 있다.
상기 펄스 제어부는 상기 제어 신호가 펄스 빈도(pulse frequency)를 순차적으로 감소시키는 펄스 빈도 제어 신호인 경우, 상기 펄스 빈도 제어 신호에 기반하여 상기 빈도(frequency) 배율이 순차적으로 감소된 펄스가 상기 펄스 출력부를 통해 출력되도록 제어할 수 있다.
상기 시냅틱 펄스 생성부는 상기 적어도 하나의 시냅틱 펄스를 긍정 펄스(positive pulse) 및 부정 펄스(negative pulse) 중 어느 하나의 펄스로 생성할 수 있다.
상기 복수의 뉴로모픽 소자 각각은 상기 복수의 상호 연결층 각각에 기반하여 상기 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)의 그라운드(ground)에 독립적으로 연결되는 하부 전극, 상기 하부 전극 상에 형성되는 스위칭 층 및 상기 스위칭 층 상에 형성되고, 상기 복수의 상호 연결층 각각에 기반하여 상기 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)의 상기 시냅틱 펄스 생성부에 독립적으로 연결됨에 따라 상기 적어도 하나의 시냅틱 펄스가 인가되는 상부 전극을 포함할 수 있다.
상기 스위칭 층은 상기 상부 전극을 통해 인가된 적어도 하나의 시냅틱 펄스에 기반하여 상기 시냅틱(Synaptic) 특성을 발생시킬 수 있다.
상기 하부 전극 및 상기 상부 전극은 금속 물질로 형성되고, 상기 스위칭 층은 HfO2로 형성될 수 있다.
상기 하부 전극은 20nm의 두께로 형성되고, 상기 스위칭 층은 6nm 내지 7nm의 두께로 형성되며, 상기 상부 전극은 100nm의 두께로 형성될 수 있다.
본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템의 동작 방법은 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer) 상에 구현되는 3차원 뉴로모픽 시스템의 동작 방법으로서, 시냅틱 펄스 생성부에서, 상기 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer) 상에 형성된 복수의 상호 연결층 각각과 독립적으로 연결된 복수의 뉴로모픽 소자를 포함하는 소자 어레이부의 상기 복수의 뉴로모픽 소자 각각에서 시냅틱(Synaptic) 특성을 발생시키도록 적어도 하나의 시냅틱 펄스를 생성하는 단계 및 제어부에서, 상기 적어도 하나의 시냅틱 펄스의 생성을 제어하기 위한 제어 신호를 생성하고, 상기 복수의 뉴로모픽 소자에 상기 생성된 적어도 하나의 시냅틱 펄스가 순차적으로 인가되도록 제어하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템의 동작 방법은 측정부에서, 상기 복수의 뉴로모픽 소자 중 상기 순차적으로 인가된 적어도 하나의 시냅틱 펄스에 기반한 시냅틱(Synaptic) 특성이 발생된 뉴로모픽 소자에서 상기 시냅틱(Synaptic) 특성에 대한 컨덕턴스(Conductance)를 측정하는 단계를 더 포함할 수 있다.
상기 적어도 하나의 시냅틱 펄스의 생성을 제어하기 위한 제어 신호를 생성하고, 상기 복수의 뉴로모픽 소자에 상기 생성된 적어도 하나의 시냅틱 펄스가 순차적으로 인가되도록 제어하는 단계는, 상기 복수의 뉴로모픽 소자 각각에 연결된 스위치를 순차적으로 스위칭함에 따라 상기 생성된 적어도 하나의 시냅틱 펄스가 상기 복수의 뉴로모픽 소자 각각에 순차적으로 인가되도록 제어하면서 동시에 상기 복수의 뉴로모픽 소자에 대한 컨덕턴스(Conductance)와 관련된 전기 신호가 상기 측정부로 전달되도록 제어하는 단계를 포함할 수 있다.
상기 복수의 뉴로모픽 소자 각각에서 시냅틱(Synaptic) 특성을 발생시키도록 적어도 하나의 시냅틱 펄스를 생성하는 단계는, 복수의 인버터(inverter)에 기반하여 펄스 기준(pulse reference) 신호를 갖는 펄스를 생성하는 단계; 및 상기 제어 신호에 기반하여 상기 펄스 기준(pulse reference) 신호의 듀티(duty) 배율을 제어하거나 상기 펄스 기준(pulse reference period) 신호의 빈도(frequency) 배율을 제어하는 단계를 포함할 수 있다.
일실시예에 따르면, 본 발명은 뉴로모픽 소자 어레이부의 뉴로모픽 소자들을 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)에 독립적으로 연결하여 종래의 RRAM 어레이의 단점인 스닉 경로(sneak path)를 통한 누설 전류를 최소화하여 고집적 3차원 뉴로모픽 시스템을 제공할 수 있다.
또한, 본 발명은 뉴로모픽 소자를 RRAM 소자뿐 만 아니라 다른 소자로도 확장 적용하여 뉴로모픽 신경망에 대한 연구 범위를 확장할 수 있다.
또한, 본 발명은 테스트 장치(test element group, TEG)로서 뉴로모픽/시냅스 수율 및 성능 검증에 대한 틀을 제공하고, 검증 과정에서 설계된 테스트 장치(test element group, TEG)와 검증 회로는 비아(via) 집적형 소자뿐 만 아니라 다른 형태의 2단자 및 3단자 등의 뉴로모픽 검증에 활용하여 신소자 검증 플랫폼을 제공할 수 있다.
또한, 본 발명은 비아(via)에 집적되는 공정 플랫폼을 확립하여 안정된 검증 체계를 갖추어 이후 BEOL(back end of line) 공정으로 구현되는 소자의 연구 개발을 촉진할 수 있다.
본 발명은 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)에 미리 형성한 상호 연결층을 통해 뉴로모픽 소자 어레이부의 CMOS 웨이퍼 상에 3차원 적층 형성된 뉴로모픽 소자들을 독립적으로 연결 형성하고, CMOS 웨이퍼에서 발생 및 전달하는 펄스(pulse)로 뉴로모픽 소자 어레이부의 뉴로모픽 소자들을 선택적으로 구동 및 테스트 할 수 있는 3차원 뉴로모픽 시스템 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템을 설명하기 위한 도면이다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 소자 어레이부의 소자 형성 과정을 설명하기 위한 도면이다.
도 3 및 도 4는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템의 시냅틱 펄스 생성부를 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 시냅틱 펄스의 제어와 관련된 타이밍도를 설명하기 위한 도면이다.
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템의 동작 특성을 설명하기 위한 도면이다.
도 7은 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 소자 어레이부의 소자의 구조를 설명하기 위한 도면이다.
도 8은 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 소자 어레이부의 광학 이미지를 설명하기 위한 도면이다.
도 9는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템의 원칩(one-chip)의 구현 형태를 설명하기 위한 도면이다.
도 10은 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템이 적용된 PCB(Printed Circuit Board) 보드의 구성을 설명하기 위한 도면이다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 소자 어레이부의 소자 형성 과정을 설명하기 위한 도면이다.
도 3 및 도 4는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템의 시냅틱 펄스 생성부를 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 시냅틱 펄스의 제어와 관련된 타이밍도를 설명하기 위한 도면이다.
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템의 동작 특성을 설명하기 위한 도면이다.
도 7은 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 소자 어레이부의 소자의 구조를 설명하기 위한 도면이다.
도 8은 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 소자 어레이부의 광학 이미지를 설명하기 위한 도면이다.
도 9는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템의 원칩(one-chip)의 구현 형태를 설명하기 위한 도면이다.
도 10은 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템이 적용된 PCB(Printed Circuit Board) 보드의 구성을 설명하기 위한 도면이다.
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"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템을 설명하기 위한 도면이다.
도 1은 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템의 구성 요소를 예시한다.
도 1을 참고하면, 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템(100)은 소자 어레이부(110), 시냅틱 펄스 생성부(120) 및 제어부(130)를 포함한다.
일례로, 3차원 뉴로모픽 시스템(100)은 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer) 상에 구현되는 3차원 뉴로모픽 시스템일 수 있다.
본 발명의 일실시예에 따른 소자 어레이부(110)는 CMOS 웨이퍼 상에 형성된 복수의 상호 연결층 각각과 독립적으로 연결된 복수의 뉴로모픽 소자를 포함한다.
예를 들어, 복수의 뉴로모픽 소자는 제1 소자(111), 제2 소자(112), 제3 소자(113), 제4 소자(114), 제N-3 소자(115), 제N-2 소자(116), 제N-1 소자(117) 및 제N 소자(118)를 포함한다. 여기서, N은 임의의 수일 수 있다.
일례로, 복수의 뉴로모픽 소자는 CMOS 웨이퍼와 연결하는 상호 연결층이 형성된 후, CMOS 웨이퍼에 독립적으로 연결 가능한 하부 전극이 하부 라인으로 형성되고, 하부 전극 상에 스위칭 층이 형성되며, 스위칭 층이 에칭(etch)된 영역에 CMOS 웨이퍼에 독립적으로 연결 가능한 상부 전극이 상부 라인으로 형성됨에 따라 형성될 수 있다.
복수의 뉴로모픽 소자의 형성 과정은 도 2a 내지 도 2d를 이용하여 보충 설명한다.
본 발명의 일실시예에 따르면 시냅틱 펄스 생성부(120)는 복수의 뉴로모픽 소자에서 시냅틱(Synaptic) 특성을 발생시키도록 적어도 하나의 시냅틱 펄스를 생성할 수 있다.
일례로, 시냅틱 펄스 생성부(120)는 펄스 생성부, 펄스 제어부 및 펄스 출력부로 구성될 수 있다.
시냅틱 펄스 생성부(120)의 동작은 도 3 및 도 4를 이용하여 보충 설명한다.
본 발명의 일실시예에 따르면 시냅틱 펄스 생성부(120)는 적어도 하나의 시냅틱 펄스를 긍정 펄스(positive pulse) 및 부정 펄스(negative pulse) 중 어느 하나의 펄스로 생성한다.
예를 들어, 긍정 펄스(positive pulse) 및 부정 펄스(negative pulse)는 듀티 및 빈도가 제어될 수 있다.
본 발명의 일실시예에 따르면 제어부(130)는 적어도 하나의 시냅틱 펄스의 생성을 제어하기 위한 제어 신호를 생성하고, 복수의 뉴로모픽 소자에 생성된 적어도 하나의 시냅틱 펄스가 순차적으로 인가되도록 제어할 수 있다.
즉, 제어부(130)는 복수의 뉴로모픽 소자가 포함된 소자 어레이부(110)의 자동화 측정을 위한 자동화 테스트 시퀀스 제어(Automated Test Sequence Control) 기능을 이용하여 복수의 뉴로모픽 소자를 프로그래밍된 순서로 순차적으로 스위칭 되도록 제어할 수 있다.
본 발명의 일실시예에 따르면 3차원 뉴로모픽 시스템(100)은 측정부(140)를 더 포함할 수 있다.
일례로, 측정부(140)는 복수의 뉴로모픽 소자 중 순차적으로 인가된 적어도 하나의 시냅틱 펄스에 기반한 시냅틱(Synaptic) 특성이 발생된 뉴로모픽 소자에서 시냅틱(Synaptic) 특성에 대한 컨덕턴스(Conductance)를 측정할 수 있다.
또한, 측정부는 상기 복수의 뉴로모픽 소자 각각이 상기 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)와 독립적으로 연결됨에 따라 복수의 뉴로모픽 소자에 대한 컨덕턴스(Conductance)를 개별적으로 측정하거나 동시에 측정할 수 있다.
본 발명의 일실시예에 따르면 제어부(130)는 소자 어레이부(110)의 복수의 뉴로모픽 소자 각각에 연결된 스위치를 순차적으로 스위칭함에 따라 생성된 적어도 하나의 시냅틱 펄스가 복수의 뉴로모픽 소자 각각에 순차적으로 인가되도록 제어하면서 동시에 복수의 뉴로모픽 소자에 대한 컨덕턴스(Conductance)와 관련된 전기 신호가 측정부(140)로 전달되도록 제어할 수 있다.
즉, 제어부(130)는 소자 어레이부(100)의 자동화 측정을 위하여 스위치가 프로그래밍되어 있는 순서대로 순차적으로 스위칭하여 소자 어레이부(100)에 포함된 복수의 소자가 순차적으로 시냅틱 펄스 생성부(120) 및 측정부(140)와 연결되도록 제어할 수 있다.
본 발명의 일실시예에 따르면 3차원 뉴로모픽 시스템(100)은 그 동작 방법에 따라 3차원 뉴로모픽 시스템(100)의 동작 특성을 구현할 수 있다.
한편, 3차원 뉴로모픽 시스템(100)은 테스트 장치(Test Element Group, TEG)로 지칭될 수 있다.
예를 들어, 3차원 뉴로모픽 시스템(100)은 CMOS 웨이퍼 상에 복수의 뉴로모픽 소자가 3차원으로 적층 형성되고, 복수의 뉴로모픽 소자 각각이 CMOS 웨이퍼에 독립적으로 연결되어 형성될 수 있다.
CMOS 웨이퍼는 소자 어레이부(110), 시냅틱 펄스 생성부(120), 제어부(130) 및 측정부(140)가 형성되어 3차원 뉴로모픽 시스템(100)으로 구현되고, 3차원 뉴로모픽 시스템(100)은 테스트 장치(Test Element Group, TEG)로 동작하여 소자 어레이부(110)의 시냅스 특성을 검증할 수 있다.
즉, 본 발명은 테스트 장치(test element group, TEG)로서 뉴로모픽/시냅스 수율 및 성능 검증에 대한 틀을 제공하고, 검증 과정에서 설계된 테스트 장치(test element group, TEG)와 검증 회로는 비아(via) 집적형 소자뿐 만 아니라 다른 형태의 2단자 및 3단자 등의 뉴로모픽 검증에 활용하여 신소자 검증 플랫폼을 제공할 수 있다.
또한, 본 발명은 비아(via)에 집적되는 공정 플랫폼을 확립하여 안정된 검증 체계를 갖추어 이후 BEOL(back end of line) 공정으로 구현되는 소자의 연구 개발을 촉진할 수 있다.
또한, 본 발명은 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)에 미리 형성한 상호 연결층을 통해 뉴로모픽 소자 어레이부의 CMOS 웨이퍼 상에 3차원 적층 형성된 뉴로모픽 소자들을 독립적으로 연결 형성하고, CMOS 웨이퍼에서 발생 및 전달하는 펄스(pulse)로 뉴로모픽 소자 어레이부의 뉴로모픽 소자들을 선택적으로 구동 및 테스트 할 수 있는 3차원 뉴로모픽 시스템 및 그 동작 방법을 제공할 수 있다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 소자 어레이부의 소자 형성 과정을 설명하기 위한 도면이다.
도 2a는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 3차원 뉴로모픽 소자 형성 과정 중 상호 연결층 형성 과정을 예시한다.
도 2a를 참고하면, CMOS 웨이퍼(200) 내 상호 연결층(201)이 형성되고, 상호 연결층(201)은 3차원 뉴로모픽 소자와 CMOS 웨이퍼(200)를 상호 연결하는 역할을 한다.
도 2b는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 3차원 뉴로모픽 소자 형성 과정 중 하부 전극(Bottom Electrode, BE) 형성 과정을 예시한다.
도 2b를 참고하면, 상호 연결층(201)을 통해 CMOS 웨이퍼(200)에 독립적으로 연결 가능한 하부 전극(202)이 형성된다.
예를 들어, 하부 전극(202)은 하부 라인(bottom line)으로 지칭될 수 있다.
본 발명의 일실시예에 따르면 하부 전극(202)은 상호 연결층(201)에 기반하여 CMOS 웨이퍼의 그라운드(ground)에 독립적으로 연결될 수 있다.
일례로, 하부 전극(202)은 금속 물질로 형성되고, 금속 물질은 Pt를 포함할 수 있다.
도 2c는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 3차원 뉴로모픽 소자 형성 과정 중 스위칭 층의 형성 과정을 예시한다.
도 2c를 참고하면, 하부 전극(202) 상에 스위칭 층(203)이 형성되고, 스위칭 층(203)은 HfO2로 형성될 수 있다.
스위칭 층(203)은 저항 변화 메모리(Resistive Random Access Memory, RRAM)의 스위칭 층으로서 상부 전극을 통해 인가되는 시냅틱 펄스에 기반하여 시냅틱 특성을 발생시킬 수 있다.
도 2d는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 3차원 뉴로모픽 소자 형성 과정 중 상부 전극(Top Electrode, TE)의 형성 과정을 예시한다.
도 2d를 참고하면, 상부 전극(204)이 하부의 CMOS 웨이퍼(200)와 연결 되는 부위에 해당하는 스위칭 층(203)이 에칭된 후, 에칭 영역에 상부 전극(204)이 형성된다.
일례로, 상부 전극(204)은 금속 물질로 형성되고, 금속 물질은 Ag를 포함할 수 있다.
본 발명의 일실시예에 따르면 상부 전극(204)은 스위칭 층 상에 형성되고, 상호 연결층(201)에 기반하여 CMOS 웨이퍼(200)의 시냅틱 펄스 생성부에 독립적으로 연결됨에 따라 적어도 하나의 시냅틱 펄스가 인가될 수 있다.
예를 들어, 뉴로모픽 소자는 CMOS 웨이퍼(200) 상에 3차원으로 적층 형성된 RRAM 소자를 지칭할 수 있다.
도 3 및 도 4는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템의 시냅틱 펄스 생성부를 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 시냅틱 펄스 생성부의 구성 요소를 예시한다.
도 3을 참고하면, 본 발명의 일실시예에 따른 시냅틱 펄스 생성부(300)은 펄스 생성부(310), 펄스 제어부(320) 및 펄스 출력부(330)를 포함한다.
일례로, 펄스 생성부(310)는 복수의 인버터(inverter)를 이용하여 링 오실레이터(ring oscillator)로 구현되고, 복수의 인버터(inverter)에 기반하여 펄스 기준(pulse reference) 신호를 갖는 펄스를 생성할 수 있다.
본 발명의 일실시예에 따르면 펄스 제어부(320)는 3차원 뉴로모픽 시스템의 제어부로부터 전달된 제어 신호에 기반하여 펄스 기준(pulse reference) 신호의 듀티(duty) 배율을 제어하거나 펄스 기준(pulse reference period) 신호의 빈도(frequency) 배율을 제어한다.
구체적으로, 펄스 제어부(320)는 제어 신호가 펄스 듀티(pulse duty)를 순차적으로 증가시키는 펄스 듀티 제어 신호인 경우, 펄스 듀티 제어 신호에 기반하여 듀티(duty) 배율이 순차적으로 증가된 펄스가 펄스 출력부(330)를 통해 출력되도록 제어할 수 있다.
예를 들어, 듀티(duty) 배율이 증가되는 경우, 동일한 시간 동안에 펄스 신호의 수가 감소될 수 있다.
또한, 펄스 제어부(320)는 제어 신호가 펄스 빈도(pulse frequency)를 순차적으로 감소시키는 펄스 빈도 제어 신호인 경우, 펄스 빈도 제어 신호에 기반하여 빈도(frequency) 배율이 순차적으로 감소된 펄스가 펄스 출력부(330)를 통해 출력되도록 제어할 수 있다.
예를 들어, 빈도(duty) 배율이 감소되는 경우, 동일한 시간 동안에 펄스 신호의 빈도가 감소될 수 있다.
예를 들어, 펄스 출력부(330)는 긍정 펄스(331) 및 부정 펄스(332) 중 어느 하나의 시냅스 펄스 신호를 출력하되, 시냅스 펄스 신호의 듀티 및 빈도가 제어될 수 있다.
즉, 시냅틱 펄스 생성부(300)는 펄스 생성부(310) 및 펄스 제어부(320)를 이용하여 시냅틱 반응을 만들어낼 수 있는 펄스를 생성 및 제어하여 펄스 출력부(330)를 통해 출력할 수 있다.
본 발명의 일실시예에 따르면 시냅틱 펄스 생성부(300)는 뉴로모픽 소자의 특성 변화를 위해 펄스 크기(pulse amplitude), 펄스 넓이(pulse width), 펄스 빈도(pulse frequency) 및 펄스 수(pulse number)를 제어할 수 있다.
또한, 시냅틱 펄스 생성부(300)는 긍정 펄스 및 부정 펄스를 생성하여 뉴로모픽 소자의 특성을 변화시킬 수 있다.
도 4는 본 발명의 일실시예에 따른 시냅틱 펄스 생성부의 펄스 생성부를 보충 설명한다.
도 4를 참고하면, 펄스 생성부(400)는 링 오실레이터(ring oscillator)로 구현될 수 있다. 입력을 0을 넣으면 출력이 1이 나오는 특성을 가지는 복수의 인버터(410)를 이용하여 오실레이터로 설계될 수 있다.
인버터(410)의 개수는 홀수개로 연결 구성되고, 펄스 생성부(400)는 인버터(410)가 발진하면 1과 0이 계속해서 반복되어 발진하되, 펄스 주기(pulse period)를 RC(resistive-capacitive) 딜레이를 이용하여 펄스를 생성한다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 시냅틱 펄스의 제어와 관련된 타이밍도를 설명하기 위한 도면이다.
도 5a는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 시냅틱 펄스의 듀티 제어와 관련된 타이밍도를 예시한다.
도 5a의 타이밍도(500)를 참고하면, 펄스 기준(pulse reference) 신호(501), 제어된 펄스 신호(502), 펄스 듀티 제어 신호(503) 및 펄스 빈도 제어 신호(504)의 타이밍을 나타낸다.
구체적으로, 펄스 기준(pulse reference) 신호(501)는 펄스 생성부에서 생성되고, 집적회로 내부에 있는 펄스 제어부를 거쳐서 제어된 펄스 신호(502)로 형성될 수 있다.
예를 들어, 펄스 듀티 제어 신호(503)가 10 비트 입력되면, 펄스 제어부는 펄스 기준 신호(501)의 주기(period)가 N배의 주기를 갖는 제어된 펄스 신호(502)로 형성되도록 설계된다.
즉, 펄스 듀티 제어 신호(503)가 2인 경우, 3인 경우, 4인 경우에서 제어된 펄스 신호(502)의 주기가 증가됨에 따라 동일한 시간 기준으로 펄스 신호의 수가 감소될 수 있다.
여기서, 펄스 빈도 제어 신호(504)는 동일하므로, 제어된 펄스 신호(502)에 빈도에 관련된 특징에 대한 변화가 없음을 확인할 있다.
도 5b는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 시냅틱 펄스의 빈도 제어와 관련된 타이밍도를 예시한다.
도 5b의 타이밍도(510)를 참고하면, 펄스 기준(pulse reference) 신호(511), 제어된 펄스 신호(512), 펄스 듀티 제어 신호(513) 및 펄스 빈도 제어 신호(514)의 타이밍을 나타낸다.
구체적으로, 펄스 기준(pulse reference) 신호(511)는 펄스 생성부에서 생성되고, 집적회로 내부에 있는 펄스 제어부를 거쳐서 제어된 펄스 신호(512)로 형성될 수 있다.
예를 들어, 펄스 빈도 제어 신호(514)가 10 비트 입력되면, 펄스 제어부는 펄스 기준 신호(511)의 빈도가 1/N배의 빈도를 갖는 제어된 펄스 신호(512)로 형성되도록 설계된다.
여기서, 펄스 듀티 제어 신호(513)는 동일하므로, 제어된 펄스 신호(512)에 듀티에 관련된 특징에 대한 변화가 없음을 확인할 있다.
즉, 펄스 빈도 제어 신호(514)가 2인 경우, 3인 경우, 4인 경우에서 제어된 펄스 신호(502)의 빈도가 다름에 따라 신호 발생 빈도가 변경된다.
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템의 동작 특성을 설명하기 위한 도면이다.
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템의 전기적 특성 변화를 나타낸다.
도 6a의 그래프(600)는 시냅틱 특성과 관련된 전압의 크기와 펄스의 수 변화에 따른 학습 커브(learning curve)를 예시한다.
도 6b의 그래프(610)는 시냅틱 특성과 관련된 전압의 크기와 펄스의 수 변화에 따른 망각 커브(forgetting curve)를 예시한다.
도 6c는 가로 방향(row)으로 12 그리고 세로 방향(column)으로 14개로 구성된 복수의 뉴로모픽 소자에 선택적으로 인가된 경우에 소자 어레이부의 특성 측정 결과의 이미지(620) 예시한다.
도 6c의 이미지(620)에서 시냅틱 펄스가 인가된 뉴로모픽 소자(621)와 시냅틱 펄스가 인가되지 않은 뉴로모픽 소자(622)를 예시한다.
본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템은 제어부에서 소자 어레이부의 뉴로모픽 소자를 순차적으로 선택하여 측정된 전압 및 전류를 이용하여 소자 어레이부의 특성 측정이 가능하다.
도 7은 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 소자 어레이부의 소자의 구조를 설명하기 위한 도면이다.
도 7은 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 소자 어레이부의 소자의 구조의 전자 현미경 이미지를 예시한다.
도 7을 참고하면, 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 소자 어레이부의 소자는 뉴로모픽 소자로서 RRAM 소자가 이용될 수 있다.
RRAM 소자의 구조는 상부 전극, 스위칭 층 및 하부 전극으로 형성되며, 상부 전극은 Ag를 이용하여 형성되고, 스위칭 층은 HfO2를 이용하여 형성되며, 하부 전극은 Pt를 이용하여 형성될 수 있다.
예를 들어, 하부 전극은 20nm의 두께로 형성되고, 스위칭 층은 6nm 내지 7nm의 두께로 형성되며, 상부 전극은 100nm의 두께로 형성될 수 있다.
도 8은 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템에서 소자 어레이부의 광학 이미지를 설명하기 위한 도면이다.
도 8을 참고하면, 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템(800)에서 소자 어레이부(810)가 형성되고, 소자 어레이부(810) 내 복수의 뉴로모픽 소자는 각각 독립적으로 CMOS 웨이퍼에 연결된 구조를 가진다.
예를 들어, 소자 어레이부(810)의 면적은 100um2이고, 12*14 어레이 형태로 설계될 수 있다.
소자 어레이부(810)는 하부 CMOS와 연결이 되어야 하기 때문에 상부 전극은 펄스가 나오는 영역과 독립적으로 연결되고, 하부 전극은 그라운드와 연결된다.
본 발명의 일실시예에 따른 소자 어레이부(810)는 일반적인 크로스 바 어레이(cross-bar array) 형태가 아닌 상부 전극은 아래 CMOS 웨이퍼와 각각 연결되어 독립적으로 펄스가 인가 가능하다.
또한, 하부 전극은 독립적으로 상호 연결층과 연결되어 그라운드 패드(ground pad)로 빠진다.
따라서, 3차원 뉴로모픽 시스템(800)은 시냅틱 펄스를 CMOS 웨이퍼를 통하여 발생시키고 상부 전극으로 전달함에 따라 개별적 특성 검증이 가능하며 여러 개 소자를 동시 검증할 수 있다.
즉, 본 발명은 뉴로모픽 소자 어레이부의 뉴로모픽 소자들을 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)에 독립적으로 연결하여 종래의 RRAM 어레이의 단점인 스닉 경로(sneak path)를 통한 누설 전류를 최소화하여 고집적 3차원 뉴로모픽 시스템을 제공할 수 있다.
도 9는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템의 원칩(one-chip)의 구현 형태를 설명하기 위한 도면이다.
도 9는 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템이 원칩 형태로 구현될 수 있는 특성을 예시한다.
도 9를 참고하면, 3차원 뉴로모픽 시스템의 원칩의 이미지(900)와 내부 확장 이미지(910)를 예시한다.
일례로, 내부 확장 이미지(910)는 도 8에서 설명된 소자 어레이부가 구현되어 있는 형태를 예시한다.
도 10은 본 발명의 일실시예에 따른 3차원 뉴로모픽 시스템이 적용된 PCB(Printed Circuit Board) 보드의 구성을 설명하기 위한 도면이다.
도 10을 참고하면, PCB(Printed Circuit Board) 보드의 구성(1000)은 파워 공급부(1010), 아날로그 버퍼 및 디지털 레벨 변환부(120), 측정 장비 연결부(130), 신호 점퍼부(140) 및 3차원 뉴로모픽 시스템의 집적회로부(150)를 포함한다.
파워 공급부(1010)는 전력을 공급 및 측정하는 역할을 수행한다.
아날로그 버퍼 및 디지털 레벨 변환부(120)는 디지털 신호의 전압 레벨 변환하기 위하여 레벨을 쉬프트하고 내부 아날로그 신호의 버퍼링 역할을 수행한다.
측정 장비 연결부(130)는 집적회로 내부 디지털 입력을 위한 연결부 역할을 담당한다.
신호 점퍼부(140)는 디지털 입력 및 출력의 신호를 확인하기 위한 점퍼 역할을 수행한다.
3차원 뉴로모픽 시스템의 집적회로부(150)는 도 9에서 설명된 3차원 뉴로모픽 시스템의 원칩에 해당된다.
3차원 뉴로모픽 시스템이 적용된 PCB(Printed Circuit Board) 보드는 3차원 뉴로모픽 시스템이 원칩 형태로 완성되어 안정적인 특성 확인이 가능하고, CMOS 웨이퍼에 기반하여 뉴로모픽 소자를 제어하여 소자 특성 측정에 있어서 손쉬움에 따라 자동화에 유리함을 나타낼 수 있다.
따라서, 본 발명은 뉴로모픽 소자를 RRAM 소자뿐 만 아니라 다른 소자로도 확장 적용하여 뉴로모픽 신경망에 대한 연구 범위를 확장할 수 있다.
또한, 본 발명은 테스트 장치(test element group, TEG)로서 뉴로모픽/시냅스 수율 및 성능 검증에 대한 틀을 제공하고, 검증 과정에서 설계된 테스트 장치(test element group, TEG)와 검증 회로는 비아(via) 집적형 소자뿐 만 아니라 다른 형태의 2단자 및 3단자 등의 뉴로모픽 검증에 활용하여 신소자 검증 플랫폼을 제공할 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 3차원 뉴로모픽 시스템
110: 소자 어레이부
120: 제어부 130: 시냅틱 펄스 생성부
140: 측정부
120: 제어부 130: 시냅틱 펄스 생성부
140: 측정부
Claims (16)
- CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer) 상에 구현되는 3차원 뉴로모픽 시스템에 있어서,
상기 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer) 상에 형성된 복수의 상호 연결층 각각과 독립적으로 연결된 복수의 뉴로모픽 소자를 포함하는 소자 어레이부;
상기 복수의 뉴로모픽 소자에서 시냅틱(Synaptic) 특성을 발생시키도록 적어도 하나의 시냅틱 펄스를 생성하는 시냅틱 펄스 생성부; 및
상기 적어도 하나의 시냅틱 펄스의 생성을 제어하기 위한 제어 신호를 생성하고, 상기 복수의 뉴로모픽 소자에 상기 생성된 적어도 하나의 시냅틱 펄스가 순차적으로 인가되도록 제어하는 제어부를 포함하는 것을 특징으로 하는
3차원 뉴로모픽 시스템. - 제1항에 있어서,
상기 복수의 뉴로모픽 소자 중 상기 순차적으로 인가된 적어도 하나의 시냅틱 펄스에 기반한 시냅틱(Synaptic) 특성이 발생된 뉴로모픽 소자에서 상기 시냅틱(Synaptic) 특성에 대한 컨덕턴스(Conductance)를 측정하는 측정부를 더 포함하는 것을 특징으로 하는
3차원 뉴로모픽 시스템. - 제2항에 있어서,
상기 측정부는 상기 복수의 뉴로모픽 소자 각각이 상기 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)와 독립적으로 연결됨에 따라 상기 복수의 뉴로모픽 소자에 대한 컨덕턴스(Conductance)를 개별적으로 측정하거나 동시에 측정하는 것을 특징으로 하는
3차원 뉴로모픽 시스템. - 제2항에 있어서,
상기 제어부는 상기 복수의 뉴로모픽 소자 각각에 연결된 스위치를 순차적으로 스위칭함에 따라 상기 생성된 적어도 하나의 시냅틱 펄스가 상기 복수의 뉴로모픽 소자 각각에 순차적으로 인가되도록 제어하면서 동시에 상기 복수의 뉴로모픽 소자에 대한 컨덕턴스(Conductance)와 관련된 전기 신호가 상기 측정부로 전달되도록 제어하는 것을 특징으로 하는
3차원 뉴로모픽 시스템. - 제1항에 있어서,
상기 시냅틱 펄스 생성부는 펄스 생성부, 펄스 제어부 및 펄스 출력부를 포함하고,
상기 펄스 생성부는 복수의 인버터(inverter)를 이용하여 링 오실레이터(ring oscillator)로 구현되고, 상기 복수의 인버터(inverter)에 기반하여 펄스 기준(pulse reference) 신호를 갖는 펄스를 생성하고,
상기 펄스 제어부는 상기 제어 신호에 기반하여 상기 펄스 기준(pulse reference) 신호의 듀티(duty) 배율을 제어하거나 상기 펄스 기준(pulse reference period) 신호의 빈도(frequency) 배율을 제어하는 것을 특징으로 하는
3차원 뉴로모픽 시스템. - 제5항에 있어서,
상기 펄스 제어부는 상기 제어 신호가 펄스 듀티(pulse duty)를 순차적으로 증가시키는 펄스 듀티 제어 신호인 경우, 상기 펄스 듀티 제어 신호에 기반하여 상기 듀티(duty) 배율이 순차적으로 증가된 펄스가 상기 펄스 출력부를 통해 출력되도록 제어하는 것을 특징으로 하는
3차원 뉴로모픽 시스템. - 제5항에 있어서,
상기 펄스 제어부는 상기 제어 신호가 펄스 빈도(pulse frequency)를 순차적으로 감소시키는 펄스 빈도 제어 신호인 경우, 상기 펄스 빈도 제어 신호에 기반하여 상기 빈도(frequency) 배율이 순차적으로 감소된 펄스가 상기 펄스 출력부를 통해 출력되도록 제어하는 것을 특징으로 하는
3차원 뉴로모픽 시스템. - 제5항에 있어서,
상기 시냅틱 펄스 생성부는 상기 적어도 하나의 시냅틱 펄스를 긍정 펄스(positive pulse) 및 부정 펄스(negative pulse) 중 어느 하나의 펄스로 생성하는 것을 특징으로 하는
3차원 뉴로모픽 시스템. - 제1항에 있어서,
상기 복수의 뉴로모픽 소자 각각은 상기 복수의 상호 연결층 각각에 기반하여 상기 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)의 그라운드(ground)에 독립적으로 연결되는 하부 전극;
상기 하부 전극 상에 형성되는 스위칭 층; 및
상기 스위칭 층 상에 형성되고, 상기 복수의 상호 연결층 각각에 기반하여 상기 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer)의 상기 시냅틱 펄스 생성부에 독립적으로 연결됨에 따라 상기 적어도 하나의 시냅틱 펄스가 인가되는 상부 전극을 포함하는 것을 특징으로 하는
3차원 뉴로모픽 시스템. - 제9항에 있어서,
상기 스위칭 층은 상기 상부 전극을 통해 인가된 적어도 하나의 시냅틱 펄스에 기반하여 상기 시냅틱(Synaptic) 특성을 발생시키는 것을 특징으로 하는
3차원 뉴로모픽 시스템. - 제9항에 있어서,
상기 하부 전극 및 상기 상부 전극은 금속 물질로 형성되고,
상기 스위칭 층은 HfO2로 형성되는 것을 특징으로 하는
3차원 뉴로모픽 시스템. - 제11항에 있어서,
상기 하부 전극은 20nm의 두께로 형성되고,
상기 스위칭 층은 6nm 내지 7nm의 두께로 형성되며,
상기 상부 전극은 100nm의 두께로 형성되는 것을 특징으로 하는
3차원 뉴로모픽 시스템. - CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer) 상에 구현되는 3차원 뉴로모픽 시스템의 동작 방법에 있어서,
시냅틱 펄스 생성부에서, 상기 CMOS(Complementary Metal-Oxide Semiconductor) 웨이퍼(wafer) 상에 형성된 복수의 상호 연결층 각각과 독립적으로 연결된 복수의 뉴로모픽 소자를 포함하는 소자 어레이부의 상기 복수의 뉴로모픽 소자 각각에서 시냅틱(Synaptic) 특성을 발생시키도록 적어도 하나의 시냅틱 펄스를 생성하는 단계; 및
제어부에서, 상기 적어도 하나의 시냅틱 펄스의 생성을 제어하기 위한 제어 신호를 생성하고, 상기 복수의 뉴로모픽 소자에 상기 생성된 적어도 하나의 시냅틱 펄스가 순차적으로 인가되도록 제어하는 단계를 포함하는 것을 특징으로 하는
3차원 뉴로모픽 시스템의 동작 방법. - 제1항에 있어서,
측정부에서, 상기 복수의 뉴로모픽 소자 중 상기 순차적으로 인가된 적어도 하나의 시냅틱 펄스에 기반한 시냅틱(Synaptic) 특성이 발생된 뉴로모픽 소자에서 상기 시냅틱(Synaptic) 특성에 대한 컨덕턴스(Conductance)를 측정하는 단계를 더 포함하는 것을 특징으로 하는
3차원 뉴로모픽 시스템의 동작 방법. - 제14항에 있어서,
상기 적어도 하나의 시냅틱 펄스의 생성을 제어하기 위한 제어 신호를 생성하고, 상기 복수의 뉴로모픽 소자에 상기 생성된 적어도 하나의 시냅틱 펄스가 순차적으로 인가되도록 제어하는 단계는,
상기 복수의 뉴로모픽 소자 각각에 연결된 스위치를 순차적으로 스위칭함에 따라 상기 생성된 적어도 하나의 시냅틱 펄스가 상기 복수의 뉴로모픽 소자 각각에 순차적으로 인가되도록 제어하면서 동시에 상기 복수의 뉴로모픽 소자에 대한 컨덕턴스(Conductance)와 관련된 전기 신호가 상기 측정부로 전달되도록 제어하는 단계를 포함하는 것을 특징으로 하는
3차원 뉴로모픽 시스템의 동작 방법. - 제13항에 있어서,
상기 복수의 뉴로모픽 소자 각각에서 시냅틱(Synaptic) 특성을 발생시키도록 적어도 하나의 시냅틱 펄스를 생성하는 단계는,
복수의 인버터(inverter)에 기반하여 펄스 기준(pulse reference) 신호를 갖는 펄스를 생성하는 단계; 및
상기 제어 신호에 기반하여 상기 펄스 기준(pulse reference) 신호의 듀티(duty) 배율을 제어하거나 상기 펄스 기준(pulse reference period) 신호의 빈도(frequency) 배율을 제어하는 단계를 포함하는 것을 특징으로 하는
3차원 뉴로모픽 시스템의 동작 방법.
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