KR100202212B1 - 코발트 디실리사이드층의 제조방법 - Google Patents

코발트 디실리사이드층의 제조방법 Download PDF

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가오루 미카기
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가네꼬 히사시
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Abstract

본 발명은 실리콘층상에 성장된 자연 산화물을 에칭시키고, 화학 증착을 사용하여 코발트층을 분해하고, 실리콘층상의 코발트층을 주로 CoSi로 구성된 코발트 실리사이드층(15a/15b)으로 전환시키고, 잔류하는 코발트층(15c/15d)을 에칭시키고 코발트 실리사이드층(15a/15b)을 코발트 디실리사이드층으로 전환시키고, 코발트 디실리사이드가 실리콘층으로 침투하지 않도록 진공을 파괴시키지 않고 진공 분위기(14a)중에서 코발트 실리사이드로 전환시킨 자연산화물을 에칭시킴으로써 실리콘층(13c/13d/13e) 상에 코발트 디실리사이드층을 형성시키는 방법에 관한 것이다.

Description

코발트 디실리사이드층의 제조방법
제1a도 내지 1c도는 실리사이드 구조를 제조하는 종래기술 방법을 나타내는 단면도.
제2a도 내지 2d도는 본 발명에 따른 실리사이드 구조를 갖는 전계 효과 트랜지스터를 제조하는 방법 과정을 나타내는 단면도.
제3a도 내지 3d도는 본 발명에 따른 실리사이드 구조를 갖는 전계 효과 트랜지스터를 제조하는 또다른 방법 과정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : p-형 실리콘 기판 2 : 필드 산화물층
3a : 게이트 산화물층 2c : 측벽스페이서(spacer)
3b/13c/23c : 폴리실리콘 게이트 전극
3d/13d/23d/3e/13e/23e : n-형 불순물 영역
4 : 자연 산화물막 5a/5b : 코발트 실리사이드층
6 : p-n접합 11/21 : p-형 실리콘 기판
12/22 : 산화물층 13/23 : 전계 효과 트랜지스터
13a/23a : 게이트 산화물층 13b/23b : 측벽 스페이서
13c/13d/13e; 23c/23d/23e : 실리콘층
14 : 코발트막 증착 시스템 14a : 챔버
14b : 진공 펌프 14c : 플라즈마 발생기
14d : 가스 공급원 14e : 기판 히터
15a/15b; 25a/ 25b : 코발트 실리사이드층
15e/15f; 25e/25f : 코발트 디실리사이드층
16a/16b/26a/26b : p-n 접합
17/27 : 레벨간 절연구조 18a/18b; 28a/26b : 텅스텐 조각
18c/18d; 28c/28d : 배선
본 발명은 살리사이드(salicide) 구조를 제조하는 방법에 관한 것으로서, 더욱 상세하게는 고순도 코발트층으로부터 살리사이드 구조를 제조하는 방법에 관한 것이다.
살리사이드 구조는 고융점 금속 실리사이드 및 폴리실리콘막의 라미네이트된 구조이며, 종종 자기 정렬된 실리사이드 구조로서 불리어진다. 그 살리사이드 구조는 MOS(금속-산화물-반도체 ; Metal-OXide-Semiconductor) 전계 효과 트랜지스터에 혼입된다. 예를 들면, MOS 전계 효과 트랜지스터의 게이트 전극은 실리사이드 구조에 의해서 구현되며 폴리실리콘 스트립은 티타늄 디실리사이드(TiSi2)층에 의해 덮혀진다. 또한, 불순물 영역은 실리사이드 구조로 형성되며 티타늄 디실리사이드층에 의해 덮혀진다. 살리사이드 구조는 게이트 전극으로서 부분적으로 제공되는 신호 배선을 따르는 저항 및 불순물 영역을 따르는 저항을 현저히 감소시키고, 그에 따른 신호 전파를 가속시킨다. 반도체 집적 회로 장치는 점차적으로 소형화되고 있으며, 다음과 같은 현상이 발생된다. 첫째, 티타늄 디실리사이드의 구조는 n-형 불순물 영역에 두껍게 도핑된 비소 및 그 주위를 따라 가해지는 큰 응력및 도핑된 폴리실리콘 스트립 때문에 C49상으로부터 C54상으로 변화하는 경향이 있다. 둘째, 티타늄 디실리사이드막은 얇은 불순물 영역 위에 형성될때 티타늄 디실리사이드막은 신속한 열처리를 통해서 응집된다. 이러한 현상들은 살리사이드 구조의 저항을 증가시킨다.
그러나, 티타늄 디실리사이드막을 코발트 디실리사이드(CoSi2)막으로 대체하는 경우, 살리사이드 구조는 저항을 증가시키지 않을 것이다. 안토니오 씨. 버티는 [서브 마이크로미터 CMOS 기술에서 자기 정렬된 코발트 실리사이드의 형성을 위한 제조방법. IEEE VLSI 다중 레벨 상호 접속 회의의 회보, 267-273페이지]에서 살리사이드 구조를 제안하였다. 안토니오의 방법은 도면의 제1a 도 내지 1c도에 나타나 있다.
종래기술은 p-형 실리콘 기판(1)의 준비로 시작하여, LOCOS(실리콘 국부적 산화 : Local Oxidation of Silicon)방법을 사용하여 p-형 실리콘 기판(1)의 주요 표면 위에서 필드 산화층(2)이 선택적으로 성장된다. 필드 산화층(2)은 p-형 실리콘 기판(1)의 주요 표면에서 활성영역을 형성한다. 실리콘 산화층은 활성영역 위에서 11nm까지 열적으로 성장하며, 도핑되지 않은 폴리실리콘 층은 그 구조의 전체 표면상에 증착된다. 리소그래피를 사용하여 도핑되지 않은 폴리실리콘층 상에 적합한 포포-레지스트 마스크(도시않음)가 제공되고, 도핑되지 않은 폴리실리콘층을 부분적으로 에칭시켜 도핑되지 않은 폴리실리콘 게이트 전극을 형성시킨다. 실리콘 산화물은 테트라에틸 오르쏘실리케이트로부터 형성되며, 약자로 TEOS라고 하며, 그 구조의 전체 표면상에 증착된다. 실리콘 산화물층을 이방적으로 에칭시키고, 게이트 산화물층(3a) 및 측벽 스페이서(3c)는 비도핑된 게이트 전극 아래에 그리고 비도핑된 폴리실리콘 게이트 전극(3b)의 양 표면상에 남는다.
비소는 활성 영역으로 5.01015 -2선량(dose)으로 이온주입된다. 다음에 이온주입된 비소는 측벽 스페이서(3c)와 함께 자기정렬 방식으로 두껍게 도핑된 n-형 불순물 영역(3d, 3e)을 형성하고, 비도핑된 폴리실리콘 게이트 전극을 두껍게 도핑된 n-형 폴리실리콘 게이트 전극(3b)으로 전환시킨다. 자연 산화물막(4)은 두껍게 도핑된 n-형 불순물 영역(3d, 3e)의 표면 및 도핑된 폴리실리콘 게이트 전극(3b)의 상부 표면을 덮는다. 그 결과 생성된 구조를 제1a도에 나타내었다.
자연 산화물막(4)은 불화수소산에 에칭된다. 그후, 코발트를 전체 표편상에 20nm두께까지 스퍼터링시키고, 그 코발트층 475의 질소 분위기에서 1차 급속 열처리시킨다. 두껍게 도핑된 n-형 불순물 영역(3d/3e) 및 두껍게 도핑된 폴리실리콘 게이트 전극(3b)과 함께 자기 정렬 방식으로 코발트 실리사이드(CoSi)층(5a, 5b)을 형성하며. 코발트층(5c)은 제1b도에 나타낸 바와 같이 측벽 스페이서(3c) 및 필드 산화물층(2)위에 부분적으로 잔존하게 된다.
잔존하는 코발트 층(5c)은 습식 에칭(wet etching)을 사용하여 선택적으로 제거된다. 코발트 실리사이드층(5a, 5b)을 700의 질소 분위기에서 2차 급속 열처리시키고 제1c도에 나타낸 바와 같이 코발트 디실리사이드(CoSi2)층 (5d, 5e)으로 전환시킨다. 그 코발트 디실리사이드층(5d, 5e)은 70nm두께이다.
따라서, 코발트는 두 번 반복된 급속 열처리를 통해서 코발트 디실리사이드로 전환된다. 코발트를 단지 한번의 급속 열처리를 통하여 코발트 디실리사이드로 전환시키고, 오랜시간 열처리시키면 바람직하지 않게 측벽 스페이서(3c) 위에 있는 코발트가 코발트 실리사이드로 전환된다. 이것은 코발트의 실리사이드화가 매우 신속하게 전환된다는 사실 때문이다. 측벽 스페이서(3c) 위에 있는 코발트가 코발트 실리사이드로 부분적으로라도 전환된다면, 습식 에칭이 그 측벽 스페이서(3c)상에 있는 코발트 실리사이드를 제거할 수 없으며, 두껍게 도핑된 n-형 불순물 영역(3d/3e)과 도핑된 폴리실리콘 게이트 전극(3b) 사이에 회로 단락이 일어나기 쉽다. 이러한 이유 때문에, 급속 열처리는 에칭전 급속 열처리와 에칭후 급속 열처리로 나뉘어진다.
또다른 선행기술 실리사이드화 기술이 취-쉬 웨이 등의 [IEEE VLSI 다중 레벨 상호접속 회의의 회보, 233-239 페이지, Co/Ti/Si로부터 자기정렬된 TiN/CoSi2이중층의 형성과 실리사이드 확산 배리어 및 접점필의 응용]에 기재되어 있다. 그 논문에 따르면, 티타늄층을 코발트의 스퍼터링 전에 실리콘 기판상에 형성시킨다. 코발트에 대해서는 직류 마그네트론 스퍼터링이 사용되고, 코발트 층에 의해 티타늄 층이 덮혀진다. 다중 레벨 구조를 질소 분위기에서 신속하게 어닐링시키고, 코발트 층을 코발트 디실리사이드로 전환시킨다.
실리콘 기판은 자연 산화물로 덮는다. 그러나, 열이 그 다중 레벨구조에 적용되는 동안 티타늄은 실리콘 기판과 코발트층 사이의 경계에서 산소를 게터(getters)하고 산소와 함께 코발트를 거쳐 이동한다. 티타늄은 최종적으로 코발트 디실리사이드층상의 티타늄 나이트라이드층으로 전환되고 실리콘 기판과 코발트층 사이의 경계로부터 산소를 제거한다.
코발트 디실리사이드층이 소형화될지라도 코발트 디실리사이드층은 저항률을 증가시키지 않고 초대형 집적에 적합한다. 그러나, 이 선행 기술을 통해서 생성된 코발트 디실리사이드층은 다음과 같은 문제점에 봉착하게 된다.
첫째, 안토니오등에 의해 제안된 선행기술 방법을 통해 제조된 살리사이드 구조는 큰 누설 전류 및 낮은 절연 파괴 전압의 문제점이 있다. 자연 산화물을 코발트의 스퍼터링 전에 불화수소산에 에칭시킬지라도, 자연 산화물이 습식 에칭을 하는 동안 재차 성장하기 때문에 자연 산화물을 완전하게 제거하기 어렵다. 자연 산화물은 두껍게 도핑된 n-형 불순물 영역(3d/3e)과 코발트 층 사이, 및 도핑된 폴리실리콘 게이트 전극(3b)과 코발트 층 사이에 잔류하게 된다. 1차 급속 열처리를 하는 동안 코발트층이 코발트 실리사이드로 전환되지만, 산소는 두껍게 도핑된 n-형 불순물 영역(3d/3e)의 표면부분을 거칠게 하고, 두껍게 도핑된 n-형 불순물 영역(3d/3e)과 코발트 실리사이드층(5a) 사이에 거친 경계선을 형성한다. 또한, 코발트 디실리사이드로의 전환은 부피를 증가시키고 코발트 디실리사이드층(5d)은 2차 급속 열처리후 두껍게 도핑된 n-형 불순물 영역(3d, 3e)으로 침투해 들어간다. 이러한 이유 때문에 거친 경계는 두껍게 도핑된 n-형 불순물 영역(3d, 3e)과 p-형 실리콘 기판(1) 사이의 p-n 접합(6)과 가깝게 되며, 잔류하는 두껍게 도핑된 n-형 불순물 영역(3d, 3e)은 아주 얇다. 이는 누설 전류의 양을 크게 하고 절연 파괴 전압을 낮게 한다.
취-쉬 웨이가 제안한 종래기술 방법은 거친 경계로 인해 큰 누설 전류 및 낮은 절연 파괴 전압이 없다. 그러나, 두번째 선행 기술 방법은 코발트 순도가 낮고 재생성이 나쁘다는 문제에 봉착하게 된다. 상술한 바와 같이, 코발트는 직류 마그네트론 스퍼터링을 사용하여 티타늄 층 위에 증착된다. 그러나, 코발트는 강자성이고 고순도 코발트 타겟은 마그네트 유니트가 스퍼터링 챔버에서 안전하게 회전되는 것을 허용하지 않는다. 또한, 코발트 타겟은 스퍼터링 동안에 부식되고 그 부식은 코발트 타겟 주위의 자력의 분포를 변화시킨다. 자력의 불안전한 분포는 스퍼터링 속도를 다양하게 만들며 코발트층은 재생할 수 없다.
저순도의 코발트 타겟이 스퍼터링을 위해 사용되며, 재생 가능성이 개선된다. 그러나, 코발트층은 순도가 낮고, 저 순도의 코발트 층은 코발트 디실리사이층의 품질에 영향을 끼친다.
물론, 다른 물리 증착법이 코발트층에 유용하며, 전자 빔근원 증착 시스템으로서 알려져 있다. 그러나, 그 전자빔은 MOS 타입 전계 효과 트랜지스터의 아주 얇은 게이트 산화물층과 같은 반도체 기판상에 회로 성분을 손상시키는 경향이 있으며, 전계 효과 트랜지스터를 소형화시키는 반도체 집적 회로 장치에는 바람직하지 않다.
따라서, 두번째 종래기술 방법은 순도와 재생가능성 사이의 선택의 기로에 봉착하게 되어 양호한 재생가능으로 고순도 코발트층으로부터 코발트 디실리사이드를 생성할 수 없다.
따라서, 본 발명의 중요한 목적은 p-n 접합에서 방전 누설 전류 및 절연 파괴 전압의 희생없이 고순도 재생가능성 코발트층으로부터 배선 구조를 제조하는 방법을 제공하는 것이다.
그 목적을 수행하기 위해서, 본 발명은 진공의 파괴없이 코발트의 화학 증착 및 자연 산화물의 제거를 수행하는 것을 제안한다.
본 발명에 따라서, a) 실리콘층을 갖는 반도체 구조를 준비하는 단계와 b) 상기 실리콘층상의 자연 산화물층을 제거하는 단계와; c) 상기 실리콘층상의 코발트층을 증착시키는 단계 및; d) 상기 코발트층을 코발트 디실리사이드층으로 전환시키는 단계를 포함하는 코발트 디실리사이드층의 제조 방법으로 상기 자연 산화물은 자연 산화물의 환원을 통해 진공에서 제거되고, 상기 코발트층은 진공에서 수행된 화학 증착을 사용하여 증착되고, 상기 반도체 구조는 상기 b) 단계와 c) 단계 사이의 진공에서 유지되는 코발트 디실리사이드층의 제조 방법이 제공된다.
자연 산화물층은 수소화 불화물을 함유하는 가스상 혼합물 또는 수소 플라즈마에 의해서 제거될 수 있다.
코발트는 Co(C5H5)2, Co(CH3C5H4)2, Co(CH3COCH3COCH3)2, Co(CH3)3CCOCH4)2및 Co(C5HF6O2)2로 이루어진 그룹으로부터 선택된 코발트 유기 화합물의 분해를 통해서 제조될 수 있다.
본 발명에 따른 배선 구조를 제조하는 방법의 특징 및 이점은 첨부된 도면과 관련하여 하기 설명으로부터 더욱 명확하게 이해될 것이다.
제1실시예
제2a도 내지 2d도는 본 발명에 구현하는 전계 효과 트랜지스터를 제조하는 방법을 나타낸다.
이 방법은 P-형 실리콘 기판의 준비로 시작되며, 필드 산화물층(12)을 LOCOS를 사용하여 P-형 실리콘 기판(11)의 주요 표면에서 분리 영역위로 400nm두께까지 성장시킨다. 필드 산화물층(12)은 주요 표면에서 활성 영역을 한정하며 전계 효과트랜지스터(13)는 그 활성 영역에서 제조된다.
실리콘 산화물은 그 활성 영역위에서 8nm 두께까지 열적으로 성정시키고, 도핑되지 않은 폴리실리콘을 그 구조의 전계 표면에 걸쳐 150nm 두께까지 증착시킨다. 적합한 포토-레지스트 마스크(도시않음)가 리소그래피는 사용함으로써 도핑되지 않은 폴리실리콘층 상에 제공되고, 그 도핑되지 않은 폴리 실리콘 층은 도핑되지 않은 게이트 전극으로 패턴화된다. 게이트 폭 또는 채널 길이는 0.25 미크론이다.
고온 기체상 증착을 사용하여 그 구조의 전체 표면위에 80nm 두께로 실리콘 산화물을 증착시키고. 그 실리콘 산화물층을 포토-레지스트 마스크없이 재차 에칭시킨다. 도핑되지 않은 폴리실리콘 게이트 전극 아래에 게이트 산화물층(13a)을 형성시키고, 도핑되지 않는 폴리실리콘 게이트 전극의 양측 상에 측벽 스페이서(13b)가 제공된다.
50KeV의 가속 에너지하에 1.01015 -2내지 5.01015 -2의 선량으로 비소를 이온주입 시키고, 이온 주입된 비소를 15분 내지 20분동안 900의 질소 분위기에서 활성화시킨다. 도핑되지 않은 폴리실리콘 게이트 전극을 도핑된 폴리실리콘 게이트 전극(13c)으로 전환시키고. 두껍게 도핑된 n-형 불순물 영역(13d, 13e)은 측벽 스페이서(13b)와 함께 자기정렬된 방식으로 형성된다. 두껍게 도핑된 n-형 불순물 영역(13d, 13e)은 약 0.15미크론 두께의 p-n 접합을 형성한다.
바람직하지 않은 자연산화물(도시않음)은 도핑된 폴리실리콘 게이트 전극(13c)의 표면 및 두껍게 도핑된 n-형 불순물 영역(13d, 13e)의 표면상에 성장된다. 자연 산화물은 부식액으로서 불화수소산을 사용하여 습식 에칭을 통해서 제거된다. 그러나, 불화수소산이 자연 산화물을 제거할지라도, 도핑된 폴리실리콘 게이트 전극(13c) 및 두껍게 도핑된 불순물 영역(13d/13e)의 신선한 표면은 공기에 노출되고, 자연 산화물(도시않음)은 다시 그 위에 수 nm로 성정된다.
p-형 실리콘 기판(11)은 코발트막 증착 시스템(14)의 챔버(14a)에 놓여진다. 코발트막 증착 시스템(14)은 진공 펌프(14b), 플라즈마 발생기(14c), 가스 공급원(14d) 및 기판 히터(14e)를 포함한다.
진공 펌프(14b)는 챔버(14a)를 진공으로 하고, 기판 히터(14e)는 300내지 600에서 p-형 실리콘 기판(11)을 가열시킨다. 가스 공급원(14d)은 0.3 내지 2.6Pa로 수소 가스를 공급하고 플라즈마 발생기(14c)는 0.4 내지 1.0Kw에서 수소 플라즈마를 발생시킨다. 자연 산화물이 수소 플라즈마에 노출되고, 도핑된 폴리실리콘 게이트 전극(13c) 및 두껍게 도핑된 n-형 불순물 영역(13d/13e)으로부터 제거된다. 따라서, 노출된 실리콘, 폴리실리콘 표면이 세정되고 신선한 실리콘, 폴리실리콘 표면이 제2a도에 도시된 바와 같이 나타난다.
플라즈마 세정이 완료된 후, 진공 펌프(14b)는 챔버(14a)에 진공을 유지시키고, 신선한 실리콘, 폴리실리콘 표면은 결코 다시 산화되지 않는다.
결과적으로, 가스 공급원(14d)은 화학식 Co(CH3C5H4)2로 나타낸 비스-메틸-사이클로펜타-디에닐-코발트를 기화시키고, 그 비스-메틸-사이클로펜타-디에닐-코발트 가스는 수소 가스 위로 운반된다.
가스상 혼합물이 챔버(14a)에 공급된다. 수소 운반 가스는 100 내지 400sccm으로 조절되고, 비스-메틸-사이클로펜타-디에닐-코발트 가스는 10 내지 40sccm으로 조절된다. 그 가스 혼합물은 챔버내에서 13 내지 52Pa로 유지되고, p-형 실리콘 기판(11)은 200 내지 400로 가열된다. 비스-메틸-사이클로펜타-디에닐-코발트 가스를 열분해시켜서 코발트를 생성시키고, 그 구조의 전체 표면상에 10 내지 20nm 두께로 증착된다.
이 경우에, 플라즈마 세정 및 화학 증착이 동일한 진공 챔버(14a)에서 수행된다. 그러나, p-형 실리콘 기판이 진공의 파괴없이 운반된다면 플라즈마 세정 및 화학 증착은 상이한 진공 챔버에서 수행될 수 있다.
비스-메틸-사이클로펜타-디에닐-코발트의 융점은 37이고, 비스-메틸-사이클로펜타-디에닐-코발트는 80에서 약 400Pa의 증기압을 갖는다. 이러한 이유 때문에, 비스-메틸-사이클로펜타-디에닐-코발트가 화학 증착에 유용하다. 코발트가 상술한 증착 조건하에서 1분당 20 내지 40nm까지 증착될지라도, 비스-메틸-사이클로펜타-디에닐-코발트 가스의 유속에 의해서 열분해가 우세하다. 극단적으로 얇은 층의 성장에 대해서는 낮은 증착속도가 바람직하다. 기판 온도는 증착 속도에 영향을 거의 미치치 않으며 화학 증착은 전자-빔 방사 및 자기장에 의해서 영향을 받지 않는다. 따라서. 화학 증착은 고순도 얇은 코발트층의 재생가능한 성장에 유용하다.
화학 증축후에라도, 챔버(14a)는 진공내에서 유지되고, 기판 히터(14e)는 10 내지 30초동안 400 내지 550에서 코발트층을 가열시킨다. 그 열은 두껍게 도핑된 n-형 불순물 영역(13d/13e) 및 도핑된 폴리실리콘 게이트 전극(13c) 상의 코발트 층을 CoxSiy(여기서 x 및 y는 정수이다)로 표현되는 코발트 실리사이드이로 전환시킨다. 그 코발트 실리사이드 층(15a, 15b)이 두껍게 도핑된 n-형 불순물 영역(13d/13e) 및 도핑된 폴리실리콘 게이트 전극(13c)은 자기 정렬된다.
코발트 실리사이드 층(15a, 15b)은 주로 CoSi로 구성되며, CoSi2및 Co2Si를 함유한다. 그러나, 필드 산화물층(12) 및 측벽 스페이서(13b)는 제2b도에 나타낸 바와 같이 잔류하는 코발트층(15c, 15b)에 의해 덮인다.
실리사이드화가 동일한 진공 챔버(14a)에서 수행될지라도, 진공이 깨어지지 않는 한 또다른 진공 챔버가 실리사이드화를 위해서 사용될 수 있다.
코발트 실리사이드층(15a, 15b)과 불순물 영역/게이트 전극(13d/13e/13c) 사이의 경계선은 매끄럽고, 자연 산화물이 완전하게 제거되었기 때문에 코발트 실리사이드층(15a, 15b)은 두께가 일정하다. 또한, 증착 조건을 선택함으로써 코발트층이 순수하고 재생가능하기 때문에 코발트 실리사이드층(15a, 15b)의 두께는 예측 및 조절가능하다. 이 경우에, 코발트 실리사이드층(15a, 15b)은 20 내지 40nm두께이다.
불순물 영역 (13d/13e)과 실리콘 기판(11)사이의 p-n 접합(16a/16b)도 예측가능하며 코발트 실리사이드층(15a, 15b) 아래에 일정하게 연장된다.
p-형 실리콘 기판(11)을 챔버(14a)로부터 꺼내고 잔류 코발트층(15a, 15d)을 습식 에칭을 사용하여 측벽 스페이서(13b) 및 필드 산화물층(12)로부터 제거한다. 황산(H2SO4) 및 과산화수소 (H2O2)로부터 부식액이 형성된다.
그런 다음에, 10 내지 30초 동안 600 내지 800에서 기판 히터를 사용하여 불활성 분위기에서 코발트 실리사이드층(15a, l5b)을 열처리시킨다. 코발트 실리사이드층(15a, 15b)은 CoxSiy로부터 CoSi2로 상을 변환시킨다. CoSi2는 안정하므로 두껍게 도핑된 n-형 불순물 영역(13d/13e)과 도핑된 폴리실리콘 게이트 전극(13c)은 제2c도에 도시된 바와 같이 코발트 디실리사이드층(15e, 15f)에 의해 덮혀진다. 코발트는 2-단계 열처리를 통해 코발트 디실리사이드로 전환되는데, 2-단계 열처리 이유는 제1선행기술 방법과 동일하다. 즉, 2-단계 열처리를 하면 전계 효과 트랜지스터가 측벽 스페이서(13b) 위에 있는 코발트로부터 바람직하지 않게 전환된 실리콘 디실리사이드를 통해서 두껍게 도핑된 n-형 불순물 영역(13b/13e)과 도핑된 폴리실리콘 게이트 전극(13C) 사이에 바람직하지 않은 단락을 형성하는 것을 방지한다.
코발트 실리사이드로부터 코발트 디실리사이드로 전환으로 코발트 디실리사이드 층(15e, l5f)과 불순물 영역(13d/13e), 게이트 전극(13c) 사이의 경계들이 거칠게 되지 않으며, 코발트 실리사이드층(15a/15b)은 갖는 경계와 마찬가지로 매끈하게 된다. 코발트 디실리사이드층(15e/15f)도 두께가 35 내지 70nm 두께로 일정하게 된다.
p-n 접합(16a/16b)도 코발트 디실리사이드층(15e, 15f) 하에서 일정하게 연장되며, 0.125 내지 0.10미크론의 깊이를 갖는다. 이러한 이유 때문에 코발트 디실리사이드 층(15e)과 p-n 접합(16a/16b) 사이의 거리가 일정하고, p-n 접합(16a/16b)에서 누설전류와 절연파괴전압은 각각 예측된 범위 이내로 떨어진다. 따라서, 전계 효과 트랜지스터(13)는 기대치 않은 큰 누설전류 및 낮은 절연파괴 전압이 없으며 생성량이 확실히 향상된다.
결과적으로, 실리콘 산화물은 400에서 대기압 화학 증착을 사용하여 100nm까지 증착되고, 그후, 400에서 테트라에틸 오르토실리케이트를 사용하여 저압 화학 증착을 통해서 보로-포스포실리케이트-유리를 2미크론 두께로 증착시킨다. 그 결과, 제2c도에 나타낸 구조는 실리콘 산화물층 및 보로-포스포실리케이트-유리층과 같은 레벨간 절연구조(17)에 의해 덮혀진다.
리소그라피 및 에칭을 사용하여 레벨간 절연 구조(17)에 제1접점홀(contact hole) 및 제2접점홀(도시 않음)이 형성되고, 0.4평방 미크론이다. 제1접점홀은 코발트 디실리사이드층(15e)에 도달하고, 제2접점홀은 필드 산화물층(12)을 거쳐 코발트 디실리사이드층(15f)에 도달한다.
결과적으로 반응성 스퍼터링을 사용하여 그 구조의 전체 표면상에 티타늄 질화물을 증착시켜 레벨간 절연 구조(17)의 상부 표면위에 50 내지 100nm 두께로 만든다. 수소 환원 기술 또는 실란 환원 기술을 사용하여 텅스텐을 더 증착시킨다. 반응성 이온 에칭 또는 화학적-기계적 폴리싱(polishing)을 사용하여 텅스텐층을 재차 에칭시키고, 텅스텐 조각(18a, 18b)으로 접점 홀을 막는다.
결과적으로, 그 구조의 전체 표면상에 알루미늄-기지 합금이 증착되고, 알루미늄-기지 합금은 0.1 내지 0.5wt%의 구리를 함유한다. 적합한 포토-레지스트 마스크를 알루미늄 기지 합금층상에 제공하고, 그 알루미늄-기지 합금층 및 티타늄 질화물층을 제2d도에 도시한 바와 같이 배선(18c, 18d)으로 패턴화시킨다. 배선(18c. 186)을 통해서 전계 효과 트랜지스터(13)를 또다른 회로 부품에 연결시키고, 집적 회로의 일부를 형성한다.
도면에 도시하지 않았지만, 제2d도에 나타낸 결과구조의 전체 표면상에 패시베이션(passivation) 층이 형성되고, 반도체 집적회로장치가 완성된다.
상술한 것을 더 이해하기 위해서, 코발트층을 화학 증착을 통해서 증착시키고, 코발트의 순도의 희생없이 증착 조건을 선택함으로써 코발트층이 잘 조절될 수 있다. 재생가능한 순수한 코발트층으로부터 코발트 디실리사이드층이 전환되고 이 도한 재생가능하다.
또한, 자연 산화물의 제거에서부터 코발트 실리사이드 층(15a, 15b)으로 전환하기 위한 제1열처리까지 진공을 파괴하지 않으며, 코발트 실리사이층(15a/15b)과 불순물 영역(13d/13e) 사이의 경계는 결코 자연 산화물의 잔류물에 의해서 거칠어지지 않는다. 이러한 이유 때문에. 코발트 디실리사이드층(15e, 15f)은 두께가 일정하고, 우세한 거리에 의해서 p-n 접합(16a, 16b)으로부터 공간을 갖는다. 이러한 이유 때문에 전계 효과 트랜지스터는 p-n 접합(16a, 16b)에서 낮은 절연 파괴전압 및 큰 누설전류가 없다.
제2실시예
제3a도 내지 3d도에는 본 발명을 구현하는 전계 효과 트랜지스터를 제조하는 또다른 방법 절차를 설명한다. 제2실시예를 구현하는 방법은 자연 산화물의 제거 및 화학 증착과는 다르다.
이 방법은 p-형 실리콘 기판(21)의 제조로부터 시작하고, 필드 산화물 층(22)을 LOCOS를 사용하여 p-형 실리콘 기판(21)의 주요 표면에서 분리 영역위에 400nm두께로 성장시킨다. 필드 산화물 층(22)은 주요 표면에서 활성 영역을 한정하며, 전계 효과 트랜지스터(23)를 그 활성 영역 위에서 제조한다.
실리콘 산화물을 활성영역 위에 8nm까지 열적으로 성장시키고, 도핑되지 않은 폴리실리콘을 그 구조의 전체 표면상에 150nm두께로 증착시킨다. 리소그래피를 이용하여 도핑되지 않은 폴리실리콘 층 위에 적합한 포토-레지스트 마스크(도시 않음)가 제공되고, 도핑되지 않은 폴리실리콘층이 도핑되지 않은 게이트 전극으로 패턴화된다. 게이트 폭 또는 채널 길이는 0.25미크론이다.
고온 기체상 증착을 사용하여 그 구조의 전체 표면위에 80nm두께로 실리콘 산화물을 증착시키고, 그 실리콘 산화물층을 포토-레지스트 마스크 없이 재차 에칭 시킨다. 도핑되지 않은 폴리실리콘 게이트 전극 아래에 게이트 산화물층(23a)을 형성시키고, 도핑되지 않은 폴리실리콘 게이트 전극의 양쪽에 측벽 스페이서(23b)가 제공된다.
마스크로서 도핑되지 않은 폴리실리콘 게이트 전극을 사용하여 활성 영역으로 비소를 이온주입시키고, 이온주입된 비소를 900에서 활성화시킨다. 도핑되지 않은 폴리실리콘 게이트 전극을 도핑된 폴리실리콘 게이트 전극(23c)으로 전환시키고, 두껍게 도핑된 n-형 불순물 영역(23d, 23e)을 측벽 스페이서(23b)와 함께 자기정렬된 방식으로 활성영역에서 형성시킨다. 두껍게 도핑된 n-형 불순물 영역(23d, 23e)은 약 0.15미크론 깊이의 p-n 접합을 형성한다.
바람직하지 않은 자연 산화물(도시 않음)은 도핑된 폴리실리콘 게이트 전극(23c)의 표면 및 두껍게 도핑된 n-형 불순물 영역(23d, 23e)의 표면 상에서 성장된다. 부식액으로서 불화수소산을 사용하여 습식 에칭을 통해서 자연 산화물을 제거한다. 그러나, 불화수소산이 자연 산화물을 제거할지라도, 도핑된 폴리실리콘 게이트 전극(23c) 및 두껍게 도핑된 불순물 영역(23d/23e)의 신선한 표면이 공기에 노출되고, 자연 산화물(도시 않음)은 다시 그위에 수 nm로 성장된다.
p-형 실리콘 기판(21)을 진공이 전개되는 진공 챔버에 놓는다. p-형 실리콘 기판(21)을 25 내지 100로 가열시키고, 잔연 산화물을 불화수소산 무수물 가스에 노출시킨다. 불화수소산 무수를 가스에 의해서 자연 산화물을 감소시키고, 두껍게 도핑된 게이트 전극(23c)의 표면 및 두껍게 도핑된 n-형 불순물 영역(23d/23e)의 표면으로부터 잔연산화물을 제거시킨다. 따라서, 불화수소산 무수물 가스는 두껍게 도핑된 게이트 전극(23c)의 표면 및 두껍게 도핑된 n-형 불순물 영역(23d/23e)의 표면을 세정한다.
전계 효과 트랜지스터(23)가 플라즈마에 의해서 손상받지 않기 때문에 불화수소산 무수물을 감소시키는 것이 바람직하다.
세정후, 진공을 파괴하지 않고 p-형 반도체 기판(21)을 진공 챔버로부터 또다른 진공 챔버로 이동시킨다. 다시 말하면, p-형 실리콘 기판(21)을 이동시키기 때문에, p-형 실리콘 기판(21)을 진공 분위기에서 유지시키고, 신선한 실리콘/폴리실리콘 표면은 결코 다시 산화되지 않는다. 화학증착이 세정과는 다른 진공 챔버에서 수행되는 이유는 코발트층을 잔류하는 불화수소산 무수물 가스로부터 보호하기 위해서이다.
결과적으로, 화학식 Co(C5H5)2로 표현되는 비스-사이클로펜타-디에닐-코발트는 기화되고, 수소 가스는 비스-사이클로펜타-디에닐-코발트 가스를 진공 챔버로 운반한다. 수소 운반 가스는 100 내지 400sccm으로 조절되고, 비스-사이클로펜타-디에닐-코발트 가스는 10 내지 40sccm으로 조절된다. 그 가스상 혼합물은 진공 챔버 내에서 13 내지 52Pa로 유지되고, p-형 실리콘 기판(21)은 350 내지 400로 가열된다. 비스-사이클로펜타-디에닐-코발트가 분해되고, 코발트는 그 구조의 전체 표면상에 10 내지 20nm두께로 증착된다.
비스-사이클로펜타-디에닐-코발트의 용점은 37인 비스-메틸-사이클로펜타-디에닐-코발트의 용점보다 높은 174이다. 비스-사이클로펜타-디에닐-코발트는 100에서 약 10Pa의 증기압을 가지며, 비스-사이클로펜타-디에닐-코발트는 비스-메틸-사이클로펜타-디에닐-코발트보다 더 높은 온도까지 가열된다. 그 코발트를 상술한 증착 조건하에서 1분당 20 내지 40nm로 증착시키고, 열분해는 비스-사이클로펜타-디에닐-코발트 가스의 유속에 의해서 지배를 받는다. 기판 온도는 증착 속도에 영향을 거의 미치지 않으며 화학 증착은 전자-빔 방사 및 자기장에 의해서 영향을 받지 않는다. 따라서, 비스-사이클로펜타-디에닐-코발트를 사용하는 화학 증착은 고순도 얇은 코발트층의 재생가능한 성장에 유용하다.
화학 증착후, 챔버는 진공내에서 유지되고, 기판 히터는 10 내지 30초동안 400 내지 550에서 코발트층을 가열시킨다. 그열은 두껍게 도핑된 n-형 불순물 영역(23d/23e) 및 도핑된 폴리실리콘 게이트 전극(23c)상의 코발트층을 CoxSiy(여기서 x 및 y는 정수이다)로 표현되는 코발트 실리사이드로 전환시킨다. 그 코발트 실리사이드 층(25a, 25b)이 두껍게 도핑된 n-형 불순물 영역(23d/23e) 및 도핑된 폴리실리콘 게이트 전극(23c)으로 자기 정렬된다.
코발트 실리사이드 층(25a, 25b)은 주로 CoSi로 구성되며, CoSi2및 Co2Si를 함유한다. 그러나, 필드 산화물층(22) 및 측벽 스페이서(23b)는 제3b도에 도시한 바와 같이 잔류하는 코발트층(25c, 25d)에 의해 덮인다.
화학증착으로서 실리사이드화가 동일한 진공 챔버(14a)에서 수행될지라도, 진공이 깨어지지 않는 한 또다른 진공 챔버가 실리사이드를 위해서 사용될 수 있다.
코발트 실리사이드층(25a, 25b)과 불순물 영역/게이트 전극(23d/23e/23c) 사이의 경계선은 매끄럽고, 자연산화물이 완전하게 제거되었기 때문에 코발트 실리사이드층(25a, 25b)은 두께가 일정하다. 또한, 증착 조건을 선택함으로써 코발트 층이 순수하고 재생가능하기 때문에 코발트 실리사이드층(25a, 25b)의 두께는 조절가능하다. 이 경우에, 코발트 시리사이드층(25a, 25b)은 20 내지 40nm두께이다.
불순물 영역(23d/23e)과 실리콘 기판(21)사이의 p-n 접합(26a/26b)도 예측가능하며 코발트 실리사이드층(25a, 25b) 아래에 일정하게 연장된다.
p-형 실리콘 기판(21)을 챔버(14a)로부터 꺼내고 잔류 코발트층(25c, 25d)을 습식 에칭을 사용하여 측벽 스페이서(23b) 및 필드 산화물층(22)으로부터 제거된다. 황산(H2SO4) 및 과산화수소 (H2O2)로부터 부식액이 형성된다.
그런 다음에, 10 내지 30초동안 600 내지 800에서 기판 히터를 사용하여 불활성 분위기에서 코발트 실리사이드층(25a, 25b)을 열처리한다. 코발트 실리사이드층(25a, 25b)은 CoxSiy로부터 CoSi2로 상을 변환시킨다. CoSi2는 안정하여, 두껍게 도핑된 n-형 불순물 영역(23d/23e)과 도핑된 폴리실리콘 게이트 전극(23c)은 제3c도에 도시한 바와 같이 코발트 디실사이드층(25e. 25f)에 의해 덮인다.
코발트 실리사이드로부터 코발트 디실리사이드로 번환을 위해 열처리하여 코발트 디실리사이드 층(25e, 25f)과 불순물 영역(23d/23e) 및 게이트 전극(23c) 사이의 경계들이 거칠게 되지 않으며, 코발트 실리사이드층(25a/25b)을 갖는 경계와 마찬가지로 매끈하게 된다. 코발트 디실사이드층(25e/25f)도 두께가 35 내지 70nm두께로 일정하게 된다.
p-n 접합(26a/26b)도 코발트 디실사이드층(25e, 25f) 하에서 일정하게 연장되며, 0.125 내지 0.10미크론의 깊이를 갖는다. 이러한 이유 때문에 코발트 디실리사이드 층(25e)과 p-n 접합(26a/26b) 사이의 거리가 일정하고, p-n 접합(26a/26b)에서 누설전류와 절연파괴 전압은 각각 예측된 범위 이내로 떨어진다. 따라서, 전계 효과 트랜지스터(23)는 기대치 않은 큰 누설전류 및 낮은 절연파괴 전압이 없으며 생성량이 확실히 향상된다.
결과적으로, 실리콘 산화물을 400에서 대기압 화학 증착을 사용하여 100nm까지 증착시키고, 그런다음 400에서 테트라에틸 오르토실리케이트를 사용하여 저압 화학증착을 통해서 보로-포스포실리케이트-유리를 2미크론 두께로 증착시킨다. 그 결과, 제3c도에 나타낸 구조는 실리콘 산화물층 및 보로-포스포실리케이트-유리층과 같은 레벨간 절연구조(27)에 의해 덮인다.
리소그라피 기술 및 에칭법을 사용하여 레벨간 절연 구조(27)로 제1접점홀 및 제2접점홀(도시 않음)이 형성되고, 0.4 평방 미크론이다. 제1접점홀은 코발트 디실사이드층(25e)에 도달하고, 제2접점 홀은 필드 산화물층(22)에 걸쳐 코발트 디실리사이드층(25f)에 도달한다.
결과적으로 반응성 스퍼터링을 사용하여 그 구조의 전체 표면상에 타탄늄 질화물을 증착시켜 레벨간 절연 구조(27)의 상부 표면위에 50 내지 100nm두께로 만든다. 수소 환원 기술 또는 실란 환원 기술을 사용하여 텅스텐을 더 증착시킨다. 반응성 이온 에칭 또는 화학적-기계적 폴리싱을 사용하여 텅스텐층을 재차에칭시키고, 텅스텐 조각(28a, 28b)으로 접점 홀을 막는다.
결과적으로, 그 구조의 전체 표면상에 알루미늄-기지합금이 증착되고, 알루미늄-기지 합금은 0.1 내지 0.5wt%의 구리를 함유한다. 적절한 포토-레지스트 마스크를 알루미늄 기지 합금층에 제공하고, 그 알루미늄-기지 합금층 및 티타늄 질화물층을 제3d도에 도시한 바와 같이 배선(28c, 28d)으로 패턴화시킨다. 배선(28c, 28d)을 통해서 전계효과 트랜지스터(23)를 또다른 회로 부품에 연결시키고, 집적회로를 일부를 형성시킨다.
도면에 도시하지 않았지만, 제3d도에 도시한 결과구조의 전체 표면상에 패시베이션층이 형성되고, 반도체 집적회로장치가 완성된다.
상술한 것을 더 이해하기 위해서, 코발트층을 화학 증착을 통해서 증착시키고, 코발트의 순도의 희생없이 증착 조건을 선택함으로써 코발트층이 잘 조절될 수 있다. 재생가능한 순수한 코발트층으로부터 코발트 디실리사이드층이 전환되고 이 또한 재생가능하다.
또한, 자연 산화물의 제거에서부터 코발트 실리사이드 층(25a, 25b)으로 전환하기 위한 제1열처리까지 진공을 파괴하지 않으며, 코발트 실리사이드층(25a/25b)과 불순물 영역(23d/23e) 사이의 경계는 결코 자연 산화물의 잔류물에 의해서 거칠어지지 않는다. 이러한 이유 때문에, 코발트 실리사이드층(25e, 25f)은 두께가 일정하고, 우세한 거리에 의해서 p-n 접합(26a, 26b)으로부터 공간을 갖는다. 이러한 이유 때문에 전계효과 트랜지스터(23)는 p-n 접합(26a, 26b)에서 낮은 절연파괴전압 및 큰 누설전류가 없다.
상기 제1실시예 및 제2실시예에서, 비스-메틸-사이클로펜타-디에닐-코발트 및 비스-사이클로펜타-디에닐-코발트는 그 코발트층을 위한 화학 증착법으로 사용된다. 그러나, 제1 및 제2실시예는 공정가스위에 한계를 정하지 않았다. 코발트 유기화합물이 400내지 550의 제1실리사이드화 온도보다 더 낮은 온도에서 높은 증기 압력을 갖는다. 그밖에 다른 유용한 공정가스로는 Co(CH3COCH3COCH3)2로 표시되는 비스-아세틸아세토네이트-코발트, Co((CH3)3CCOCH4)2로 표시되는 비스-디피발로일-메타네이토-코발트 및 CO(C5HF6O2)2로 표시되는 비스-헥사플루오르-아세틸아세토네이트-코발트가 있다.
본 발명의 특정 실시예가 도시 및 설명되었지만, 여러 다양한 변화 및 수정이 본 발명의 범위와 정신을 벗어나지 않고 가능하다는 것은 당업자에게 명백할 것이다.
예를들면, 본 발명은 도면에서 설명된 전계 효과 트랜지스터의 형성에 제한되지 않는다. 그 전계 효과 트랜지스터는 LDD(약하게 도핑된 드레인) 구조를 가질 수 있어서 p-채널 타입일 수 있다.
p-채널/n-채널 전계 효과 트랜지스터의 조합인 상보형 트랜지스터는 본 발명에 따라 생성된 살리사이드 구조를 가질 수 있다. 그 상보형 트랜지스터를 제조하기 위해서, n-형 웰 및 p-형 웰을 필드 산화물 층의 성장전에 형성시키고, 두껍게 도핑된 n-형 불순물 영역의 형성후 20keV의 가속 에너지 하에서 1.01015 -2내지 5.01015 -2의 선량으로 BF2를 이온주입함으로써 p-형 불순물 영역을 형성시킨다. 이온 주입을 수행하는 동안 채널 도전율 형태에 대향되는 전계 효과 트랜지스터에 할당된 영역이 포토-레지스트 층으로 덮여진다. 두껍게 도핑된 p-형 불순물영역은 10 내지 15초 동안 1000의 질소 분위기에서 어닐링시키고, 약 0.15미크론 깊이의 p-n 접합을 형성한다.
본 발명은 바리폴라 트랜지스터와 같은 집적 회로의 또다른 회로부품을 제조하는 방법에 유용하다. 바이폴라 트랜지스터의 이미터 전극이 본 발명에 따른 살리사이드 구조를 가질 수 있다. 신호 배선만이 본 발명에 따른 방법을 통해서 형성될 수 있다.
마지막으로 본 발명은 레벨간 절연층에 형성된 접점홀에 노출된 불순물 영역상에 형성된 코발트 실리사이드층에 적용될 수 있다. 그 불순물 영역은 통상 얇으며, 코발트 실리사이드층은 그 얇은 불순물 영역을 통해 침투하지 않는다.

Claims (8)

  1. a) 실리콘층(13c/13d/13e; 23c/23d/23e)을 갖는 반도체 구조(11/12/13; 21/22/23)를 준비하는 단계와; b) 상기 실리콘층(13c/13d/13e; 23c/23d/13e) 상의 자연 산화물층을 제거하는 단계와; c) 상기 실리콘층(13c/13d/13e; 23c/23d/23e) 상에 코발트층을 증착시키는 단계 및; d) 상기 코발트층을 코발트 디실리사이드층(15e/15f; 25e/25f)으로 전환시키는 단계를 포함하는 코발트 디실리사이드층의 제조 방법에 있어서, 상기 자연 산화물은 자연 산화물의 환원을 통해 진공에서 제거되고 상기 코발트층은 진공에서 수행된 화학 증착을 사용하여 증착되고, 상기 반도체 구조는 상기 b) 단계와 c) 단계 사이의 진공에서 유지되는 것을 특징으로 하는 코발트 디실리사이드 층의 제조 방법.
  2. 제1항에 있어서, 상기 a) 단계는; a-1) 필드 산화물층(12; 22)에 의해서 규정된 활성영역을 갖는 실리콘 기판(11; 21)을 준비하는 단계와; a-2) 상기 활성영역상의 게이트 절연층(13a; 23a), 상기 게이트 절연층상의 게이트 전극(13c; 23c) 및 상기 게이트 전극의 측 표면상에 제공된 측벽 스페이서(13b; 23b)를 가지는 게이트 구조를 형성하는 단계 및; a-3) 상기 게이트 구조로 자기정렬되고 상기 실리콘층으로서 역할을 하는 불순물 영역(13d/13e; 23d/23e)을 형성하기 위해 도핑제 불순물을 상기 활성영역으로 도입하는 보조단계를 포함하는 코발트 디실리사이드층의 제조방법.
  3. 제2항에 있어서, 상기 게이트 전극(13c; 23c)이 폴리실리콘으로 형성되고 상기 실리콘층으로서 역할을 하는 코발트 디실리사이드층의 제조방법
  4. 제1항에 있어서, 상기 단계 b)가 상기 자연 산화물을 수소 플라즈마에 노출시킴으로써 수행되는 코발트 디실리사이드층의 제조방법.
  5. 제4항에 있어서, 상기 수소 플라즈마는 화학 증착이 상기 단계 d)에서 수행되는 진공 챔버(14a)에서 발생되는 것을 특징으로 하는 코발트 디실리사이드층의 제조방법.
  6. 제1항에 있어서, 상기 단계 b)는 화학 증착이 상기 단계 d)에서 수행되는 진공 챔버와 다른 진공 챔버에서 불화수소산 무수물 가스중에서 상기 자연 산화물을 환원시킴으로써 수행되는 코발트 디실리사이드층의 제조방법.
  7. 제1항에 있어서, 상기 화학 증착이 비스-메틸-사이클로펜타-디에닐-코발트, 비스-사이클로펜타-디에닐-코발트, 비스-아세틸아세토네이트-코발트, 비스-디피발로일-메타네이토-코발트 및 비스-헥사플루오로-아세틸아세토네이트-코발트로 이루어진 그룹으로부터 선택된 공정 가스를 사용하여 수행되는 코발트 디실리사이드층의 제조방법.
  8. 제1항에 있어서, 상기 d) 단계는; d-1) 상기 실리콘층상의 코발트층의 일부분을 주로 CoSi로 이루어진 코발트 실리사이드층(15a/15b; 25a/25b)으로 전환시키고, 상기 코발트층의 다른 부분(15c/15d; 25c/25d)은 상기 실리콘층을 제외한 상기 반도체 구조상에 남아있도록 하기 위해 진공분위기에서 상기 코발트층을 가열하는 단계와; d-2) 상기 반도체 구조로부터 상기 코발트층의 다른 부분(15c/15d; 25c/25d)을 제거하는 단계 및; d-3) 상기 코발트층을 주로 CoSi2로 구성된 코발트 디실리사이드층(15e/15f; 25e/25f)로 전환시키기 위해 상기 코발트 실리사이드 층을 가열하는 보조단계를 포함하는 코발트 디실리사이드층의 제조방법.
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