JP2005259773A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 ポリシリコン膜の表面モホロジーの改善や結晶性制御により、シリサイド膜の抵抗値の高抵抗化を防止し低抵抗で信頼性の高いシリサイド膜を形成する。
【解決手段】 シリコン基板０上にゲート絶縁膜２を形成し、ゲート絶縁膜２上にポリシリコン膜３を堆積する工程と、ポリシリコン膜３をパターニングしてゲート絶縁膜２上にゲート電極４を形成する工程とを含み、ゲート電極４をシリサイド化してシリサイド膜９を形成する半導体装置の製造方法であって、ポリシリコン膜３の結晶サイズを小さくし、ポリシリコン膜３に含まれる結晶の数のばらつきの程度を低くすることで、シリサイド膜９の抵抗を安定する。表面モホロジーを改善することによりシリサイド抵抗を安定することができる。また、ポリシリコンのグレインサイズをコントロールすることにより、シリサイド膜９に生じる分断部分による高抵抗化を防止することができる。
【選択図】 図１
【解決手段】 シリコン基板０上にゲート絶縁膜２を形成し、ゲート絶縁膜２上にポリシリコン膜３を堆積する工程と、ポリシリコン膜３をパターニングしてゲート絶縁膜２上にゲート電極４を形成する工程とを含み、ゲート電極４をシリサイド化してシリサイド膜９を形成する半導体装置の製造方法であって、ポリシリコン膜３の結晶サイズを小さくし、ポリシリコン膜３に含まれる結晶の数のばらつきの程度を低くすることで、シリサイド膜９の抵抗を安定する。表面モホロジーを改善することによりシリサイド抵抗を安定することができる。また、ポリシリコンのグレインサイズをコントロールすることにより、シリサイド膜９に生じる分断部分による高抵抗化を防止することができる。
【選択図】 図１
Description
この発明は、半導体装置の製造方法に関し、素子のゲート絶縁膜が薄膜化した半導体装置および金属をシリサイド化させてなるシリサイド層を形成する半導体装置の製造方法に関する。
従来、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）においては、チップの集積度を上げるために、構成する素子であるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の微細化や動作電圧の低電圧化が進められている。一方、素子が高集積化されることにより、素子の速度を向上させるため、ゲート電極や拡散層の低抵抗化を図る方法として、コバルト（Ｃｏ），チタン（Ｔｉ），タングステン（Ｗ）などの金属膜を用いて自己整合的にゲート電極や拡散層にシリサイド膜を形成する，いわゆるサリサイドプロセスがよく知られている（例えば、特許文献１参照）。以下、従来のサリサイドプロセスを用いた半導体装置の製造方法について説明する。
図６（ａ）〜図６（ｄ）は、従来例の半導体装置の製造工程を示す断面図である。
まず、図６（ａ）に示す工程で、半導体基板１００に活性領域を囲むトレンチ型の素子分離用絶縁膜１０１を形成した後、半導体基板１００の活性領域上にシリコン酸窒化膜からなる1ｎｍから３ｎｍのゲート絶縁膜１０２を形成する。その後、基板上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるポリシリコン膜１０３を成膜温度６００℃から６２０℃、成膜圧力２０Ｐａから５０Ｐａ、ＳｉＨ4流量５００ｓｃｃｍから１０００ｓｃｃｍ、で堆積する。
次に、図６（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜１０２上にゲート電極１０４を形成する。その後、ゲート電極１０４および素子分離用絶縁膜１０１をマスクとして活性領域に低濃度の不純物イオンを注入して、ＬＤＤ領域をゲート電極１０４に対して自己整合的に形成する。その後、基板上にＣＶＤ法によって酸化膜を堆積し、この酸化膜をエッチバックすることにより、ゲート電極１０４の側面上に酸化膜からなるサイドウォール１０５を形成する。その後、ゲート電極１０４、サイドウォール１０５および素子分離用絶縁膜１０１をマスクとして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域１０６をゲート電極１０４に対して自己整合的に形成する。
次に、図６（ｃ）に示す工程で、スパッタリング法により、基板上に、コバルト膜１０７を堆積した後、コバルト膜１０７上に窒化チタン膜１０８を堆積する。次に、図６（ｄ）に示す工程で、窒素ガス雰囲気中で、半導体基板１００に４００〜５００℃程度の温度で第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極１０４及び高濃度ソース・ドレイン領域１０６の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１０９を形成する。このとき、コバルト膜１０７のうちサイドウォール１０５及び素子分離用絶縁膜１０１などの絶縁膜上に位置する部分はシリサイド化されることはなく、未反応のままのコバルト膜１０７が残存する。次に、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜１０８及び未反応のまま残存するコバルト膜１０７を選択的に除去することによって、ゲート電極１０４及び高濃度ソース・ドレイン領域１０６上に多結晶体の第１のコバルトシリサイド膜１０９を選択的に残置させる。
次に、窒素ガス雰囲気中で、半導体基板１００を８００〜９００℃程度の温度で第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１０９を構造的に安定な第２のコバルトシリサイド膜（ＣｏＳｉ2膜）に変換する。この結果、第２のコバルトシリサイド膜のシート抵抗は第１のコバルトシリサイド膜１０９のシート抵抗よりも小さくなり、ゲート電極１０４及び高濃度ソース・ドレイン領域１０６の低抵抗化を図ることができる。
特開平２−４５９２３号公報
しかしながら、上述のような従来の半導体装置の製造方法においては、ポリシリコン膜１０３の結晶サイズが大きく、シリサイド膜もポリシリコン膜１０３の影響をうけて凝集し、シリサイド膜の抵抗値が高抵抗化するという不具合があった。特に、ゲート長が０．１μｍ以下になるとポリシリコン膜１０３の影響をうけたシリサイド膜の抵抗値の高抵抗化が顕著になる。ここでシリサイド膜の抵抗値を左右する要因の一つとしてシリコン結晶のサイズが挙げられ、ポリシリコン膜が例え同じ結晶粒径の集合体であったとしても、ポリシリコン膜をゲート長に切るときに図７（ａ）、（ｂ）に示すようにポリシリコン膜に含まれる結晶の数が異なってくる。そして、結晶の数のばらつきの程度は、結晶のサイズが大きい程、またゲート長が微細化されるほど高くなってくる。
したがって、この発明の目的は、ポリシリコン膜の表面モホロジーの改善や結晶性制御により、シリサイド膜の抵抗値の高抵抗化を防止し低抵抗で信頼性の高いシリサイド膜を有する半導体装置の製造方法を提供することである。
上記課題を解決するためにこの発明の請求項１記載の半導体装置の製造方法は、シリコン基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にポリシリコン膜を堆積する工程と、前記ポリシリコン膜をパターニングして前記ゲート絶縁膜上にゲート電極を形成する工程とを含み、前記ゲート電極をシリサイド化してシリサイド膜を形成する半導体装置の製造方法であって、前記ポリシリコン膜の結晶サイズを小さくし、前記ポリシリコン膜に含まれる結晶の数のばらつきの程度を低くすることで、前記シリサイド膜の抵抗を安定する。
請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記ポリシリコン膜を堆積する工程は、反応圧力を１Ｐａ〜１５Ｐａの範囲に設定する。
請求項３記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記ポリシリコン膜を堆積する工程は、ＳｉＨ4分圧を１Ｐａ〜１５Ｐａの範囲に設定する。
請求項４記載の半導体装置の製造方法は、請求項３記載の半導体装置の製造方法において、ＳｉＨ4分圧をＮ2ガスで希釈する。
請求項５記載の半導体装置の製造方法は、請求項３記載の半導体装置の製造方法において、ＳｉＨ4分圧をＨ2ガスで希釈する。
請求項６記載の半導体装置の製造方法は、請求項３記載の半導体装置の製造方法において、ＳｉＨ4分圧を希ガスで希釈する。
請求項７記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、ポリシリコン膜を堆積する工程は、反応温度を６３０℃〜６５０℃の範囲に設定する。
請求項８記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、ポリシリコン膜を堆積後にイオン注入を行なう。
請求項９記載の半導体装置の製造方法は、請求項８記載の半導体装置の製造方法において、窒素イオンの注入を行なう。
この発明の請求項１記載の半導体装置の製造方法によれば、ポリシリコン膜の結晶サイズを小さくし、ポリシリコン膜に含まれる結晶の数のばらつきの程度を低くすることで、シリサイド膜の抵抗を安定するので、表面モホロジーを改善することによりシリサイド抵抗を安定することができる。また、ポリシリコン膜の結晶サイズが大きいと、シリサイド膜もポリシリコン膜の影響を受けて凝集し、シリサイド膜の抵抗値が高抵抗化するという不具合があるが、ポリシリコンのグレインサイズをコントロールすることにより、シリサイド膜に生じる分断部分による高抵抗化を防止することができ、ゲート電極やソース・ドレイン領域が微細化されても低抵抗なシリサイド膜を有する半導体装置を形成することができる。
請求項２では、ポリシリコン膜を堆積する工程は、反応圧力を１Ｐａ〜１５Ｐａの範囲に設定するので、ＳｉＨ4の分圧が低くなり、シリコン結晶のサイズが小さくなる。この結果ゲート長が０．１μｍ以下のシリサイド膜の抵抗を安定することができる。
請求項３では、ポリシリコン膜を堆積する工程は、ＳｉＨ4分圧を１Ｐａ〜１５Ｐａの範囲に設定するので、ＳｉＨ4の分圧が低く、シリコン結晶のサイズが小さくなる。この結果ゲート長が０．１μｍ以下のシリサイド膜の抵抗を安定することができる。
請求項４では、ＳｉＨ4分圧をＮ2ガスで希釈するので、ＳｉＨ4の分圧が低くなり、シリコン結晶のサイズが小さくなる。この結果ゲート長が０．１μｍ以下のシリサイド膜の抵抗を安定することができる。
請求項５では、ＳｉＨ4分圧をＨ2ガスで希釈するので、Ｈが膜中に取り込まれ、取り込まれたＨがＳｉと結合しＳｉの結合手をふさぐため、シリコン結晶のサイズが小さくなる。この結果ゲート長が０．１μｍ以下のシリサイド膜の抵抗を安定することができる。
請求項６では、ＳｉＨ4分圧を希ガスで希釈するので、ＳｉＨ4と同時に流すガスはＨｅ、Ａｒ等の希ガスとすることで、ＳｉＨ4の分圧が低くなり、シリコン結晶のサイズが小さくなる。この結果ゲート長が０．１μｍ以下のシリサイド膜の抵抗を安定することができる。
請求項７では、ポリシリコン膜を堆積する工程は、反応温度を６３０℃〜６５０℃の範囲に設定するので、結晶の小さい柱状ポリシリコンになり、シリコン結晶のサイズが小さくなる。この結果ゲート長が０．１μｍ以下のシリサイド膜の抵抗を安定することができる。
請求項８では、ポリシリコン膜を堆積後にイオン注入を行なうので、ポリシリコン又はシリコンをアモルファス化し、このアモルファスシリコンを再結晶化する際、膜中に取り込まれたイオンの原子が結晶化を阻害しシリコン結晶のサイズが小さくなる。この結果ゲート長が０．１μｍ以下のシリサイド膜の抵抗を安定することができる。
請求項９では、窒素イオンの注入を行なうので、ポリシリコン又はシリコンをアモルファス化し、このアモルファスシリコンを再結晶化する際、膜中に取り込まれた窒素が結晶化を阻害しシリコン結晶のサイズが小さくなる。
この発明の第１の実施の形態を図１〜図３に基づいて説明する。図１（ａ）〜図１（ｄ）は、本発明の第１の実施形態の半導体装置の製造工程を示す断面図である。
まず、図１（ａ）に示す工程で、ｐ型の半導体基板０に活性領域を囲むトレンチ型の素子分離用絶縁膜１を形成した後、半導体基板１の活性領域上にシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、基板上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるポリシリコン膜３を成膜温度６００℃から６２０℃、成膜圧力１Ｐａから１５Ｐａ、ＳｉＨ4流量５００ｓｃｃｍから１０００ｓｃｃｍ、で堆積する。この工程において、ポリシリコン膜成長の成膜圧力を１Ｐａから１５Ｐａと成膜圧力を低くすることで、ＳｉＨ4の分圧が低くなり、シリコン結晶のサイズが小さくなる。この工程ではＳｉＨ4の分圧を低く設定するため、圧力はより低くするとよい。
次に、図１（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜２上にゲート電極４を形成する。その後、ゲート電極４および素子分離用絶縁膜１をマスクとして活性領域に低濃度の不純物イオンを注入して、ＬＤＤ領域をゲート電極４に対して自己整合的に形成する。その後、基板上にＣＶＤ法によって酸化膜を堆積し、この酸化膜をエッチバックすることにより、ゲート電極４の側面上に酸化膜からなるサイドウォール５を形成する。その後、ゲート電極４、サイドウォール５および素子分離用絶縁膜１をマスクとして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域６をゲート電極４に対して自己整合的に形成する。
次に、図１（ｃ）に示す工程で、スパッタリング法により、基板上に、コバルト膜７を堆積した後、コバルト膜７上に窒化チタン膜８を堆積する。次に、図１（ｄ）に示す工程で、窒素ガス雰囲気中で、半導体基板０に４００〜５００℃程度の温度で第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極４及び高濃度ソース・ドレイン領域６の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜９を形成する。このとき、コバルト膜７のうちサイドウォール５及び素子分離用絶縁膜１などの絶縁膜上に位置する部分はシリサイド化されることはなく、未反応のままのコバルト膜７が残存する。次に、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜８及び未反応のまま残存するコバルト膜７を選択的に除去することによって、ゲート電極４及び高濃度ソース・ドレイン領域６上に多結晶体の第１のコバルトシリサイド膜９を選択的に残置させる。
次に、窒素ガス雰囲気中で、半導体基板０を８００〜９００℃程度の温度で第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜９を構造的に安定な第２のコバルトシリサイド膜（ＣｏＳｉ2膜）に変換する（図示せず）。この結果、第２のコバルトシリサイド膜のシート抵抗は第１のコバルトシリサイド膜９のシート抵抗よりも小さくなり、ゲート電極４及び高濃度ソース・ドレイン領域６の低抵抗化を図ることができる。
図２はＳｉＨ4分圧を変化させたときの表面モホロジーを示すＳＥＭ像の説明図、図３はＳｉＨ4分圧を変化させたときのコバルトシリサイド抵抗を示す特性図である。図２および図３に示すように、ＳｉＨ4の分圧が低くなると、シリコン結晶のサイズが小さくなり、シリサイド膜もポリシリコン膜の影響を受けて凝集して抵抗値が高抵抗化するという不具合がなく、表面モホロジーが改善される。また、ポリシリコン膜に含まれる結晶の数のばらつきの程度は、結晶のサイズが大きい程、またゲート長が微細化されるほど高くなってくるが、結晶のサイズを小さくしたことで、ゲート長が０．１μｍ以下のシリサイド膜の抵抗を安定することができる。
この発明の第２の実施の形態を説明する。第２の実施形態の半導体装置の製造工程の説明において、図１（ａ）〜図１（ｄ）を用いる。
まず、図１（ａ）に示す工程で、ｐ型の半導体基板０に活性領域を囲むトレンチ型の素子分離用絶縁膜１を形成した後、半導体基板０の活性領域上にシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、基板上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるポリシリコン膜３を成膜温度６００℃から６２０℃、成膜圧力２０Ｐａから５０Ｐａ、ＳｉＨ4流量５００ｓｃｃｍから２０００ｓｃｃｍ、Ｎ2流量３００ｓｃｃｍから３０００ｓｃｃｍで堆積する。この工程において、ポリシリコン膜成長時にＮ2ガスを３００ｓｃｃｍから３０００ｓｃｃｍ同時に流すことで、ＳｉＨ4の分圧が低くなり、シリコン結晶のサイズが小さくなる。この工程ではＮ2ガスを同時に流してＳｉＨ4の分圧を低く設定しているため、Ｎ2流量とＳｉＨ4流量の比をコントロールすることにより所望のグレインサイズにコントロールすることができる。
次に、図１（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜２上にゲート電極４を形成する。その後、ゲート電極４および素子分離用絶縁膜１をマスクとして活性領域に低濃度の不純物イオンを注入して、ＬＤＤ領域をゲート電極４に対して自己整合的に形成する。その後、基板上にＣＶＤ法によって酸化膜を堆積し、この酸化膜をエッチバックすることにより、ゲート電極４の側面上に酸化膜からなるサイドウォール５を形成する。その後、ゲート電極４、サイドウォール５および素子分離用絶縁膜１をマスクとして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域６をゲート電極４に対して自己整合的に形成する。
次に、図１（ｃ）に示す工程で、スパッタリング法により、基板上に、コバルト膜７を堆積した後、コバルト膜７上に窒化チタン膜８を堆積する。次に、図１（ｄ）に示す工程で、窒素ガス雰囲気中で、半導体基板０に４００〜５００℃程度の温度で第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極４及び高濃度ソース・ドレイン領域６の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜９を形成する。このとき、コバルト膜７のうちサイドウォール５及び素子分離用絶縁膜１などの絶縁膜上に位置する部分はシリサイド化されることはなく、未反応のままのコバルト膜７が残存する。次に、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜８及び未反応のまま残存するコバルト膜７を選択的に除去することによって、ゲート電極４及び高濃度ソース・ドレイン領域６上に多結晶体の第１のコバルトシリサイド膜９を選択的に残置させる。
次に、窒素ガス雰囲気中で、半導体基板０を８００〜９００℃程度の温度で第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜９を構造的に安定な第２のコバルトシリサイド膜（ＣｏＳｉ2膜）に変換する（図示せず）。この結果、第２のコバルトシリサイド膜のシート抵抗は第１のコバルトシリサイド膜９のシート抵抗よりも小さくなり、ゲート電極４及び高濃度ソース・ドレイン領域６の低抵抗化を図ることができる。
第１の実施形態と同様に、図２にＳｉＨ4分圧を変化させたときの表面モホロジーを図３にＳｉＨ4分圧を変化させたときのコバルトシリサイド抵抗を示す。ＳｉＨ4の分圧が低くなると、シリコン結晶のサイズが小さくなり、表面モホロジーが改善される。また、ゲート長が０．１μｍ以下のシリサイド膜の抵抗を安定することができる。
この発明の第３の実施の形態を説明する。第３の実施形態の半導体装置の製造工程の説明において、図１（ａ）〜図１（ｄ）を用いる。
まず、図１（ａ）に示す工程で、ｐ型の半導体基板０に活性領域を囲むトレンチ型の素子分離用絶縁膜１を形成した後、半導体基板０の活性領域上にシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、基板上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるポリシリコン膜３を成膜温度６００℃から６２０℃、成膜圧力２０Ｐａから５０Ｐａ、ＳｉＨ4流量５００ｓｃｃｍから２０００ｓｃｃｍ、Ｈ2流量２００ｓｃｃｍから５００で堆積する。この工程において、ポリシリコン膜成長時にＨ2ガスを２００ｓｃｃｍから５００ｓｃｃｍ同時に流すことで、Ｈが膜中に取り込まれ、取り込まれたＨがＳｉと結合しＳｉの結合手をふさぐため、シリコン結晶のサイズが小さくなる。この工程ではＨ2ガスを同時に流してポリシリコン膜中にＨを導入しＳｉの結合手をふさいでいるため、Ｈ2流量とＳｉＨ4流量の比をコントロールすることにより所望のグレインサイズにコントロールすることができる。
次に、図１（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜２上にゲート電極４を形成する。その後、ゲート電極４および素子分離用絶縁膜１をマスクとして活性領域に低濃度の不純物イオンを注入して、ＬＤＤ領域をゲート電極４に対して自己整合的に形成する。その後、基板上にＣＶＤ法によって酸化膜を堆積し、この酸化膜をエッチバックすることにより、ゲート電極４の側面上に酸化膜からなるサイドウォール５を形成する。その後、ゲート電極４、サイドウォール５および素子分離用絶縁膜１をマスクとして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域６をゲート電極４に対して自己整合的に形成する。
次に、図１（ｃ）に示す工程で、スパッタリング法により、基板上に、コバルト膜７を堆積した後、コバルト膜７上に窒化チタン膜８を堆積する。次に、図１（ｄ）に示す工程で、窒素ガス雰囲気中で、半導体基板０に４００〜５００℃程度の温度で第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極４及び高濃度ソース・ドレイン領域６の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜９を形成する。このとき、コバルト膜７のうちサイドウォール５及び素子分離用絶縁膜１などの絶縁膜上に位置する部分はシリサイド化されることはなく、未反応のままのコバルト膜７が残存する。次に、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜８及び未反応のまま残存するコバルト膜７を選択的に除去することによって、ゲート電極４及び高濃度ソース・ドレイン領域６上に多結晶体の第１のコバルトシリサイド膜９を選択的に残置させる。
次に、窒素ガス雰囲気中で、半導体基板０を８００〜９００℃程度の温度で第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜９を構造的に安定な第２のコバルトシリサイド膜（ＣｏＳｉ2膜）に変換する（図示せず）。この結果、第２のコバルトシリサイド膜のシート抵抗は第１のコバルトシリサイド膜９のシート抵抗よりも小さくなり、ゲート電極４及び高濃度ソース・ドレイン領域６の低抵抗化を図ることができる。
第１の実施形態と同様に、図２にＳｉＨ4分圧を変化させたときの表面モホロジーを図３にＳｉＨ4分圧を変化させたときのコバルトシリサイド抵抗を示す。ＳｉＨ4の分圧が低くなると、シリコン結晶のサイズが小さくなり、表面モホロジーが改善される。また、ゲート長が０．１μｍ以下のシリサイド膜の抵抗を安定することができる。
この発明の第４の実施の形態を説明する。第４の実施形態の半導体装置の製造工程の説明において、図１（ａ）〜図１（ｄ）を用いる。
まず、図１（ａ）に示す工程で、ｐ型の半導体基板０に活性領域を囲むトレンチ型の素子分離用絶縁膜１を形成した後、半導体基板０の活性領域上にシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、基板上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるポリシリコン膜３を成膜温度６００℃から６２０℃、成膜圧力２０Ｐａから５０Ｐａ、ＳｉＨ4流量５００ｓｃｃｍから１０００ｓｃｃｍ、Ｎ2流量３００ｓｃｃｍから３０００で堆積する。ポリシリコンを成膜後、窒素イオン（Ｎ+又はＮ2+）の注入を加速エネルギー１０ｋｅＶから５０ｋｅＶ、ドーズ量１×１０13から１×１０15で行い、ポリシリコン又はシリコンをアモルファス化する。このアモルファスシリコンを再結晶化する際、膜中に取り込まれたＮが結晶化を阻害しシリコン結晶のサイズが小さくなる。この工程において、窒素イオン（Ｎ+又はＮ2+）の注入により、ポリシリコン膜がアモルファスシリコン化しているため、注入量や注入エネルギーをコントロールすることにより再結晶化時のグレインサイズにコントロールすることができる。なお、窒素イオンの代わりに注入するのはＡｒでもよい。
次に、図１（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜２上にゲート電極４を形成する。その後、ゲート電極４および素子分離用絶縁膜１をマスクとして活性領域に低濃度の不純物イオンを注入して、ＬＤＤ領域をゲート電極４に対して自己整合的に形成する。その後、基板上にＣＶＤ法によって酸化膜を堆積し、この酸化膜をエッチバックすることにより、ゲート電極４の側面上に酸化膜からなるサイドウォール５を形成する。その後、ゲート電極４、サイドウォール５および素子分離用絶縁膜１をマスクとして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域６をゲート電極４に対して自己整合的に形成する。
次に、図１（ｃ）に示す工程で、スパッタリング法により、基板上に、コバルト膜７を堆積した後、コバルト膜７上に窒化チタン膜８を堆積する。次に、図１（ｄ）に示す工程で、窒素ガス雰囲気中で、半導体基板０に４００〜５００℃程度の温度で第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極４及び高濃度ソース・ドレイン領域６の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜９を形成する。このとき、コバルト膜７のうちサイドウォール５及び素子分離用絶縁膜１などの絶縁膜上に位置する部分はシリサイド化されることはなく、未反応のままのコバルト膜７が残存する。次に、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜８及び未反応のまま残存するコバルト膜７を選択的に除去することによって、ゲート電極４及び高濃度ソース・ドレイン領域６上に多結晶体の第１のコバルトシリサイド膜９を選択的に残置させる。
次に、窒素ガス雰囲気中で、半導体基板０を８００〜９００℃程度の温度で第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜９を構造的に安定な第２のコバルトシリサイド膜（ＣｏＳｉ2膜）に変換する（図示せず）。この結果、第２のコバルトシリサイド膜のシート抵抗は第１のコバルトシリサイド膜９のシート抵抗よりも小さくなり、ゲート電極４及び高濃度ソース・ドレイン領域６の低抵抗化を図ることができる。
第１の実施形態と同様に、図２にＳｉＨ4分圧を変化させたときの表面モホロジーを図３にＳｉＨ4分圧を変化させたときのコバルトシリサイド抵抗を示す。ＳｉＨ4の分圧が低くなると、シリコン結晶のサイズが小さくなり、表面モホロジーが改善される。また、ゲート長が０．１μｍ以下のシリサイド膜の抵抗を安定することができる。
この発明の第５の実施の形態を図４および図５に基づいて説明する。第５の実施形態の半導体装置の製造工程の説明において、図１（ａ）〜図１（ｄ）を用いる。
まず、図１（ａ）に示す工程で、ｐ型の半導体基板０に活性領域を囲むトレンチ型の素子分離用絶縁膜１を形成した後、半導体基板０の活性領域上にシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、基板上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるポリシリコン膜３を成膜温度６３０℃から６５０℃、成膜圧力１０Ｐａから２０Ｐａ、ＳｉＨ4流量５００ｓｃｃｍから１０００ｓｃｃｍ、で堆積する。この工程において、ポリシリコン膜成長の成膜温度を６３０℃から６５０℃と成膜温度を高くすることで、結晶の小さい柱状ポリシリコンになり、シリコン結晶のサイズが小さくなる。
次に、図１（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜２上にゲート電極４を形成する。その後、ゲート電極４および素子分離用絶縁膜１をマスクとして活性領域に低濃度の不純物イオンを注入して、ＬＤＤ領域をゲート電極４に対して自己整合的に形成する。その後、基板上にＣＶＤ法によって酸化膜を堆積し、この酸化膜をエッチバックすることにより、ゲート電極４の側面上に酸化膜からなるサイドウォール５を形成する。その後、ゲート電極４、サイドウォール５および素子分離用絶縁膜１をマスクとして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域６をゲート電極４に対して自己整合的に形成する。
次に、図１（ｃ）に示す工程で、スパッタリング法により、基板上に、コバルト膜７を堆積した後、コバルト膜７上に窒化チタン膜８を堆積する。次に、図１（ｄ）に示す工程で、窒素ガス雰囲気中で、半導体基板０に４００〜５００℃程度の温度で第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極４及び高濃度ソース・ドレイン領域６の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜９を形成する。このとき、コバルト膜７のうちサイドウォール５及び素子分離用絶縁膜１などの絶縁膜上に位置する部分はシリサイド化されることはなく、未反応のままのコバルト膜７が残存する。次に、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜８及び未反応のまま残存するコバルト膜７を選択的に除去することによって、ゲート電極４及び高濃度ソース・ドレイン領域６上に多結晶体の第１のコバルトシリサイド膜９を選択的に残置させる。
次に、窒素ガス雰囲気中で、半導体基板０を８００〜９００℃程度の温度で第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜９を構造的に安定な第２のコバルトシリサイド膜（ＣｏＳｉ2膜）に変換する（図示せず）。この結果、第２のコバルトシリサイド膜のシート抵抗は第１のコバルトシリサイド膜９のシート抵抗よりも小さくなり、ゲート電極４及び高濃度ソース・ドレイン領域６の低抵抗化を図ることができる。
図４は成膜温度を変化させたときの表面モホロジーを示すＳＥＭ像の説明図、図５は成膜温度を変化させたときのコバルトシリサイド抵抗を示す特性図である。図４および図５に示すように、成膜温度が高くなると、シリコン結晶のサイズが小さくなり、シリサイド膜もポリシリコン膜の影響を受けて凝集して抵抗値が高抵抗化するという不具合がなく、表面モホロジーが改善される。また、ポリシリコン膜に含まれる結晶の数のばらつきの程度は、結晶のサイズが大きい程、またゲート長が微細化されるほど高くなってくるが、結晶のサイズを小さくしたことで、ゲート長が０．１μｍ以下のシリサイド膜の抵抗を安定することができる。
本発明にかかる半導体装置の製造方法は、ポリシリコンのグレインサイズをコントロールすることにより、シリサイド膜に生じる分断部分による高抵抗化を防止することができ、ゲート電極やソース・ドレイン領域が微細化されても低抵抗なシリサイド膜を有するという効果を有し、半導体素子のゲート絶縁膜が薄膜化した半導体装置および金属をシリサイド化させてなるシリサイド層を形成する半導体装置の製造方法等に有用である。
０，１００ 半導体基板
１，１０１ 素子分離用絶縁膜
２，１０２ ゲート絶縁膜
３，１０３ ポリシリコン膜
４，１０４ ゲート電極
５，１０５ サイドウォール
６，１０６ ソース・ドレイン領域
７，１０７ コバルト膜
８，１０８ 窒化チタン膜
９，１０９ 第１のコバルトシリサイド膜
１，１０１ 素子分離用絶縁膜
２，１０２ ゲート絶縁膜
３，１０３ ポリシリコン膜
４，１０４ ゲート電極
５，１０５ サイドウォール
６，１０６ ソース・ドレイン領域
７，１０７ コバルト膜
８，１０８ 窒化チタン膜
９，１０９ 第１のコバルトシリサイド膜
Claims (9)
- シリコン基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にポリシリコン膜を堆積する工程と、前記ポリシリコン膜をパターニングして前記ゲート絶縁膜上にゲート電極を形成する工程とを含み、前記ゲート電極をシリサイド化してシリサイド膜を形成する半導体装置の製造方法であって、前記ポリシリコン膜の結晶サイズを小さくし、前記ポリシリコン膜に含まれる結晶の数のばらつきの程度を低くすることで、前記シリサイド膜の抵抗を安定することを特徴とする半導体装置の製造方法。
- 前記ポリシリコン膜を堆積する工程は、反応圧力を１Ｐａ〜１５Ｐａの範囲に設定する請求項１記載の半導体装置の製造方法。
- 前記ポリシリコン膜を堆積する工程は、ＳｉＨ4分圧を１Ｐａ〜１５Ｐａの範囲に設定する請求項１記載の半導体装置の製造方法。
- ＳｉＨ4分圧をＮ2ガスで希釈する請求項３記載の半導体装置の製造方法。
- ＳｉＨ4分圧をＨ2ガスで希釈する請求項３記載の半導体装置の製造方法。
- ＳｉＨ4分圧を希ガスで希釈する請求項３記載の半導体装置の製造方法。
- ポリシリコン膜を堆積する工程は、反応温度を６３０℃〜６５０℃の範囲に設定する請求項１記載の半導体装置の製造方法。
- ポリシリコン膜を堆積後にイオン注入を行なう請求項１記載の半導体装置の製造方法。
- 窒素イオンの注入を行なう請求項８記載の半導体装置の製造方法。
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