KR102143440B1 - 3차원 뉴로모픽 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 3차원 뉴로모픽 소자 및 그 제조방법을 개시한다. 본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 제1 뉴런 소자 및 시냅스 소자를 구비하는 제1 기판; 및 제2 뉴런 소자를 구비하며 상기 제1 기판 상에 형성된 제2 기판을 포함하고, 상기 제2 기판은 상기 제2 뉴런 소자의 채널층이 형성된 상태에서 상기 제1 기판에 결합되며, 상기 시냅스 소자는 인가전압에 따라 멀티레벨(multi-level)의 전류가 출력된다.
Description
본 발명은 3차원 뉴로모픽 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 뉴런 소자 및 시냅스 소자 기반의 3차원 구조의 뉴로모픽 소자 및 그 제조방법에 관한 것이다.
최근 구글(Google)의 ‘알파고(Alphago)’와 같은 인공지능 알고리즘 및 IoT(Internet of Things) 초연결사회에서 오는 대용량 데이터에 대한 처리능력 수요에 대응하기 위하여, 하드웨어의 인공지능화를 통해 소자 집적도 및 소모 전력 측면에서의 한계를 극복하는 뉴로모픽 소자(Neuromorphic Device) 관련 기술에 대한 연구가 활발하게 진행되고 있다.
뉴로모픽 소자는 인간 뇌신경의 뉴런(Neuron)과 시냅스(Synapse) 세포의 정보처리 방식을 전자소자에 모방하여 구현한 소자로써, 복잡한 대용량 데이터를 한꺼번에 처리할 수 있고 데이터 변화에 대한 학습 능력을 갖추고 있으나, 실제 전자소자회로로 구현하기 위해서는 소모전력 및 RC 지연(Resistive-Capacitive delay) 감소를 전제로 한 뉴런-시냅스 소자간의 인터커넥션(Interconnection) 영역 설계가 필요하다.
이를 해결하기 위한 방법으로 기존 2차원 와이어 본딩 인터그레이션(2D wire bonding integration) 대신 3차원 인터그레이션(3D integration) 구조를 적용하는 연구가 활발하게 진행 되고 있다. 3D 인터그레이션 구조에서 오는 뉴런-시냅스 소자간 인터커넥션 영역의 축소를 통해 저전력-고효율 뉴로모픽 소자를 구현하는 것이 가능하다.
현재, 3D 기술로는 TSV(Through Silicon Via) 및 모놀로식 3차원(Monolithic 3-Dimension; M3D) 적층의 두 가지 기술이 대두되고 있다. 이 두 가지 기술은 모두 하부기판에 소자(device)를 형성하기 때문에 어드반스트 웨이퍼 본딩(Advanced Wafer Bonding) 공정 및 고온 공정 기술이 필수적이다.
TSV는 얼라인먼트(Alignment) 문제로 인해 인터커넥션 형성이 어려워서 솔더 범프(Solder bump) 및 메탈 패드(Metal pad) 형성을 통한 상하부층 연결에 대한 연구가 진행되고 있으나, 높은 종횡비(Aspect Ratio, A/R)로 인한 인터커넥션의 비아홀 직경 크기와 홀 필링(Hole filling) 문제로 인해 공정상 어려움을 겪고 있다.
이러한 TSV 기반의 3D 적층 집적 소자가 가지고 있는 문제점을 보안하기 위해 M3D 적층 집적 공정이 연구되고 있다.
M3D 적층은 SOI(Silicon On Insulator) 구조를 형성하기 위한 공정을 응용하여 소자가 형성되어 있는 하부기판 위에 수백 nm급 채널층을 전사하는 방법으로서, 이온주입(Ion implant), 웨이퍼 본딩(Wafer bonding), 어닐링(Annealing), CMP(Chemical Mechanical Polishing) 공정 등이 사용된다.
전사된 채널층에 소자를 형성하고 상하부간 인터커넥션을 통해 3D 집적 소자의 구현이 가능하다. 또한, 인터커넥션 형성시 수백 nm급의 얇은 투명한 채널층으로 인해 TSV에서 가지고 있던 얼라인먼트 문제를 포토리소그래피(Photolithography) 공정을 통해 해결할 수 있고, 낮은 종황비로 인해 nm급 비아홀 크기를 확보할 수 있으며 홀 필링을 문제없이 수행할 수 있다.
그러나 하부 기판에 소자가 존재하는 상태로 상부층에 소자를 형성하기 위해서는 고온 공정에 대한 제약이 있으며, 이는 하부층 소자의 특성 저하를 야기시킨다.
본 발명의 실시예는 하부 기판(하부층)에 상부 기판(상부층)을 결합(부착)하는 방식의 저온 공정으로 인해 상기 하부 기판(하부층) 소자의 특성 저하가 방지된 3차원 뉴로모픽 소자 및 그 제조방법을 제공하고자 한다.
또한, 본 발명의 실시예는 멀티레벨(아날로그 신호) 특성의 뉴로모픽 기능이 구현된 뉴로모픽 소자 및 그 제조방법을 제공하고자 한다.
본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 제1 뉴런 소자 및 시냅스 소자를 구비하는 제1 기판; 및 제2 뉴런 소자를 구비하며 상기 제1 기판 상에 형성된 제2 기판을 포함하고, 상기 제2 기판은 상기 제2 뉴런 소자의 채널층이 형성된 상태에서 상기 제1 기판에 결합되며, 상기 시냅스 소자는 인가전압에 따라 멀티레벨(multi-level)의 전류가 출력된다.
본 발명의 실시예에 따른 3차원 뉴로모픽 소자에 있어서, 상기 제2 기판은 상기 제2 뉴런 소자의 채널층이 열 활성화(thermal activation)된 상태에서 상기 제1 기판에 결합될 수 있다.
본 발명의 실시예에 따른 3차원 뉴로모픽 소자에 있어서, 상기 제1 기판은 베이스 기판; 상기 베이스 기판 상에 위치하는 상기 제1 뉴런 소자; 상기 제1 뉴런 소자 상에 위치하고, 상기 제1 뉴런 소자와 상기 시냅스 소자를 연결하는 제1 관통 전극; 및 상기 제1 관통 전극 상에 위치하는 상기 시냅스 소자를 포함할 수 있다.
상기 제1 기판은 상기 시냅스 소자 상에 위치하고, 상기 시냅스 소자와 상기 제2 뉴런 소자를 연결하는 제2 관통 전극을 더 포함할 수 있다.
본 발명의 실시예에 따른 3차원 뉴로모픽 소자에 있어서, 상기 제1 뉴런 소자는 소스, 드레인, 채널층 및 게이트 전극을 포함할 수 있다.
본 발명의 실시예에 따른 3차원 뉴로모픽 소자에 있어서, 상기 제2 뉴런 소자는 소스, 드레인, 상기 채널층 및 게이트 전극을 포함할 수 있다.
본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제조방법은, 제1 뉴런 소자 및 시냅스 소자를 포함하는 제1 기판을 형성하는 단계; 제2 뉴런 소자의 소스, 드레인 및 채널층을 포함하는 제2 기판을 형성하는 단계; 상기 제1 기판 상에 상기 제2 기판을 결합시키는 단계; 및 상기 채널층 상에 상기 제2 뉴런 소자의 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제조방법에 있어서, 상기 제1 기판을 형성하는 단계는 베이스 기판 상에 상기 제1 뉴런 소자를 형성하는 단계; 상기 제1 뉴런 소자 상에 상기 제1 뉴런 소자와 상기 시냅스 소자를 연결하는 제1 관통 전극을 형성하는 단계; 및 상기 제1 관통 전극 상에 상기 시냅스 소자를 형성하는 단계를 포함할 수 있다.
상기 제1 기판을 형성하는 단계는 상기 시냅스 소자를 형성한 후, 상기 시냅스 소자 상에 상기 시냅스 소자와 상기 제2 뉴런 소자를 연결하는 제2 관통 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제조방법에 있어서, 상기 제2 기판을 형성하는 단계는 지지 기판을 준비하는 단계; 상기 지지 기판 상에 상기 제2 뉴런 소자의 소스, 드레인 및 채널층을 형성하는 단계; 상기 소스, 드레인 및 상기 채널층 상에 캐리어 기판을 형성하는 단계; 및 상기 지지 기판을 제거하는 단계를 포함할 수 있다.
상기 지지 기판을 제거하는 단계는 상기 지지 기판을 그라인딩하는 단계; 및 상기 그라인딩된 지지 기판을 습식 에칭하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제조방법은, 상기 제1 기판 상에 상기 제2 기판을 결합시킨 후, 상기 캐리어 기판을 제거하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 하부 기판(하부층)에 상부 기판(상부층)을 결합(부착)하는 방식의 저온 공정을 기반으로 하여, 상기 하부 기판(하부층) 소자의 특성 저하가 방지된, 즉 상기 하부 기판(하부층) 소자의 특성이 향상된 3차원 뉴로모픽 소자를 구현할 수 있다.
또한, 본 발명의 실시예에 따르면, 멀티레벨(multi-level)(아날로그 신호) 특성의 뉴로모픽(neuromorphic) 기능이 구현된 시냅스 소자를 기반으로 하여, 저전력 및 고효율의 뉴로모픽 소자를 구현할 수 있다.
또한, 본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 NINE(Nano-Inspired Neuromorphic Electronics), 뉴로모픽 시스템 모듈 칩(Neuromorphic system module chip) 등의 나노 스케일 뉴로모픽 소자 시스템에 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 단면도를 도시한 것이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제1 기판을 형성하는 과정을 도시한 것이다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제2 기판의 제조 과정을 도시한 것이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제1 기판 및 제2 기판을 결합시키는 과정을 도시한 것이다.
도 5는 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제2 뉴런 소자의 게이트 전극을 형성한 모습을 도시한 것이다.
도 6a는 본 발명의 실시예(실험 결과)에 따른 3차원 뉴로모픽 소자의 전기적 특성을 나타낸 것이고, 도 6b는 본 발명의 비교예에 따른 3차원 뉴로모픽 소자의 전기적 특성을 나타낸 것이다.
도 7a는 본 발명의 실시예(실험 결과)에 따른 3차원 뉴로모픽 소자의 펄스 횟수에 따른 전류특성을 나타낸 것이고, 도 7b는 본 발명의 비교예에 따른 3차원 뉴로모픽 소자의 펄스 횟수에 따른 전류특성을 나타낸 것이다.
도 8a는 본 발명의 실시예(실험 결과)에 따른 3차원 뉴로모픽 소자의 투과전자현미경(TEM) 이미지를 나타낸 것이고, 도 8b는 본 발명의 비교예에 따른 3차원 뉴로모픽 소자의 투과전자현미경(TEM) 이미지를 나타낸 것이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제1 기판을 형성하는 과정을 도시한 것이다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제2 기판의 제조 과정을 도시한 것이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제1 기판 및 제2 기판을 결합시키는 과정을 도시한 것이다.
도 5는 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제2 뉴런 소자의 게이트 전극을 형성한 모습을 도시한 것이다.
도 6a는 본 발명의 실시예(실험 결과)에 따른 3차원 뉴로모픽 소자의 전기적 특성을 나타낸 것이고, 도 6b는 본 발명의 비교예에 따른 3차원 뉴로모픽 소자의 전기적 특성을 나타낸 것이다.
도 7a는 본 발명의 실시예(실험 결과)에 따른 3차원 뉴로모픽 소자의 펄스 횟수에 따른 전류특성을 나타낸 것이고, 도 7b는 본 발명의 비교예에 따른 3차원 뉴로모픽 소자의 펄스 횟수에 따른 전류특성을 나타낸 것이다.
도 8a는 본 발명의 실시예(실험 결과)에 따른 3차원 뉴로모픽 소자의 투과전자현미경(TEM) 이미지를 나타낸 것이고, 도 8b는 본 발명의 비교예에 따른 3차원 뉴로모픽 소자의 투과전자현미경(TEM) 이미지를 나타낸 것이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
또한, 막, 층, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
이하에서는 도 1을 참조하여, 본 발명의 실시예에 따른 3차원 뉴로모픽 소자를 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 단면도를 도시한 것이다.
인간의 뇌에는 정보를 주는 프리뉴런(Pre-neuron)과 정보를 받는 포스트뉴런(Post-neuron), 그리고 프리뉴런과 포스트뉴런 사이를 연결하는 시냅스(Synapse)가 존재한다. 본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 뉴런과 시냅스로 구성되는 뉴로모픽(neuromorphic) 특성을 가지고 있다.
도 1을 참조하면, 본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 제1 기판(100) 및 제1 기판(100) 상에 형성되는 제2 기판(200)을 포함하고, 제1 기판(100)은 제1 뉴런 소자(120) 및 시냅스 소자(140)를 구비하며, 제2 기판(200)은 제2 뉴런 소자(220)를 구비한다.
구체적으로, 본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 제1 뉴런 소자(120) 및 시냅스 소자(140)를 구비하는 제1 기판(100) 및 제2 뉴런 소자(220)를 구비하며 제2 뉴런 소자(220)의 제2 채널층(C2)이 형성된 상태에서 제1 기판(100)에 결합(부착)되어 형성된 제2 기판(200)을 포함한다. 여기서, 제1 뉴런 소자 및 제2 뉴런 소자는 각각 프리뉴런 및 포스트뉴런일 수 있다.
제1 기판(100)은 베이스 기판(110), 베이스 기판(110) 상에 위치하는 제1 뉴런 소자(120), 제1 뉴런 소자(120) 상에 위치하고, 제1 뉴런 소자(120)와 시냅스 소자(140)를 연결하는 제1 관통 전극(130) 및 제1 관통 전극(130) 상에 위치하는 시냅스 소자(140)를 포함할 수 있다.
베이스 기판(110)은 예를 들어, 실리콘(Si) 기판, 유리 기판 또는 플라스틱 기판일 수 있다.
제1 뉴런 소자(120)는 베이스 기판(110) 상에 위치할 수 있고, 제1 소스(S1), 제1 드레인(D1), 제1 채널층(C1) 및 제1 게이트 전극(G1)을 포함할 수 있다.
제1 소스(S1) 및 제1 드레인(D1)은 제1 채널층(C1)을 사이에 두고 서로 이격되어 형성될 수 있고, 제1 소스(S1) 및 제1 드레인(D1)은 제1 채널층(C1)의 양단에 접촉될 수 있다.
제1 소스(S1), 제1 드레인(D1) 및 제1 채널층(C1)은 베이스 기판(110) 내에 구비될 수 있다. 예를 들어, 제1 게이트 전극(G1) 양측의 베이스 기판(110)의 활성 영역 내에 소정의 불순물을 주입한 후 고온의 열처리를 통해 제1 소스(S1) 및 제1 드레인(D1)을 형성할 수 있고, 제1 소스(S1)와 제1 드레인(D1) 사이의 베이스 기판(110) 영역이 제1 채널층(C1)으로 정의될 수 있다.
제1 채널층(C1)은 열 활성화(thermal activation)될 수 있다. 제1 채널층(C1)의 열 활성화는 고온의 반도체용 퍼니스(furnace)를 이용하거나 급속열처리(RTA; rapid thermal annealing) 방법을 이용할 수 있다. RTA의 경우, 고속으로 (1분 ~ 2분 내) 상온에서 수백 ℃까지 온도를 올릴 수 있고 냉각도 빠르게 되는 장점이 있다.
제1 뉴런 소자(120)는 제1 채널층(C1)과 제1 게이트 전극(G1) 사이에 위치하고, 제1 채널층(C1) 및 제1 게이트 전극(G1)을 절연시키기 위한 제1 게이트 절연층(GI1)을 더 포함할 수 있다.
제1 뉴런 소자(120)는 소정 간격 이격되어 형성된 복수 개의 소자들로 형성될 수 있다. 이러한 경우, 제1 기판(100)은 각각의 제1 뉴런 소자(120) 사이를 절연시키기 위한 절연층(125)을 더 포함할 수 있다.
제1 관통 전극(130)은 제1 뉴런 소자(120) 상에 구비되어 제1 뉴런 소자(120)와 시냅스 소자(140)를 전기적으로 연결할 수 있다.
제1 기판(100)은 소정 간격 이격되어 위치한 복수 개의 제1 관통 전극(130)들을 포함할 수 있다. 이러한 경우, 제1 기판(100)은 각각의 제1 관통 전극(130) 사이를 절연시키기 위한 절연층(135)을 더 포함할 수 있다.
시냅스 소자(140)는 제1 관통 전극(130) 상에 위치할 수 있고, 제1 관통 전극(130)을 통해 제1 뉴런 소자(120)와 전기적으로 연결될 수 있다. 이에 따라, 제1 뉴런 소자(120) 및 시냅스 소자(140)는 제1 뉴런-시냅스 수직 적층 구조를 가질 수 있다.
시냅스 소자(140)는 비대칭적 시냅틱 특성(synaptic weight change)을 가질 수 있다. 여기서, 시냅틱 특성은 억제(depression) 특성 및 증강(potentiation) 특성을 포함할 수 있다. 이에 따라, 시냅스 소자(140)는 비대칭적 시냅틱 특성을 가지는 다양한 소자들이 사용될 수 있다.
시냅스 소자(140)는 멀티레벨(multi-level)(아날로그 신호) 특성을 갖는다. 구체적으로, 시냅스 소자(140)는 인가전압에 따라 멀티레벨(multi-level)의 전류가 출력되는 아날로그 신호 특성을 갖는다. 이러한 시냅스 소자(140)는 멀티레벨(아날로그 신호) 특성의 뉴로모픽(neuromorphic) 기능이 구현된 시냅스 소자일 수 있다.
구체적으로, 시냅스 소자(140)는 멀티레벨(multi-level) 저항상태 구현이 가능한 아날로그 저항변화 특성을 갖는 소자일 수 있다. 보다 구체적으로, 시냅스 소자(140)는 멀티레벨 저항상태 구현이 가능한 아날로그 저항변화 특성을 갖는 RRAM 등을 기반으로 하여, 저전력 및 고효율의 뉴로모픽 소자를 구현할 수 있다.
시냅스 소자(140)는 비휘발성 메모리 소자일 수 있다. 비휘발성 메모리 소자는 비대칭적 시냅틱 특성을 가지는 소자로서, 상변화 메모리 소자(Phase Change memory, PCM), 강유전체 메모리 소자(Ferroelectric Random Access Memory, FeRAM) 또는 저항변화 메모리 소자(Resistance Random Access Memory, RRAM) 기반의 소자일 수 있다.
시냅스 소자(140)는 전이 금속 산화물들(transition metal oxides) 또는 페로브스카이트(perovskite)계 물질들과 같은 금속 산화물들, 칼코게나이드(chalcogenide)계 물질들 등과 같은 상변화 물질들, 강유전 물질들 또는 강자성 물질들 중 적어도 하나를 포함할 수 있다.
상기 금속 산화물은 예를 들어, PCMO, TiO2, NiO, Al2O3, Nb2O5, HfO2 또는 V2O5일 수 있다.
시냅스 소자(140)는 제1 뉴런 소자(120) 및/또는 제2 뉴런 소자(220)로부터 입력되는 전기적 신호들의 입력 횟수, 시간차 및/또는 전압차 등에 의하여 점진적으로 고저항 상태 또는 저저항 상태로 변화될 수 있다.
본 발명의 일 실시예에 따라, 시냅스 소자(140)는 RRAM으로 구현될 수 있다. RRAM은 저항변화 메모리 소자로서, 인가하는 전압에 따라서 저항상태가 변하는 특성을 지닌다.
본 발명의 일 실시예에 따른 RRAM은 간단한 형태로 시냅스의 특성을 구현하며, 트랜지스터나 다이오드와 같은 선택소자를 필요로 하지 않는다. 선택소자를 필요로 하지 않는 것은 RRAM이 자기정류(self-rectifying) 특성을 가지고 있기 때문에 가능한 것이다.
본 발명의 일 실시예에 따른 RRAM은 가변저항층을 포함할 수 있고, 가변저항층은 산소 이동을 통해 가변저항(variable resistive) 역할을 하는 것으로 금속산화물로 이루어질 수 있으며, 예를 들어, AlOx, TiOx, TaOx, MoOx 등 다양한 금속 산화물일 수 있다.
시냅스 소자(140)는 나노 스케일(nanoscale)의 소자일 수 있다. 구체적으로, 시냅스 소자(140)는 나노 스케일의 소자일 수 있어, 본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 NINE(Nano-Inspired Neuromorphic Electronics), 뉴로모픽 시스템 모듈 칩(Neuromorphic system module chip) 등의 나노 스케일 뉴로모픽 소자 시스템에 적용될 수 있다.
제1 기판(100)은 시냅스 소자(140) 상에 위치하고, 시냅스 소자(140) 및 제2 기판(200)의 제2 뉴런 소자(220)를 연결하기 위한 제2 관통 전극(150)을 더 포함할 수 있다.
제2 관통 전극(150)은 시냅스 소자(140) 상에 구비되어 시냅스 소자(140)와 제2 뉴런 소자(220)를 전기적으로 연결할 수 있다.
제1 기판(100)은 소정 간격 이격되어 위치한 복수 개의 제2 관통 전극(150)들을 포함할 수 있다. 이러한 경우, 제1 기판(100)은 각각의 제2 관통 전극(150) 사이를 절연시키기 위한 절연층(155)을 더 포함할 수 있다.
제2 기판(200)은 제1 기판(100) 상에 형성되고, 제2 뉴런 소자(220)를 구비한다.
제2 뉴런 소자(220)는 제2 소스(S2), 제2 드레인(D2), 제2 채널층(C2) 및 제2 게이트 전극(G2)을 포함할 수 있다.
제2 소스(S2) 및 제2 드레인(D2)은 제2 채널층(C2)을 사이에 두고 서로 이격되어 형성될 수 있고, 제2 소스(S2) 및 제2 드레인(D2)은 제2 채널층(C2)의 양단에 접촉될 수 있다.
제2 채널층(C2)은 열 활성화(thermal activation)될 수 있다. 구체적으로, 제2 기판(200)은 제2 뉴런 소자(220)의 제2 채널층(C2)이 열 활성화(thermal activation)된 상태에서 제1 기판(100)에 결합될 수 있다.
제2 채널층(C2)의 열 활성화는 고온의 반도체용 퍼니스(furnace)를 이용하거나 급속열처리(RTA; rapid thermal annealing) 방법을 이용할 수 있다. RTA의 경우, 고속으로 (1분 ~ 2분 내) 상온에서 수백 ℃까지 온도를 올릴 수 있고 냉각도 빠르게 되는 장점이 있다.
본 발명의 일 실시예에 따라, 제2 채널층(C2)의 열 활성화는 약 700℃ 및 60초의 공정 조건을 가질 수 있다.
제2 뉴런 소자(220)는 제2 채널층(C2)과 제2 게이트 전극(G2) 사이에 위치하고, 제2 채널층(C2) 및 제2 게이트 전극(G2)을 절연시키기 위한 제2 게이트 절연층(GI2)을 더 포함할 수 있다.
제2 뉴런 소자(220)는 소정 간격 이격되어 형성된 복수 개의 소자들로 형성될 수 있다. 이러한 경우, 제2 기판(200)은 각각의 제2 뉴런 소자(220) 사이를 절연시키기 위한 절연층(225)을 더 포함할 수 있다.
본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 제1 기판(100)에 제2 기판(200)을 결합(부착)하는 방식의 저온 공정을 기반으로 제조된다. 구체적으로, 본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 제1 기판(100)에 제2 채널층(C2)이 형성된 제2 기판(200)을 결합(부착)하는 방식의 저온 공정을 기반으로 하여, 제1 기판(100)에 형성된 시냅스 소자(140)의 특성 저하가 방지된, 즉 제1 기판(100)에 형성된 시냅스 소자(140)의 특성이 향상될 수 있다.
본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 이러한 제1 뉴런 소자(120), 시냅스 소자(140) 및 제2 뉴런 소자(220)가 순차적으로 적층된 제1 뉴런-시냅스-제2 뉴런 적층 구조의 모놀로식 3차원(Monolithic 3-Dimension; M3D) 수직 적층 구조를 가질 수 있다.
또한, 본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 도면에 도시되지는 않았으나, 제2 기판(200)은 제2 뉴런 소자(220) 상에 위치하는 제2 시냅스 소자(미도시), 제2 뉴런 소자(220)와 상기 제2 시냅스 소자를 전기적으로 연결하기 위한 제3 관통 전극(미도시)를 더 포함할 수 있고, 이러한 구성으로 인해 제1 뉴런-시냅스-제2 뉴런-제2 시냅스 적층 구조의 모놀리식 3차원(M3D) 수직 적층 구조를 가질 수 있다.
나아가, 본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 상기 제1 뉴런, 상기(제1) 시냅스 소자, 상기 제2 뉴런 및 상기 제2 시냅스 소자에 한정되지 않고, 다수개의 뉴런 소자 및 다수 개의 시냅스 소자가 번갈아가며 순차적으로 적층된 모놀리식 3차원(M3D) 수직 적층 구조를 가질 수 있다.
이하에서는 도 2a 내지 도 5를 참조하여, 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제조방법을 상세하게 설명한다.
본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제조방법은, 제1 기판을 형성하는 단계(도 2a 내지 도 2d 참조), 제2 뉴런 소자의 소스, 드레인 및 채널층을 포함하는 제2 기판을 형성하는 단계(도 3a 내지 도 3c 참조), 상기 제1 기판 상에 상기 제2 기판을 결합시키는 단계(도 4a 및 도 4b 참조) 및 상기 소스, 드레인 및 상기 채널층 상에 상기 제2 뉴런 소자의 게이트 전극을 형성하는 단계(도 5 참조)를 포함한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제1 기판을 형성하는 과정을 도시한 것이다.
도 2a에 도시된 바와 같이, 3차원 뉴로모픽 소자의 제1 기판을 형성하기 위하여 베이스 기판(110) 상에 제1 뉴런 소자(120)를 형성한다.
베이스 기판(110)은 예를 들어, 실리콘(Si) 기판, 유리 기판 또는 플라스틱 기판을 사용할 수 있다. 실리콘 기판일 경우, SOI(Silicon On Insulator) 웨이퍼 기판일 수 있다.
제1 뉴런 소자(120)는 베이스 기판(110) 상에 제1 소스(S1), 제1 드레인(D1), 제1 채널층(C1) 및 제1 게이트 전극(G1)을 포함하도록 형성할 수 있다.
먼저, 베이스 기판(110) 상에 제1 소스(S1), 제1 드레인(D1) 및 제1 채널층(C1)을 형성한다.
구체적으로, 베이스 기판(110)의 활성 영역 내에 소정의 불순물을 주입한 후 고온의 열처리, 즉 열 활성화(thermal activation)를 통해 제1 소스(S1) 및 제1 드레인(D1)을 형성할 수 있고, 제1 소스(S1)와 제1 드레인(D1) 사이의 베이스 기판(110) 영역이 제1 채널층(C1)으로 정의될 수 있다.
제1 채널층(C1)의 열 활성화는 고온의 반도체용 퍼니스(furnace)를 이용하거나 급속열처리(RTA) 방법을 이용할 수 있다. RTA의 경우, 고속으로 (1분 ~ 2분 내) 상온에서 수백 ℃까지 온도를 올릴 수 있고 냉각도 빠르게 되는 장점이 있다.
이렇게 형성된 제1 소스(S1) 및 제1 드레인(D1)은 제1 채널층(C1)을 사이에 두고 서로 이격되고, 제1 소스(S1) 및 제1 드레인(D1)은 제1 채널층(C1)의 양단에 접촉될 수 있다.
또한, 제1 뉴런 소자(120)는 소정 간격 이격되도록 복수 개로 형성할 수 있고, 제1 뉴런 소자(120)의 제1 드레인(D1)과 타 제1 뉴런 소자(120)의 제1 소스(S1)의 사이에는 이들을 절연시키기 위한 절연층(125)을 더 형성할 수 있다.
이렇게 형성된 제1 채널층(C1) 상에 제1 게이트 절연층(GI1)을 형성할 수 있다. 제1 게이트 절연층(GI1)은 제1 채널층(C1)과 제1 게이트 전극(G1) 사이에 위치하여 제1 채널층(C1) 및 제1 게이트 전극(G1)을 절연시킬 수 있다.
제1 게이트 절연층(GI1)은 무기 절연층, 유기 절연층, 무기 절연층의 이중 구조 또는 유기/무기 하이브리드 절연층 등의 재질로 다양하게 형성할 수 있고, 유기 절연층 재질로 형성되는 경우에는 스핀 코팅 방법을 이용할 수 있다. 제1 게이트 절연층(GI1)은 예를 들어, Al2O3, SiO2, HfO2 또는 ZrO2 등으로 형성할 수 있다.
제1 게이트 절연층(GI1)은 예를 들어, 절연물질을 1 소스(S1), 제1 드레인(D1) 및 제1 채널층(C1)이 형성된 베이스 기판(110) 상에 증착함으로써 형성할 수 있다.
이렇게 형성된 제1 게이트 절연층(GI1) 상에 제1 게이트 전극(G1)을 형성할 수 있다.
제1 게이트 전극(G1)은 금속 또는 전도성 산화물로 형성할 수 있고, 단일층 또는 다중층으로 형성할 수 있다. 상기 금속은 예를 들어, Al, Cr, Au, Ti 또는 Ag을 사용할 수 있고, 상기 전도성 산화물은 예를 들어, ITO, IZO 또는 ITZO를 사용할 수 있다.
제1 게이트 전극(G1)은 예를 들어, 금속 또는 전도성 산화물을 제1 소스(S1), 제1 드레인(D1) 및 제1 채널층(C1)이 형성된 베이스 기판(110) 상에 증착한 후 이를 패터닝함으로써 형성할 수 있다.
이렇게 제1 게이트 전극(G1)을 형성함으로써, 제1 뉴런 소자(120)는 제1 소스(S1), 제1 드레인(D1), 제1 채널층(C1), 제1 게이트 절연층(GI1) 및 제1 게이트 전극(G1)을 포함할 수 있다.
도 2b에 도시된 바와 같이, 제1 뉴런 소자(120)를 형성한 후, 제1 뉴런 소자(120) 상에 제1 관통 전극(130)을 형성한다.
제1 관통 전극(130)은 제1 뉴런 소자(120) 상에 형성되어, 제1 뉴런 소자(120)와 시냅스 소자(140, 도 1 참조)를 전기적으로 연결할 수 있다.
제1 관통 전극(130)은 예를 들어, 제1 뉴런 소자(120) 상에 절연층(135)를 형성하고, 절연층(135)을 관통하는 비아홀(미도시)을 형성한 후, 상기 비아홀의 내부를 금속 물질로 채움으로써 형성할 수 있다.
도 2c에 도시된 바와 같이, 제1 관통 전극(130)을 형성한 후, 제1 관통 전극(130) 상에 시냅스 소자(140)를 형성한다.
시냅스 소자(140)는 제1 관통 전극(130) 상에 형성되어, 제1 관통 전극(130)을 통해 제1 뉴런 소자(120)와 전기적으로 연결될 수 있다. 이에 따라, 제1 뉴런 소자(120) 및 시냅스 소자(140)는 제1 뉴런-시냅스 수직 적층 구조를 가질 수 있다.
시냅스 소자(140)는 비대칭적 시냅틱 특성(synaptic weight change)을 가질 수 있다. 여기서, 시냅틱 특성은 억제(depression) 특성 및 증강(potentiation) 특성을 포함할 수 있다. 이에 따라, 시냅스 소자(140)는 비대칭적 시냅틱 특성을 가지는 다양한 소자들이 사용될 수 있다.
시냅스 소자(140)는 멀티레벨(multi-level)(아날로그 신호) 특성을 갖는다. 즉, 시냅스 소자(140)는 멀티레벨(아날로그 신호) 특성의 뉴로모픽(neuromorphic) 기능이 구현된 시냅스 소자일 수 있다.
구체적으로, 시냅스 소자(140)는 멀티레벨(multi-level) 저항상태 구현이 가능한 아날로그 저항변화 특성을 갖는 소자일 수 있다. 보다 구체적으로, 시냅스 소자(140)는 멀티레벨 저항상태 구현이 가능한 아날로그 저항변화 특성을 갖는 RRAM 등을 기반으로 하여, 저전력 및 고효율의 뉴로모픽 소자를 구현할 수 있다.
시냅스 소자(140)는 비휘발성 메모리 소자일 수 있다. 비휘발성 메모리 소자는 비대칭적 시냅틱 특성을 가지는 소자로서, 상변화 메모리 소자(PCM), 강유전체 메모리 소자(FeRAM) 또는 저항변화 메모리 소자(RRAM) 기반의 소자일 수 있다.
시냅스 소자(140)는 전이 금속 산화물들 또는 페로브스카이트계 물질들과 같은 금속 산화물들, 칼코게나이드계 물질들 등과 같은 상변화 물질들, 강유전 물질들 또는 강자성 물질들 중 적어도 하나를 포함할 수 있다.
상기 금속 산화물은 예를 들어, PCMO, TiO2, NiO, Al2O3, Nb2O5, HfO2 또는 V2O5일 수 있다.
시냅스 소자(140)는 제1 뉴런 소자(120) 및/또는 제2 뉴런 소자(220)로부터 입력되는 전기적 신호들의 입력 횟수, 시간차 및/또는 전압차 등에 의하여 점진적으로 고저항 상태 또는 저저항 상태로 변화될 수 있다.
본 발명의 일 실시예에 따라, 시냅스 소자(140)는 RRAM으로 구현될 수 있다. RRAM은 저항변화 메모리 소자로서, 인가하는 전압에 따라서 저항상태가 변하는 특성을 지닌다.
본 발명의 일 실시예에 따른 RRAM은 간단한 형태로 시냅스의 특성을 구현하며, 트랜지스터나 다이오드와 같은 선택소자를 필요로 하지 않는다. 선택소자를 필요로 하지 않는 것은 RRAM이 자기정류(self-rectifying) 특성을 가지고 있기 때문에 가능한 것이다.
본 발명의 일 실시예에 따른 RRAM은 가변저항층을 포함할 수 있고, 가변저항층은 산소 이동을 통해 가변저항(variable resistive) 역할을 하는 것으로 금속산화물로 이루어질 수 있으며, 예를 들어, AlOx, TiOx, TaOx, MoOx 등 다양한 금속 산화물일 수 있다.
시냅스 소자(140)는 나노 스케일(nanoscale)의 소자일 수 있다. 구체적으로, 시냅스 소자(140)는 나노 스케일의 소자일 수 있어, 본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 NINE(Nano-Inspired Neuromorphic Electronics), 뉴로모픽 시스템 모듈 칩(Neuromorphic system module chip) 등의 나노 스케일 뉴로모픽 소자 시스템에 적용될 수 있다.
도 2d에 도시된 바와 같이, 시냅스 소자(140)를 형성한 후, 시냅스 소자(140) 상에 제2 관통 전극(150)을 더 형성할 수 있다.
제2 관통 전극(150)은 시냅스 소자(140) 상에 형성되어, 시냅스 소자(140)와 제2 뉴런 소자(220, 도 1 참조)를 전기적으로 연결할 수 있다.
제2 관통 전극(150)은 예를 들어, 시냅스 소자(140) 상에 절연층(155)를 형성하고, 절연층(155)을 관통하는 비아홀(미도시)을 형성한 후, 상기 비아홀의 내부를 금속 물질로 채움으로써 형성할 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제2 기판의 제조 과정을 도시한 것이다.
먼저, 3차원 뉴로모픽 소자의 제2 기판을 형성하기 위하여 지지 기판(210)을 준비한다.
지지 기판(210)은 제2 뉴런 소자(220, 도 1 참조)를 형성할 수 있고, 이를 지지할 수 있는 것이라면 특별한 제한 없이 사용할 수 있다. 지지 기판(210)은 예를 들어, 실리콘(Si) 기판, 유리 기판 또는 플라스틱 기판을 사용할 수 있다. 실리콘 기판일 경우, SOI 웨이퍼 기판일 수 있다.
도 3a에 도시된 바와 같이, 지지 기판(210) 상에 제2 뉴런 소자의 제2 소스(S2), 제2 드레인(D2) 및 제2 채널층(C2)을 형성한다.
구체적으로, 지지 기판(210)의 활성 영역 내에 소정의 불순물을 주입한 후 고온의 열처리, 즉 열 활성화(thermal activation)를 통해 제2 소스(S2) 및 제2 드레인(D2)을 형성할 수 있고, 제2 소스(S2)와 제2 드레인(D2) 사이의 지지 기판(210) 영역이 제2 채널층(C2)으로 정의될 수 있다.
제2 채널층(C2)의 열 활성화는 고온의 반도체용 퍼니스(furnace)를 이용하거나 급속열처리(RTA; rapid thermal annealing) 방법을 이용할 수 있다. RTA의 경우, 고속으로 (1분 ~ 2분 내) 상온에서 수백 ℃까지 온도를 올릴 수 있고 냉각도 빠르게 되는 장점이 있다.
본 발명의 일 실시예에 따라, 제2 채널층(C2)의 열 활성화는 약 700℃ 및 60초의 공정 조건을 가질 수 있다.
이렇게 형성된 제2 소스(S2) 및 제2 드레인(D2)은 제2 채널층(C2)을 사이에 두고 서로 이격되고, 제2 소스(S2) 및 제2 드레인(D2)은 제2 채널층(C2)의 양단에 접촉될 수 있다.
또한, 제2 소스(S2), 제2 드레인(D2) 및 제2 채널층(C2)은 소정 간격 이격되도록 복수 개로 형성할 수 있고, 제2 소스(S2)-제2 드레인(D2)과 타 제2 소스(S2)-제2 드레인(D2)의 사이에는 이들을 절연시키기 위한 절연층(225)을 더 형성할 수 있다.
도 3b에 도시된 바와 같이, 제2 뉴런 소자의 제2 소스(S2), 제2 드레인(D2) 및 제2 채널층(C2)을 형성한 후, 제2 소스(S2), 제2 드레인(D2) 및 제2 채널층(C2) 상에 캐리어 기판(240)을 형성한다.
캐리어 기판(240)은 제2 소스(S2), 제2 드레인(D2) 및 제2 채널층(C2)을 지지할 수 있는 것이라면 특별한 제한 없이 사용할 수 있다. 캐리어 기판(240)은 예를 들어, 유리 기판, 스테인리스 스틸 등의 금속 기판, 또는 이들의 조합의 다층 기판을 사용할 수 있다.
캐리어 기판(240)은 접착층(230)을 이용하여 제2 소스(S2), 제2 드레인(D2) 및 제2 채널층(C2)이 형성된 지지 기판(210)에 부착할 수 있다. 접착층(230)은 예를 들어, 접착성을 가지며 레이저 탈착이 가능한 폴리이미드 또는 포토레지스트 등의 고분자 물질로 형성할 수 있다.
도 3c에 도시된 바와 같이, 캐리어 기판(240)을 형성한 후, 지지 기판(210)을 제거한다.
구체적으로, 제2 소스(S2), 제2 드레인(D2) 및 제2 채널층(C2)이 형성된 지지 기판(210) 상에 캐리어 기판(240)을 형성한 후, 제2 소스(S2), 제2 드레인(D2) 및 제2 채널층(C2)을 제1 기판(100, 도 1 참조) 상에 전사시키기 위해 제2 소스(S2), 제2 드레인(D2) 및 제2 채널층(C2)과 부착된 캐리어 기판(240)으로부터 지지 기판(210)을 제거할 수 있다.
지지 기판(210)을 제거하는 방법은, 그라인딩(grinding) 방법 및 습식 에칭(wet etching) 방법을 이용할 수 있다.
먼저, 지지 기판(210)을 그라인딩 기구를 이용하여 회전시키면, 지지 기판(210)은 수십 마이크로미터 수준의 두께로 얇아질 수 있다. 이후, 에칭 용액을 이용하여 그라인딩된 지지 기판(210)을 습식 에칭하면, 남아있던 지지 기판(210)은 제거되고, 캐리어 기판(240)에 부착된 제2 소스(S2), 제2 드레인(D2) 및 제2 채널층(C2)만 남겨질 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제1 기판 및 제2 기판을 결합시키는 과정을 도시한 것이다.
도 4a에 도시된 바와 같이, 3차원 뉴로모픽 소자의 제조를 위하여 제1 기판(100) 및 제2 기판(200')을 결합(부착)시킨다.
구체적으로, 제1 뉴런 소자(120) 및 시냅스 소자(140)를 포함하는 제1 기판(100) 상에 제2 뉴런 소자의 제2 소스(S2), 제2 드레인(D2) 및 제2 채널층(C2)을 포함하는 제2 기판(200')을 결합시킬 수 있다.
본 발명의 실시예에 따르면, 제1 기판(100)에 제2 기판(200)을 결합(부착)하는 방식의 저온 공정을 기반으로 3차원 뉴로모픽 소자를 제조할 수 있다.
구체적으로, 본 발명의 실시예에 따르면, 제1 기판(100)에 제2 채널층(C2)이 형성된 제2 기판(200)을 결합(부착)하는 방식의 저온 공정을 기반으로 3차원 뉴로모픽 소자를 제조함으로써, 제1 기판(100)에 형성된 시냅스 소자(140)의 특성 저하가 방지된, 즉 제1 기판(100)에 형성된 시냅스 소자(140)의 특성이 향상된 3차원 뉴로모픽 소자를 제조할 수 있다.
보다 구체적으로, 본 발명의 실시예에 따르면, 제1 뉴런 소자(120) 및 시냅스 소자(140)가 형성되어 있는 제1 기판(100)에 제2 뉴런 소자(220)의 제2 채널층(C2)의 형성을 위한 열 활성화가 완료된 제2 기판(200')을 적층함으로써, 제2 채널층(C2)의 형성 공정 대비 저온 공정 기반으로 제1 기판(100)의 시냅스 소자(140)의 특성 저하(thermal budget)가 방지된 3차원 뉴로모픽 소자를 구현할 수 있다.
도 4b에 도시된 바와 같이, 제1 기판(100) 상에 제2 기판(200')을 결합시킨 후, 캐리어 기판(240)을 제거한다.
구체적으로, 제2 기판(200', 도 4a 참조)에 포함되어 있던 접착층(230) 및 캐리어 기판(240)을 물리적 또는/및 화학적으로 떼어냄으로써 제2 뉴런 소자의 제2 소스(S2), 제2 드레인(D2) 및 제2 채널층(C2)으로부터 접착층(230) 및 캐리어 기판(240)을 제거할 수 있다. 이에 따라, 제2 뉴런 소자의 제2 소스(S2), 제2 드레인(D2) 및 제2 채널층(C2)은 시냅스 소자(140) 상에 전사될 수 있다.
도 5는 본 발명의 실시예에 따른 3차원 뉴로모픽 소자의 제2 뉴런 소자의 게이트 전극을 형성한 모습을 도시한 것이다.
도 5에 도시된 바와 같이, 제2 뉴런 소자의 제2 채널층(C2) 상에 제2 뉴런 소자의 제2 게이트 전극(G2)을 형성한다.
구체적으로, 제1 기판(100) 상에 전사된 제2 뉴런 소자의 제2 채널층(C2) 상에 제2 뉴런 소자의 제2 게이트 전극(G2)을 형성함으로써 제2 뉴런 소자(220)를 완성할 수 있다. 이에 따라, 본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 제1 뉴런 소자(120), 시냅스 소자(140) 및 제2 뉴런 소자(220)가 순차적으로 적층된 제1 뉴런-시냅스-제2 뉴런 적층 구조의 모놀로식 3차원(M3D) 수직 적층 구조를 가질 수 있다.
또한, 본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 도면에 도시되지는 않았으나, 제2 기판(200)은 제2 뉴런 소자(220) 상에 위치하는 제2 시냅스 소자(미도시), 제2 뉴런 소자(220)와 상기 제2 시냅스 소자를 전기적으로 연결하기 위한 제3 관통 전극(미도시)를 더 포함할 수 있고, 이러한 구성으로 인해 제1 뉴런-시냅스-제2 뉴런-제2 시냅스 적층 구조의 모놀리식 3차원(M3D) 수직 적층 구조를 가질 수 있다.
나아가, 본 발명의 실시예에 따른 3차원 뉴로모픽 소자는 상기 제1 뉴런, 상기(제1) 시냅스 소자, 상기 제2 뉴런 및 상기 제2 시냅스 소자에 한정되지 않고, 다수개의 뉴런 소자 및 다수 개의 시냅스 소자가 번갈아가며 순차적으로 적층된 모놀리식 3차원(M3D) 수직 적층 구조를 가질 수 있다.
이하에서는 도 6a 내지 도 8b를 참조하여 본 발명의 실험 결과를 통해 본 발명을 보다 상세히 설명한다.
본 발명의 실험 결과에 따른 3차원 뉴로모픽 소자는 제1 뉴런 소자 및 제2 뉴런 소자를 CMOS로 구현하였고, 시냅스 소자를 RRAM(Ta2O5 기반)으로 구현하였다. 구체적으로, 본 발명의 실험 결과에 따른 3차원 뉴로모픽 소자는 제1 기판에 제1 뉴런 소자 및 시냅스 소자를 형성하고, 제2 기판에 제2 뉴런 소자의 채널층까지 형성한 후, 상기 제1 기판 상에 상기 제2 기판을 적층하여 구현하였다.
즉, 본 발명의 실험 결과에 따른 3차원 뉴로모픽 소자는 열 활성화(700℃, 60초)가 필요한 제2 뉴런 소자의 채널층이 제1 뉴런 소자 및 시냅스 소자가 형성된 제1 기판이 아닌, 별도의 제2 기판에 형성된 후 상기 제1 뉴런 소자 및 상기 시냅스 소자와 연결되므로, 상기 제1 뉴런 소자 및 상기 시냅스 소자는 상기 제2 뉴런 소자의 채널층 형성을 위한 열 활성화(700℃, 60초)의 영향을 받지 않아, 소자의 특성 저하(thermal budget)가 방지될 수 있다.
한편, 본 발명의 비교예로서, 시냅스 소자가 고온 공정의 영향을 받는 차원 뉴로모픽 소자를 구현하였다. 구체적으로, 본 발명의 비교예에 따른 3차원 뉴로모픽 소자는 단일 기판 상에 제1 뉴런 소자, 시냅스 소자 및 제2 뉴런 소자를 순차적으로 적층하여 구현하였다.
즉, 본 발명의 비교예에 따른 3차원 뉴로모픽 소자는 제2 뉴런 소자 형성시의 열 활성화(700℃, 60초)가 제1 뉴런 소자 및 시냅스 소자에 영향을 끼쳐 본 발명의 실험 결과 대비 소자의 특성이 저하되었다.
도 6a는 본 발명의 실시예(실험 결과)에 따른 3차원 뉴로모픽 소자의 전기적 특성을 나타낸 것이고, 도 6b는 본 발명의 비교예에 따른 3차원 뉴로모픽 소자의 전기적 특성을 나타낸 것이다.
구체적으로, 도 6a 및 도 6b는 본 발명의 실시예 및 비교예에 따른 3차원 뉴로모픽 소자의 시냅스 소자(RRAM)의 가변저항층의 인가전압에 따른 저항변화 특성(전압-전류 특성 변화)을 나타낸 것이고, 온/오프(ON/OFF) 동작, 즉, 세트/리세트(set/reset) 동작을 반복하면서 측정한 결과이다.
도 6a 및 도 6b를 참조하여 시냅스 소자 역할의 Ta2O5 기반 RRAM의 전기적 특성을 비교한 결과, 도 6a(실시예)의 경우 저항변화 그래프의 전류(current) 레벨(level)이 전압 스윕(voltage sweep)의 횟수에 따라 여러 개로 나누어지며 다양한 저항(resistance) 변화를 나타내는 멀티레벨(multi-level)(아날로그 신호) 특성 구현이 가능하였다. 반면, 도 6b(비교예)의 경우 여러 스윕(sweep)을 가하여도 기존 예상하였던 멀티레벨 특성 확보가 어려웠고, 디지털 신호(digital level)에 가까웠다.
따라서, 도 6a 및 도 6b의 비교 결과, 시냅스 소자는 온도에 매우 민감하므로, 고온에 민감한 시냅스 소자의 특성을 유지하기 위해서는 본 발명과 같은 시냅스 소자가 상부층의 뉴런 소자 형성을 위한 열 활성화의 영향을 받지 않는 3차원 뉴로모픽 소자의 제조 공정이 필요한 것을 알 수 있다.
한편, 신경의 학습은 시냅스의 가소성을 통해 이루어지며 이러한 시냅스의 가소성 특성을 모사하기 위해서는 시냅스 소자의 아날로그 메모리 특성 확보가 필수적이다. 아날로그 메모리 특성은 인가한 펄스(pulse)에 따라 저항 값이 계속적으로 변하는 특성을 보이며 이와 같은 특성을 실제 측정 데이터를 통해서 확보하였다.
도 7a는 본 발명의 실시예(실험 결과)에 따른 3차원 뉴로모픽 소자의 펄스(pulse) 횟수에 따른 전류특성을 나타낸 것이고, 도 7b는 본 발명의 비교예에 따른 3차원 뉴로모픽 소자의 펄스 횟수에 따른 전류특성을 나타낸 것이다.
펄스 횟수에 따른 전류특성은 소자의 가소성 특성을 나타내며, 가소성 특성은 학습 능력과 관련된다. 가소성 특성에서는 강화(potentation) 및 억제(depression) 동작을 위해 펄스를 순차적으로 인가할 때 변화 정도가 급격하지 않을 것이 요구된다.
도 7a 및 도 7b를 참조하여 펄스 횟수에 따른 전류특성(conductance change 경향)을 비교한 결과, 도 7a(실시예)의 경우 셋 펄스(set pulse)의 컨덕턴스가 향상된(conductance improved) 반면, 도 7b(비교예의 경우) 셋 펄스의 컨덕턴스가 저하된(conductance degradation) 것을 확인할 수 있다. 또한, 이 결과는 시냅스 소자의 특성인 ‘필라멘트 형성’에 영향을 미칠 수 있다.
또한, 도 7b(비교예) 대비 도 7a(실시예)의 전류가 갑작스럽게(abruptly) 변화하는 것이 크게 감소하였음을 확인할 수 있는데, 이 결과는 시냅스 소자의 가변저항층에 의한 것으로, 점진적인 저항변화로 인해 가소성 특성을 대변하는 아날로그 특성을 가질 수 있음을 의미한다.
도 8a는 본 발명의 실시예(실험 결과)에 따른 3차원 뉴로모픽 소자의 투과전자현미경(TEM) 이미지를 나타낸 것이고, 도 8b는 본 발명의 비교예에 따른 3차원 뉴로모픽 소자의 투과전자현미경(TEM) 이미지를 나타낸 것이다.
도 8a 및 도 8b를 참조하여 시냅스 소자의 cross-view TEM 이미지를 비교한 결과, 도 8a(실시예)의 경우 비정질(amorphous) 상태를 유지하는 반면, 도 8b(비교예)의 경우 산화물(oxide) 내에서 부분적인 결정질(crystalline)이 형성되고 계면 거칠기가 증가하여, 이로 인해 도 6b의 전기적 특성이 나타났음을 알 수 있다.
본 발명의 실시예에 따르면, 종래의 경우 하부 소자(뉴런-시냅스 구조)가 존재하는 상태에서 상부 소자를 형성하기 때문에 상기 상부 소자 형성 공정(열 활성화)에 의해 thermal budget이 발생하여 하부 소자의 특성 저하가 일어나는 반면, 본 발명의 경우 열 활성화가 완료된 상부 소자를 하부 소자에 적층(M3D 적층)하므로 종래 기술 대비 저온 공정을 구현할 수 있고, 저온 공정에 기반한 시냅스 소자를 포함하여 전기적 특성이 향상된 뉴로모픽 소자(시스템)를 구현할 수 있다.
또한, 본 발명의 실시예에 따르면, 멀티레벨(multi-level) 특성의 뉴로모픽(neuromorphic) 기능이 구현된 시냅스 소자를 기반으로 하여, 저전력 및 고효율의 뉴로모픽 소자(시스템)를 구현할 수 있다.
또한, 본 발명의 실시예에 따르면, 다중 논리연산을 수행하는 CMOS 회로 기반의 뉴런 소자와, 신호전달 및 가소성을 담당하는 멤리스터 어레이(Memristor Array) 기반의 시냅스 소자의 연결로 뉴로모픽 소자(시스템)을 구현할 수 있다.
또한, 본 발명의 실시예에 따르면, 반복적인 신호에 따라 아날로그적 반응(0, 1, 2, 3 ...)이 가능한 뉴런-시냅스 소자를 통해 인간 뇌신경을 모방한 뉴로모픽 소자(시스템)를 구현할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 제1 기판 110: 베이스 기판
120: 제1 뉴런 소자 S1: 제1 소스
D1: 제1 드레인 C1: 제1 채널층
G1: 제1 게이트 전극 GI1: 제1 게이트 절연층
125: 절연층 130: 제1 관통 전극
135: 절연층 140: 시냅스 소자
150: 제2 관통 전극 155: 절연층
200: 제2 기판 210: 지지 기판
220: 제2 뉴런 소자 S2: 제2 소스
D2: 제2 드레인 C2: 제2 채널층
G2: 제2 게이트 전극 GI2: 제2 게이트 절연층
225: 절연층 230: 접착층
240: 캐리어 기판
120: 제1 뉴런 소자 S1: 제1 소스
D1: 제1 드레인 C1: 제1 채널층
G1: 제1 게이트 전극 GI1: 제1 게이트 절연층
125: 절연층 130: 제1 관통 전극
135: 절연층 140: 시냅스 소자
150: 제2 관통 전극 155: 절연층
200: 제2 기판 210: 지지 기판
220: 제2 뉴런 소자 S2: 제2 소스
D2: 제2 드레인 C2: 제2 채널층
G2: 제2 게이트 전극 GI2: 제2 게이트 절연층
225: 절연층 230: 접착층
240: 캐리어 기판
Claims (12)
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- 제1 뉴런 소자 및 시냅스 소자를 포함하는 제1 기판을 형성하는 단계;
제2 뉴런 소자의 소스, 드레인 및 채널층을 포함하는 제2 기판을 형성하는 단계;
상기 제1 기판 상에 상기 제2 기판을 결합시키는 단계; 및
상기 채널층 상에 상기 제2 뉴런 소자의 게이트 전극을 형성하는 단계
를 포함하는 3차원 뉴로모픽 소자의 제조방법.
- 제7항에 있어서,
상기 제1 기판을 형성하는 단계는
베이스 기판 상에 상기 제1 뉴런 소자를 형성하는 단계;
상기 제1 뉴런 소자 상에 상기 제1 뉴런 소자와 상기 시냅스 소자를 연결하는 제1 관통 전극을 형성하는 단계; 및
상기 제1 관통 전극 상에 상기 시냅스 소자를 형성하는 단계
를 포함하는 것을 특징으로 하는 3차원 뉴로모픽 소자의 제조방법.
- 제8항에 있어서,
상기 제1 기판을 형성하는 단계는
상기 시냅스 소자를 형성한 후,
상기 시냅스 소자 상에 상기 시냅스 소자와 상기 제2 뉴런 소자를 연결하는 제2 관통 전극을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 3차원 뉴로모픽 소자의 제조방법.
- 제7항에 있어서,
상기 제2 기판을 형성하는 단계는
지지 기판을 준비하는 단계;
상기 지지 기판 상에 상기 제2 뉴런 소자의 소스, 드레인 및 채널층을 형성하는 단계;
상기 소스, 드레인 및 상기 채널층 상에 캐리어 기판을 형성하는 단계; 및
상기 지지 기판을 제거하는 단계
를 포함하는 것을 특징으로 하는 3차원 뉴로모픽 소자의 제조방법.
- 제10항에 있어서,
상기 지지 기판을 제거하는 단계는
상기 지지 기판을 그라인딩하는 단계; 및
상기 그라인딩된 지지 기판을 습식 에칭하는 단계
를 포함하는 것을 특징으로 하는 3차원 뉴로모픽 소자의 제조방법.
- 제10항에 있어서,
상기 제1 기판 상에 상기 제2 기판을 결합시킨 후,
상기 캐리어 기판을 제거하는 단계
를 더 포함하는 것을 특징으로 하는 3차원 뉴로모픽 소자의 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |