KR102434691B1 - 적층형 3d 인공 신경망 디바이스 및 그의 제조 방법 - Google Patents

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Abstract

다양한 실시예들은 적층형 3D 인공 신경망 디바이스 및 그의 제조 방법에 관한 것이다. 다양한 실시예들에 따르면, 디바이스는, 기판, 기판의 일 면에서 일부 영역에 배치되는 뉴런 블록, 및 기판의 일 면에서 나머지 영역에 배치되는 시냅스 블록을 포함하도록 제조되고, 뉴런 블록과 상기 시냅스 블록은, 기판의 일 면 상에 배열되는 적어도 하나의 제 1 채널 엘리먼트 및 제 1 채널 엘리먼트 상에 각각 적층되는 적어도 하나의 제 2 채널 엘리먼트를 포함할 수 있다.

Description

적층형 3D 인공 신경망 디바이스 및 그의 제조 방법{STACKABLE 3D ARTIFICIAL NEURAL NETWORK DEVICE AND MANUFACTURING METHOD THEREOF}
다양한 실시예들은 적층형 3D 인공 신경망(artificial neural network; ANN) 디바이스 및 그의 제조 방법에 관한 것이다.
일반적으로 인공 신경망은 사람 또는 동물 두뇌의 신경망을 착안하여 구현된 시스템을 나타낸다. 즉 인공 신경망은 복수의 뉴런(neuron)들과 복수의 시냅스(synapse)들을 구현하고, 이들을 기반으로 기계 학습을 수행한다. 이 때 뉴런들은 실질적인 컴퓨팅 기능을 수행하고, 시냅스들은 뉴런들 사이에서 신호를 전달하는 기능을 수행한다. 이러한 인공 신경망을 하드웨어로 구현할 때, 하나의 뉴런에 대해 다수의 엘리먼트(element)들이 요구되고, 이와 마찬가지로, 하나의 시냅스에 대해 다수의 엘리먼트들이 요구된다. 이로 인해, 하드웨어 동작 시, 전력 소비가 크고, 하드웨어를 소형으로 구현하는 데 어려움이 있다.
다양한 실시예들은, 감소된 소비 전력으로 동작할 수 있는 적층형 3D 인공 신경망 디바이스 및 그의 제조 방법을 제공할 수 있다.
다양한 실시예들은, 소형으로 구현될 수 있는 적층형 3D 인공 신경망 디바이스 및 그의 제조 방법을 제공할 수 있다.
다양한 실시예들에 따른 디바이스는, 적층형 3D 인공 신경망 디바이스에 관한 것으로, 기판, 상기 기판의 일 면에서 일부 영역에 배치되는 뉴런 블록(neuron block), 상기 기판의 일 면에서 나머지 영역에 배치되는 시냅스 블록(synapse block), 및 상기 뉴런 블록과 상기 시냅스 블록을 전기적으로 연결하는 적어도 하나의 결합 엘리먼트를 포함할 수 있다.
다양한 실시예들에 따르면, 상기 뉴런 블록과 상기 시냅스 블록은, 각각 상기 기판의 일 면 상에 배열되는 적어도 하나의 제 1 채널 엘리먼트, 및 상기 제 1 채널 엘리먼트 상에 각각 적층되는 적어도 하나의 제 2 채널 엘리먼트를 포함할 수 있다.
다양한 실시예들에 따른 디바이스의 제조 방법은, 적층형 3D 인공 신경망 디바이스의 제조 방법에 관한 것으로, 기판을 준비하는 단계, 및 상기 기판의 일 면에 뉴런 블록과 시냅스 블록을 함께 형성하는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, 상기 뉴런 블록과 상기 시냅스 블록을 함께 형성하는 단계는, 상기 기판의 일 면 상에 적어도 하나의 제 1 채널 엘리먼트를 형성하는 단계, 상기 제 1 채널 엘리먼트 상에 각각 적층되도록, 적어도 하나의 제 2 채널 엘리먼트를 형성하는 단계, 및 적어도 하나의 결합 엘리먼트를 통해, 상기 뉴런 블록과 상기 시냅스 블록을 전기적으로 연결하는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, 인공 신경망 디바이스 내에서의 신호 전달 경로를 최소화할 수 있다. 즉 단일 기판 상에 뉴런들로서 기능하는 뉴런 블록과 시냅스들로 기능하는 시냅스 블록이 함께 적층되고, 뉴런 블록과 시냅스 블록이 제 1 채널 엘리먼트와 제 2 채널 엘리먼트가 적층된 형태로 구현됨에 따라, 뉴런 블록과 시냅스 블록 사이 및 제 1 채널 엘리먼트와 제 2 채널 엘리먼트 사이에서 신호 전달 경로가 최소화될 수 있다. 이에 따라, 신호 전달 경로 상에서 신호 손실을 최소화할 수 있으므로, 인공 신경망 디바이스가 감소된 소비 전력으로 동작할 수 있을 뿐 아니라, 소형으로 구현될 수 있다. 아울러, 뉴런 블록과 시냅스 블록을 기판의 일 면에 동시에 제조할 수 있으므로, 디바이스를 제조하는 데 소요되는 자원이 감소될 수 있다.
도 1은 제 1 실시예에 따른 디바이스를 도시하는 도면이다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11 및 도 12는 제 1 실시예에 따른 디바이스의 제조 방법을 도시하는 도면들이다.
도 13은 제 2 실시예에 따른 디바이스를 도시하는 도면이다.
도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25 및 도 26은 제 2 실시예에 따른 디바이스의 제조 방법을 도시하는 도면들이다.
도 27a, 도 27b, 도 28a 및 도 28b는 다양한 실시예들에 따른 디바이스의 구현 예들을 설명하기 위한 도면들이다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 설명된다.
도 1은 제 1 실시예에 따른 디바이스(100)를 도시하는 도면이다.
도 1을 참조하면, 제 1 실시예에 따른 디바이스(100)는 인공 신경망(ANN) 디바이스에 관한 것으로, 적층형의 3D 구조를 가질 수 있다. 이러한 디바이스(100)는 기계 학습(machine learning)에 이용될 수 있다. 제 1 실시예에 따르면, 디바이스(100)는 기판(110), 적어도 하나의 결합 엘리먼트(미도시)로 연결된 뉴런 블록(neuron block)(121) 및 시냅스 블록(synapse block)(123)을 포함할 수 있다.
기판(110)은 뉴런 블록(121)과 시냅스 블록(123)을 지지할 수 있다. 뉴런 블록(121)과 시냅스 블록(123)은 기판(110) 상에 적층될 수 있다. 여기서, 기판(110)의 일 면에 수직한 방향으로, 일 축(X)이 정의될 수 있다. 즉 뉴런 블록(121)과 시냅스 블록(123)은 일 축(X)을 따라, 기판(110)의 일 면 상에 적층될 수 있다.
뉴런 블록(121)과 시냅스 블록(123)은 기판(110)의 일 면 상에서 기능적으로 및 구조적으로 상호로부터 구분될 수 있다. 이 때 뉴런 블록(121)과 시냅스 블록(123)은 기판(110)의 일 면에서 상호에 이웃하여 배치될 수 있다. 그리고, 뉴런 블록(121)과 시냅스 블록(123)은 적어도 하나의 결합 엘리먼트(미도시)를 통해 전기적으로 연결될 수 있다. 뉴런 블록(121)은 컴퓨팅(computing) 기능을 가질 수 있다. 이러한 뉴런 블록(121)은 복수의 뉴런들로 이루어지며, 각각의 뉴런이 기초 컴퓨팅 단위로 구성될 수 있다. 시냅스 블록(123)은 뉴런 블록(121)을 위한 신호 전달을 위해 제공되며, 이를 위해 시냅스 블록(123)은 메모리 기능을 가질 수 있다. 이러한 시냅스 블록(123)은 복수의 시냅스들로 이루어지며, 시냅스들은 뉴런들을 가중된 링크(weighted link)들을 통해 망의 형태로 연결할 수 있다. 실질적으로, 결합 엘리먼트가 뉴런들과 시냅스들을 전기적으로 연결할 수 있다.
뉴런 블록(121)과 시냅스 블록(123)은 기판(110)의 일 면에 동시에 제조될 수 있다. 뉴런 블록(121)과 시냅스 블록(123)은, 적어도 하나의 제 1 채널 엘리먼트(first channel element)(130), 절연 엘리먼트(140), 적어도 하나의 제 2 채널 엘리먼트(second channel element)(150) 및 적어도 하나의 연결 엘리먼트(160)를 각각 포함할 수 있다. 이 때 뉴런 블록(121)과 시냅스 블록(123)에서, 제 1 채널 엘리먼트(130), 제 2 채널 엘리먼트(150) 및 연결 엘리먼트(160)의 개수 또는 배치 중 적어도 어느 하나가 상이할 수 있으며, 제 1 채널 엘리먼트(130), 제 2 채널 엘리먼트(150) 및 연결 엘리먼트(160)의 개수 및 배치가 모두 동일할 수도 있다.
제 1 채널 엘리먼트(130)는 기판(110)의 일 면 상에 배열될 수 있다. 여기서, 제 1 채널 엘리먼트(130)는 일 축(X)을 따라, 기판(110)의 일 면 상에 배치될 수 있다. 절연 엘리먼트(140)는 기판(110) 및 제 1 채널 엘리먼트(130) 상에 배치될 수 있다. 여기서, 절연 엘리먼트(130)는 일 축(X)을 따라, 기판(110)의 일 면 상에서 제 1 채널 엘리먼트(130)를 덮을 수 있다. 제 2 채널 엘리먼트(150)는 절연 엘리먼트(140) 상에 배열될 수 있다. 여기서, 제 2 채널 엘리먼트(150)는 일 축(X)을 따라, 제 1 채널 엘리먼트(130) 상에 배치될 수 있다. 이 때 제 2 채널 엘리먼트(150)는, 절연 엘리먼트(140)를 사이에 두고, 제 1 채널 엘리먼트(130) 상에 적층되도록, 배치될 수 있다. 연결 엘리먼트(160)는 제 1 채널 엘리먼트(130)와 제 2 채널 엘리먼트(150)를 전기적으로 연결할 수 있다. 이를 위해, 연결 엘리먼트(160)는 절연 엘리먼트(140)를 관통할 수 있다.
즉 제 1 채널 엘리먼트(130)와 제 2 채널 엘리먼트(150)는 기판(110) 상에 순차로 적층될 수 있다. 이를 통해, 제 1 채널 엘리먼트(130)와 제 2 채널 엘리먼트(150)는 절연 엘리먼트(140)를 사이에 두고, 일 축(X)을 따라 상하로 배치될 수 있다. 그리고 제 1 채널 엘리먼트(130)와 제 2 채널 엘리먼트(150)는 연결 엘리먼트(160)를 통해 상호에 연결될 수 있다. 예를 들면, 제 1 채널 엘리먼트(130) 또는 제 2 채널 엘리먼트(150) 중 어느 하나는 N 채널의 트랜지스터이고, 제 1 채널 엘리먼트(130) 또는 제 2 채널 엘리먼트(150) 중 다른 하나는 P 채널의 트랜지스터일 수 있다. 일 예로, 제 1 채널 엘리먼트(130) 또는 제 2 채널 엘리먼트(150) 중 어느 하나는 N형 FET(field effect transistor)이고, 제 1 채널 엘리먼트(130) 또는 제 2 채널 엘리먼트(150) 중 다른 하나는 P형 FET일 수 있다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11 및 도 12는 제 1 실시예에 따른 디바이스(100)의 제조 방법을 도시하는 도면들이다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11 및 도 12를 참조하면, 제 1 실시예에 따른 디바이스(100)가 제조될 수 있다. 즉 디바이스(100)가 적층형의 3D 구조로 제조될 수 있다. 이 때 단일 기판(110) 상에서, 뉴런 블록(121)과 시냅스 블록(123)이 동시에 제조될 수 있다. 다만, 뉴런 블록(121)과 시냅스 블록(123)은, 기판(110)의 일 면 상에서 기능적으로 및 구조적으로 상호로부터 구분되도록, 제조될 수 있다.
먼저, 도 2, 도 3, 도 4 및 도 5에 도시된 바와 같이, 뉴런 블록(121)과 시냅스 블록(123)을 위한 제 1 채널 엘리먼트(130)들이 기판(110) 상에 형성될 수 있다. 각각의 제 1 채널 엘리먼트(130)는 제 1 활성 유닛(132), 제 1 절연층(133) 및 제 1 전극(135, 136, 137)들을 포함할 수 있다. 이 때 제 1 전극(135, 136, 137)들은 제 1 게이트(gate; G) 전극(135), 제 1 소스(source; S) 전극(136) 및 제 1 드레인(drain; D) 전극(137)을 포함할 수 있다.
도 2에 도시된 바와 같이, 제 1 활성층(131)이 기판(110)의 일 면 상에 형성될 수 있다. 기판(110)이 준비된 후에, 제 1 활성층(131)이 기판(110)의 일 면 상에 형성될 수 있다. 예를 들면, 기판(110)은 베이스 기판(111)과 베이스 기판(111) 상에 형성되는 제 1 산화막(113)을 포함할 수 있다. 즉 베이스 기판(111) 상에 제 1 산화막(113)이 증착(deposition) 방식으로 형성됨에 따라, 기판(110)이 준비될 수 있다. 이 후 제 1 활성층(131)이 제 1 산화막(113)에 형성될 수 있다. 예를 들면, 제 1 활성층(131)은 실리콘(Si), 전이금속 디칼코게나이드(transition metal dichalcogenide; TMD), 인듐갈륨비소(Indium Gallium Arsenide; InGaAs) 또는 게르마늄(Germanium; Ge) 중 적어도 어느 하나를 포함할 수 있다.
다음으로, 도 3에 도시된 바와 같이, 제 1 활성층(131)이 복수의 제 1 활성 유닛(132)들로 분리될 수 있다. 이 때 제 1 활성 유닛(132)들은 기판(110)의 일 면에서 상호로부터 이격될 수 있다. 여기서, 제 1 산화막(113)에서, 각각의 제 1 활성 유닛(132)의 주변 영역들이 노출될 수 있다.
다음으로, 도 4에 도시된 바와 같이, 제 1 절연층(133)이 제 1 활성 유닛(132)들 상에 형성될 수 있다. 즉 제 1 절연층(133)이 제 1 활성 유닛(132)들의 일 면에 배치될 수 있다. 이 때 제 1 절연층(133)은 제 1 산화막(113)에서, 각각의 제 1 활성 유닛(132)의 주변 영역들 상에 더 형성될 수 있다. 여기서, 제 1 절연층(133)은 모든 제 1 활성 유닛(132)들에 대해 동일한 재질로 이루어질 수 있다. 예를 들면, 제 1 절연층(133)은 하나의 물질 또는 적어도 두 개의 물질들의 조합으로 형성될 수 있다.
다음으로, 도 5에 도시된 바와 같이, 제 1 전극(135, 136, 137)들이 제 1 활성 유닛(132)들에 대해 형성될 수 있다. 이를 위해, 제 1 활성 유닛(132)들의 일 면에서 제 1 절연층(133)의 일부가 제거될 수 있다. 이 후, 각각의 제 1 활성 유닛(132)에 대해, 제 1 게이트 전극(135), 제 1 소스 전극(136) 및 제 1 드레인 전극(137)이 가공될 수 있다. 제 1 게이트 전극(135)은 제 1 절연층(133)을 사이에 두고, 제 1 활성 유닛(132)의 맞은 편에 배치될 수 있다. 즉 제 1 게이트 전극(135)은 제 1 활성 유닛(132)에 접촉하지 않을 수 있다. 제 1 소스 전극(136)은 제 1 활성 유닛(132)의 일 측에 배치될 수 있다. 즉 제 1 소스 전극(136)은 제 1 활성 유닛(132)의 일 측에 접촉하고, 제 1 게이트 전극(135)으로부터 이격되어, 제 1 게이트 전극(135)과 접촉하지 않을 수 있다. 제 1 드레인 전극(137)은 제 1 활성 유닛(132)의 타 측에 배치될 수 있다. 즉 제 1 드레인 전극(137)은 제 1 활성 유닛(132)의 타 측에 접촉하고, 제 1 게이트 전극(135)으로부터 이격되어, 제 1 게이트 전극(135)과 접촉하지 않을 수 있다. 그리고 제 1 활성 유닛(132)이 제 1 소스 전극(136)과 제 1 드레인 전극(137) 사이에서, 제 1 소스 전극(136)과 제 1 드레인 전극(137)을 연결할 수 있다.
이어서, 도 6, 도 7 및 도 8에 도시된 바와 같이, 뉴런 블록(121)과 시냅스 블록(123)에 걸쳐, 절연 엘리먼트(140)가 기판(110)과 제 1 채널 엘리먼트(130)들 상에 형성될 수 있다. 절연 엘리먼트(140)는 절연 부재(141) 및 제 2 산화막(143)을 포함할 수 있다.
도 6 및 도 7에 도시된 바와 같이, 절연 부재(141)에 기판(110) 상에서 제 1 채널 엘리먼트(130)들을 덮도록 형성될 수 있다. 일 예로, 절연 부재(141)는 베이스 기판(111)과 동일한 재질로 형성될 수 있다. 이 때 도 6에 도시된 바와 같이, 절연 부재(141)는 증착 방식으로 형성될 수 있다. 이 후, 도 7에 도시된 바와 같이, 절연 부재(141)는 화학적-기계적 연마(chemical mechanical polishing; CMP)를 통해, 평탄화될 수 있다. 이를 통해, 제 1 채널 엘리먼트(130)들 상에서, 절연 부재(141)의 일 면이 제공될 수 있다.
다음으로, 도 8에 도시된 바와 같이, 제 2 산화막(143)이 절연 부재(141)의 일 면 상에 증착 방식으로 형성될 수 있다. 일 예로, 제 2 산화막(143)은 제 1 산화막(113)과 동일한 재질로 형성될 수 있다.
계속해서, 도 8, 도 9, 도 10 및 도 11에 도시된 바와 같이, 뉴런 블록(121)과 시냅스 블록(123)을 위한 제 2 채널 엘리먼트(150)들이 절연 엘리먼트(140) 상에 형성될 수 있다. 이 때 제 2 채널 엘리먼트(150)들은, 절연 엘리먼트(140)를 사이에 두고, 제 1 채널 엘리먼트(130)들 상에 각각 적층되도록, 형성될 수 있다. 각각의 제 2 채널 엘리먼트(150)는 제 2 활성 유닛(152), 제 2 절연층(153) 및 제 2 전극(155, 156, 157)들을 포함할 수 있다. 이 때 제 2 전극(155, 156, 157)들은 제 2 게이트 전극(155), 제 2 소스 전극(156) 및 제 2 드레인 전극(157)을 포함할 수 있다.
도 8에 도시된 바와 같이, 제 2 활성층(151)이 절연 엘리먼트(140)의 일 면 상에 형성될 수 있다. 이 때 제 2 활성층(151)이 제 2 산화막(143)에 형성될 수 있다. 예를 들면, 제 2 활성층(151)은 실리콘(Si), 전이금속 디칼코게나이드(transition metal dichalcogenide; TMD), 인듐갈륨비소(InGaAs) 또는 게르마늄(Ge) 중 적어도 어느 하나를 포함할 수 있다.
다음으로, 도 9에 도시된 바와 같이, 제 2 활성층(151)이 복수의 제 2 활성 유닛(152)들로 분리될 수 있다. 이 때 제 2 활성 유닛(152)들은 절연 엘리먼트(140)의 일 면에서 상호로부터 이격될 수 있다. 여기서, 제 2 산화막(143)에서, 각각의 제 2 활성 유닛(152)의 주변 영역들이 노출될 수 있다.
다음으로, 도 10에 도시된 바와 같이, 제 2 절연층(153)이 제 2 활성 유닛(152)들 상에 형성될 수 있다. 즉 제 2 절연층(153)은 제 2 활성 유닛(152)들의 일 면에 증착 방식으로 형성될 수 있다. 이 때 제 2 절연층(153)은 제 2 산화막(143)에서, 각각의 제 2 활성 유닛(152)의 주변 영역들 상에 더 형성될 수 있다. 여기서, 제 2 절연층(153)은 모든 제 2 활성 유닛(152)들에 대해 동일한 재질로 이루어질 수 있다. 예를 들면, 제 2 절연층(153)은 하나의 물질 또는 적어도 두 개의 물질들의 조합으로 형성될 수 있다.
다음으로, 도 11에 도시된 바와 같이, 제 2 전극(155, 156, 157)들이 제 2 활성 유닛(152)들에 대해 형성될 수 있다. 이를 위해, 제 2 활성 유닛(152)들의 일 면에서 제 2 절연층(153)의 일부가 제거될 수 있다. 이 후, 각각의 제 2 활성 유닛(152)에 대해, 제 2 게이트 전극(155), 제 2 소스 전극(156) 및 제 2 드레인 전극(157)이 가공될 수 있다. 제 2 게이트 전극(155)은 제 2 절연층(153)을 사이에 두고, 제 2 활성 유닛(152)의 맞은 편에 배치될 수 있다. 즉 제 2 게이트 전극(155)은 제 2 활성 유닛(152)에 접촉하지 않을 수 있다. 제 2 소스 전극(156)은 제 2 활성 유닛(152)의 일 측에 배치될 수 있다. 즉 제 2 소스 전극(156)은 제 2 활성 유닛(152)의 일 측에 접촉하고, 제 2 게이트 전극(155)으로부터 이격되어, 제 2 게이트 전극(155)과 접촉하지 않을 수 있다. 제 2 드레인 전극(157)은 제 2 활성 유닛(152)의 타 측에 배치될 수 있다. 즉 제 2 드레인 전극(157)은 제 2 활성 유닛(152)의 타 측에 접촉하고, 제 2 게이트 전극(155)으로부터 이격되어, 제 2 게이트 전극(155)과 접촉하지 않을 수 있다. 그리고 제 2 활성 유닛(152)이 제 2 소스 전극(156)과 제 2 드레인 전극(157) 사이에서, 제 2 소스 전극(156)과 제 2 드레인 전극(157)을 연결할 수 있다.
마지막으로, 도 12에 도시된 바와 같이, 연결 엘리먼트(160)들이 제 1 채널 엘리먼트(130)들과 제 2 채널 엘리먼트(150)들을 연결하도록 형성될 수 있다. 이를 위해, 연결 엘리먼트(160)들은 절연 엘리먼트(140)를 관통할 수 있다. 이 때 연결 엘리먼트(160)들은 제 1 소스 전극(136)과 제 2 소스 전극(156)을 연결하고, 제 1 드레인 전극(137)과 제 2 드레인 전극(157)을 연결할 수 있다. 이를 통해, 뉴런 블록(121)과 시냅스 블록(123)이 기판(110) 상에 적층될 수 있다. 이 후 도시되지는 않았으나, 적어도 하나의 결합 엘리먼트(미도시)가 뉴런 블록(121)과 시냅스 블록(123)을 연결하도록 형성될 수 있다. 이에 따라, 제 1 실시예에 따른 디바이스(100)가 제조된다.
도 13은 제 2 실시예에 따른 디바이스(200)를 도시하는 도면이다.
도 13을 참조하면, 제 2 실시예에 따른 디바이스(200)는 인공 신경망(ANN) 디바이스에 관한 것으로, 적층형의 3D 구조를 가질 수 있다. 이러한 디바이스(100)는 기계 학습에 이용될 수 있다. 제 2 실시예에 따르면, 디바이스(200)는 기판(210), 뉴런 블록(221) 및 시냅스 블록(223)을 포함할 수 있다. 이 때 제 2 실시예에 따른 디바이스(200)의 구성 요소들은 제 1 실시예에 따른 디바이스(100)의 대응하는 구성 요소들과 각각 유사하므로, 상세한 설명을 생략한다.
다만, 제 2 실시예에 따르면, 뉴런 블록(121)과 시냅스 블록(123)은 기판(110)의 일 면에 동시에 제조되는 중에, 일부 구성 요소들이 뉴런 블록(221)과 시냅스 블록(223)에 대해 상이하게 형성될 수 있다. 뉴런 블록(221)과 시냅스 블록(223)은, 적어도 하나의 제 1 채널 엘리먼트(230), 절연 엘리먼트(240), 적어도 하나의 제 2 채널 엘리먼트(250) 및 적어도 하나의 연결 엘리먼트(260)를 각각 포함할 수 있다. 이 때 제 1 채널 엘리먼트(230) 또는 제 2 채널 엘리먼트(250) 중 적어도 어느 하나가 뉴런 블록(221)과 시냅스 블록(223)에 대해 상이하게 형성될 수 있다.
도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25 및 도 26은 제 2 실시예에 따른 디바이스(200)의 제조 방법을 도시하는 도면들이다.
도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25 및 도 26을 참조하면, 제 2 실시예에 따른 디바이스(200)가 제조될 수 있다. 즉 디바이스(200)가 적층형의 3D 구조로 제조될 수 있다. 이 때 단일 기판(210) 상에서, 뉴런 블록(221)과 시냅스 블록(223)이 동시에 제조될 수 있다. 다만, 뉴런 블록(221)과 시냅스 블록(223)은, 기판(210)의 일 면 상에서 기능적으로 및 구조적으로 상호로부터 구분되도록, 제조될 수 있다.
도 14, 도 15, 도 16, 도 17 및 도 18에 도시된 바와 같이, 뉴런 블록(221)과 시냅스 블록(223)을 위한 제 1 채널 엘리먼트(230)들이 기판(210) 상에 형성될 수 있다. 각각의 제 1 채널 엘리먼트(230)는 제 1 활성 유닛(232), 제 1 절연층(233) 및 제 1 전극(235, 236, 237)들을 포함할 수 있다. 이 때 제 1 전극(235, 236, 237)들은 제 1 게이트 전극(235), 제 1 소스 전극(236) 및 제 1 드레인 전극(237)을 포함할 수 있다.
도 14에 도시된 바와 같이, 제 1 활성층(231)이 기판(210)의 일 면 상에 형성될 수 있다. 기판(210)이 준비된 후에, 제 1 활성층(231)이 기판(210)의 일 면 상에 형성될 수 있다. 예를 들면, 기판(210)은 베이스 기판(211)과 베이스 기판(211) 상에 형성되는 제 1 산화막(213)을 포함할 수 있다. 즉 베이스 기판(211) 상에 제 1 산화막(213)이 증착 방식으로 형성됨에 따라, 기판(210)이 준비될 수 있다. 이 후 제 1 활성층(231)이 제 1 산화막(213)에 형성될 수 있다. 예를 들면, 제 1 활성층(231)은 실리콘(Si), 전이금속 디칼코게나이드(transition metal dichalcogenide; TMD), 인듐갈륨비소(InGaAs) 또는 게르마늄(Ge) 중 적어도 어느 하나를 포함할 수 있다.
다음으로, 도 15에 도시된 바와 같이, 제 1 활성층(231)이 복수의 제 1 활성 유닛(232)들로 분리될 수 있다. 이 때 제 1 활성 유닛(232)들은 기판(210)의 일 면에서 상호로부터 이격될 수 있다. 여기서, 제 1 산화막(213)에서, 각각의 제 1 활성 유닛(232)의 주변 영역들이 노출될 수 있다.
다음으로, 도 16 및 도 17에 도시된 바와 같이, 제 1 절연층(233, 234)이 제 1 활성 유닛(232)들 상에 형성될 수 있다. 즉 제 1 절연층(233, 234)이 제 1 활성 유닛(232)들의 일 면에 배치될 수 있다. 이 때 제 1 절연층(233, 234)은 제 1 산화막(213)에서, 각각의 제 1 활성 유닛(232)의 주변 영역들 상에 더 형성될 수 있다. 여기서, 뉴런 블록(221)을 위한 제 1 절연층(234)과 시냅스 블록(223)을 위한 제 1 절연층(233)은 개별적으로 형성될 수 있으며, 상이한 재질로 이루어질 수도 있다. 예를 들면, 제 1 절연층(233, 234)는 하나의 물질 또는 적어도 두 개의 물질들의 조합으로 형성될 수 있다. 일 예로, 뉴런 블록(221)을 위한 제 1 절연층(234) 또는 시냅스 블록(223)을 위한 제 1 절연층(233) 중 적어도 어느 하나가 적어도 두 개의 물질들의 조합으로 형성될 수 있다.
일 예로, 시냅스 블록(223)을 위한 제 1 절연층(233)이 형성된 후에, 뉴런 블록(221)을 위한 제 1 절연층(234)이 형성될 수 있다. 이를 위해, 제 1 활성 유닛(232)들이 뉴런 블록(221)을 위한 적어도 하나의 제 1 활성 유닛(232)과 시냅스 블록(223)을 위한 나머지 제 1 활성 유닛(232)으로 구별될 수 있다. 도 16에 도시된 바와 같이, 제 1 마스크 부재(232a)가 제 1 산화막(213)에서, 제 1 산화막(213)에서 적어도 하나의 제 1 활성 유닛(232)과 그 주변 영역을 덮도록, 형성될 수 있다. 그리고 시냅스 블록(223)을 위한 제 1 절연층(233)이 제 1 산화막(213)에서 나머지 제 1 활성 유닛(232)과 그 주변 영역 상에 형성되고, 그런 다음 제 1 마스크 부재(232a)가 제거될 수 있다. 이 후, 도 17에 도시된 바와 같이, 제 2 마스크 부재(232b)가 제 1 산화막(213) 상에서 나머지 제 1 활성 유닛(232)들과 제 1 절연층(233)을 덮도록, 형성될 수 있다. 그리고 뉴런 블록(221)을 위한 제 1 절연층(234)이 제 1 산화막(213)에서 적어도 하나의 제 1 활성 유닛(232)과 그 주변 영역 상에 형성되고, 그런 다음 제 2 마스크 부재(232b)가 제거될 수 있다. 예를 들면, 제 1 마스크 부재(232a)와 제 2 마스크 부재(232b)는 Si3N4, SiNX, SiO2, Y2O3, La2O3 또는 TiO2 중 적어도 어느 하나를 포함할 수 있다.
다른 예로, 뉴런 블록(221)을 위한 제 1 절연층(234)이 형성된 후에, 시냅스 블록(223)을 위한 제 1 절연층(233)이 형성될 수 있다. 이는, 전술된 예와 유사하므로, 상세한 설명을 생략한다.
다음으로, 도 18에 도시된 바와 같이, 제 1 전극(235, 236, 237)들이 제 1 활성 유닛(232)들에 대해 형성될 수 있다. 이를 위해, 제 1 활성 유닛(232)들의 일 면에서 제 1 절연층(233, 234)의 일부가 제거될 수 있다. 이 후, 각각의 제 1 활성 유닛(232)에 대해, 제 1 게이트 전극(235), 제 1 소스 전극(236) 및 제 1 드레인 전극(237)이 가공될 수 있다. 제 1 게이트 전극(235)은 제 1 절연층(233, 234)을 사이에 두고, 제 1 활성 유닛(232)의 맞은 편에 배치될 수 있다. 즉 제 1 게이트 전극(235)은 제 1 활성 유닛(232)에 접촉하지 않을 수 있다. 제 1 소스 전극(236)은 제 1 활성 유닛(232)의 일 측에 배치될 수 있다. 즉 제 1 소스 전극(236)은 제 1 활성 유닛(232)의 일 측에 접촉하고, 제 1 게이트 전극(235)으로부터 이격되어, 제 1 게이트 전극(235)과 접촉하지 않을 수 있다. 제 1 드레인 전극(237)은 제 1 활성 유닛(232)의 타 측에 배치될 수 있다. 즉 제 1 드레인 전극(237)은 제 1 활성 유닛(232)의 타 측에 접촉하고, 제 1 게이트 전극(235)으로부터 이격되어, 제 1 게이트 전극(235)과 접촉하지 않을 수 있다. 그리고 제 1 활성 유닛(232)이 제 1 소스 전극(236)과 제 1 드레인 전극(237) 사이에서, 제 1 소스 전극(236)과 제 1 드레인 전극(237)을 연결할 수 있다.
이어서, 도 19, 도 20 및 도 21에 도시된 바와 같이, 뉴런 블록(221)과 시냅스 블록(223)에 걸쳐, 절연 엘리먼트(240)가 기판(210)과 제 1 채널 엘리먼트(230)들 상에 형성될 수 있다. 절연 엘리먼트(240)는 절연 부재(241) 및 제 2 산화막(243)을 포함할 수 있다.
도 19 및 도 20에 도시된 바와 같이, 절연 부재(241)에 기판(210) 상에서 제 1 채널 엘리먼트(230)들을 덮도록 형성될 수 있다. 일 예로, 절연 부재(241)는 베이스 기판(211)과 동일한 재질로 형성될 수 있다. 이 때 도 19에 도시된 바와 같이, 절연 부재(241)는 증착 방식으로 형성될 수 있다. 이 후, 도 20에 도시된 바와 같이, 절연 부재(241)는 화학적-기계적 연마(CMP)를 통해, 평탄화될 수 있다. 이를 통해, 제 1 채널 엘리먼트(230)들 상에서, 절연 부재(241)의 일 면이 제공될 수 있다.
다음으로, 도 21에 도시된 바와 같이, 제 2 산화막(243)이 절연 부재(241)의 일 면 상에 증착 방식으로 형성될 수 있다. 일 예로, 제 2 산화막(243)은 제 1 산화막(213)과 동일한 재질로 형성될 수 있다.
계속해서, 도 21, 도 22, 도 23, 도 24 및 도 25에 도시된 바와 같이, 뉴런 블록(221)과 시냅스 블록(223)을 위한 제 2 채널 엘리먼트(250)들이 절연 엘리먼트(240) 상에 형성될 수 있다. 이 때 제 2 채널 엘리먼트(250)들은, 절연 엘리먼트(240)를 사이에 두고, 제 1 채널 엘리먼트(230)들 상에 각각 적층되도록, 형성될 수 있다. 각각의 제 2 채널 엘리먼트(250)는 제 2 활성 유닛(252), 제 2 절연층(253, 254) 및 제 2 전극(255, 256, 257)들을 포함할 수 있다. 이 때 제 2 전극(255, 256, 257)들은 제 2 게이트 전극(255), 제 2 소스 전극(256) 및 제 2 드레인 전극(257)을 포함할 수 있다.
도 21에 도시된 바와 같이, 제 2 활성층(251)이 절연 엘리먼트(240)의 일 면 상에 형성될 수 있다. 이 때 제 2 활성층(251)이 제 2 산화막(243)에 형성될 수 있다. 예를 들면, 제 2 활성층(251)은 실리콘(Si), 전이금속 디칼코게나이드(transition metal dichalcogenide; TMD), 인듐갈륨비소(InGaAs) 또는 게르마늄(Ge) 중 적어도 어느 하나를 포함할 수 있다.
다음으로, 도 22에 도시된 바와 같이, 제 2 활성층(251)이 복수의 제 2 활성 유닛(252)들로 분리될 수 있다. 이 때 제 2 활성 유닛(252)들은 절연 엘리먼트(240)의 일 면에서 상호로부터 이격될 수 있다. 여기서, 제 2 산화막(243)에서, 각각의 제 2 활성 유닛(252)의 주변 영역들이 노출될 수 있다.
다음으로, 도 23 및 도 24에 도시된 바와 같이, 제 2 절연층(253, 254)이 제 2 활성 유닛(252)들 상에 형성될 수 있다. 즉 제 2 절연층(253, 254)은 제 2 활성 유닛(252)들의 일 면에 증착 방식으로 형성될 수 있다. 이 때 제 2 절연층(253, 254)은 제 2 산화막(243)에서, 각각의 제 2 활성 유닛(252)의 주변 영역들 상에 더 형성될 수 있다. 여기서, 뉴런 블록(221)을 위한 제 2 절연층(254)과 시냅스 블록(223)을 위한 제 2 절연층(253)은 개별적으로 형성될 수 있으며, 상이한 재질로 이루어질 수도 있다. 예를 들면, 제 2 절연층(253, 254)는 하나의 물질 또는 적어도 두 개의 물질들의 조합으로 형성될 수 있다. 일 예로, 뉴런 블록(221)을 위한 제 2 절연층(254) 또는 시냅스 블록(223)을 위한 제 2 절연층(253) 중 적어도 어느 하나가 적어도 두 개의 물질들의 조합으로 형성될 수 있다.
일 예로, 시냅스 블록(223)을 위한 제 2 절연층(253)이 형성된 후에, 뉴런 블록(221)을 위한 제 2 절연층(254)이 형성될 수 있다. 이를 위해, 제 2 활성 유닛(252)들이 뉴런 블록(221)을 위한 적어도 하나의 제 2 활성 유닛(252)과 시냅스 블록(223)을 위한 나머지 제 2 활성 유닛(252)으로 구별될 수 있다. 도 23에 도시된 바와 같이, 제 3 마스크 부재(252a)가 제 2 산화막(243)에서, 제 2 산화막(243)에서 적어도 하나의 제 2 활성 유닛(252)과 그 주변 영역을 덮도록, 형성될 수 있다. 그리고 시냅스 블록(223)을 위한 제 2 절연층(253)이 제 2 산화막(243)에서 나머지 제 2 활성 유닛(252)과 그 주변 영역 상에 형성되고, 그런 다음 제 3 마스크 부재(252a)가 제거될 수 있다. 이 후, 도 24에 도시된 바와 같이, 제 4 마스크 부재(252b)가 제 2 산화막(243) 상에서 나머지 제 2 활성 유닛(252)들과 제 2 절연층(253)을 덮도록, 형성될 수 있다. 그리고 뉴런 블록(221)을 위한 제 2 절연층(254)이 제 2 산화막(243)에서 적어도 하나의 제 2 활성 유닛(252)과 그 주변 영역 상에 형성되고, 그런 다음 제 4 마스크 부재(252b)가 제거될 수 있다. 예를 들면, 제 3 마스크 부재(252a)와 제 4 마스크 부재(252b)는 Si3N4, SiNX, SiO2, Y2O3, La2O3 또는 TiO2 중 적어도 어느 하나를 포함할 수 있다.
다른 예로, 뉴런 블록(221)을 위한 제 2 절연층(254)이 형성된 후에, 시냅스 블록(223)을 위한 제 2 절연층(253)이 형성될 수 있다. 이는, 전술된 예와 유사하므로, 상세한 설명을 생략한다.
다음으로, 도 25에 도시된 바와 같이, 제 2 전극(255, 256, 257)들이 제 2 활성 유닛(252)들에 대해 형성될 수 있다. 이를 위해, 제 2 활성 유닛(252)들의 일 면에서 제 2 절연층(253, 254)의 일부가 제거될 수 있다. 이 후, 각각의 제 2 활성 유닛(252)에 대해, 제 2 게이트 전극(255), 제 2 소스 전극(256) 및 제 2 드레인 전극(257)이 가공될 수 있다. 제 2 게이트 전극(255)은 제 2 절연층(253, 254)을 사이에 두고, 제 2 활성 유닛(252)의 맞은 편에 배치될 수 있다. 즉 제 2 게이트 전극(255)은 제 2 활성 유닛(252)에 접촉하지 않을 수 있다. 제 2 소스 전극(256)은 제 2 활성 유닛(252)의 일 측에 배치될 수 있다. 즉 제 2 소스 전극(256)은 제 2 활성 유닛(252)의 일 측에 접촉하고, 제 2 게이트 전극(255)으로부터 이격되어, 제 2 게이트 전극(255)과 접촉하지 않을 수 있다. 제 2 드레인 전극(257)은 제 2 활성 유닛(252)의 타 측에 배치될 수 있다. 즉 제 2 드레인 전극(257)은 제 2 활성 유닛(252)의 타 측에 접촉하고, 제 2 게이트 전극(255)으로부터 이격되어, 제 2 게이트 전극(255)과 접촉하지 않을 수 있다. 그리고 제 2 활성 유닛(252)이 제 2 소스 전극(256)과 제 2 드레인 전극(257) 사이에서, 제 2 소스 전극(256)과 제 2 드레인 전극(257)을 연결할 수 있다.
마지막으로, 도 26에 도시된 바와 같이, 연결 엘리먼트(260)들이 제 1 채널 엘리먼트(230)들과 제 2 채널 엘리먼트(250)들을 연결하도록 형성될 수 있다. 이를 위해, 연결 엘리먼트(260)들은 절연 엘리먼트(240)를 관통할 수 있다. 이 때 연결 엘리먼트(260)들은 제 1 소스 전극(236)과 제 2 소스 전극(256)을 연결하고, 제 1 드레인 전극(237)과 제 2 드레인 전극(257)을 연결할 수 있다. 이를 통해, 뉴런 블록(221)과 시냅스 블록(223)이 기판(210) 상에 적층될 수 있다. 이 후 도시되지는 않았으나, 적어도 하나의 결합 엘리먼트(미도시)가 뉴런 블록(221)과 시냅스 블록(223)을 연결하도록 형성될 수 있다. 이에 따라, 제 2 실시예에 따른 디바이스(200)가 제조된다.
도 27a, 도 27b, 도 28a 및 도 28b는 다양한 실시예들에 따른 디바이스(100, 200)의 구현 예들을 설명하기 위한 도면들이다.
도 27a 및 도 27b를 참조하면, 제 1 활성층(131, 231) 또는 제 2 활성층(151, 251) 중 적어도 어느 하나는 실리콘(Si), 전이금속 디칼코게나이드(transition metal dichalcogenide; TMD), 인듐갈륨비소(InGaAs) 또는 게르마늄(Ge)를 포함하여, 성공적으로 제작될 수 있다. 이 때 제 1 활성층(131, 231) 또는 제 2 활성층(151, 251) 중 적어도 어느 하나는 저온 적층 공정 또는 저온 소자 제작 공정을 기반으로, 기판(110, 210) 또는 절연 엘리먼트(140, 240) 중 적어도 어느 하나 상에 각각 적층될 수 있다.
일 예로, 실리콘(Si) 재질의 베이스 기판(111, 211) 상에, 알루미나(AL2O3) 재질의 제 1 산화막(113, 213)이 적층되어 있을 때, 인듐갈륨비소(InGaAs)를 포함하는 제 1 활성층(131, 231)은 도 27a에 도시된 바와 같이 제 1 산화막(113, 213) 상에 성공적으로 적층될 수 있다. 이와 유사하게, 실리콘(Si) 재질의 절연 부재(141, 241) 상에, 알루미나(AL2O3) 재질의 제 2 산화막(143, 243)이 적층되어 있을 때, 인듐갈륨비소(InGaAs)를 포함하는 제 2 활성층(151, 251)은 도 27a에 도시된 바와 같이 제 2 산화막(143, 243) 상에 성공적으로 적층될 수 있다.
다른 예로, 실리콘(Si) 재질의 베이스 기판(111, 211) 상에, 실리카(SiO2) 재질의 제 1 산화막(113, 213)이 적층되어 있을 때, 게르마늄(Ge)을 포함하는 제 1 활성층(131, 231)은 도 27b에 도시된 바와 같이 제 1 산화막(113, 213) 상에 성공적으로 적층될 수 있다. 이와 유사하게, 실리콘(Si) 재질의 절연 부재(141, 241) 상에, 실리카(SiO2) 재질의 제 2 산화막(143, 243)이 적층되어 있을 때, 게르마늄(Ge)을 포함하는 제 2 활성층(151, 251)은 도 27b에 도시된 바와 같이 제 2 산화막(143, 243) 상에 성공적으로 적층될 수 있다.
상기한 바와 같은 제 1 활성층(131, 231) 또는 제 2 활성층(151, 251) 중 적어도 어느 하나를 포함함에 따라, 뉴런 블록(121, 221)은, 도 28a에 도시된 바와 같이 복수의 뉴런들에 따른 컴퓨팅 기능을 수행할 수 있는 성능을 구현할 수 있다. 아울러, 상기한 바와 같은 제 1 활성층(131, 231) 또는 제 2 활성층(151, 251) 중 적어도 어느 하나를 포함함에 따라, 시냅스 블록(123, 223)은, 도 28b에 도시된 바와 같이 복수의 시냅스들에 따른 신호 전달 및 메모리 기능을 수행할 수 있는 성능을 구현할 수 있다.
다양한 실시예들에 따르면, 인공 신경망을 구현하는 디바이스(100, 200) 내에서의 신호 전달 경로를 최소화할 수 있다. 즉 단일 기판(110, 210) 상에 뉴런들로서 기능하는 뉴런 블록(121, 221)과 시냅스들로 기능하는 시냅스 블록(123, 223)이 함께 적층되고, 뉴런 블록(121, 221)과 시냅스 블록(123, 223)이 제 1 채널 엘리먼트(130, 230)와 제 2 채널 엘리먼트(150, 250)가 적층된 형태로 구현됨에 따라, 뉴런 블록(121, 221)과 시냅스 블록(123, 223) 사이 및 제 1 채널 엘리먼트(130, 230)와 제 2 채널 엘리먼트(150, 250) 사이에서 신호 전달 경로가 최소화될 수 있다. 이에 따라, 신호 전달 경로 상에서 신호 손실을 최소화할 수 있으므로, 디바이스(100, 200)가 감소된 소비 전력으로 동작할 수 있을 뿐 아니라, 소형으로 구현될 수 있다. 아울러, 뉴런 블록(121, 221)과 시냅스 블록(123, 223)을 기판(110, 210)의 일 면에 동시에 제조할 수 있으므로, 디바이스(100, 200)를 제조하는 데 소요되는 자원이 감소될 수 있다.
다양한 실시예들에 따른 디바이스(100, 200)는, 인공 신경망 디바이스에 관한 것으로, 기판(110, 210), 기판(110, 210)의 일 면에서 일부 영역에 배치되는 뉴런 블록(121, 221), 기판(110, 210)의 일 면에서 나머지 영역에 배치되는 시냅스 블록(123, 223), 및 상기 뉴런 블록과 상기 시냅스 블록을 전기적으로 연결하는 적어도 하나의 결합 엘리먼트를 포함할 수 있다.
다양한 실시예들에 따르면, 뉴런 블록(121, 221)과 시냅스 블록(123, 223)은, 각각 기판(110, 210)의 일 면 상에 배열되는 적어도 하나의 제 1 채널 엘리먼트(130, 230), 및 제 1 채널 엘리먼트(130, 230) 상에 각각 적층되는 적어도 하나의 제 2 채널 엘리먼트(150, 250)를 포함할 수 있다.
다양한 실시예들에 따르면, 뉴런 블록(121, 221)과 시냅스 블록(123, 223)은, 각각 제 1 채널 엘리먼트(130, 230)와 제 2 채널 엘리먼트(150, 250)를 전기적으로 연결하는 연결 엘리먼트(160, 260)들을 더 포함할 수 있다.
다양한 실시예들에 따르면, 뉴런 블록(121, 221)과 시냅스 블록(123, 223)은, 각각 제 1 채널 엘리먼트(130, 230)와 제 2 채널 엘리먼트(150, 250) 사이에 개재되어, 제 1 채널 엘리먼트(130, 230)와 제 2 채널 엘리먼트(150, 250)를 상호로부터 이격시키는 절연 엘리먼트(140, 240)를 더 포함할 수 있다.
다양한 실시예들에 따르면, 연결 엘리먼트(160, 260)들은, 절연 엘리먼트(140, 240)를 관통할 수 있다.
다양한 실시예들에 따르면, 제 1 채널 엘리먼트(130, 230)는, 제 1 활성층(131, 231), 제 1 활성층(131, 231)의 일 면에 배치되는 제 1 절연층(133, 233, 234), 제 1 절연층(133, 233, 234)을 사이에 두고, 제 1 활성층(131, 231)의 맞은 편에 배치되는 제 1 게이트 전극(135, 235), 제 1 활성층(131, 231)의 일 측에 접촉하고, 제 1 게이트 전극(135, 235)으로부터 이격되는 제 1 소스 전극(136, 236), 및 제 1 활성층(131, 231)의 다른 측에 접촉하고, 제 1 게이트 전극(135, 235)으로부터 이격되는 제 1 드레인 전극(137, 237)을 포함할 수 있다.
다양한 실시예들에 따르면, 제 1 절연층(122, 233, 234)은, 적어도 두 개의 물질들의 조합으로 형성될 수 있다.
일 실시예에 따르면, 뉴런 블록(121)의 제 1 절연층(133)과 시냅스 블록(123)의 제 1 절연층(133)은 동일한 재질로 형성될 수 있다.
다른 실시예에 따르면, 뉴런 블록(221)의 제 1 절연층(234)과 시냅스 블록(223)의 제 1 절연층(233)은 상이한 재질로 형성될 수 있다.
다양한 실시예들에 따르면, 제 2 채널 엘리먼트(150, 250)는, 제 2 활성층(151, 251), 제 2 활성층(151, 251)의 일 면에 배치되는 제 2 절연층(153, 253, 254), 제 2 절연층(153, 253, 254)을 사이에 두고, 제 2 활성층(151, 251)의 맞은 편에 배치되는 제 2 게이트 전극(155, 255), 제 2 활성층(151, 251)의 일 측에 접촉하고, 제 2 게이트 전극(155, 255)으로부터 이격되는 제 2 소스 전극(156, 256), 및 제 2 활성층(151, 251)의 다른 측에 접촉하고, 제 2 게이트 전극(155, 255)으로부터 이격되는 제 2 드레인 전극(157, 257)을 포함할 수 있다.
다양한 실시예들에 따르면, 제 2 절연층(153, 253, 254)은, 적어도 두 개의 물질들의 조합으로 형성될 수 있다.
일 실시예에 따르면, 뉴런 블록(121)의 제 2 절연층(153)과 시냅스 블록(123)의 제 2 절연층(153)은 동일한 재질로 형성될 수 있다.
다른 실시예에 따르면, 뉴런 블록(221)의 제 2 절연층(254)과 시냅스 블록(223)의 제 2 절연층(253)은 상이한 재질로 형성될 수 있다.
다양한 실시예들에 따르면, 연결 엘리먼트(160, 260)들은, 제 1 소스 전극(136, 236)과 제 2 소스 전극(156, 256)을 전기적으로 연결하고, 제 1 드레인 전극(137, 237)과 제 2 드레인 전극(157, 257)을 전기적으로 연결할 수 있다.
다양한 실시예들에 따르면, 제 1 활성층(131, 231) 또는 제 2 활성층(151, 251) 중 적어도 어느 하나는, 실리콘(Si), 전이금속 디칼코게나이드(TMD), 인듐갈륨비소(InGaAs) 또는 게르마늄(Ge) 중 적어도 어느 하나를 포함할 수 있다.
다양한 실시예들에 따른 디바이스(100, 200)의 제조 방법은, 인공 신경망 디바이스의 제조 방법에 관한 것으로, 기판(110, 210)을 준비하는 단계, 기판(110, 210)의 일 면에 뉴런 블록(121, 221)과 시냅스 블록(123, 223)을 함께 형성하는 단계, 및 적어도 하나의 결합 엘리먼트를 통해, 상기 뉴런 블록과 상기 시냅스 블록을 전기적으로 연결하는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, 뉴런 블록(121, 221)과 시냅스 블록(123, 223)을 함께 형성하는 단계는, 기판(110, 210)의 일 면 상에 적어도 하나의 제 1 채널 엘리먼트(130, 230)를 형성하는 단계, 및 제 1 채널 엘리먼트(130, 230) 상에 각각 적층되도록, 적어도 하나의 제 2 채널 엘리먼트(150, 250)를 형성하는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, 뉴런 블록(121, 221)과 시냅스 블록(123, 223)을 함께 형성하는 단계는, 제 1 채널 엘리먼트(130, 230)와 제 2 채널 엘리먼트(150, 250)를 전기적으로 연결하도록, 연결 엘리먼트(160, 260)들을 형성하는 단계를 더 포함할 수 있다.
다양한 실시예들에 따르면, 제 2 채널 엘리먼트(150, 250)를 형성하는 단계는, 기판(110, 210)의 일 면 상에서 제 1 채널 엘리먼트(130, 230)를 덮는 절연 엘리먼트(140, 240)를 형성하는 단계, 및 절연 엘리먼트(140, 240)를 사이에 두고, 제 1 채널 엘리먼트(130, 230) 상에 제 2 채널 엘리먼트(150, 250)를 형성하는 단계를 포함할 수 있다.
다양한 실시예들에 따르면, 연결 엘리먼트(160, 260)들은, 절연 엘리먼트(140, 240)를 관통하도록 형성될 수 있다.
다양한 실시예들에 따르면, 제 1 채널 엘리먼트(130, 230)는, 제 1 활성층(131, 231), 제 1 활성층(131, 231)의 일 면에 배치되는 제 1 절연층(133, 233, 234), 제 1 절연층(133, 233, 234)을 사이에 두고, 제 1 활성층(131, 231)의 맞은 편에 배치되는 제 1 게이트 전극(135, 235), 제 1 활성층(131, 231)의 일 측에 접촉하고, 제 1 게이트 전극(135, 235)으로부터 이격되는 제 1 소스 전극(136, 236), 및 제 1 활성층(131, 231)의 다른 측에 접촉하고, 제 1 게이트 전극(135, 235)으로부터 이격되는 제 1 드레인 전극(137, 237)을 포함할 수 있다.
다양한 실시예들에 따르면, 제 1 절연층(122, 233, 234)은, 적어도 두 개의 물질들의 조합으로 형성될 수 있다.
일 실시예에 따르면, 다른 실시예에 따르면, 뉴런 블록(121)의 제 1 절연층(133)과 시냅스 블록(123)의 제 1 절연층(133)은 동일한 재질로 형성될 수 있다.
다른 실시예에 따르면, 뉴런 블록(221)의 제 1 절연층(234)과 시냅스 블록()의 제 1 절연층(233)은 상이한 재질로 형성될 수 있다.
다양한 실시예들에 따르면, 제 2 채널 엘리먼트(150, 250)는, 제 2 활성층(151, 251), 제 2 활성층(151, 251)의 일 면에 배치되는 제 2 절연층(153, 253, 254), 제 2 절연층(153, 253, 254)을 사이에 두고, 제 2 활성층(151, 251)의 맞은 편에 배치되는 제 2 게이트 전극(155, 255), 제 2 활성층(151, 251)의 일 측에 접촉하고, 제 2 게이트 전극(155, 255)으로부터 이격되는 제 2 소스 전극(156, 256), 및 제 2 활성층(151, 251)의 다른 측에 접촉하고, 제 2 게이트 전극(155, 255)으로부터 이격되는 제 2 드레인 전극(157, 257)을 포함할 수 있다.
다양한 실시예들에 따르면, 제 2 절연층(153, 253, 254)은, 적어도 두 개의 물질들의 조합으로 형성될 수 있다.
일 실시예에 따르면, 뉴런 블록(121)의 제 2 절연층(153)과 시냅스 블록(123)의 제 2 절연층(153)은 동일한 재질로 형성될 수 있다.
다른 실시예에 따르면, 뉴런 블록(221)의 제 2 절연층(254)과 시냅스 블록(223)의 제 2 절연층(253)은 상이한 재질로 형성될 수 있다.
다양한 실시예들에 따르면, 연결 엘리먼트(160, 260)들은, 제 1 소스 전극(136, 236)과 제 2 소스 전극(156, 256)을 전기적으로 연결하고, 제 1 드레인 전극(137, 237)과 제 2 드레인 전극(157, 257)을 전기적으로 연결할 수 있다.
다양한 실시예들에 따르면, 제 1 활성층(131, 231) 또는 제 2 활성층(151, 251) 중 적어도 어느 하나는, 실리콘(Si), 전이금속 디칼코게나이드(TMD), 인듐갈륨비소(InGaAs) 또는 게르마늄(Ge) 중 적어도 어느 하나를 포함할 수 있다.
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다양한 실시예들에 따르면, 기술한 구성요소들의 각각의 구성요소(예: 모듈 또는 프로그램)는 단수 또는 복수의 개체를 포함할 수 있다. 다양한 실시예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들(예: 모듈 또는 프로그램)은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 통합 이전에 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. 다양한 실시예들에 따르면, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작들은 순차적으로, 병렬적으로, 반복적으로, 또는 휴리스틱하게 실행되거나, 동작들 중 하나 이상이 다른 순서로 실행되거나, 생략되거나, 또는 하나 이상의 다른 동작들이 추가될 수 있다.

Claims (20)

  1. 인공 신경망 디바이스에 있어서,
    기판;
    상기 기판의 일 면에서 일부 영역에 배치되는 뉴런 블록(neuron block);
    상기 기판의 일 면에서 나머지 영역에 배치되는 시냅스 블록(synapse block); 및
    상기 뉴런 블록과 상기 시냅스 블록을 전기적으로 연결하는 적어도 하나의 결합 엘리먼트를 포함하고,
    상기 뉴런 블록과 상기 시냅스 블록은, 각각
    상기 기판의 일 면 상에 배열되는 적어도 하나의 제 1 채널 엘리먼트; 및
    상기 제 1 채널 엘리먼트 상에 각각 적층되는 적어도 하나의 제 2 채널 엘리먼트를 포함하고,
    상기 뉴런 블록과 상기 시냅스 블록은, 각각
    상기 제 1 채널 엘리먼트와 상기 제 2 채널 엘리먼트를 전기적으로 연결하는 연결 엘리먼트들을 더 포함하고,
    상기 제 1 채널 엘리먼트는,
    제 1 활성층;
    상기 제 1 활성층의 일 면에 배치되는 제 1 절연층;
    상기 제 1 절연층을 사이에 두고, 상기 제 1 활성층의 맞은 편에 배치되는 제 1 게이트 전극;
    상기 제 1 활성층의 일 측에 접촉하고, 상기 제 1 게이트 전극으로부터 이격되는 제 1 소스 전극; 및
    상기 제 1 활성층의 다른 측에 접촉하고, 상기 제 1 게이트 전극으로부터 이격되는 제 1 드레인 전극을 포함하고,
    상기 뉴런 블록의 제 1 절연층과 상기 시냅스 블록의 제 1 절연층은 상이한 재질로 형성되는,
    인공 신경망 디바이스.
  2. 삭제
  3. 제 1 항에 있어서, 상기 뉴런 블록과 상기 시냅스 블록은, 각각
    상기 제 1 채널 엘리먼트와 상기 제 2 채널 엘리먼트 사이에 개재되어, 상기 제 1 채널 엘리먼트와 상기 제 2 채널 엘리먼트를 상호로부터 이격시키는 절연 엘리먼트를 더 포함하고,
    상기 연결 엘리먼트들은, 상기 절연 엘리먼트를 관통하는,
    인공 신경망 디바이스.
  4. 삭제
  5. 제 1 항에 있어서, 상기 제 1 절연층은,
    적어도 두 개의 물질들의 조합으로 형성되는,
    인공 신경망 디바이스.
  6. 삭제
  7. 제 1 항에 있어서, 상기 제 2 채널 엘리먼트는,
    제 2 활성층;
    상기 제 2 활성층의 일 면에 배치되는 제 2 절연층;
    상기 제 2 절연층을 사이에 두고, 상기 제 2 활성층의 맞은 편에 배치되는 제 2 게이트 전극;
    상기 제 2 활성층의 일 측에 접촉하고, 상기 제 2 게이트 전극으로부터 이격되는 제 2 소스 전극; 및
    상기 제 2 활성층의 다른 측에 접촉하고, 상기 제 2 게이트 전극으로부터 이격되는 제 2 드레인 전극을 포함하고,
    상기 연결 엘리먼트들은,
    상기 제 1 소스 전극과 상기 제 2 소스 전극을 전기적으로 연결하고,
    상기 제 1 드레인 전극과 상기 제 2 드레인 전극을 전기적으로 연결하는,
    인공 신경망 디바이스.
  8. 제 7 항에 있어서, 상기 제 2 절연층은,
    적어도 두 개의 물질들의 조합으로 형성되는,
    인공 신경망 디바이스.
  9. 제 7 항에 있어서,
    상기 뉴런 블록의 제 2 절연층과 상기 시냅스 블록의 제 2 절연층은 상이한 재질로 형성되는,
    인공 신경망 디바이스.
  10. 제 7 항에 있어서, 상기 제 1 활성층 또는 상기 제 2 활성층 중 적어도 어느 하나는,
    실리콘(Si), 전이금속 디칼코게나이드(transition metal dichalcogenide; TMD), 인듐갈륨비소(Indium Gallium Arsenide; InGaAs) 또는 게르마늄(Germanium; Ge) 중 적어도 어느 하나를 포함하는,
    인공 신경망 디바이스.
  11. 인공 신경망 디바이스의 제조 방법에 있어서,
    기판을 준비하는 단계;
    상기 기판의 일 면에 뉴런 블록과 시냅스 블록을 함께 형성하는 단계; 및
    적어도 하나의 결합 엘리먼트를 통해, 상기 뉴런 블록과 상기 시냅스 블록을 전기적으로 연결하는 단계를 포함하고,
    상기 뉴런 블록과 상기 시냅스 블록을 함께 형성하는 단계는,
    상기 기판의 일 면 상에 적어도 하나의 제 1 채널 엘리먼트를 형성하는 단계; 및
    상기 제 1 채널 엘리먼트 상에 각각 적층되도록, 적어도 하나의 제 2 채널 엘리먼트를 형성하는 단계를 포함하고,
    상기 뉴런 블록과 상기 시냅스 블록을 함께 형성하는 단계는,
    제 1 채널 엘리먼트와 상기 제 2 채널 엘리먼트를 전기적으로 연결하도록, 연결 엘리먼트들을 형성하는 단계를 더 포함하고,
    상기 제 1 채널 엘리먼트는,
    제 1 활성층;
    상기 제 1 활성층의 일 면에 배치되는 제 1 절연층;
    상기 제 1 절연층을 사이에 두고, 상기 제 1 활성층의 맞은 편에 배치되는 제 1 게이트 전극;
    상기 제 1 활성층의 일 측에 접촉하고, 상기 제 1 게이트 전극으로부터 이격되는 제 1 소스 전극; 및
    상기 제 1 활성층의 다른 측에 접촉하고, 상기 제 1 게이트 전극으로부터 이격되는 제 1 드레인 전극을 포함하고,
    상기 뉴런 블록의 제 1 절연층과 상기 시냅스 블록의 제 1 절연층은 상이한 재질로 형성되는,
    인공 신경망 디바이스의 제조 방법.
  12. 삭제
  13. 제 11 항에 있어서, 상기 제 2 채널 엘리먼트를 형성하는 단계는,
    상기 기판의 일 면 상에서 상기 제 1 채널 엘리먼트를 덮는 절연 엘리먼트를 형성하는 단계; 및
    상기 절연 엘리먼트를 사이에 두고, 상기 제 1 채널 엘리먼트 상에 상기 제 2 채널 엘리먼트를 형성하는 단계를 포함하고,
    상기 연결 엘리먼트들은, 상기 절연 엘리먼트를 관통하도록 형성되는,
    인공 신경망 디바이스의 제조 방법.
  14. 삭제
  15. 제 11 항에 있어서, 상기 제 1 절연층은,
    적어도 두 개의 물질들의 조합으로 형성되는,
    인공 신경망 디바이스의 제조 방법.
  16. 삭제
  17. 제 11 항에 있어서, 상기 제 2 채널 엘리먼트는,
    제 2 활성층;
    상기 제 2 활성층의 일 면에 배치되는 제 2 절연층;
    상기 제 2 절연층을 사이에 두고, 상기 제 2 활성층의 맞은 편에 배치되는 제 2 게이트 전극;
    상기 제 2 활성층의 일 측에 접촉하고, 상기 제 2 게이트 전극으로부터 이격되는 제 2 소스 전극; 및
    상기 제 2 활성층의 다른 측에 접촉하고, 상기 제 2 게이트 전극으로부터 이격되는 제 2 드레인 전극을 포함하고,
    상기 연결 엘리먼트들은,
    상기 제 1 소스 전극과 상기 제 2 소스 전극을 전기적으로 연결하고,
    상기 제 1 드레인 전극과 상기 제 2 드레인 전극을 전기적으로 연결하는,
    인공 신경망 디바이스의 제조 방법.
  18. 제 17 항에 있어서, 상기 제 2 절연층은,
    적어도 두 개의 물질들의 조합으로 형성되는,
    인공 신경망 디바이스의 제조 방법.
  19. 제 17 항에 있어서,
    상기 뉴런 블록의 제 2 절연층과 상기 시냅스 블록의 제 2 절연층은 상이한 재질로 형성되는,
    인공 신경망 디바이스의 제조 방법.
  20. 제 17 항에 있어서, 상기 제 1 활성층 또는 상기 제 2 활성층 중 적어도 어느 하나는,
    실리콘(Si), 전이금속 디칼코게나이드(TMD), 인듐갈륨비소(InGaAs) 또는 게르마늄(Ge) 중 적어도 어느 하나를 포함하는,
    인공 신경망 디바이스의 제조 방법.
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