TWI770391B - 類神經計算裝置 - Google Patents

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陳士弘
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Abstract

類神經計算裝置包括突觸權重，突觸權重具有由不同電晶體配置造成的不同權重值。

Description

類神經計算裝置
本發明是有關於一種類神經計算裝置。
近來，利用記憶體陣列所實現的類神經計算裝置被提出。相較於利用處理器來執行類神經演算，此種類神經計算裝置具有低功耗的優點，並可應用至人工智慧晶片。
類神經計算裝置通常包括多個突觸單元(synapse)。各個突觸單元對應於一權重值。當一輸入向量施加至類神經計算裝置，輸入向量將與關聯的一或多個突觸單元所對應的權重值所構成的權重向量相乘，以得到一積項和(sum of product)結果。積項和運算廣泛地使用於類神經裝置當中。
本發明係有關於一種類神經計算裝置。
根據本發明之一方面，提出一種類神經計算裝置。類神經計算裝置包括突觸權重，突觸權重具有由不同電晶體配置造成的不同權重值。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
102:半導體基底
104D、104S、504D:源/汲極
106、506:閘極
111:絕緣元件
280A、280B:遮罩
282A、282B:開口
A、A1、A2、Ai:第一神經元電路
B、B1、B2、B3、B4、Bj-1、Bj:第二神經元電路
C1D、C1D'、C1S:第一導電元件
C2、C2':第二導電元件
C3、C3':第三導電元件
D1:第一方向
D2:第二方向
D3:第三方向
M1D、M1D'、M1S:第一導電層
M2、M2':第二導電層
M3、M3':第三導電層
T、T'、T1、T2、T3:電晶體
W1,1、W1,2、W1,3、W1,4、W1,j-1、W1,j、W2,1、W2,2、W2,3、W2,4、W2,j-1、W2,j、Wi,1、Wi,2、Wi,3、Wi,4、Wi,j-1、Wi,j:突觸權重
第1圖至第6圖繪示根據第一實施例之類神經計算裝置的製造方法。
第7圖至第12圖繪示根據第二實施例之類神經計算裝置的製造方法。
第13圖至第18圖繪示根據第三實施例之類神經計算裝置的製造方法。
以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各之細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。
根據第一實施例之類神經計算裝置係參照第1圖至第6圖說明。類神經計算裝置可應用至人工智慧晶片，其例如可 應用於電子設備，例如汽車、行動裝置例如手機等。
請參照第1圖之類神經計算裝置的剖面圖與第2圖的上視圖，形成電晶體T。電晶體T各包括半導體基底102、源/汲極104S、源/汲極104D、及閘極106。半導體基底102可包括矽基底、含矽材料基底，或其它合適的基底結構，例如絕緣層上覆矽等。閘極106可形成在半導體基底102上。閘極106可包括形成在半導體基底102之表面上的閘介電層，與形成在閘介電層上的閘電極。
源/汲極104S與源/汲極104D可包括利用摻雜製程佈植雜質至半導體基底102中所形成的摻雜源/汲極。摻雜製程可利用閘極106作為遮罩。摻雜製程亦可利用形成在半導體基底102中的絕緣元件111(第1圖)作為遮罩。舉例來說，用作遮罩的絕緣元件可例如包括溝槽隔離結構例如淺溝槽隔離(STI)結構，但不限於此，也可包括場氧化結構、或其它合適的結構。源/汲極104S與源/汲極104D亦可包括形成在摻雜源/汲極上的金屬矽化物層。用以形成源/汲極104S與源/汲極104D的製程亦可包括熱擴散步驟。電晶體T的通道可定義在源/汲極104S與源/汲極104D之間，並位在閘極106下方。源/汲極104S與源/汲極104D其中之一為源極，其中之另一為汲極。一實施例中，源/汲極104S為源極，且源/汲極104D為汲極。
如第2圖所示，閘極106可沿著第一方向D1延伸，從而在第一方向D1上排列的電晶體T係具有一共用的閘極。在 第二方向D2上排列的電晶體T的閘極106係互相分開。請參照第1圖與第2圖，第一導電元件C1S可形成在源/汲極104S上。第一導電元件C1D可形成在源/汲極104D上。第一導電元件C1S可用作突觸權重W的訊號輸入元件。源/汲極104D可用作突觸權重W的訊號輸出元件。一實施例中，第一導電元件C1S與第一導電元件C1D為接觸件(contact)，其可沿著第三方向D3延伸。一實施例中，第一導電元件C1S與第一導電元件C1D可同時形成。第一方向D1、第二方向D2與第三方向D3係彼此不同。舉例來說，第一方向D1、第二方向D2與第三方向D3可實質上互相垂直。一實施例中，第一方向D1可為X方向，第二方向D2可為Y方向，第三方向D3可為Z方向。
實施例中，突觸權重W具有由不同電晶體配置造成的不同權重值。一實施例中，突觸權重W的權重值可由主動電晶體的數量決定。例如第2圖所示之突觸權重Wi,1包括電晶體T1與電晶體T2。電晶體T1與電晶體T2的源/汲極104D上配置有第一導電元件C1D。因此，來自第一神經元電路A(例如第3圖所示之第一神經元電路Ai)的神經元訊號(例如電壓訊號/電流訊號)可經由第一導電元件C1S進入電晶體T1與電晶體T2轉換成權重訊號，然後權重訊號(例如根據歐姆定律轉換成的電流訊號/電壓訊號)能在經過第一導電元件C1D後傳送至第二神經元電路B(例如第5圖所示之第一神經元電路B1)。也就是說，突觸權重Wi,1的權重值為兩個電晶體T(亦即電晶體T1與電晶體T2)之權重值 的總和。第一導電元件C1S可視為突觸權重W的訊號輸入元件。第一導電元件C1D可視為突觸權重W的訊號輸出元件。突觸權重W1,1也包括電晶體T3。其中，電晶體T3的源/汲極104D係為浮接(floating)，因此並不會有訊號從電晶體T3的源/汲極104D傳送至第二神經元電路B。故電晶體T3視為虛置電晶體。可依此類推其它突觸權重W的權重值。此實施例中，突觸權重W各具有相同的電晶體數量，亦即3個電晶體T。但本揭露不限於此，突觸權重W亦可具有其它數量或其它配置的電晶體T。
實施例中，突觸權重W的權重值係可利用製程調控。舉例來說，突觸權重W的電晶體T可透過製程控制其主動區域(例如由絕緣元件111定義出的主動區域，可包括半導體基底102、源/汲極104D、104S)的摻雜配置(例如摻雜雜質的種類、濃度、功率、深度等摻雜參數)，藉此決定突觸權重W之電晶體T的權重值。
一實施例中，類神經計算裝置在同一平面(plane)的突觸權重W可利用相同的製程同時形成。如此，舉例來說，突觸權重W的電晶體T的主動區域可具有相同的摻雜配置。詳細而言，突觸權重W的電晶體T的半導體基底102具有相同的摻雜配置，且/或，源/汲極104S與源/汲極104D具有相同的摻雜配置。藉此，突觸權重W的電晶體T具有相同的權重值。
另一實施例中，類神經計算裝置在同一平面的突觸權重W可利用分開且不同參數的製程形成。如此，舉例來說，突 觸權重W的電晶體T的主動區域可具有不同的摻雜配置。詳細而言，突觸權重W的電晶體T的半導體基底102具有不同的摻雜配置，且/或，源/汲極104S與源/汲極104D具有不同的摻雜配置。因此，突觸權重W的電晶體T可具有不同的權重值。
舉例來說，第2圖所示的類神經計算裝置之製造流程中的一摻雜步驟中，係可利用如第2A圖所示之遮罩280A作為摻雜遮罩，其中遮罩280A具有露出突觸權重Wi,j、W2,1、W2,2、Wi,1、Wi,j之區域的開口282A，因此突觸權重W1,j、W2,1、W2,2、Wi,1、Wi,j的電晶體T可利用相同的製程進行摻雜而具有相同的摻雜情況及相同的權重值。第2圖所示的類神經計算裝置之製造流程中的另一摻雜步驟中，係可利用如第2B圖所示之遮罩280B作為摻雜遮罩，其中遮罩280B具有露出突觸權重W1,1、W1,2、W2,j、Wi,2之區域的開口282B，因此突觸權重W1,1、W1,2、W2,j、Wi,2的電晶體T可利用相同的製程進行摻雜而具有相同的摻雜情況及相同的權重值。當使用遮罩280A與遮罩280B的摻雜步驟係使用不同的摻雜參數進行時，突觸權重W1,j、W2,1、W2,2、Wi,1、Wi,j的電晶體T的權重值可能會不同於突觸權重W1,1、W1,2、W2,j、Wi,2的電晶體T的權重值。舉例來說，電晶體T的不同權重值可能係由不同的主動區域摻雜濃度所造成。一實施例中，遮罩280A與遮罩280B可為利用不同圖案之光罩轉印所形成之具有不同開口分佈的光阻層。
實施例中，不同權重值的突觸權重可由不同的電晶 體配置定義出，其中不同的電晶體配置可直接從光罩轉印獲得，因此不同權重值的突觸權重不須額外後續的寫入處理，除了能降低製造成本外，亦有利於維持不同晶片的突觸權重的一致性，可適用於量產已經經過良好訓練(well-trained)的類神經計算裝置。以影像辨識的類神經網路為例，應用此方法所製成的類神經計算裝置，於類神經網路計算的推論(inference)時，因不同裝置之間的突觸權重的一致性良好，在接收到相同的待辨識影像時，不同的類神經計算裝置均能推論出一致的結果。
一實施例中，如第2圖所示之突觸權重之電晶體T的主動區域具有相同的摻雜情況，突觸權重的權重值係與主動電晶體的數量有關，而符合W1,1：W1,2：W1,j：W2,1：W2,2：W2,j：Wi,1：Wi,2：Wi,j=0：3：2：1：3：1：2：2：0。但本揭露不限於此，其它實施例中，突觸權重的權重值可能因主動電晶體的數量、電晶體T的結構配置例如主動區域的摻雜情況而具有其它的關係。
第2圖繪示出突觸權重W1,1、突觸權重W1,2、突觸權重W1,j、突觸權重W2,1、突觸權重W2,2、突觸權重W2,j、突觸權重Wi,1、突觸權重Wi,2、突觸權重Wi,j，其在本揭露中亦可能以突觸權重W作為說明。突觸權重W1,j的j可為3或更高的整數，表示可能還包括其它與突觸權重W1,1、突觸權重W1,2共同電性連接至相同之第一神經元電路的一或更多個突觸權重，例如突觸權重W1,3、W1,4、W1,5等。亦可依此概念類推至其它標示有i跟j的元件。
請參照第1圖與第3圖，可形成第一導電層M1S與第一導電層M1D。第一導電層M1S可沿著第一方向D1延伸，並配置在排列在第一方向D1上之突觸權重W的第一導電元件C1S上與層間介電層上(未顯示)。一實施例中，第一神經元電路A(例如第一神經元電路A1、第一神經元電路A2與第一神經元電路Ai)各包括第一導電層M1S。第一導電元件C1S可電性連接在第一神經元電路A的第一導電層M1S與電晶體T的源/汲極104S之間。第一導電層M1D可沿著第一方向D1延伸，並配置在第一導電元件C1D及層間介電層(未顯示)上。一實施例中，第一導電元件C1D與第一導電層M1D可電性連接在主動電晶體的源/汲極104D與第二神經元電路B(請見圖5)之間。虛置電晶體的源/汲極104D可藉由層間介電層(未顯示)隔離第一導電層M1D，從而電性絕緣於第二神經元電路B。一實施例中，第一導電層M1S與第一導電層M1D可同時形成。一實施例中，第一導電層M1S與第一導電層M1D可為第一層金屬層(Metal-1)。
請參照第1圖與第4圖，可形成第二導電元件C2在第一導電層M1D上。可形成第二導電層M2在第二導電元件C2上。第二導電元件C2電性連接在第一導電層M1D與第二導電層M2之間。第二導電層M2可沿著第二方向D2延伸，並電性連接排列在第二方向D2上的第二導電元件C2，使得排列在第二方向D2上的突觸權重W能夠共同電性連接至相同的第二導電層M2。第二導電層M2可用作第二神經元電路B，收集來自不同突 觸權重W的權重訊號。換句話說，第二神經元電路B可包括第二導電層M2。一實施例中，第二導電元件C2可為形成在層間介電層中的導孔(via)。一實施例中，第二導電層M2可為第二層金屬層(Metal-2)。
請參照第1圖與第5圖，可形成第三導電元件C3在第二導電層M2上。可形成第三導電層M3在第三導電元件C3上。第三導電元件C3電性連接在第二導電層M2與第三導電層M3之間。一實施例中，第三導電元件C3可為形成在層間介電層中的導孔。一實施例中，第三導電層M3可為第三層金屬層(Metal-3)。一實施例中，第二神經元電路B(例如第二神經元電路B1、第二神經元電路B2與第二神經元電路Bj)各可包括第二導電層M2、第三導電元件C3與第三導電層M3。第二神經元電路B還可包括其它裝置，例如感測裝置及/或計算裝置等。例如第二神經元電路B可包括電流感測器，以感測進入第二神經元電路B的電流訊號。舉例來說，第三導電層M3可電性連接至第二神經元電路B的其它裝置。
第1圖為第5圖之類神經計算裝置沿EF線的剖面圖。第6圖顯示第5圖之類神經計算裝置沿GH線的剖面圖。第1圖與第6圖所示的剖面圖並未繪示出層間介電層。
根據第二實施例之類神經計算裝置係參照第7圖至第12圖說明。
請參照第7圖與第8圖，其與第1圖與第2圖的差 異說明如下。形成電晶體T'。電晶體T'各包括半導體基底102、源/汲極104S、源/汲極504D、及閘極506。閘極506可形成在半導體基底102上。電晶體T'的通道可定義在源/汲極104S與源/汲極504D之間，並位在閘極506下方。源/汲極104S與源/汲極504D其中之一為源極，其中之另一為汲極。一實施例中，源/汲極104S為源極，且源/汲極504D為汲極。閘極506可沿著第一方向D1延伸，從而在第一方向D1上排列的電晶體T'係具有一共用的閘極。在第二方向D2上排列的電晶體T與電晶體T'的閘極106與閘極506係互相分開。電晶體T與電晶體T'可共用源/汲極104S，或共用第一導電元件C1S。一實施例中，電晶體T與電晶體T'可同時形成。第一導電元件C1D'可形成在源/汲極504D上。一實施例中，第一導電元件C1S、第一導電元件C1D、第一導電元件C1D'可同時形成。此實施例中，如第8圖所具體顯示的54個電晶體定義出9個突觸權重。突觸權重W各具有6個電晶體，即三個電晶體T與三個電晶體T'。一實施例中，如第8圖所示之突觸權重的權重值係與主動電晶體的數量有關，而可符合W1,1：W1,2：W1,j：W2,1：W2,2：W2,j：Wi,1：Wi,2：Wi,j=1：5：6：2：4：3：1：2：5。但本揭露不限於此，其它實施例中，突觸權重的權重值可能因主動電晶體的數量、電晶體T的結構配置例如主動區域的摻雜情況而具有其它的關係。
請參照第7圖與第9圖，其與第1圖及第3圖的差異說明如下。可形成第一導電層M1D'。第一導電層M1D'可沿著 第一方向D1延伸，並配置在第一導電元件C1D'及層間介電層(未顯示)上。第一導電元件C1D'電性連接在第一導電層M1D'與主動電晶體的源/汲極504D之間。虛置電晶體的源/汲極504D可藉由層間介電層(未顯示)隔離第一導電層M1D'。一實施例中，第一導電層M1S、第一導電層M1D與第一導電層M1D'可同時形成。一實施例中，第一導電層M1S、第一導電層M1D與第一導電層M1D'可為第一層金屬層。
請參照第7圖與第10圖，其與第1圖與第4圖的差異說明如下。可形成第二導電元件C2'在第一導電層M1D'上。第二導電層M2也位在第二導電元件C2'上。
請參照第7圖與第11圖，可形成第三導電元件C3在第二導電層M2上。可形成第三導電層M3在第三導電元件C3上。第三導電元件C3電性連接在第二導電層M2與第三導電層M3之間。此實施例中，第二神經元電路B可包括第二導電層M2、第三導電元件C3與第三導電層M3。
第11圖之類神經計算裝置沿IJ線的剖面圖係如第7圖所示。第11圖之類神經計算裝置沿KL線的剖面圖係如第12圖所示。第7圖與第12圖所示之剖面圖並未繪示出類神經計算裝置的層間介電層。
根據第三實施例之類神經計算裝置係參照第13圖至第18圖說明。
請參照第13圖與第14圖，其與第7圖與第8圖的 差異說明如下。此實施例中，如第14圖所具體顯示的54個電晶體(即電晶體T與電晶體T')定義出18個突觸權重W。突觸權重W各具有3個電晶體，即三個電晶體T，或三個電晶體T'。一實施例中，如第14圖所示之突觸權重的權重值係與主動電晶體的數量有關，而可符合W1,1：W1,2：W1,3：W1,4：W1,j-1：W1,j：W2,1：W2,2：W2,3：W2,4：W2,j-1：W2,j：Wi,1：Wi,2：Wi,3：Wi,4：Wi,j-1：Wi,j=1：0：3：2：3：3：1：1：3：1：3：2：1：2：2：3：0：0。但本揭露不限於此，其它實施例中，突觸權重的權重值可能因主動電晶體的數量、電晶體T的結構配置例如主動區域的摻雜情況而具有其它的關係。第二實施例與第三實施例之相同數目的電晶體係由於不同配置的第二導電層M2、第三導電元件C3與第三導電層M3而被定義出不同數目的突觸權重W。相鄰的突觸權重W可共用第一導電元件C1S。例如，突觸權重W1,1與突觸權重W1,2可共用第一導電元件C1S。
請參照第13圖與第15圖，可形成第一導電層M1S、第一導電層M1D與第一導電層M1D'。
請參照第13圖與第16圖，可分別形成第二導電元件C2與第二導電元件C2'在第一導電層M1D與第一導電層M1D'上。第二導電層M2形成在第二導電元件C2上。第二導電層M2'形成在第二導電元件C2'上。第二導電層M2與第二導電層M2'互相分開。一實施例中，第二導電層M2與第二導電層M2'可同時形成。一實施例中，第二導電層M2與第二導電層M2'可為第二金屬層。
請參照第13圖與第17圖，可分別形成第三導電元件C3與第三導電元件C3'在第二導電層M2與第二導電層M2'上。可分別形成第三導電層M3與第三導電層M3'在第三導電元件C3與第三導電元件C3'上。第三導電元件C3電性連接在第二導電層M2與第三導電層M3之間。第三導電元件C3'電性連接在第二導電層M2'與第三導電層M3'之間。此實施例中，第二神經元電路B(例如第二神經元電路B2、第二神經元電路B4或第二神經元電路Bj)可包括第二導電層M2、第三導電元件C3與第三導電層M3。或者，第二神經元電路B(例如第二神經元電路B1、第二神經元電路B3或第二神經元電路Bj-1)可包括第二導電層M2'、第三導電元件C3'與第三導電層M3'。
第17圖之類神經計算裝置沿PQ線的剖面圖係如第13圖所示。第17圖之類神經計算裝置沿UV線的剖面圖係如第18圖所示。第13圖與第18圖所示的剖面圖並未繪示出類神經計算裝置的層間介電層。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102:半導體基底
104D、104S:源/汲極
106:閘極
C1D、C1S:第一導電元件
D1:第一方向
D2:第二方向
D3:第三方向
T、T1、T2、T3:電晶體
W1,1、W1,2、W1,j、W2,1、W2,2、W2,j、Wi,1、Wi,2、Wi,j:突觸權重

Claims (8)

  1. 一種類神經計算裝置，包括：數個突觸權重，各具有至少一個主動電晶體，該些突觸權重的該些至少一個主動電晶體的數量不同而具有不同的權重值；數個第一神經元電路，分別電性連接至該些突觸權重的該些至少一個主動電晶體的數個源極；以及一個第二神經元電路，電性連接至該些突觸權重的該些至少一個主動電晶體的數個汲極，其中，來自該些第一神經元電路的數個神經元訊號分別進入該些突觸權重的該些至少一個主動電晶體轉換成數個權重訊號對應該些不同的權重值，然後該些權重訊號傳送至該一個第二神經元電路。
  2. 如申請專利範圍第1項所述之類神經計算裝置，更包括：一第二神經元電路，電性連接至該些突觸權重之數個電晶體的數個源/汲極；其中該些突觸權重其中之一具有一虛置電晶體，該虛置電晶體的一源/汲極係電性絕緣於該一個第二神經元電路。
  3. 如申請專利範圍第2項所述之類神經計算裝置，其中該虛置電晶體的該源/汲極係浮接(floating)。
  4. 如申請專利範圍第1項所述之類神經計算裝置，其中與該些第一神經元電路其中之一個第一神經元電路電性連接的該些至少一個主動電晶體具有一共用的閘極。
  5. 如申請專利範圍第1項所述之類神經計算裝置，其中與該一個第二神經元電路電性連接的該些至少一個主動電晶體具有各自分開的閘極。
  6. 如申請專利範圍第1項所述之類神經計算裝置，其中該些突觸權重的該些至少一個主動電晶體具有一共用的閘極，或具有一共用的源/汲極。
  7. 如申請專利範圍第1項所述之類神經計算裝置，其中該些突觸權重的該些至少一個主動電晶體的主動區域具有不同的摻雜配置。
  8. 如申請專利範圍第1項所述之類神經計算裝置，其中該些權重值是使用光罩所直接定義。
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