JP2564503B2 - 半導体被膜作製方法 - Google Patents

半導体被膜作製方法

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JP2564503B2 JP58204445A JP20444583A JP2564503B2 JP 2564503 B2 JP2564503 B2 JP 2564503B2 JP 58204445 A JP58204445 A JP 58204445A JP 20444583 A JP20444583 A JP 20444583A JP 2564503 B2 JP2564503 B2 JP 2564503B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板上に非単結晶半導体を用いて、縦チャ
ネル型相補型の絶縁ゲート型電界効果半導体装置用半導
体被膜作製方法に関するものである。
〔従来の技術〕
第１図は従来例における単結晶珪素を用いた相補型の
絶縁ゲート型電界効果半導体装置を説明するための図で
ある。
第１図において、Ｎ型の単結晶シリコン基板（１）に
は、Ｐウエル（93）、埋置されたアイソレーション用の
フィールド絶縁物（94）、ソース領域（23）、（13）、
ドレイン領域（25）、（15）、およびゲート絶縁膜を介
したゲート電極（42）、（40）が設けられている。そし
て、相補型の絶縁ゲート型電界効果半導体装置は、上記
フィールド絶縁物（94）によって、Ｐチャネル絶縁ゲー
ト型電界効果半導体装置（10）とＮチャネル絶縁ゲート
型電界効果半導体装置（10′）とが形成されている。
かかる相補型の絶縁ゲート型電界効果半導体装置の集
積回路（IC）は、横チャネル型であり、電気的に三つの
ダイオード（90）、（91）、（92）によるアイソレイシ
ョンがなされている。
〔発明が解決しようとする課題〕
しかし、上記第１図のような構造をとった相補型の絶
縁ゲート電界効果半導体装置は、上記３つのダイオード
（90）、（91）、（92）を有しているため、その分アイ
ソレイションの面積が大きくなってしまう。たとえば、
上記相補型の絶縁ゲート型電界効果半導体装置は、同一
チャネル型の二つの絶縁ゲート型電界効果半導体装置を
設ける場合に必要な占有面積の1.8倍ないし2.5倍もの面
積を必要としてしまう。
これは、相補型の絶縁ゲート型電界効果半導体装置に
用いられる半導体が単結晶であるためであり、どうして
も避けることができないという欠点を有した。そのた
め、従来の相補型の絶縁ゲート型電界効果半導体装置
は、ラッチアップ現象等のトラブルが発生するという問
題を有する。
本発明は、以上のような課題を解決するためのもの
で、基板上に相補型の絶縁ゲート型電界効果半導体装置
用半導体被膜作製方法を提供することを目的とする。
〔課題を解決するための手段〕
前記目的を達成するために、本発明の縦チャネル型相
補型の絶縁ゲート型電界効果半導体装置用半導体被膜作
製方法は、基板上に選択的に第１の電極を形成せしめる
工程と、前記基板上および第１の電極上に一導電型の非
単結晶半導体を形成する工程と、基板上および第１の電
極上の一部領域にレジストを形成し、前記レジストによ
り一導電型の非単結晶半導体を選択的に除去する工程
と、該除去された領域と前記レジスト上に逆導電型の非
単結晶半導体を形成する工程と、前記レジストを除去し
てリフトオフにより該レジスト上の逆導電型の非単結晶
半導体層を除去し、前記基板上および第１の電極上の他
部領域に前記逆導電型の非単結晶半導体を形成し、前記
基板上および第１の電極上に前記一導電型の非単結晶半
導体層および逆導電型の非単結晶半導体層からなる第１
の非単結晶半導体を形成する工程と、該第１の非単結晶
半導体上に第２の非単結晶半導体または絶縁物を形成す
る工程と、該第２の非単結晶半導体または絶縁物上に前
記第１の非単結晶半導体を形成する工程と同一工程によ
り第３の非単結晶半導体を形成するとともに該第３の非
単結晶半導体上に第２の電極を形成する工程と、を有す
ることにより、前記基板上の一部にPIP接合構成と、他
部にNIN接合構成とを形成したことを特徴とする。
〔作用〕
本出願人は、半導体としてこの単結晶半導体ではな
く、アモルファス珪素を含む非単結晶半導体を用いる
と、上記のようなアイソレイションが実質的に不要とな
り、ラッチアップ現象も理論的に存在せず、上記のよう
な問題を解決できることを見いだした。
本発明は、絶縁性基板上の第１の導電性電極、第１の
非単結晶半導体、第２の非単結晶半導体または絶縁体、
第３の非単結晶半導体、および第２の導電性電極よりな
る５層に積層された少なくとも二つの積層体からなる縦
チャネル型相補型の絶縁ゲート型電界効果半導体装置用
半導体被膜を作製することにある。そして、上記積層さ
れた半導体被膜は、縦チャネル型相補型の絶縁ゲート型
電界効果半導体装置とするために、さらにこの二つの積
層体の側周辺に、チャネルを形成する第４の非単結晶半
導体が設けられる。この縦チャネル型相補型の絶縁ゲー
ト型電界効果半導体装置は、一方にＰチャネル絶縁ゲー
ト型半導体装置が設けられ、他方にＮチャネル絶縁ゲー
ト型半導体装置が設けられている。
この縦チャネル型相補型の絶縁ゲート型電界効果半導
体装置は、その一方の導電性電極を互いに共通せしめる
ことにより、インバータを構成し、また、縦チャネル型
相補型の絶縁ゲート型電界効果半導体装置を並列に連結
し、その双方の電極を共通にして設けることによりスイ
ッチを構成し、一つの積層体でありながら相補型に構成
されている。
本発明において、作製される非単結晶半導体を用いた
縦チャネル型相補型の絶縁ゲート型電界効果半導体装置
（積層型の縦チャネルであるため、従来の横チャネル単
結晶半導体で用いられるMOS.FETの装置と区別してここ
では絶縁ゲート型半導体装置という）は、アイソレイシ
ョン用のウエル（第１図（93））を設けずに異なるチャ
ネル型を持つ二つの積層体にそれぞれ対構造の絶縁ゲー
ト型半導体装置が設けられている。
非単結晶半導体は、形成される膜厚の10倍以上あれ
ば、完全に絶縁体として取り扱うことができる。本発明
は、非単結晶半導体の上記特性を利用したものである。
たとえば、非単結晶半導体におけるＰ層、Ｉ層、Ｎ層
の厚さがそれぞれ0.1μｍ、１μｍ、0.1μｍであると
き、その幅を１μｍ、10μｍ、１μｍ以上にすれば、実
質的に絶縁体として取り扱うことができる。このため、
従来の単結晶半導体を用いたC/MOS構造とは全く異なる
セル面積の小さいC/絶縁ゲート型電界効果半導体装置を
設けることができた。（Ｃはコンプリメンタリー（相補
型）を意味する）。
本発明は、二つの縦チャネル型相補型の絶縁ゲート型
電界効果半導体装置を同一積層体内に対構成せしめて、
このアイソレイションおよび絶縁ゲート型電界効果半導
体装置の配線に必要な面積を少なくさせたことを特長と
している。すなわち、単結晶のC/MOSに比べて、アイソ
レイションに特に面積を必要としない。
〔実 施 例〕
第２図（Ａ）ないし（Ｃ）は本実施例の半導体被膜を
作製する工程を説明するための図である。第３図（Ａ）
は本実施例の半導体被膜を作製する工程を説明するため
の図であり、また、（Ｂ）および（Ｃ）は上記半導体被
膜を使用した相補型の絶縁ゲート型電界効果半導体装置
を説明するための図である。
本実施例は、第３図（Ａ）に示すように、Ｐチャネル
絶縁ゲート型電界効果半導体装置（53）、（54）と、Ｎ
チャネル絶縁ゲート型電界効果半導体装置（51）、（5
2）との二つの絶縁ゲート型電界効果半導体装置をそれ
ぞれ一つの積層体（10）、（10′）に作製する製造例を
示す。特に、第３図（Ｂ）および（Ｃ）において、Ｐチ
ャネル絶縁ゲート型電界効果半導体装置（53）、および
Ｎチャネル絶縁ゲート型電界効果半導体装置（52）を直
列に連結したインバータ構造を有したものを示してい
る。また、さらに集積度を向上させる場合も本実施例に
示すプロセスを応用して作製が可能である。
以下、本実施例の半導体被膜作製工程を第２図（Ａ）
ないし（Ｃ）、および第３図（Ａ）に従って説明する。
なお、以下において、特に断らない場合は、半導体とは
非単結晶半導体をいうものとする。
まず、第２図（Ａ）において、絶縁基板、たとえば石
英ガラス、またはホウ珪酸ガラスからなる基板（１）上
には、選択的に酸化スズ、TiSi2、Ｗ、Cr等の第１の導
電膜（２）が下側電極、リードとして設けられた。この
実施例において、第１の導電膜（２）は、Crを主成分と
し、0.2μｍの厚さに形成されている。この導電膜
（２）は、選択エッチングが施され、パターニングされ
る。その後、さらに、この導電膜（２）の上面には、Ｐ
型またはＮ型の導電型を有する第１の非単結晶半導体
（ここではＰ型とする）（３）が100Åないし3000Åの
厚さで、公知のPCVCD法により形成された。第１の非単
結晶半導体（３）の上には、フォトレジスト（71）が形
成された後、フォトレジスト（71）のパターニングが行
なわれる。さらに、このフォトレジスト（71）をマスク
として、第１の非単結晶半導体（３）が選択的にエッチ
ングされた。
さらに、Ｎ型の非単結晶半導体（３′）を200Åない
し1000Åの厚さに成膜した。第２図において、Ｐ型の非
単結晶半導体（３）は、SixC1-x（０＜Ｘ＜１たとえ
ば、ｘ＝0.1）とし、Ｎ型の非単結晶半導体（３′）
は、微結晶半導体とした。この後、Ｎ型の非単結晶半導
体（３′）の下側のフォトレジスト（71）は、超音波を
用いて容去された。すると、このフォトレジスト（71）
上のＮ型の非単結晶半導体（３′）も同時にリフトオフ
され、除去することができた。
さらに、第２の非単結晶半導体または絶縁体（４）を
0.3μｍないし３μｍの厚さにPCVD法により積層した。
本実施例において、絶縁体（４）は、Si3N4-x（０≦
ｘ≦４）とした。ここで、ｘ＝０で、絶縁体に、０＜ｘ
≦４で、半導体または半絶縁体となる。さらに、再びＰ
型の非単結晶半導体（５）およびＮ型の非単結晶半導体
（５′）を200Åないし2000Åの厚さに形成した。
かくして、第２図（Ｃ）に示すごとく、第１の非単結
晶半導体であるＰ型の非単結晶半導体（３）とＮ型の非
単結晶半導体（３′）とは、概略同一平面をなして、第
１の電極（２）上に形成された。
このそれぞれの非単結晶半導体（３）、（３′）は、
厚さ方向の断面で密接するのみであるので、Ｐ型の非単
結晶半導体層へのＮ型の不純物の混入、またその逆もな
く、それぞれの非単結晶半導体をＰ型およびＮ型とする
ことができた。
以上の工程により、領域（10）は、Ｐ型の非単結晶半
導体（３）、Ｉ型の非単結晶半導体（４）、Ｐ型の非単
結晶半導体（５）とからなり、PIP構造（Ｉは絶縁体ま
たは真性半導体）を有せしめた。また、領域（10′）
は、Ｎ型の非単結晶半導体（３′）、Ｉ型の非単結晶半
導体（４′）、Ｎ型の非単結晶半導体（５′）とからな
り、NIN接合を有せしめることができた。
第２図（Ｃ）の形状を得た後に、第３図（Ａ）に示す
ように、第３の非単結晶半導体（５′）、（５）の上面
にITO（酸化インジューム・スズ）、MoSi2、TiSi2、WSi
2、Ｗ、Ti、Mo等の耐熱性金属の第２の導電膜（６）が
成膜された。ここで、第２の導電膜（６）は、Crを電子
ビーム法により0.2μｍの厚さに積層された。
次に、この第２の導電膜（６）のうち不要部分が取り
除かれた。
本実施例において、領域（10）に形成されるＰチャネ
ル絶縁ゲート型電界効果半導体装置（53）、（54）を同
一積層体で、互いに独立動作をさせるため、第３図
（Ａ）で示される部分の第２の導電膜（６）が選択除去
された。
さらに、この積層体上には、LP CVD法（減圧気相
法）、PCVD法、または光CVD法により、0.3μｍないし１
μｍの厚さの酸化珪素膜（７）が形成された。PCVD法を
用いる場合には、N2OとSiH4との反応を250℃で行なうこ
とによって成膜を行なった。
なお、本実施例の構成において、第１、第３の非単結
晶半導体のＮ、Ｐ層をN+NまたはP+PとしてN+NINN+、P+P
IPP+（Ｉは絶縁体または真性半導体）としてＰまたはＮ
と第１、第２の電極を構成する導電膜との接触抵抗を下
げることは有効であった。
かくのごとくにして、第１の導電膜、第１の非単結晶
半導体、第２の非単結晶半導体または絶縁体、第３の非
単結晶半導体、第２の導電膜は、層状に形成された。
次に、第３図（Ｂ）に示すごとく、絶縁体（７）、第
２導電膜（６）および第１の非単結晶半導体（３）、
（３′）、第２の非単結晶半導体または絶縁体（４）、
第３の非単結晶半導体（５）、（５′）は、それぞれ選
択エッチング法により除去され、二つの積層体（50）、
（50′）が形成された。
本実施例において、積層体（50）、（50′）における
それぞれの絶縁体（17）、（27）、第２の非単結晶半導
体（４）、（14）、（24）、第１または第３の非単結晶
半導体は、互いに概略同一形状に形成された。
この工程は、すべて同一マスクを用い、マイクロ波
（2.45GHz）の異方性プラズマ気相エッチング法を用い
た。エッチング用気体は、CF4、HF、またはCF4＋O2の混
合気体を用いた。エッチング条件は、圧力0.1torrない
し0.5torr、出力200Wとして、エッチング速度200Å／分
とした。
かくして、積層体（50）と積層体（50′）が設けられ
た。
Ｎチャネル絶縁ゲート型電界効果半導体装置用の積層
体（50′）、すなわち領域（10′）において、第１の導
電膜（12）、（12′）、第１の非単結晶半導体（13）、
（13′）、第２の非単結晶半導体または絶縁体（14）、
第３の非単結晶半導体（15）、（15′）、および第２の
導電膜（16）を有している。
また、Ｐチャネル絶縁ゲート型電界効果半導体装置用
の積層体（50）、すなわち、領域（10）において、第１
の導電膜（22）、（22′）、第１の非単結晶半導体（2
3）、（23′）、第２の非単結晶半導体または絶縁体（2
4）、第３の非単結晶半導体（25）、（25′）、および
第２の導電膜（26）、（26′）を有している。
そして、これらの積層体（50）、（50′）を覆ってチ
ャネル形成領域を構成する真性またはＰ型またはＮ型の
非単結晶半導体が第４の非単結晶半導体（35）として積
層された。この第４の非単結晶半導体（35）は、シラン
のグロー放電法（PCVD法）、光CVD法、LT CVD法（HOMO
CVD法ともいう）を利用して、室温ないし500℃の温度で
成膜するものである。
本実施例においては、PCVD法を用い、250℃の温度
で、0.1torr、30W、13.56MHzの条件下で成膜を行ない、
非晶質（アモルファス）、または半非晶質（セミアモル
ファス）、または多結晶構造の非単結晶珪素半導体が形
成された。
さらに、その上面に同一反応炉にて、第４の非単結晶
半導体の表面を大気に触れさせることなく、窒化珪素膜
（34）が光CVD法で、300Åないし2000Åの厚さに成膜さ
れた。この光CVD法は、シラン（ジシランでも可）とア
ンモニアとを水銀励起法によって反応させる方法を用い
た。
なお、この窒化珪素膜（34）は、13.56MHzないし2.45
GHzの周波数の電磁エネルギーにより、活性化した窒素
またはアンモニア雰囲気（100℃ないし400℃）に基体を
浸し、固相−気相反応による窒化珪素を形成する方法で
もよい。
また、PCVD法により窒化珪素を形成させる方法を用い
てもよい。
以上の工程の結果、第３図（Ｃ）に示すように、第２
の非単結晶半導体または絶縁体（14）、（24）の側周辺
に、チャネル形成領域（９′）（９）が構成される。
また、チャネル形成領域（９′）（９）の側部におい
て、窒化珪素膜（34）がゲート絶縁膜として機能するこ
とになる。
なお、第４の非単結晶半導体（35）は、第１の非単結
晶半導体（13）、（13′）、（23）、（23′）、あるい
は第３の非単結晶半導体（15）、（15′）、（25）、
（25′）とダイオード接合を構成している。この第４の
非単結晶半導体（35）（たとえば、Ｐ型の珪素）および
ゲート絶縁物（34）を最初、領域（51）、（52）に対し
てのみ設け、さらに、酸化珪素物マスクをして領域（1
0）に他の第４の非単結晶半導体（たとえば、Ｎ型の珪
素）および絶縁物を積層し、それぞれの領域に適した微
量のＰ型またはＮ型の不純物が添加された非単結晶半導
体をチャネル形成領域とすることは、パターニング工程
を増やすという欠点になるが、スレッシュホールド電圧
の制御に関して有効である。
第３図（Ｂ）において、さらに、電極用の穴開けを行
ない、この後、この積層体上のゲート絶縁膜である窒化
珪素膜（34）を覆って導電膜（30）を0.3μｍないし１
μｍの厚さに形成した。
この導電膜（30）は、ITO（酸化インジューム・ス
ズ）のごとき透光性導電膜、TiSi2、MoSi2、WSi2、Ｗ、
Ti、Mo等の耐熱性導電膜としてもよい。ここではＮ型の
不純物の多量にドープされた珪素半導体がPCVD法によっ
て作られた。すなわち、0.4μｍの厚さにリンが１％添
加され、かつ微結晶性（粒径50Åないし300Å）の非単
結晶半導体をPCVD法で作製した。
この後、この上面にレジスト（38）、（38′）、（3
8″）を形成した。
さらに、第３図（Ｃ）に示されるごとく、フォトリソ
グラフィ技術を用いて垂直方向よりの異方性エッチング
を行なった。この異方性エッチングは、CF2Cl2、CF4＋O
2、HF等の反応性気体をマイクロ波にてプラズマ化し、
さらに、このプラズマを基板の上方より加えることによ
って行なった。
この異方性エッチングの結果、導体（30）の平面（上
表面）（厚さ0.4μｍ）は、エッチングされ除去される
が、側面で積層体の厚さ、および被膜厚さの合計の２μ
ｍないし３μｍを垂直方向の厚さとして有するので、第
３図（Ｂ）における破線（39）、（39′）のごとく、こ
れら導体をマスク（38）、（38′）、（38″）のある領
域以外にも三角形状に残すことができた。その結果、第
３図（Ｃ）に示すごとく、積層体（10）、（10′）の側
周辺のみに選択的にゲート電極用の残存物（40）、（4
1）、（42）、（43）を設けることができた。
本実施例において、ゲート電極となる上記残存物（4
0）、（41）、（42）、（43）は、第２の非単結晶半導
体の上方には存在せず、結果として第２の非単結晶半導
体とゲート電極との寄生容量を実質的にないに等しくす
ることができた。
また、積層体（10）、（10′）の側周辺の導体のう
ち、ゲート電極およびそのリード（40）ないし（43）と
する以外の他の側周辺の導体を気相エッチング法により
除去しそれぞれのゲート電極を独立動作させた。
かくして第３図（Ｃ）を得た。
第４図（Ａ）および（Ｂ）は本実施例を応用した積層
型絶縁ゲート型電界効果半導体装置の平面図および等価
回路を説明するための図である。
第４図（Ａ）のＡ−Ａ′を中心とした縦断面図の電気
的等価回路を第４図（Ｂ）に示す。なお、第４図（Ａ）
のＡ−Ａ′を中心とした縦断面図は、第３図（Ｃ）に対
応しており、第３図（Ｃ）の等価回路が第４図（Ｂ）で
ある。
第４図（Ａ）において、符号（53）、（54）はＰチャ
ネル絶縁ゲート型電界効果半導体装置、符号（51）、
（52）は、Ｎチャネル絶縁ゲート型電界効果半導体装置
である。符号は、それぞれ第３図（Ｃ）に対応させてい
る。
第４図（Ａ）（Ｂ）および第３図（Ｃ）にて明らかな
ごとく、二つの領域の異なる導電型の絶縁ゲート型電界
効果半導体装置を互いに連結させて、相補型の絶縁ゲー
ト型電界効果半導体装置を有せしめることができた。第
４図（Ａ）または第３図（Ｃ）では、四つの絶縁ゲート
型電界効果半導体装置（51）ないし（54）が構成され、
それぞれ対を為す二つのチャネル形成領域（９）、
（９′）を有している。
そして、絶縁ゲート型電界効果半導体装置（52）、
（53）によりインバータを構成するために、ゲート電極
（41）、（42）は、互いに入力（63）によって連結され
る。
また、第１の導電膜は、互いに出力（64）にて共通と
なっている。
ドレイン電圧VDDは符号（62）、ソース電圧VSSは符号
（65）に加えられる。ここで重要なことは、一つの領域
に二つの絶縁ゲート型電界効果半導体装置があっても、
それらを全く独立に扱うことができるということであ
る。このことにより絶縁ゲート型電界効果半導体装置
は、一つの積層体の片側に複数個配設されても、それら
が10μｍ以上離れていれば、同様に独立動作をさせるこ
とができるという顕著な特徴を有する。
さらに、ゲート電極への入力（63）が二つの積層体の
第３の非単結晶半導体上を横切っても、横方向における
非単結晶特有の絶縁性のため絶縁ゲート型電界効果半導
体装置（52）、（53）に寄生容量が発生しない。
また、第３図（Ｃ）に符号（71）で示されているアイ
ソレイション領域が設けられることにより、クロストー
ク、リークを除去することができる。これはIC化をする
時の設計ルールとして重要である。なお、このアイソレ
イション領域（71）は、非単結晶半導体を用いるからこ
そ、絶縁ゲート型電界効果半導体装置どうしを分離でき
る。しかし、単結晶を半導体として用いた場合、絶縁物
によるアイソレイション領域が必要であることは、前述
の通りである。
すなわち、第３図（Ｃ）および第４図（Ａ）におい
て、二つの絶縁ゲート型電界効果半導体装置（51）、
（52）および（53）、（54）を対（ペア）として設ける
ことができる。これは二つの絶縁ゲート型電界効果半導
体装置のチャネル間の非単結晶半導体または絶縁体が絶
縁性であり、10μｍ以上の幅を有する第１の非単結晶半
導体、第２の非単結晶半導体、第３の非単結晶半導体で
あれば、数十ＭΩの抵抗となり、実質的に独立構成とな
し得るためであり、その特性を利用することにより結晶
半導体と全く異なった縦チャネル型の構造を有せしめる
ことができた。
本実施例において、第４の非単結晶半導体（35）（第
３図（Ｂ））は、アモルファス珪素を含む非単結晶半導
体からなり、その中の不対結合手の中和用に水素を用い
た。そして、その表面を大気に触れさせることなく、ゲ
ート絶縁物を作製した。さらに、この第４の非単結晶半
導体を形成する際において、フォトレジストを用いる工
程は、そのプロセス中になく、また外気に触れる工程も
ないので、チャネル形成領域として特性劣化がないとい
う作製工程中の特徴を得ることができた。
本発明のゲート型電界効果半導体装置をVLSIに応用す
る場合、電子移動度がホールに比べて５倍ないし30倍も
あるため、この相補型の絶縁ゲート型電界効果半導体装
置を一部に用い、さらに他部をＮチャネル型動作とする
のが好ましい。たとえば、平面型ディスプレイ（固体表
示装置）におけるマトリックス構成をする絵素用のトラ
ンジスタは、Ｎチャネル絶縁ゲート型電界効果半導体装
置とし、その周辺部分を構成するのはデコーダとする。
また、ドライバは、相補型の絶縁ゲート型電界効果半導
体装置としてその動作特性の向上、消費電力の低減化を
図ることがその代表的応用として用い得る。
本実施例において、チャネル長は、第２の非単結晶半
導体または絶縁体（第３図（Ｂ）における（14）、（2
4））（第２図（Ｃ）における（４））の厚さで決めら
れる。この厚さは、一般に0.1μｍないし３μｍとする
ことができるが、ここでは1.0μｍとした。
かくのごとき短チャネルのため、非単結晶半導体の移
動度が単結晶の1/5ないし1/100しかないにもかかわら
ず、10MHzのカットオフ周波数特性を相補型の絶縁ゲー
ト型電界効果半導体装置に有せしめることができた。
かくして、相補型の絶縁ゲート型電界効果半導体装置
をインバータとしてVDD＝10,VGG＝10V、動作周波数17.6
MHzで得ることができた。
第１の非単結晶半導体、並びに第３の非単結晶半導体
をSiXC1-x（０＜ｘ＜１例えばｘ＝0.2）とし、さらに、
第２の非単結晶半導体または絶縁体をSi3N4-x（０≦ｘ
≦４）、またはSixC1-x（０＜ｘ≦１）として絶縁物化
することにより、逆方向に10Vを加えた場合であって
も、逆方向リークを10nA/cm2以下とすることができた。
上記逆方向リークの値は、単結晶を用いた場合の逆リ
ークよりもさらに２桁ないし３桁も少なく、非単結晶半
導体特有の物性を積極的に利用したことによる好ましい
ものであった。
さらに、高温での動作において、電極の金属が非単結
晶半導体で構成された第１並びに第３の非単結晶半導体
内に混入して不良になりやすいため、この電極に密接し
た側をSixC1-x（０＜ｘ＜１例えばｘ＝0.2）とすること
によって、150℃で1000時間動作させた場合、何等の動
作不良が1000素子を評価しても見られなかった。これは
この電極に密接してアモルファス珪素のみで第１の非単
結晶半導体、または第３の非単結晶半導体を形成した場
合、150℃で10時間も素子が耐えないことを考えると、
きわめて高い信頼性の向上となった。
以上の説明においては、チャネル形成領域として第４
の非単結晶半導体を用いた構成とした。しかし、第２の
非単結晶半導体を水素が添加された非単結晶珪素とし、
この側表面部をしてチャネル形成領域とすることも可能
である。この場合、ゲート絶縁物は、第１、第２および
第３の非単結晶半導体の側表面上に第３図と同様にして
作製すればよい。
そして、一方の領域（10）にPIP接合を構成し、他方
の領域（10′）にNIN接合を構成することにより、相補
型の絶縁ゲート型電界効果半導体装置を形成することが
できる。
かかる構造とすることにより、第４の非単結晶半導体
を積層する工程を省くことができるという工程上の特徴
を得ることができる。
しかしながら、この構成をとった場合、第２の非単結
晶半導体の表面が大気等に触れることになるため、界面
で再結合中心が多くなり、周波数特性は3MHzないし4MHz
も下がってしまうという欠点を有する。
以上の説明のごとく、本実施例は、積層型の絶縁ゲー
ト型電界効果半導体装置のため、従来のように高精度の
フォトリソグラフィ技術を用いることなく、基板、特に
絶縁基板上に複数個の相補型の絶縁ゲート型電界効果半
導体装置を作ることが可能になった。そして、その応用
として、イメージセンサ、液晶表示ディスプレイにまで
発展させることが可能になった。
本実施例において用いることができる非単結晶半導体
は、珪素、ゲルマニュームまたは炭化珪素（SiXC1-X0＜
ｘ＜１）であり、絶縁体としては炭化珪素または窒化珪
素を用いることができる。
〔発明の効果〕
本発明によれば、縦チャネル型相補型の絶縁ゲート型
電界効果半導体装置用半導体被膜を簡単に作製できると
共に、異なる不純物を含む非単結晶半導体が厚さ方向の
断面で密接するのみであるため、不純物の混入をなくす
ことができた。
【図面の簡単な説明】
第１図は従来例における単結晶珪素を用いた相補型の絶
縁ゲート型電界効果半導体装置を説明するための図であ
る。 第２図（Ａ）ないし（Ｃ）は本実施例の半導体被膜を作
製する工程を説明するための図である。 第３図（Ａ）は本実施例の半導体被膜を作製する工程を
説明するための図であり、また、（Ｂ）および（Ｃ）は
上記半導体被膜を使用した相補型の絶縁ゲート型電界効
果半導体装置を説明するための図である。 第４図（Ａ）および（Ｂ）は本実施例を応用した積層型
絶縁ゲート型電界効果半導体装置を平面図および等価回
路を説明するための図である。 １……基板 ２、12、12′……第１導電膜 ３、３′、13、13′、23、23′……第１の非単結晶半導
体 ４、14、24……第２の非単結晶半導体 ５、５′、15、15′、25、25′……第３の非単結晶半導
体 ６、16、26、26′……第２導電膜 ７、17、27……絶縁体（酸化珪素膜） ９、９′……チャネル形成領域 10、10′……積層体（領域） 30……導電膜 34……ゲート絶縁膜（窒化珪素膜） 35……第４の非単結晶半導体 39、39′、40、41、42、43……ゲート電極（残存物） 50、50′……積層体 51、52、53、54……絶縁ゲート型電界効果半導体装置

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】基板上に選択的に第１の電極を形成せしめ
    る工程と、 前記基板上および第１の電極上に一導電型の非単結晶半
    導体を形成する工程と、 基板上および第１の電極上の一部領域にレジストを形成
    し、前記レジストにより一導電型の非単結晶半導体を選
    択的に除去する工程と、 該除去された領域と前記レジスト上に逆導電型の非単結
    晶半導体を形成する工程と、 前記レジストを除去してリフトオフにより該レジスト上
    の逆導電型の非単結晶半導体層を除去し、前記基板上お
    よび第１の電極上の他部領域に前記逆導電型の非単結晶
    半導体を形成し、前記基板上および第１の電極上に前記
    一導電型の非単結晶半導体層および逆導電型の非単結晶
    半導体層からなる第１の非単結晶半導体を形成する工程
    と、 該第１の非単結晶半導体上に第２の非単結晶半導体また
    は絶縁物を形成する工程と、 該第２の非単結晶半導体または絶縁物上に前記第１の非
    単結晶半導体を形成する工程と同一工程により第３の非
    単結晶半導体を形成するとともに該第３の非単結晶半導
    体上に第２の電極を形成する工程と、 を有することにより、前記基板上の一部にPIP接合構成
    と、他部にNIN接合構成とを形成したことを特徴とする
    縦チャネル型相補型の絶縁ゲート型電界効果半導体装置
    用半導体被膜作製方法。
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