JPH0716010B2 - 絶縁ゲート型電界効果半導体装置作製方法 - Google Patents
絶縁ゲート型電界効果半導体装置作製方法Info
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- JPH0716010B2 JPH0716010B2 JP58234102A JP23410283A JPH0716010B2 JP H0716010 B2 JPH0716010 B2 JP H0716010B2 JP 58234102 A JP58234102 A JP 58234102A JP 23410283 A JP23410283 A JP 23410283A JP H0716010 B2 JPH0716010 B2 JP H0716010B2
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板上の非単結晶半導体を用いた縦チャネル
型の積層型の絶縁ゲート型電界効果半導体装置作製方法
に関するものである。
型の積層型の絶縁ゲート型電界効果半導体装置作製方法
に関するものである。
従来、少なくとも３層に積層させた積層体の側周辺に短
い距離のチャネル形成領域を設け、より高い周波数で動
作させることを目的とする縦チャネル型の絶縁ゲート型
電界効果半導体装置が知られている。
い距離のチャネル形成領域を設け、より高い周波数で動
作させることを目的とする縦チャネル型の絶縁ゲート型
電界効果半導体装置が知られている。
しかし、縦チャネル型の絶縁ゲート型電界効果半導体装
置におけるチャネル形成領域は、単結晶化されているこ
とが望ましいが、製造上の問題から、予め単結晶半導体
によって形成することが困難である。
置におけるチャネル形成領域は、単結晶化されているこ
とが望ましいが、製造上の問題から、予め単結晶半導体
によって形成することが困難である。
そこで、本発明は、以上のような問題を解決するため
に、開発された絶縁ゲート型電界効果半導体装置の作製
方法にかかるものである。すなわち、 本発明は、上記絶縁ゲート型電界効果半導体装置におけ
るチャネル形成領域において、多結晶構造であってもグ
レインバウンダリをキャリアの流れる方向と平行に形成
させ、キャリアの流れる方向を横切るように、生じさせ
ないようにしたものである。
に、開発された絶縁ゲート型電界効果半導体装置の作製
方法にかかるものである。すなわち、 本発明は、上記絶縁ゲート型電界効果半導体装置におけ
るチャネル形成領域において、多結晶構造であってもグ
レインバウンダリをキャリアの流れる方向と平行に形成
させ、キャリアの流れる方向を横切るように、生じさせ
ないようにしたものである。
このため、本発明は、アモルファスまたはセミアモルフ
ァス構造からなる半導体のチャネル形成領域に強光また
はレーザ光を照射して単結晶または多結晶構造に変成
し、より高い周波数動作をさせることを可能とする。
ァス構造からなる半導体のチャネル形成領域に強光また
はレーザ光を照射して単結晶または多結晶構造に変成
し、より高い周波数動作をさせることを可能とする。
本発明は、上記第２の半導体または絶縁体を特に炭化珪
素または窒化珪素とし、これに隣接したゲート絶縁膜と
しての窒化珪素または炭化珪素に挟まれた第４の半導体
をアモルファスまたはセミアモルファス半導体として、
これらをレーザアニールにより単結晶またはグレインバ
ウンダリがキャリアの流れを横切らないような多結晶に
変成せしめる。
素または窒化珪素とし、これに隣接したゲート絶縁膜と
しての窒化珪素または炭化珪素に挟まれた第４の半導体
をアモルファスまたはセミアモルファス半導体として、
これらをレーザアニールにより単結晶またはグレインバ
ウンダリがキャリアの流れを横切らないような多結晶に
変成せしめる。
本発明は、第４の半導体をアモルファスまたはセミアモ
ルファス半導体とすることにより、このチャネル形成領
域でのキャリアの移動度を10cm2V/secないし500cm2V/se
cと、従来のアモルファス構造の場合の0.051cm2V/secな
いし1cm2V/secの10倍ないし100倍としたものである。さ
らに、その際、この単結晶化された第４の半導体と同時
に第２の半導体または絶縁体は、単結晶化されることを
防ぎ、十分な絶縁性および耐圧を有せしめるため、アモ
ルファス構造の炭化珪素または窒化珪素としたことを特
徴としている。
ルファス半導体とすることにより、このチャネル形成領
域でのキャリアの移動度を10cm2V/secないし500cm2V/se
cと、従来のアモルファス構造の場合の0.051cm2V/secな
いし1cm2V/secの10倍ないし100倍としたものである。さ
らに、その際、この単結晶化された第４の半導体と同時
に第２の半導体または絶縁体は、単結晶化されることを
防ぎ、十分な絶縁性および耐圧を有せしめるため、アモ
ルファス構造の炭化珪素または窒化珪素としたことを特
徴としている。
また、第４の半導体であるチャネル形成領域を構成する
半導体は、ゲート絶縁物で覆った後、レーザアニールを
行なうと、水素または弗素が添加された珪素を主成分と
する珪素、ゲルマニュームを用いているため、絶縁ゲー
ト型電界効果半導体装置特有の界面準位密度が３×1011
cm-2という小さい値になる。
半導体は、ゲート絶縁物で覆った後、レーザアニールを
行なうと、水素または弗素が添加された珪素を主成分と
する珪素、ゲルマニュームを用いているため、絶縁ゲー
ト型電界効果半導体装置特有の界面準位密度が３×1011
cm-2という小さい値になる。
さらに、本発明は、第２の半導体または絶縁体の膜厚を
１μｍ、またはそれ以下として短チャネル長とした。そ
の結果、絶縁ゲート型電界効果半導体装置のカットオフ
周波数は、50MHzないし200MHzという高い値にすること
ができた。
１μｍ、またはそれ以下として短チャネル長とした。そ
の結果、絶縁ゲート型電界効果半導体装置のカットオフ
周波数は、50MHzないし200MHzという高い値にすること
ができた。
前記目的を達成するために、第１の電極（12）が形成さ
れた基板（１）と、前記第１の電極（12）上に形成され
た第１の半導体（13）と、当該第１の半導体（13）上に
形成された第２の半導体または絶縁体（14）と、当該第
２の半導体または絶縁体（14）上に形成された第３の半
導体（15）と、当該第３の半導体（15）上に形成された
第２の電極（16）と、少なくとも、前記第１ないし第３
の半導体（13）ないし（15）が概略同一形状に積層され
た積層体と、当該積層体の側部に隣接して設けられた非
単結晶からなる第４の半導体（25）と、当該第４の半導
体（25）上にゲート絶縁膜（26）を介して設けられたゲ
ート電極（20）、（20′）とから構成された絶縁ゲート
型電界効果半導体装置を上記基板（１）上に複数形成す
る作製方法は、前記積層体に第４の半導体としてアモル
ファス構造の半導体を被着し、当該第４の半導体（25）
を覆うゲート絶縁膜（26）を形成した後、チャネル形成
領域（９）、（９′）を構成する第４の半導体（25）の
部分に選択的に強光またはレーザ光を照射して、隣合っ
た絶縁ゲート型電界効果半導体装置間で第４の半導体
（25）の部分をアモルファス構造のまま残存させ、当該
隣合った絶縁ゲート型電界効果半導体装置が互いに電気
的に分離されることを特徴とする。
れた基板（１）と、前記第１の電極（12）上に形成され
た第１の半導体（13）と、当該第１の半導体（13）上に
形成された第２の半導体または絶縁体（14）と、当該第
２の半導体または絶縁体（14）上に形成された第３の半
導体（15）と、当該第３の半導体（15）上に形成された
第２の電極（16）と、少なくとも、前記第１ないし第３
の半導体（13）ないし（15）が概略同一形状に積層され
た積層体と、当該積層体の側部に隣接して設けられた非
単結晶からなる第４の半導体（25）と、当該第４の半導
体（25）上にゲート絶縁膜（26）を介して設けられたゲ
ート電極（20）、（20′）とから構成された絶縁ゲート
型電界効果半導体装置を上記基板（１）上に複数形成す
る作製方法は、前記積層体に第４の半導体としてアモル
ファス構造の半導体を被着し、当該第４の半導体（25）
を覆うゲート絶縁膜（26）を形成した後、チャネル形成
領域（９）、（９′）を構成する第４の半導体（25）の
部分に選択的に強光またはレーザ光を照射して、隣合っ
た絶縁ゲート型電界効果半導体装置間で第４の半導体
（25）の部分をアモルファス構造のまま残存させ、当該
隣合った絶縁ゲート型電界効果半導体装置が互いに電気
的に分離されることを特徴とする。
本発明は、第１ないし第３の半導体からなる積層体が形
成された後、この積層体を覆うように第４の半導体が形
成される。次に、第４の半導体上に絶縁ゲート膜が形成
された後、絶縁ゲート膜からチャネル形成領域をレーザ
光でアニールする。非単結晶からなる第４の半導体は、
チャネル形成領域を構成する領域のみが多結晶構造とな
るようにアニール処理され、その他の領域をアモルファ
ス構造のままとして残存させる。このような構造は、短
い距離のチャネル形成領域のみを結晶化することによっ
て、絶縁ゲート型電界効果半導体装置の高周波における
特性を向上させることができる。
成された後、この積層体を覆うように第４の半導体が形
成される。次に、第４の半導体上に絶縁ゲート膜が形成
された後、絶縁ゲート膜からチャネル形成領域をレーザ
光でアニールする。非単結晶からなる第４の半導体は、
チャネル形成領域を構成する領域のみが多結晶構造とな
るようにアニール処理され、その他の領域をアモルファ
ス構造のままとして残存させる。このような構造は、短
い距離のチャネル形成領域のみを結晶化することによっ
て、絶縁ゲート型電界効果半導体装置の高周波における
特性を向上させることができる。
また、本発明は、チャネル形成領域をアニールする際
に、キャリアの流れる方向に平行にグレインバウンダリ
を長く存在させるように変成しているため、キャリアが
グレインバウンダリを横切る回数を少なくすると共に、
グレインバウンダリに存在する再結合中心による消滅を
減少することができる。
に、キャリアの流れる方向に平行にグレインバウンダリ
を長く存在させるように変成しているため、キャリアが
グレインバウンダリを横切る回数を少なくすると共に、
グレインバウンダリに存在する再結合中心による消滅を
減少することができる。
また、本発明は、チャネル形成漁期以外の領域を比較的
抵抗の高いアモルファス構造のまま残存させることによ
って、特別に絶縁ゲート型電界効果半導体装置間のアイ
ソレーションが不要になる。
抵抗の高いアモルファス構造のまま残存させることによ
って、特別に絶縁ゲート型電界効果半導体装置間のアイ
ソレーションが不要になる。
さらに、本発明は、第４の半導体の上に絶縁ゲート膜を
形成した後、チャネル形成領域となる領域のみをアニー
ルするため、チャネル形成領域がアニールに際し、ゲー
ト絶縁膜によって覆われて大気に触れることなく、結晶
性の良好な結晶構造を得ることができる。
形成した後、チャネル形成領域となる領域のみをアニー
ルするため、チャネル形成領域がアニールに際し、ゲー
ト絶縁膜によって覆われて大気に触れることなく、結晶
性の良好な結晶構造を得ることができる。
第１図は本発明の積層型絶縁ゲート型電界効果半導体装
置の工程を示す縦断面図てある。第１図は同一基板上に
第１図（Ｄ）に示すごとく４つの絶縁ゲート型電界効果
半導体装置が設けられているが、第１図（Ａ）、
（Ｂ）、（Ｃ）は絶縁ゲート型電界効果半導体装置（6
2）、（63）の２つの絶縁ゲート型電界効果半導体装置
を作製する製造例を示す。
置の工程を示す縦断面図てある。第１図は同一基板上に
第１図（Ｄ）に示すごとく４つの絶縁ゲート型電界効果
半導体装置が設けられているが、第１図（Ａ）、
（Ｂ）、（Ｃ）は絶縁ゲート型電界効果半導体装置（6
2）、（63）の２つの絶縁ゲート型電界効果半導体装置
を作製する製造例を示す。
同一基板上に102ないし106個の絶縁ゲート型電界効果半
導体装置を作る場合もまったく同様である。
導体装置を作る場合もまったく同様である。
第１図において、絶縁基板（１）、たとえば石英ガラス
またはホウ珪酸ガラス基板上には、第１の導電膜（２）
が下側電極、あるいはリードとして設けられている。第
１の導電膜（２）は、本実施例において、酸化スズを主
成分とする透光性導電膜として0.5μｍの厚さに形成さ
れている。これに選択エッチングを施した。さらに、
第１の導電膜（２）上には、Ｐ型またはＮ型の導電型を
有する第１の非単結晶半導体（３）（以下、単に第１の
半導体S1という）を1000Åないし3000Åの厚さで設け、
その上に、第２の半導体または絶縁体好ましくは絶縁体
（４）（以下、単に第２の半導体S2という）を0.3μｍ
ないし３μｍの厚さで設け、さらに、その上に第１の半
導体と同一導電型を有する第３の半導体（５）（以下、
単に第３の半導体S3という）を0.1μｍないし0.5μｍの
厚さで設ける。
またはホウ珪酸ガラス基板上には、第１の導電膜（２）
が下側電極、あるいはリードとして設けられている。第
１の導電膜（２）は、本実施例において、酸化スズを主
成分とする透光性導電膜として0.5μｍの厚さに形成さ
れている。これに選択エッチングを施した。さらに、
第１の導電膜（２）上には、Ｐ型またはＮ型の導電型を
有する第１の非単結晶半導体（３）（以下、単に第１の
半導体S1という）を1000Åないし3000Åの厚さで設け、
その上に、第２の半導体または絶縁体好ましくは絶縁体
（４）（以下、単に第２の半導体S2という）を0.3μｍ
ないし３μｍの厚さで設け、さらに、その上に第１の半
導体と同一導電型を有する第３の半導体（５）（以下、
単に第３の半導体S3という）を0.1μｍないし0.5μｍの
厚さで設ける。
そして、第１の半導体S1ないし第３の半導体S3は、それ
ぞれ積層され、一つの積層体（スタックすなわち、Ｓと
いう）が構成されている。上記積層体Ｓは、上記積層に
よりNIN、PIP構造（Ｉは絶縁体または真性半導体）を有
している。
ぞれ積層され、一つの積層体（スタックすなわち、Ｓと
いう）が構成されている。上記積層体Ｓは、上記積層に
よりNIN、PIP構造（Ｉは絶縁体または真性半導体）を有
している。
第１図において、上面にITO（酸化インジューム・ス
ズ）MoSi2、TiSi2、WSi2、Ｗ、Ti、Mo、Cr等の耐熱性金
属導体（６）をここではCrをPCVD法により0.2μｍの厚
さに積層した。さらに、この導体を選択的に第２のフォ
トマクスを用いて除去した。
ズ）MoSi2、TiSi2、WSi2、Ｗ、Ti、Mo、Cr等の耐熱性金
属導体（６）をここではCrをPCVD法により0.2μｍの厚
さに積層した。さらに、この導体を選択的に第２のフォ
トマクスを用いて除去した。
次に、積層体Ｓは、さらに厚く作るため、予めLP CVD法
（減圧気相法）、PCVD法、または光CVD法により0.3μｍ
ないし１μｍの厚さに酸化珪素膜（７）を形成しておい
てもよい。PCVD法の場合はN2OとSiH4との反応を250℃で
行なわしめて作製した。
（減圧気相法）、PCVD法、または光CVD法により0.3μｍ
ないし１μｍの厚さに酸化珪素膜（７）を形成しておい
てもよい。PCVD法の場合はN2OとSiH4との反応を250℃で
行なわしめて作製した。
このＮ、ＰをN+NまたはP+PとしてN+NINN+、P+PIPP+（Ｉ
は絶縁体または真性半導体）としてＰまたはＮと電極と
の接触抵抗を下げることは有効であった。
は絶縁体または真性半導体）としてＰまたはＮと電極と
の接触抵抗を下げることは有効であった。
さらに、第１図（Ｂ）において、マスクを用いて選択
エッチング法により酸化珪素膜（７）からなる絶縁膜を
除去し、さらに、酸化珪素膜（７）をマスクとしてその
下の導体（６）、第３の半導体S3、第２の半導体S2、お
よび第１の半導体S1を除去し、残った積層体Ｓを互いに
概略同一形状に形成した。すべて同一マスクでプラズマ
気相エッチング、たとえばHF気体、またはCF＋Ｏの混合
気体を用い、0.1torrないし0.5torr30Wとしてエッチン
グ速度2000Å／分とした。
エッチング法により酸化珪素膜（７）からなる絶縁膜を
除去し、さらに、酸化珪素膜（７）をマスクとしてその
下の導体（６）、第３の半導体S3、第２の半導体S2、お
よび第１の半導体S1を除去し、残った積層体Ｓを互いに
概略同一形状に形成した。すべて同一マスクでプラズマ
気相エッチング、たとえばHF気体、またはCF＋Ｏの混合
気体を用い、0.1torrないし0.5torr30Wとしてエッチン
グ速度2000Å／分とした。
この後、これら第１の半導体S1（13）、第２の半導体S2
（14）、第３の半導体S3（15）、導電体（23）、絶縁体
（24）を覆ってチャネル形成領域を構成する真性または
Ｐ型の非単結晶半導体を第４の半導体S4として積層させ
た。この第４の半導体S4は、基板上にシランまたはジシ
ランのグロー放電法（PCVD法、光CVD法、LT CVD法（HOM
O CVD法ともいう））を利用して室温ないし500℃の温
度、たとえばPCVD法における250℃、0.1torr、30W、13.
56MHzの条件下にて設けたもので、非晶質（アモルファ
ス）、半非晶質（セミアモルファス）、または多結晶構
造の非単結晶珪素半導体を用いている。本実施例におい
ては、アモルファスまたはセミアモルファス半導体を中
心として示す。
（14）、第３の半導体S3（15）、導電体（23）、絶縁体
（24）を覆ってチャネル形成領域を構成する真性または
Ｐ型の非単結晶半導体を第４の半導体S4として積層させ
た。この第４の半導体S4は、基板上にシランまたはジシ
ランのグロー放電法（PCVD法、光CVD法、LT CVD法（HOM
O CVD法ともいう））を利用して室温ないし500℃の温
度、たとえばPCVD法における250℃、0.1torr、30W、13.
56MHzの条件下にて設けたもので、非晶質（アモルファ
ス）、半非晶質（セミアモルファス）、または多結晶構
造の非単結晶珪素半導体を用いている。本実施例におい
ては、アモルファスまたはセミアモルファス半導体を中
心として示す。
さらに、その上面に同一反応炉にて、第４の半導体表面
を大気に触れさせることなく窒化珪素膜（16）を光CVD
法にて、シラン（ジシランでも可）とアンモニアとを水
銀励起法の気相反応により作製し、その厚さは300Åな
いし2000Åとした。
を大気に触れさせることなく窒化珪素膜（16）を光CVD
法にて、シラン（ジシランでも可）とアンモニアとを水
銀励起法の気相反応により作製し、その厚さは300Åな
いし2000Åとした。
この絶縁膜は、13.56MHzないし2.45GHzの周波数の電磁
エネルギー、または光エネルギーにより活性化してDMS
（H2Si（CH3）2）のごときメチルシランの化学気相反応
法により炭化珪素を形成してもよい。
エネルギー、または光エネルギーにより活性化してDMS
（H2Si（CH3）2）のごときメチルシランの化学気相反応
法により炭化珪素を形成してもよい。
また、PCVD法により窒化珪素を形成させてもよい。
すると、第２の半導体S2（14）の側周辺では、チャネル
形成領域（９）、（９′）とその上のゲート絶縁物（2
6）としての絶縁物（16）を形成させた。第４の半導体
（S4）は、第１の半導体S1ないし第３の半導体S3を覆う
ように形成されると共に、第１の半導体S1と第３の半導
体S3とがダイオード接合を構成している。
形成領域（９）、（９′）とその上のゲート絶縁物（2
6）としての絶縁物（16）を形成させた。第４の半導体
（S4）は、第１の半導体S1ないし第３の半導体S3を覆う
ように形成されると共に、第１の半導体S1と第３の半導
体S3とがダイオード接合を構成している。
さらに、チャネル形成領域となる第４の半導体S4を単結
晶化とするために、レーザ光が照射される。これにYAG
レーザ（波長1.06μｍ、繰り返し周波数3KHz、操作スピ
ード30cm/sec、平均出力2W、光径250μｍφ）とした。
上記YAGレーザ光は、光学的手段によってさらに光径が
小さく絞れる。そして、この第４の半導体S4のうちレー
ザ光の照射された部分のみがアニールされ、単結晶また
は多結晶化（平均結晶粒径500Å以上）される。この
時、この第４の半導体S4は、その上面をゲート絶縁物
（26）により包まれているため、大気と触れることな
く、またアニールをスタックの上部より下方向に下方向
成長法により実施するため、結晶性がよく、実質的に単
結晶化させることが可能であった。
晶化とするために、レーザ光が照射される。これにYAG
レーザ（波長1.06μｍ、繰り返し周波数3KHz、操作スピ
ード30cm/sec、平均出力2W、光径250μｍφ）とした。
上記YAGレーザ光は、光学的手段によってさらに光径が
小さく絞れる。そして、この第４の半導体S4のうちレー
ザ光の照射された部分のみがアニールされ、単結晶また
は多結晶化（平均結晶粒径500Å以上）される。この
時、この第４の半導体S4は、その上面をゲート絶縁物
（26）により包まれているため、大気と触れることな
く、またアニールをスタックの上部より下方向に下方向
成長法により実施するため、結晶性がよく、実質的に単
結晶化させることが可能であった。
また、多結晶化としても、レーザ光は、スタックの上
部、すなわちチャネル形成領域のチャネル長方向の一方
の部分に対して照射されるため、一方から他方に向かっ
て結晶が成長する。これにより、キャリアの移動に際
し、そのキャリアは、グレインバウンダリを横切らない
ように、キャリアの流れと平行方向にグレインバウンダ
リを構成せしめる。その結果、キャリアは、グレインバ
ウンダリを必ず横切る必要が無くなり、結果として、こ
こでの再結合中心の存在によるキャリアの消滅を防ぐこ
とができる。すなわち逆方向のリーク電流をより少なく
し、順方向の電流の減少を単結晶に比べておさえること
ができる。
部、すなわちチャネル形成領域のチャネル長方向の一方
の部分に対して照射されるため、一方から他方に向かっ
て結晶が成長する。これにより、キャリアの移動に際
し、そのキャリアは、グレインバウンダリを横切らない
ように、キャリアの流れと平行方向にグレインバウンダ
リを構成せしめる。その結果、キャリアは、グレインバ
ウンダリを必ず横切る必要が無くなり、結果として、こ
こでの再結合中心の存在によるキャリアの消滅を防ぐこ
とができる。すなわち逆方向のリーク電流をより少なく
し、順方向の電流の減少を単結晶に比べておさえること
ができる。
また、逆方向リーク電流をより少なくできるため、高速
動作をさせることができる。
動作をさせることができる。
これは積層構造の縦チャネル型絶縁ゲート型電界効果半
導体装置をレーザアニールしたため固有の効果であると
推定される。
導体装置をレーザアニールしたため固有の効果であると
推定される。
さらに、このYAGレーザアニールは、基板を移動させる
ことにより光の照射する領域を選択的にチャネル形成領
域のみとすることが可能である。このため、絶縁表面を
有する基板のうち、特に必要な絶縁ゲート型電界効果半
導体装置の第４の半導体S4のみを選択的に単結晶または
多結晶化させることができるという大きな特長を有す
る。
ことにより光の照射する領域を選択的にチャネル形成領
域のみとすることが可能である。このため、絶縁表面を
有する基板のうち、特に必要な絶縁ゲート型電界効果半
導体装置の第４の半導体S4のみを選択的に単結晶または
多結晶化させることができるという大きな特長を有す
る。
第１図（Ｂ）において、次の工程として、さらに、第３
のマスクにより電極コンタクト（19）の穴開けを行な
い、この後、この積層体上のゲート絶縁膜（26）を覆っ
て第２の導電膜（17）を0.3μｍないし１μｍの厚さに
形成した。
のマスクにより電極コンタクト（19）の穴開けを行な
い、この後、この積層体上のゲート絶縁膜（26）を覆っ
て第２の導電膜（17）を0.3μｍないし１μｍの厚さに
形成した。
この導電膜（17）は、ITO（酸化インジューム・スズ）
のごとき透光性導電膜、TiSi2、MoSi2、WSi2、Ｗ、Ti、
Mo、Cr等の耐熱性導電膜としてもよい。ここではＰ型ま
たはＮ型の不純物を多量にドープされた珪素半導体（電
気伝導度１（Ωcm）−１ないし100（Ωcm）−１）をPCV
D法で作った。すなわち、0.3μｍの厚さにリンが１％添
加され、かつ微結晶性（粒径50Åないし300Å）の非単
結晶半導体をPCVD法で作製した。
のごとき透光性導電膜、TiSi2、MoSi2、WSi2、Ｗ、Ti、
Mo、Cr等の耐熱性導電膜としてもよい。ここではＰ型ま
たはＮ型の不純物を多量にドープされた珪素半導体（電
気伝導度１（Ωcm）−１ないし100（Ωcm）−１）をPCV
D法で作った。すなわち、0.3μｍの厚さにリンが１％添
加され、かつ微結晶性（粒径50Åないし300Å）の非単
結晶半導体をPCVD法で作製した。
この後、この上面にレジストによりマスク（18）を形成
した。さらに、第２図（Ｃ）に示されるごとく、第４の
フォトリソグラフィ技術により垂直方向よりの異方性エ
ッチングを行なった。すなわち、たとえばCF2Cl2、CF4+
O2、HF等の反応性気化をプラズマ化し、さらに、このプ
ラズマを基板の上方より垂直に矢印（28）のごとく加え
た。すると、導体（17）は、平面上で、たとえば、厚さ
0.3μｍをエッチングすると、この部分の被膜が除去さ
れるが、側面において、積層体および被膜の厚さの合計
２μｍないし３μｍを垂直方向に有する。このため、図
面に示すごとく垂直方向よりの異方性エッチングを行な
うと、破線（38）、（38′）のごとくにこれら導体をマ
スク（18）のある領域以外にも残すことができた。
した。さらに、第２図（Ｃ）に示されるごとく、第４の
フォトリソグラフィ技術により垂直方向よりの異方性エ
ッチングを行なった。すなわち、たとえばCF2Cl2、CF4+
O2、HF等の反応性気化をプラズマ化し、さらに、このプ
ラズマを基板の上方より垂直に矢印（28）のごとく加え
た。すると、導体（17）は、平面上で、たとえば、厚さ
0.3μｍをエッチングすると、この部分の被膜が除去さ
れるが、側面において、積層体および被膜の厚さの合計
２μｍないし３μｍを垂直方向に有する。このため、図
面に示すごとく垂直方向よりの異方性エッチングを行な
うと、破線（38）、（38′）のごとくにこれら導体をマ
スク（18）のある領域以外にも残すことができた。
その結果、積層体の側周辺のみに選択的にゲート電極を
設けることができた。
設けることができた。
さらに、このゲート電極は、第３の半導体の上方には存
在せず、結果として第３の半導体とゲート電極との寄生
容量を実質的にないに等しくすることができた。
在せず、結果として第３の半導体とゲート電極との寄生
容量を実質的にないに等しくすることができた。
かくして第１図（Ｃ）を得た。
第１図（Ｃ）は第１図（Ｄ）の平面図のＡ−Ａ′の縦断
面図を示す。符号はそれぞれ対応させている。第１図
（Ｃ）、（Ｄ）にて明らかなごとく、絶縁ゲート型電界
効果半導体装置（62）、（63）は、チャネル形成領域
（９）（９′）と２つを有し、ソース領域またはドレイ
ン領域（13）、ドレイン領域またはソース領域（15）を
共通に有している。また、２つのゲート電極（20）、
（20′）を有する。第３の半導体S3の電極は、耐熱性非
反応性の金属（23）（本実施例では、ITO＋Crの積層体
としてであり）に多層膜用のコンタクト（19）を介して
リード（21）に延在している。また、第１の半導体は、
第１の導電膜（12）をリードとしている。すなわち、図
面では２つの絶縁ゲート型電界効果半導体装置を対とし
て設けることができる。たとえば、２つの絶縁ゲート型
電界効果半導体装置のチャネル間の第２の半導体S2が絶
縁性であり、15μｍの幅を有するとすれば、数十ＭΩの
抵抗を有し、実質的に独立構成となる。また、この構造
は、結晶半導体とまったく異なった構造を有せしめるこ
とができた。
面図を示す。符号はそれぞれ対応させている。第１図
（Ｃ）、（Ｄ）にて明らかなごとく、絶縁ゲート型電界
効果半導体装置（62）、（63）は、チャネル形成領域
（９）（９′）と２つを有し、ソース領域またはドレイ
ン領域（13）、ドレイン領域またはソース領域（15）を
共通に有している。また、２つのゲート電極（20）、
（20′）を有する。第３の半導体S3の電極は、耐熱性非
反応性の金属（23）（本実施例では、ITO＋Crの積層体
としてであり）に多層膜用のコンタクト（19）を介して
リード（21）に延在している。また、第１の半導体は、
第１の導電膜（12）をリードとしている。すなわち、図
面では２つの絶縁ゲート型電界効果半導体装置を対とし
て設けることができる。たとえば、２つの絶縁ゲート型
電界効果半導体装置のチャネル間の第２の半導体S2が絶
縁性であり、15μｍの幅を有するとすれば、数十ＭΩの
抵抗を有し、実質的に独立構成となる。また、この構造
は、結晶半導体とまったく異なった構造を有せしめるこ
とができた。
さらに、第１図（Ｄ）において、他の一対の絶縁ゲート
型電界効果半導体装置（61）、（64）が平面図の上部に
示されている。この絶縁ゲート型電界効果半導体装置に
対応したＣ−Ｃ′の縦断面図は、第２図（Ａ）に示され
ている。
型電界効果半導体装置（61）、（64）が平面図の上部に
示されている。この絶縁ゲート型電界効果半導体装置に
対応したＣ−Ｃ′の縦断面図は、第２図（Ａ）に示され
ている。
すなわち、絶縁ゲート型電界効果半導体装置（64）の第
３の半導体S3（15）に連結した導体（16）には、コンタ
クト（19″）が設けられ、絶縁ゲート型電界効果半導体
装置（61）の第３の半導体S3に連結した導体（16′）を
有し、さらに絶縁ゲート型電界効果半導体装置（64）と
絶縁ゲート型電界効果半導体装置（62）、（63）は、導
体（16）により互いに連結されている。
３の半導体S3（15）に連結した導体（16）には、コンタ
クト（19″）が設けられ、絶縁ゲート型電界効果半導体
装置（61）の第３の半導体S3に連結した導体（16′）を
有し、さらに絶縁ゲート型電界効果半導体装置（64）と
絶縁ゲート型電界効果半導体装置（62）、（63）は、導
体（16）により互いに連結されている。
この２つの導体（16）、（16′）間（58）は、その下の
第３の半導体S3がアモルファスのため、10μｍないし30
μｍあれば十分な絶縁性を有しているので、特にアイソ
レイションが不要である。勿論、第１図の第２のフォト
マスクの際、第３の半導体S3も選択的に除去すると、
さらにアイソレイションを向上させられ好ましい。
第３の半導体S3がアモルファスのため、10μｍないし30
μｍあれば十分な絶縁性を有しているので、特にアイソ
レイションが不要である。勿論、第１図の第２のフォト
マスクの際、第３の半導体S3も選択的に除去すると、
さらにアイソレイションを向上させられ好ましい。
さらに、本発明における絶縁ゲート型電界効果半導体装
置は、チャネル形成領域（９）、（９′）、（９″）
（９）がレーザアニールにより水素または弗素を含有
し、単結晶または多結晶構造を有している。そして、こ
の単結晶は、互いに第４の半導体S4（25）におけるアモ
ルファス半導体領域（59）により電気的にアイソレイシ
ョンがなされている。すなわち、レーザアニールを上方
向のソース領域またはドレイン領域よりチャネル形成領
域に向かってレーザ光を照射して行なうに際し、絶縁ゲ
ート型電界効果半導体装置を構成する領域のみを選択的
に照射して単結晶または多結晶化せしめ、絶縁ゲート型
電界効果半導体装置間のアイソレイション領域（59）
は、アモルファス状態を残存させることにより絶縁性を
保たせることが可能である。
置は、チャネル形成領域（９）、（９′）、（９″）
（９）がレーザアニールにより水素または弗素を含有
し、単結晶または多結晶構造を有している。そして、こ
の単結晶は、互いに第４の半導体S4（25）におけるアモ
ルファス半導体領域（59）により電気的にアイソレイシ
ョンがなされている。すなわち、レーザアニールを上方
向のソース領域またはドレイン領域よりチャネル形成領
域に向かってレーザ光を照射して行なうに際し、絶縁ゲ
ート型電界効果半導体装置を構成する領域のみを選択的
に照射して単結晶または多結晶化せしめ、絶縁ゲート型
電界効果半導体装置間のアイソレイション領域（59）
は、アモルファス状態を残存させることにより絶縁性を
保たせることが可能である。
従来の横型絶縁ゲート型電界効果半導体装置におけるソ
ース領域またはドレイン領域の長さを10μｍとした時、
その抵抗は、500Ωないし10KΩであった。しかし、本実
施例の縦型絶縁ゲート型電界効果半導体装置におけるソ
ース領域またはドレイン領域の厚さ方向の長さを0.1μ
ｍとした時、その抵抗は、50KΩないし1MΩとなる。こ
の値は、前述の絶縁ゲート型電界効果半導体装置間の距
離が15μｍを有する時の抵抗である数十ＭΩと略一致す
る。
ース領域またはドレイン領域の長さを10μｍとした時、
その抵抗は、500Ωないし10KΩであった。しかし、本実
施例の縦型絶縁ゲート型電界効果半導体装置におけるソ
ース領域またはドレイン領域の厚さ方向の長さを0.1μ
ｍとした時、その抵抗は、50KΩないし1MΩとなる。こ
の値は、前述の絶縁ゲート型電界効果半導体装置間の距
離が15μｍを有する時の抵抗である数十ＭΩと略一致す
る。
かくして、たとえ多結晶であっても、その結晶粒界（グ
レインバウンダリ）は、キャリアの流れる方向と平行に
でき、結果としてグレインバウンダリでのキャリアの消
滅をより少なくすることができる効果を有する。
レインバウンダリ）は、キャリアの流れる方向と平行に
でき、結果としてグレインバウンダリでのキャリアの消
滅をより少なくすることができる効果を有する。
このことは単結晶半導体のみを用いて集積化された半導
体装置を設ける際のアイソレイション構造と大きく異な
るところである。さらに、この縦チャネル型絶縁ゲート
型電界効果半導体装置においては、ゲート電極を形成し
てしまった後、第４の半導体S4のうちのゲート電極で覆
われていない領域に対してＣ、Ｎ、Ｏをイオン注入また
はスパッタして絶縁化されたアモルファス領域にするこ
とも有効である。
体装置を設ける際のアイソレイション構造と大きく異な
るところである。さらに、この縦チャネル型絶縁ゲート
型電界効果半導体装置においては、ゲート電極を形成し
てしまった後、第４の半導体S4のうちのゲート電極で覆
われていない領域に対してＣ、Ｎ、Ｏをイオン注入また
はスパッタして絶縁化されたアモルファス領域にするこ
とも有効である。
さらに、第１図（Ｅ）は第１図（Ｄ）におけるＢ−Ｂ′
の縦断面図を示す。図面において、下側の第１の電極
（12）、（12′）が独立して設けられ、上側の第２の電
極（16）、（23）はリード（21）、コンタクト（19）に
連結していることがわかる。また、２つの絶縁ゲート型
電界効果半導体装置（63）、（64）間のアモルファス半
導体領域（59）は、それぞれの絶縁ゲート型電界効果半
導体装置のアイソレイションを行なわしめている。
の縦断面図を示す。図面において、下側の第１の電極
（12）、（12′）が独立して設けられ、上側の第２の電
極（16）、（23）はリード（21）、コンタクト（19）に
連結していることがわかる。また、２つの絶縁ゲート型
電界効果半導体装置（63）、（64）間のアモルファス半
導体領域（59）は、それぞれの絶縁ゲート型電界効果半
導体装置のアイソレイションを行なわしめている。
かくして、ソース領域またはドレイン領域を第１の半導
体（13）、チャネル形成領域（９）、（９′）を有する
第４の半導体S4（25）、ドレイン領域またはソース領域
を第３の半導体S3（15）により形成せしめ、単結晶また
は多結晶のチャネル形成領域側面には、ゲート絶縁物
（16）、その外側面にゲート電極（20）、（20′）を設
けた積層型の絶縁ゲート型電界効果半導体装置を作るこ
とができた。
体（13）、チャネル形成領域（９）、（９′）を有する
第４の半導体S4（25）、ドレイン領域またはソース領域
を第３の半導体S3（15）により形成せしめ、単結晶また
は多結晶のチャネル形成領域側面には、ゲート絶縁物
（16）、その外側面にゲート電極（20）、（20′）を設
けた積層型の絶縁ゲート型電界効果半導体装置を作るこ
とができた。
この発明において、チャネル長は、第２の半導体S2（1
4）の厚さで決められ、一般には、0.1μｍないし３μ
ｍ、本実施例では0.5μｍとした。さらに、このチャネ
ル形成領域を単結晶または多結晶化したため、カットオ
フ周辺部を30MHzないし100MHz、たとえば、Ｎチャネル
絶縁ゲート型電界効果半導体装置において、60MHzとす
ることができた。
4）の厚さで決められ、一般には、0.1μｍないし３μ
ｍ、本実施例では0.5μｍとした。さらに、このチャネ
ル形成領域を単結晶または多結晶化したため、カットオ
フ周辺部を30MHzないし100MHz、たとえば、Ｎチャネル
絶縁ゲート型電界効果半導体装置において、60MHzとす
ることができた。
第４の半導体S4にホウ素不純物を被膜形成の際わずか
（0.1PPMないし10PPM）添加して真性半導体、Ｐ型半導
体、またはＮ型半導体としてスレッシュホールド電圧の
制御を行うことは有効であった。
（0.1PPMないし10PPM）添加して真性半導体、Ｐ型半導
体、またはＮ型半導体としてスレッシュホールド電圧の
制御を行うことは有効であった。
かくして、ドレイン領域（15）、ソース領域（12）、ゲ
ート電極（20）または（20′）としてＶ＝5V、VGG＝5
V、動作周波数15.5MHzを得ることができた。
ート電極（20）または（20′）としてＶ＝5V、VGG＝5
V、動作周波数15.5MHzを得ることができた。
本発明の絶縁ゲート型電界効果半導体装置の大きな応用
分野であるインバータにつき以下に記す。
分野であるインバータにつき以下に記す。
第２図（Ａ）および（Ｂ）において、インバータ絶縁ゲ
ート型電界効果半導体装置は、第３図（Ａ）、（Ｂ）の
等価回路とその番号を対応させている。ドライバ（61）
は、左側の絶縁ゲート型電界効果半導体装置を、ロード
に右側の絶縁ゲート型電界効果半導体装置を用いた。第
３図（Ａ）ではロードのゲート電極（20）とVDD（65）
とを連続させるエンヘンスメント型、また第２図（Ｂ）
は出力とゲート電極（20）とを連続させたディプレッシ
ョン型の絶縁ゲート型電界効果半導体装置を示す。
ート型電界効果半導体装置は、第３図（Ａ）、（Ｂ）の
等価回路とその番号を対応させている。ドライバ（61）
は、左側の絶縁ゲート型電界効果半導体装置を、ロード
に右側の絶縁ゲート型電界効果半導体装置を用いた。第
３図（Ａ）ではロードのゲート電極（20）とVDD（65）
とを連続させるエンヘンスメント型、また第２図（Ｂ）
は出力とゲート電極（20）とを連続させたディプレッシ
ョン型の絶縁ゲート型電界効果半導体装置を示す。
さらに、このインバータの出力は（66）よりなり、この
基板上の２つの絶縁ゲート型電界効果半導体装置（6
1）、（64）を互いに離間することなく同一半導体ブロ
ック（13）、（14）、（15）に複合化して設けたことを
特長としている。
基板上の２つの絶縁ゲート型電界効果半導体装置（6
1）、（64）を互いに離間することなく同一半導体ブロ
ック（13）、（14）、（15）に複合化して設けたことを
特長としている。
この第２図（Ａ）インバータは、その等価回路を第３図
（Ａ）に示すが、第１図（Ｄ）における絶縁ゲート型電
界効果半導体装置（61）、（64）に対応した上側電極を
２つの絶縁ゲート型電界効果半導体装置として独立せし
め（19″）、（19）とした。かくすると、１つの絶縁ゲ
ート型電界効果半導体装置（64）（ロード）を電極（1
9）、ドレイン領域（15）、チャネル形成領域（９）、
ソース領域（13）、電極（12）、すなわち、出力（66）
かつ他の絶縁ゲート型電界効果半導体装置（ドライバ）
（61）の電極（12′）、ドレイン領域（13）、チャネル
形成領域（９″）、ソース領域（15）、電極（68）とし
て設けることが可能となる。
（Ａ）に示すが、第１図（Ｄ）における絶縁ゲート型電
界効果半導体装置（61）、（64）に対応した上側電極を
２つの絶縁ゲート型電界効果半導体装置として独立せし
め（19″）、（19）とした。かくすると、１つの絶縁ゲ
ート型電界効果半導体装置（64）（ロード）を電極（1
9）、ドレイン領域（15）、チャネル形成領域（９）、
ソース領域（13）、電極（12）、すなわち、出力（66）
かつ他の絶縁ゲート型電界効果半導体装置（ドライバ）
（61）の電極（12′）、ドレイン領域（13）、チャネル
形成領域（９″）、ソース領域（15）、電極（68）とし
て設けることが可能となる。
その結果、２つの絶縁ゲート型電界効果半導体装置を１
つの第１の半導体S1ないし第３の半導体S3のブロックと
一体化してエンヘンスメント型インバータとすることが
できた。
つの第１の半導体S1ないし第３の半導体S3のブロックと
一体化してエンヘンスメント型インバータとすることが
できた。
また、第２図（Ｂ）はその等価回路を第３図（Ａ）に示
すが、ディプレッション型のインバータを構成せしめた
ものである。すなわち、第２図（Ｂ）では、下側電極を
２つに分割した場合を示す。１つの絶縁ゲート型電界効
果半導体装置ロード（64）でVDD（65）、下側電極（1
2）、ドレイン領域（13）、チャネル形成領域（９）、
ソース領域（15）、電極（19）、すなわち、出力（6
6）、他の絶縁ゲート型電界効果半導体装置（ドライ
バ）、（61）でのドレイン領域（15）、チャネル形成領
域（９）、ソース領域（13）、電極（12）、VSS（68）
よりなり、入力（67）をゲート電極（20′）に出力（6
6）を第３の半導体S3より引き出させた。
すが、ディプレッション型のインバータを構成せしめた
ものである。すなわち、第２図（Ｂ）では、下側電極を
２つに分割した場合を示す。１つの絶縁ゲート型電界効
果半導体装置ロード（64）でVDD（65）、下側電極（1
2）、ドレイン領域（13）、チャネル形成領域（９）、
ソース領域（15）、電極（19）、すなわち、出力（6
6）、他の絶縁ゲート型電界効果半導体装置（ドライ
バ）、（61）でのドレイン領域（15）、チャネル形成領
域（９）、ソース領域（13）、電極（12）、VSS（68）
よりなり、入力（67）をゲート電極（20′）に出力（6
6）を第３の半導体S3より引き出させた。
かくのごとく、本発明は、縦チャネル型であり、チャネ
ル形成領域を単結晶またはグレインバウンダリがキャリ
アの流れを横切らないような多結晶構造とすることによ
り高速動作を可能にさせた。さらに、第２の半導体S2が
絶縁性であるため、30Vないし100Vの大電圧を第１の半
導体S1、第３の半導体S3間に加えてもショートすること
がない。また、第１の半導体S1、第３の半導体S3のいず
れがドレイン領域として作用しても、その外部は、絶縁
であるため、最も理想的な絶縁ゲート型電界効果半導体
装置といえる。
ル形成領域を単結晶またはグレインバウンダリがキャリ
アの流れを横切らないような多結晶構造とすることによ
り高速動作を可能にさせた。さらに、第２の半導体S2が
絶縁性であるため、30Vないし100Vの大電圧を第１の半
導体S1、第３の半導体S3間に加えてもショートすること
がない。また、第１の半導体S1、第３の半導体S3のいず
れがドレイン領域として作用しても、その外部は、絶縁
であるため、最も理想的な絶縁ゲート型電界効果半導体
装置といえる。
さらに、第４の半導体S4のチャネル形成領域下も第２の
半導体S2が絶縁性のため周波数特性の向上に寄与する２
つの絶縁ゲート型電界効果半導体装置を対として同時に
作ることができる。製造マスクも５回で十分であり、マ
スク精度を必要としない等の多くの特長をチャネル長が
0.2μｍないし１μｍときわめて短くできることに加え
て有せしめることができた。
半導体S2が絶縁性のため周波数特性の向上に寄与する２
つの絶縁ゲート型電界効果半導体装置を対として同時に
作ることができる。製造マスクも５回で十分であり、マ
スク精度を必要としない等の多くの特長をチャネル長が
0.2μｍないし１μｍときわめて短くできることに加え
て有せしめることができた。
本発明の絶縁ゲート型電界効果半導体装置において、逆
方向リークは、第１図に示すような第１の半導体S1また
は第３の半導体S3をSixCc-x（０＜ｘ＜１たとえば、ｘ
＝0.2）とすることにより、さらに、第２の半導体S2を
絶縁物化することにより、この第１の半導体S1、第３の
半導体S3の不純物が第２の半導体S2に流入することが少
なくなり、このＮ−Ｉ接合またはＰ−Ｉ接合のリーク
は、逆方向に10Vを加えても10nA/cm2であった。
方向リークは、第１図に示すような第１の半導体S1また
は第３の半導体S3をSixCc-x（０＜ｘ＜１たとえば、ｘ
＝0.2）とすることにより、さらに、第２の半導体S2を
絶縁物化することにより、この第１の半導体S1、第３の
半導体S3の不純物が第２の半導体S2に流入することが少
なくなり、このＮ−Ｉ接合またはＰ−Ｉ接合のリーク
は、逆方向に10Vを加えても10nA/cm2であった。
さらに、高温での動作において、電極の金属が非単結晶
の第１の半導体S1、第３の半導体S3内に混入して不良に
なりやすいため、この電極に密接した側をSixCc-x（０
＜ｘ＜１たとえば、ｘ＝0.2）とした。その結果、本実
施例の絶縁ゲート型電界効果半導体装置は、150℃で100
0時間動作させたが、何等の動作不良が1000素子を評価
しても見られなかった。これはこの電極に密接してアモ
ルファス珪素のみで第１の半導体S1または第３の半導体
S3を形成した場合、150℃で10時間も耐えないことを考
えると、きわめて高い信頼性の向上となった。
の第１の半導体S1、第３の半導体S3内に混入して不良に
なりやすいため、この電極に密接した側をSixCc-x（０
＜ｘ＜１たとえば、ｘ＝0.2）とした。その結果、本実
施例の絶縁ゲート型電界効果半導体装置は、150℃で100
0時間動作させたが、何等の動作不良が1000素子を評価
しても見られなかった。これはこの電極に密接してアモ
ルファス珪素のみで第１の半導体S1または第３の半導体
S3を形成した場合、150℃で10時間も耐えないことを考
えると、きわめて高い信頼性の向上となった。
さらに、かかる積層型の絶縁ゲート型電界効果半導体装
置のため、従来のように高精度のフォトリソグラフィ技
術を用いることなく、基板特に絶縁基板上に複数個の絶
縁ゲート型電界効果半導体装置、抵抗、キャパシタを作
ることが可能になった。そして、液晶またはクロミック
表示等の固体表示装置ディスプレイにまで発展させるこ
とが可能になった。
置のため、従来のように高精度のフォトリソグラフィ技
術を用いることなく、基板特に絶縁基板上に複数個の絶
縁ゲート型電界効果半導体装置、抵抗、キャパシタを作
ることが可能になった。そして、液晶またはクロミック
表示等の固体表示装置ディスプレイにまで発展させるこ
とが可能になった。
本発明における非単結晶半導体は、珪素、ゲルマニュー
ムまたは炭化珪素（SixCc-x０＜ｘ＜１）、絶縁体は炭
化珪素または窒化珪素を用いた。
ムまたは炭化珪素（SixCc-x０＜ｘ＜１）、絶縁体は炭
化珪素または窒化珪素を用いた。
本発明によれば、チャネル形成領域を多結晶構造となる
ようにアニール処理し、その他の領域をアモルファス構
造のままとして残存させているため、絶縁ゲート型電界
効果半導体装置の高周波における特性を向上させること
ができる。
ようにアニール処理し、その他の領域をアモルファス構
造のままとして残存させているため、絶縁ゲート型電界
効果半導体装置の高周波における特性を向上させること
ができる。
本発明によれば、チャネル形成領域をアニールする際
に、キャリアの流れる方向と平行にグレインバウンダリ
を長く存在させるように変成しているため、キャリアが
グレインバウンダリを横切る回数を少なくし、グレイン
バウンダリに存在する再結合中心によるキャリアの消滅
を減少させることができる。
に、キャリアの流れる方向と平行にグレインバウンダリ
を長く存在させるように変成しているため、キャリアが
グレインバウンダリを横切る回数を少なくし、グレイン
バウンダリに存在する再結合中心によるキャリアの消滅
を減少させることができる。
本発明によれば、チャネル形成領域以外の領域を比較的
抵抗の高いアモルファス構造のまま残存させているた
め、絶縁ゲート型電界効果半導体装置間のアイソレーシ
ョンが不要になる。
抵抗の高いアモルファス構造のまま残存させているた
め、絶縁ゲート型電界効果半導体装置間のアイソレーシ
ョンが不要になる。
本発明によれば、第４の半導体の上に絶縁ゲート膜を形
成した後、チャネル形成領域をアニールするため、ゲー
ト絶縁膜によってチャネル形成領域が大気に触れること
なく、結晶性の良好な結晶構造を得ることができる。
成した後、チャネル形成領域をアニールするため、ゲー
ト絶縁膜によってチャネル形成領域が大気に触れること
なく、結晶性の良好な結晶構造を得ることができる。
第１図は本発明の積層型絶縁ゲート型電界効果半導体装
置の工程を示す縦断面図である。 第２図は本発明の積層型絶縁ゲート半導体装置のインバ
ータ構造を示す。 第３図は第２図のインバータの等価回路を示す。 １……絶縁基板 ２、12……第１の導電膜 ３、13……非単結晶半導体（第１の半導体S1） ４、14……半導体または絶縁体（第２の半導体または絶
縁体S2） ５、15……第３の半導体S3 ６……耐熱性金属導体 ７……酸化珪素膜 ９、９′……チャネル形成領域 20、20′……ゲート電極 23……導電体 24……絶縁体 25……第４の半導体S4 26……ゲート絶縁物
置の工程を示す縦断面図である。 第２図は本発明の積層型絶縁ゲート半導体装置のインバ
ータ構造を示す。 第３図は第２図のインバータの等価回路を示す。 １……絶縁基板 ２、12……第１の導電膜 ３、13……非単結晶半導体（第１の半導体S1） ４、14……半導体または絶縁体（第２の半導体または絶
縁体S2） ５、15……第３の半導体S3 ６……耐熱性金属導体 ７……酸化珪素膜 ９、９′……チャネル形成領域 20、20′……ゲート電極 23……導電体 24……絶縁体 25……第４の半導体S4 26……ゲート絶縁物
Claims (1)
- 【請求項１】基板上に形成された第１の電極と、 前記第１の電極上に形成された第１の半導体と、 当該第１の半導体上に形成された第２の半導体または絶
縁体と、 当該第２の半導体または絶縁体上に形成された第３の半
導体と、 当該第３の半導体上に形成された第２の電極と、 少なくとも、前記第１ないし第３の半導体が概略同一形
状に積層された積層体と、 当該積層体の側部に隣接して設けられた非単結晶からな
る第４の半導体と、 当該第４の半導体上にゲート絶縁膜を介して設けられた
ゲート電極と、 から構成された絶縁ゲート型電界効果半導体装置を上記
基板上に複数形成する作製方法において、 前記積層体に第４の半導体としてアモルファス構造の半
導体を被着し、 当該第４の半導体を覆うゲート絶縁膜を形成した後、 チャネル形成領域を構成する第４の半導体の部分に選択
的に強光またはレーザ光を照射して、隣合った絶縁ゲー
ト型電界効果半導体装置間で第４の半導体の部分をアモ
ルファス構造のまま残存させ、当該隣合った絶縁ゲート
型電界効果半導体装置が互いに電気的に分離されること
を特徴とする絶縁ゲート型電界効果半導体装置作製方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58234102A JPH0716010B2 (ja) | 1983-12-12 | 1983-12-12 | 絶縁ゲート型電界効果半導体装置作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58234102A JPH0716010B2 (ja) | 1983-12-12 | 1983-12-12 | 絶縁ゲート型電界効果半導体装置作製方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25416094A Division JPH088366B2 (ja) | 1994-09-26 | 1994-09-26 | 絶縁ゲート型電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124974A JPS60124974A (ja) | 1985-07-04 |
| JPH0716010B2 true JPH0716010B2 (ja) | 1995-02-22 |
Family
ID=16965655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58234102A Expired - Lifetime JPH0716010B2 (ja) | 1983-12-12 | 1983-12-12 | 絶縁ゲート型電界効果半導体装置作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0716010B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231176A (ja) * | 1985-08-02 | 1987-02-10 | Sharp Corp | 積層型半導体装置 |
| JP2742747B2 (ja) * | 1992-05-29 | 1998-04-22 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタを有する多層半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208783A (ja) * | 1983-05-12 | 1984-11-27 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
-
1983
- 1983-12-12 JP JP58234102A patent/JPH0716010B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60124974A (ja) | 1985-07-04 |
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