JPS6095971A - 半導体被膜作製方法 - Google Patents
半導体被膜作製方法Info
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- JPS6095971A JPS6095971A JP58204445A JP20444583A JPS6095971A JP S6095971 A JPS6095971 A JP S6095971A JP 58204445 A JP58204445 A JP 58204445A JP 20444583 A JP20444583 A JP 20444583A JP S6095971 A JPS6095971 A JP S6095971A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、基板上の第１の電極上に異なる導電型の非単
結晶半導体を同一平面を有して形成する半導体装置の作
製方法に関する。この発明はかかる半導体を用いて、縦
チャネル型の積層型の相補絶縁ゲイト型半導体装置（以
下ＩＧＦという、相補型ＩＧＦはＣ／ＩＧＦという）を
作製する作製方法に関する。
結晶半導体を同一平面を有して形成する半導体装置の作
製方法に関する。この発明はかかる半導体を用いて、縦
チャネル型の積層型の相補絶縁ゲイト型半導体装置（以
下ＩＧＦという、相補型ＩＧＦはＣ／ＩＧＦという）を
作製する作製方法に関する。
本発明は絶縁性基板上の第１の導電性電極、第１の半導
体、第２の半導体または絶縁体、第３の半導体および第
２の導電性電極よりなる５層に積層された少なくとも２
つの積層体と、ざらにこの２つの積層体の側周辺に、チ
ャネルを形成する第４の非単結晶半導体を設け、そのそ
れぞれの側周辺を用いて一方をＰチャネル型ＩＧＦ （
以下ＰＩＧＦという）（図面右側に示ず）および他方を
ＮチャネルＩＧＦ （以下ＮＩＧＦという＞＜ｇ面左側
に示ずンを設けることを目的とする。
体、第２の半導体または絶縁体、第３の半導体および第
２の導電性電極よりなる５層に積層された少なくとも２
つの積層体と、ざらにこの２つの積層体の側周辺に、チ
ャネルを形成する第４の非単結晶半導体を設け、そのそ
れぞれの側周辺を用いて一方をＰチャネル型ＩＧＦ （
以下ＰＩＧＦという）（図面右側に示ず）および他方を
ＮチャネルＩＧＦ （以下ＮＩＧＦという＞＜ｇ面左側
に示ずンを設けることを目的とする。
本発明は１つの積層体を用いつつもその一方の導電性電
極を互いに共通にせしめることにより、Ｃ／ＩＧＦを直
列に連結してインバータ構成とせしめ、また、Ｃ／ＩＧ
Ｆを並列に連結し、その双方の電極を共通して設けるこ
とによりスイッチを構成せしめて、１つの積層体であり
なからＣ／ＩＧＦｔｊ成せしめたことを特徴としている
。
極を互いに共通にせしめることにより、Ｃ／ＩＧＦを直
列に連結してインバータ構成とせしめ、また、Ｃ／ＩＧ
Ｆを並列に連結し、その双方の電極を共通して設けるこ
とによりスイッチを構成せしめて、１つの積層体であり
なからＣ／ＩＧＦｔｊ成せしめたことを特徴としている
。
従来、単結晶珪素を用いた相補型の絶縁ゲイト型電界効
果半導体装置（以下Ｃ／ＭＯ５ともいう）が知られてい
る。
果半導体装置（以下Ｃ／ＭＯ５ともいう）が知られてい
る。
その−例を第１図に示す。
図面より明らかなごとく、Ｎ型の単結晶シリコン基板（
１）にＰウェル（９３）を設け、埋置したフィールド絶
縁物（９４）によりアイソレイションをしてＰチャネｔ
ｔ、ＭＯｓ、ＦＥＴ （１０）、Ｎヂャネ）ＬｉＮＯ２
゜ＦＥＴ （１０’）がそれぞれソース（２３）、＜１
３）、 ｌ−レイン（２５＞、＜１５＞、ゲイト電極（
４２）、（４０）として設けられた場合を示している。
１）にＰウェル（９３）を設け、埋置したフィールド絶
縁物（９４）によりアイソレイションをしてＰチャネｔ
ｔ、ＭＯｓ、ＦＥＴ （１０）、Ｎヂャネ）ＬｉＮＯ２
゜ＦＥＴ （１０’）がそれぞれソース（２３）、＜１
３）、 ｌ−レイン（２５＞、＜１５＞、ゲイト電極（
４２）、（４０）として設けられた場合を示している。
かかるＣ ７ＭＯ５の簗積回路（１ｃ）は、横チャネル
型であり、電気的には３つのタイオー１” （９０）。
型であり、電気的には３つのタイオー１” （９０）。
（９１）、（９２）によるアイソレイションがなされて
いる。
いる。
この３つのダイオードを有−ｕしめるため、アイソレイ
シコンの面積が大き（なっ°ζしまい、同一チャネル型
２つのＩＧＦに必要な面積の１．８〜２．５倍もの面積
を必要としてしまった。
シコンの面積が大き（なっ°ζしまい、同一チャネル型
２つのＩＧＦに必要な面積の１．８〜２．５倍もの面積
を必要としてしまった。
これほこの半導体が単結晶であるためであり、どうして
も避けることができない欠点である。そのため、ランチ
アップ現象等のトラブルが発生してしまった。
も避けることができない欠点である。そのため、ランチ
アップ現象等のトラブルが発生してしまった。
しかし、半導体としてこの単結晶半導体ではなく、アモ
ルファス珪素を含む非単結晶半導体を用いると、かかる
アイソレイションは実質的に不要となり、ラッチアップ
現象も理論的に存在せず、その概念を変えることができ
ることを本発明人は見いだした。
ルファス珪素を含む非単結晶半導体を用いると、かかる
アイソレイションは実質的に不要となり、ラッチアップ
現象も理論的に存在せず、その概念を変えることができ
ることを本発明人は見いだした。
本発明は、非単結晶半導体であって、がっＣ／ＩＧＦ
（積層型の縦チャネルであるため、従来の横チャネル単
結晶半導体で用いられるＭＯＳ、 ＦＥＴの装置と区別
してここではＩＧＦという）であるにもがかわらず、ア
イソレイション用のウェル（第１１１１１（り３） ）
を設けることなく、異なるヂャネル型を持つ２つの積層
体にそれぞれ対構造のＩＧＦを設ｉｌｌることによりＣ
／ＩＧＦを得ることができた。
（積層型の縦チャネルであるため、従来の横チャネル単
結晶半導体で用いられるＭＯＳ、 ＦＥＴの装置と区別
してここではＩＧＦという）であるにもがかわらず、ア
イソレイション用のウェル（第１１１１１（り３） ）
を設けることなく、異なるヂャネル型を持つ２つの積層
体にそれぞれ対構造のＩＧＦを設ｉｌｌることによりＣ
／ＩＧＦを得ることができた。
即ち、非単結晶半導体においては、形成された半導体膜
の厚さの１０倍以上あればそれを完全に絶縁体として取
り扱う°ことができる。即ちＰ、Ｉ、Ｈの厚さがそれぞ
れ０．１ μ、１μ、０．１ μあると、そのｌＪが１
μ、１０μ、１μ以上は実質的に絶縁体として取り扱う
ことができる。
の厚さの１０倍以上あればそれを完全に絶縁体として取
り扱う°ことができる。即ちＰ、Ｉ、Ｈの厚さがそれぞ
れ０．１ μ、１μ、０．１ μあると、そのｌＪが１
μ、１０μ、１μ以上は実質的に絶縁体として取り扱う
ことができる。
このため、従来の単結晶半導体を用いてＣ／ＭＯ５とは
まったく舅なるセル面積の小さいＣ／ＩＧＦを本発明に
おいて設けることができた。
まったく舅なるセル面積の小さいＣ／ＩＧＦを本発明に
おいて設けることができた。
本発明は、２つのＩＧＦを同一積層体内に対構成せしめ
て、このアイソレイションおよびＩＧＦ配線に必要な面
積を少なくさせたことを特長としている。即ち、単結晶
のＣ／ＭＯ５に比べて、アイソレイションに特に面積を
必要としない。さらに縦チャネル型とすることにより、
第４の半導体であるチャネル形成領域を構成する半導体
は、水素または弗素が添加された珪素を生成分とする非
単結晶半導体を用いている。さらに非単結晶半導体であ
り、単結晶半導体に比べてキャリア移動度が小さいとい
う欠点を有する。そのため、本発明は第２の半導体また
は絶縁体の膜厚を１μまたはそれ以下とし、その結果箱
４の半導体に形成されるチャネルを短チャネルとし、Ｉ
ＯＭＩＩｇ以上のカットオフ周波数を有せしめた。
て、このアイソレイションおよびＩＧＦ配線に必要な面
積を少なくさせたことを特長としている。即ち、単結晶
のＣ／ＭＯ５に比べて、アイソレイションに特に面積を
必要としない。さらに縦チャネル型とすることにより、
第４の半導体であるチャネル形成領域を構成する半導体
は、水素または弗素が添加された珪素を生成分とする非
単結晶半導体を用いている。さらに非単結晶半導体であ
り、単結晶半導体に比べてキャリア移動度が小さいとい
う欠点を有する。そのため、本発明は第２の半導体また
は絶縁体の膜厚を１μまたはそれ以下とし、その結果箱
４の半導体に形成されるチャネルを短チャネルとし、Ｉ
ＯＭＩＩｇ以上のカットオフ周波数を有せしめた。
かくすることによって、本発明をその設計仕様に基づい
て組み合わせることにより、ブラウン管に代わる平面テ
レビ用の固体表示装置の周辺回路等への応用回路を作る
ことができた。
て組み合わせることにより、ブラウン管に代わる平面テ
レビ用の固体表示装置の周辺回路等への応用回路を作る
ことができた。
第２図および第３図は本発明の半導体の作製方法であり
、さらに本発明を用いて得られる積層型ＩＧＦの縦断面
図の製造工程を示したものである。
、さらに本発明を用いて得られる積層型ＩＧＦの縦断面
図の製造工程を示したものである。
この図面はＰ型半導体およびＮ型半導体をそれぞれ（１
０）、（１０’）に形成し、この半導体を用いて、ＰＩ
ＣＦ （５３）、＜５４）とＮＩＧＦ （５１）、（５
２）との２つのＩＧＦをそれぞれ１つの積層体に作製す
る製造例を示すが、特に図面ではＰＩＧＦ （５３）お
よびＮＩＧＦ （５２）を直列に連結したインバータお
よびＮＩＧＦ、ＰＩＧＦの４つの例を示す。さらに集積
度を向上させる場合も同一プロセスで作製が可能である
。
０）、（１０’）に形成し、この半導体を用いて、ＰＩ
ＣＦ （５３）、＜５４）とＮＩＧＦ （５１）、（５
２）との２つのＩＧＦをそれぞれ１つの積層体に作製す
る製造例を示すが、特に図面ではＰＩＧＦ （５３）お
よびＮＩＧＦ （５２）を直列に連結したインバータお
よびＮＩＧＦ、ＰＩＧＦの４つの例を示す。さらに集積
度を向上させる場合も同一プロセスで作製が可能である
。
第２図（Ａ）において、絶縁基板例えば石英ガラスまた
はホウ珪酸ガラスの基板（１）上に酸化スズ、 ＴｉＳ
ｉ２．Ｗ、Ｃｒ等の第１の導電膜（２）を下側電極、リ
ードとして設けた。この実施例ではＣｒを主成分とする
導電膜を０．２μの厚さに形成している。これに選択エ
ッチを第１のマスク■を用いて施した。さらにこの上面
にＰまたはＮ型の導電型を有する第１の非単結晶半導体
（ここではＰ型とする）〈３）（以下単にＳｌという）
を１００〜３０００人を公知のＰＣＶＣＤ法により形成
した。この後、フォトレジスト（７１）を第２のマスク
■を用い、半導体（３）の他部を選択エツチングして除
去することによりＰ型半導体の領域（ｌＯ）を選択的に
形成した。
はホウ珪酸ガラスの基板（１）上に酸化スズ、 ＴｉＳ
ｉ２．Ｗ、Ｃｒ等の第１の導電膜（２）を下側電極、リ
ードとして設けた。この実施例ではＣｒを主成分とする
導電膜を０．２μの厚さに形成している。これに選択エ
ッチを第１のマスク■を用いて施した。さらにこの上面
にＰまたはＮ型の導電型を有する第１の非単結晶半導体
（ここではＰ型とする）〈３）（以下単にＳｌという）
を１００〜３０００人を公知のＰＣＶＣＤ法により形成
した。この後、フォトレジスト（７１）を第２のマスク
■を用い、半導体（３）の他部を選択エツチングして除
去することによりＰ型半導体の領域（ｌＯ）を選択的に
形成した。
さらに、Ｎ型の非単結晶半導体（３′）を２００〜１０
００人の厚さに領域（１０’）およびレジスト（７１）
上に作製した。図面では、Ｐ型半導体（３）は５ｉｘＣ
Ｉ−ｘ （０＜ ｘ ＜ １ 例えばＸ＝０．１）とし
、Ｎ型の半導体（３つは微結晶半導体とした。この後半
導体（３′）の下側のレジスト（７１）を超音波を用い
て溶去した。するとこのレジスト上のＮ型半導体も同時
にリフトオフされ、除去することができた。かくして第
２図（Ｃ）に示すごとく、第１の半導体（３）、＜３’
）であるＰ型半導体（３）、Ｎ型半導体（３゛）を概略
同一平面をなして第１の電極（２）上に形成させること
ができた。即ち、１・りのフォトレジストを一回は選択
エツチング、さらにリフトオフ用レジストとして用いる
ことにより基板（１）またはその上の電極上の全面にＰ
型半導体領域（３）とＮ型半導体領域（３°〉とを作る
ことができた。さらにこのそれぞれの半導体は互いに密
接することがないため、Ｐ型半導体層へのＮ型の不純物
の混入、またその逆もなく、それぞれの半導体をＰおよ
びＮとすることができた。
００人の厚さに領域（１０’）およびレジスト（７１）
上に作製した。図面では、Ｐ型半導体（３）は５ｉｘＣ
Ｉ−ｘ （０＜ ｘ ＜ １ 例えばＸ＝０．１）とし
、Ｎ型の半導体（３つは微結晶半導体とした。この後半
導体（３′）の下側のレジスト（７１）を超音波を用い
て溶去した。するとこのレジスト上のＮ型半導体も同時
にリフトオフされ、除去することができた。かくして第
２図（Ｃ）に示すごとく、第１の半導体（３）、＜３’
）であるＰ型半導体（３）、Ｎ型半導体（３゛）を概略
同一平面をなして第１の電極（２）上に形成させること
ができた。即ち、１・りのフォトレジストを一回は選択
エツチング、さらにリフトオフ用レジストとして用いる
ことにより基板（１）またはその上の電極上の全面にＰ
型半導体領域（３）とＮ型半導体領域（３°〉とを作る
ことができた。さらにこのそれぞれの半導体は互いに密
接することがないため、Ｐ型半導体層へのＮ型の不純物
の混入、またその逆もなく、それぞれの半導体をＰおよ
びＮとすることができた。
さらに、第２の半導体または絶縁体（４）（以下単にＳ
２という）（０，３〜３μ）をｒ’ＣＶＤ法により積層
した。
２という）（０，３〜３μ）をｒ’ＣＶＤ法により積層
した。
ココではｓＩ、 Ｎ４． （０≦ｘく４）とした、即ち
、ｘ−Ｑでは絶縁体に、Ｑ＜ｘ≦４では半導体また半絶
縁体となる。さらに再びＰ型半導体（５）およびＮ型半
導体（５つを２００〜１０００人の厚さに形成し、第３
のマスク■を用いて第１の半導体と同様のエツチングお
よびリフトオフプロセスを用い実施した。
、ｘ−Ｑでは絶縁体に、Ｑ＜ｘ≦４では半導体また半絶
縁体となる。さらに再びＰ型半導体（５）およびＮ型半
導体（５つを２００〜１０００人の厚さに形成し、第３
のマスク■を用いて第１の半導体と同様のエツチングお
よびリフトオフプロセスを用い実施した。
か（して第１の半導体と同一導電型を有する第３の半導
体（５）、（５′）（以下単にＳ３というＸ２００人〜
０．２μ）を積層（スクンク即ちＳという）して第２図
（Ｃ）を得た。そして第３の半導体（Ｓ３）もＰ型半導
体（５）、Ｎ型半導体（５′）を同一平面に選択的に作
製することができた。この積層により、領域（１０）は
Ｉ’ｌｌ”構造（Ｉは絶縁体または真性半導体）を有せ
しめ、また領域（１０’）はＮＩＮ接合を有せしめた。
体（５）、（５′）（以下単にＳ３というＸ２００人〜
０．２μ）を積層（スクンク即ちＳという）して第２図
（Ｃ）を得た。そして第３の半導体（Ｓ３）もＰ型半導
体（５）、Ｎ型半導体（５′）を同一平面に選択的に作
製することができた。この積層により、領域（１０）は
Ｉ’ｌｌ”構造（Ｉは絶縁体または真性半導体）を有せ
しめ、また領域（１０’）はＮＩＮ接合を有せしめた。
ｆｆ５３図（Ａ）において、半導体（５）、（５’）の
上面にＩＴＯ（酸化インジューム・スズ）、 Ｍｏ５Ｉ
、 ＋ Ｔ＋Ｓ＋ｔＩＷＳｉ、＋ Ｗ、Ｔｉ、Ｍｏ等の
耐熱性金属の第２の導体（６）ここではＣｒを電子ビー
ム法により０．２μの厚さに積層した。次にこの第２の
導体のうち積層体（５０入（５０’）を設けるための不
要部分を第４のフメトマスク■を用いて除去した。
上面にＩＴＯ（酸化インジューム・スズ）、 Ｍｏ５Ｉ
、 ＋ Ｔ＋Ｓ＋ｔＩＷＳｉ、＋ Ｗ、Ｔｉ、Ｍｏ等の
耐熱性金属の第２の導体（６）ここではＣｒを電子ビー
ム法により０．２μの厚さに積層した。次にこの第２の
導体のうち積層体（５０入（５０’）を設けるための不
要部分を第４のフメトマスク■を用いて除去した。
図面ではＩ’ｌＧＦ （５３）、（５４）を同一積層体
で互いに独立動作をさせるため、第２の導体（６）を選
択除去した。
で互いに独立動作をさせるため、第２の導体（６）を選
択除去した。
さらに積層上にＬＰＣＶＤ法（減圧気相法人ＰＣＶＤ法
または光ＣＶＤ法により０．３〜１μの厚さに酸化珪素
１１１１！（７）を形成した。ＰＣＶＤ法の場合ハＮ、
０と５ｉＨ１との反応を２５０℃で行わしめた。
または光ＣＶＤ法により０．３〜１μの厚さに酸化珪素
１１１１！（７）を形成した。ＰＣＶＤ法の場合ハＮ、
０と５ｉＨ１との反応を２５０℃で行わしめた。
この第１、第３の半導体のＮ、Ｐ層をＮＮまたはｐｐと
してＮｆＮＩＮＮ”、Ｐ’ＰＩＰＰ” （Ｉは絶縁体ま
たは真性半導体）としてＰまたはＮと第１、第２の電極
との接触抵抗を下げることは有効であった。
してＮｆＮＩＮＮ”、Ｐ’ＰＩＰＰ” （Ｉは絶縁体ま
たは真性半導体）としてＰまたはＮと第１、第２の電極
との接触抵抗を下げることは有効であった。
かくのごとくにして、本発明の第１の導体、第１の半導
体、第２の半導体または絶縁体、第３の半導体、第２の
導体を層状に形成して得た。
体、第２の半導体または絶縁体、第３の半導体、第２の
導体を層状に形成して得た。
さらに本発明方法をｒＧＦに応用した場合を以）に示す
。
。
即ち、第３図（Ｂ）に示すごとく、マスク■を用いてそ
れぞれの絶縁体（７）、導体（６）およびＳｌ、 Ｓ２
．Ｓ３を選択エツチング法により除去し、２つの積層体
（５０）、＜５０’）を形成した。［７１１ち、積層体
（５０）、＜５０’）におけるそれぞれの絶縁体（１７
）、（２７）第２の導体（１６）、＜２６） ５１．Ｓ
２．Ｓ３を互いに概略同一形状に形成して設けた。これ
らばずべて同一マスク■でマイクロ波（２，４５ＧＨｚ
）の異方性プラズマ気相エッチ法を用いた。エッチ用
気体はｃ４．肝またはＣｑ＋ ＯＬの混合気体を用いた
。圧力は０．１〜０．５ｔｏｒｒ、出力２００Ｗとして
、エッチ速度２００人／分とした。
れぞれの絶縁体（７）、導体（６）およびＳｌ、 Ｓ２
．Ｓ３を選択エツチング法により除去し、２つの積層体
（５０）、＜５０’）を形成した。［７１１ち、積層体
（５０）、＜５０’）におけるそれぞれの絶縁体（１７
）、（２７）第２の導体（１６）、＜２６） ５１．Ｓ
２．Ｓ３を互いに概略同一形状に形成して設けた。これ
らばずべて同一マスク■でマイクロ波（２，４５ＧＨｚ
）の異方性プラズマ気相エッチ法を用いた。エッチ用
気体はｃ４．肝またはＣｑ＋ ＯＬの混合気体を用いた
。圧力は０．１〜０．５ｔｏｒｒ、出力２００Ｗとして
、エッチ速度２００人／分とした。
かくしである積層体（５０）はＳｌ （Ｐ）、Ｓ２ （
Ｉ入５３（Ｐ）とし、また他の積層体（５０７）は５１
（Ｎ）。
Ｉ入５３（Ｐ）とし、また他の積層体（５０７）は５１
（Ｎ）。
Ｓ２ （１）、 Ｓ３ （Ｎ）として設けた。
この後、これらＮチャネルＩＧＦ用のＩ＃ｉ層体（５０
’）即ち領域（１０’）における第１の導体（１２＞、
＜１２’） 、 ５ｌ（１３）、（１３’）、Ｓ２ （
１４）、５３ （１５）、（１５’）、第２の導体（１
６）およびＰチャネルＩＧＦ用の積層体（５０）即ちブ
ロック（１０）における第１の導体（２２）、（２２’
）Ｓｌ （２３）、（２３′）、５２（２４）、５３（
２５）、（２５つ、第２の導体（２６）、（２６）を覆
ってチャネル形成領域を構成する真性またはＰ−または
Ｎ−型の非ｆｌｉ結晶半導体を第４の半導体（３５）と
して積層さ・ｌた。この第４の半導体（３５）は、基板
上にシランのグロー放電法（ＰＣＶＤ法）、光ｃｖｏ法
、ＬＴ ＣＶＤ法（ＩＩＯＭＯＣＶＤ法ともいう）を利
用して、室温〜５ｏｏ℃の温度例えばＰＣＶＤ法におけ
る２５０℃、０．１ ｔｏｒｒ、 ３０Ｗ、 １３．５
６ＭＨｚの条件下にて設けたもので、非晶質（アモルフ
ァス）または半非晶質（セミアモルファス）または多結
晶構造の非単結晶珪素半導体を用いている。本発明にお
いては水素または弗素が添加されたアモルファスまたは
セミアモルファスの珪素半導体を中心として示す。
’）即ち領域（１０’）における第１の導体（１２＞、
＜１２’） 、 ５ｌ（１３）、（１３’）、Ｓ２ （
１４）、５３ （１５）、（１５’）、第２の導体（１
６）およびＰチャネルＩＧＦ用の積層体（５０）即ちブ
ロック（１０）における第１の導体（２２）、（２２’
）Ｓｌ （２３）、（２３′）、５２（２４）、５３（
２５）、（２５つ、第２の導体（２６）、（２６）を覆
ってチャネル形成領域を構成する真性またはＰ−または
Ｎ−型の非ｆｌｉ結晶半導体を第４の半導体（３５）と
して積層さ・ｌた。この第４の半導体（３５）は、基板
上にシランのグロー放電法（ＰＣＶＤ法）、光ｃｖｏ法
、ＬＴ ＣＶＤ法（ＩＩＯＭＯＣＶＤ法ともいう）を利
用して、室温〜５ｏｏ℃の温度例えばＰＣＶＤ法におけ
る２５０℃、０．１ ｔｏｒｒ、 ３０Ｗ、 １３．５
６ＭＨｚの条件下にて設けたもので、非晶質（アモルフ
ァス）または半非晶質（セミアモルファス）または多結
晶構造の非単結晶珪素半導体を用いている。本発明にお
いては水素または弗素が添加されたアモルファスまたは
セミアモルファスの珪素半導体を中心として示す。
さらに、その上面に゛同一反応炉にて、第４の半導体表
面を大気に触れさせることな（窒化珪素膜（３４）を光
ＣＶＤ法にてシラン（ジシランでも可）とアンモニアと
を水銀励起法の気相反応により作製し、厚さは３００〜
２０００人とした。
面を大気に触れさせることな（窒化珪素膜（３４）を光
ＣＶＤ法にてシラン（ジシランでも可）とアンモニアと
を水銀励起法の気相反応により作製し、厚さは３００〜
２０００人とした。
この絶縁膜は１３．５６ＭＩＩｚ〜２．４５ＧＩｌｚの
周波数の電磁エネルギにより活性化した窒素またはアン
モニア雰囲気に１００〜４００℃浸して固相−気相反応
の窒化珪素を形成してもよい。
周波数の電磁エネルギにより活性化した窒素またはアン
モニア雰囲気に１００〜４００℃浸して固相−気相反応
の窒化珪素を形成してもよい。
また、ＰＣＶＤ法により窒化珪素を形成させてもよい。
すると５２ （１４）、＜２４）の側周辺では、チャネ
ル形成領域（９’＞（９）とその上のゲイト絶縁物（３
４）として構成させ得た。第４の半導体（３５）はＳｌ
、Ｓ３とはダイオード接合を構成させている。
ル形成領域（９’＞（９）とその上のゲイト絶縁物（３
４）として構成させ得た。第４の半導体（３５）はＳｌ
、Ｓ３とはダイオード接合を構成させている。
この第４の半導体（３５）（例えばＰ型の珪素）および
ゲイト絶縁物（３４）を最初領域（５２）、＜ ５３
）に対してのみ設け、さらに酸化珪素物マスクをして領
域（１０）に他の第４の半導体（例えばＮ型の珪素）お
よび絶縁物を積層し、それぞれの領域に適した微量のＰ
またはＮ型の不純物が添加された半導体とすることは、
１枚のマスクが増加するがスレッシュホールド電圧の制
御に関して有効である。
ゲイト絶縁物（３４）を最初領域（５２）、＜ ５３
）に対してのみ設け、さらに酸化珪素物マスクをして領
域（１０）に他の第４の半導体（例えばＮ型の珪素）お
よび絶縁物を積層し、それぞれの領域に適した微量のＰ
またはＮ型の不純物が添加された半導体とすることは、
１枚のマスクが増加するがスレッシュホールド電圧の制
御に関して有効である。
第３図（Ｂ）において、さらに第６のマスク■により電
極穴開けを行い、この後この積層体上のゲイト絶縁物の
窒化珪素膜（３４）を覆って第２の導電膜（３０）を０
．３〜１μの厚さに形成した。
極穴開けを行い、この後この積層体上のゲイト絶縁物の
窒化珪素膜（３４）を覆って第２の導電膜（３０）を０
．３〜１μの厚さに形成した。
この導電膜（３０）はＩＴＯ（酸化インジューム・スズ
）のごとき透光性導電膜、 Ｔｉ５ｉｚ 、ＭｏＳｉ、
、ＷＳｉ３ 。
）のごとき透光性導電膜、 Ｔｉ５ｉｚ 、ＭｏＳｉ、
、ＷＳｉ３ 。
Ｗ、Ｔｉ、Ｍｏ等の耐熱性導電膜としてもよい。ここで
はＮ型の不純物の多量にドープされた珪素半導体をＰＣ
ＶＤ法で作った。即ち、０．４ μの厚さにリンが１％
添加され、かつ微結晶性（粒径５０〜３００人）の非単
結晶半導体をＰＣＶＤ法で作製した。
はＮ型の不純物の多量にドープされた珪素半導体をＰＣ
ＶＤ法で作った。即ち、０．４ μの厚さにリンが１％
添加され、かつ微結晶性（粒径５０〜３００人）の非単
結晶半導体をＰＣＶＤ法で作製した。
この後、この上面に第７のマスク■によりレジスト（３
Ｂ＞、＜３８’）、（３８りを形成した。
Ｂ＞、＜３８’）、（３８りを形成した。
さらに第３図（Ｃ）に示されるごとく、第７のフォトリ
ソグラフィ技術■により垂直方向よりの異方性エッチを
第５のフォトリソグラフィと同様に行った。即ち例えば
ＣＦｔＣＩ□＋ ＣＦ４＋ＯＬ、肝等の反応性気体をマ
イクロ波にてプラズマ化し、さらにこのプラズマを基板
の上方より加えた。すると導体（３０）は、平面上（上
表面）は厚さく０．４ μ）をエッチすると、この被膜
は除去されるが、側面では積層体の厚さおよび被膜の厚
さの合計の２〜３μを垂直方向に有する。このため、図
面に示すごとき垂直方向よりの異方性エッチを行うと、
破線（３９）、＜３９’）のごとくにこれら導体をマス
ク（３８）。
ソグラフィ技術■により垂直方向よりの異方性エッチを
第５のフォトリソグラフィと同様に行った。即ち例えば
ＣＦｔＣＩ□＋ ＣＦ４＋ＯＬ、肝等の反応性気体をマ
イクロ波にてプラズマ化し、さらにこのプラズマを基板
の上方より加えた。すると導体（３０）は、平面上（上
表面）は厚さく０．４ μ）をエッチすると、この被膜
は除去されるが、側面では積層体の厚さおよび被膜の厚
さの合計の２〜３μを垂直方向に有する。このため、図
面に示すごとき垂直方向よりの異方性エッチを行うと、
破線（３９）、＜３９’）のごとくにこれら導体をマス
ク（３８）。
（３Ｂ’） （３８つのある領域以外にも残すことがで
きた。
きた。
その結果、第３図（Ｃ）に示すごとく、積層体（１０）
、＜１０’）の側周辺のみに選択的にゲイト電極用残存
物（３９）、（３９’）を設けることができた。本発明
は、この残存物をゲイト電極（４０）、（４１）、（４
２）、（４３）とし、それらは第２の半導体（１６）、
＜２６）の上方には存在せず、結果として第２の半導体
とディト電極との寄生容量を実質的にないに等しくする
ことができた。
、＜１０’）の側周辺のみに選択的にゲイト電極用残存
物（３９）、（３９’）を設けることができた。本発明
は、この残存物をゲイト電極（４０）、（４１）、（４
２）、（４３）とし、それらは第２の半導体（１６）、
＜２６）の上方には存在せず、結果として第２の半導体
とディト電極との寄生容量を実質的にないに等しくする
ことができた。
図面において、積層体（５０）、＜５０’）の側周辺の
導体のうち、ゲイト電極およびそのり−）” （４０）
〜（４３）とする以外の他の側周辺の導体を第８のフォ
トマスク■により水平方向の気相エッチ法により除去し
それぞれのゲイトを独立動作させた。
導体のうち、ゲイト電極およびそのり−）” （４０）
〜（４３）とする以外の他の側周辺の導体を第８のフォ
トマスク■により水平方向の気相エッチ法により除去し
それぞれのゲイトを独立動作させた。
かくして第３図（Ｃ）を得た。
Ａ−Ａ’を中心とした縦断面図の第４図（Ａ）の平面図
を第３図（Ａ）として示す。またその電気的等価回路を
第４図（Ｂ）に示す。図面より明らかなどと＜ （５３
）、＜５４）はＰＩＧＦ、（５１）、＜５２）はＮＩＧ
Ｆである。番号はそれぞれ第３図（Ｃ）に対応させてい
る。
を第３図（Ａ）として示す。またその電気的等価回路を
第４図（Ｂ）に示す。図面より明らかなどと＜ （５３
）、＜５４）はＰＩＧＦ、（５１）、＜５２）はＮＩＧ
Ｆである。番号はそれぞれ第３図（Ｃ）に対応させてい
る。
第４図（Ａ ＞、＜ Ｂ ＞および第３障１（Ｃ）にて
明らかなごとく、２つのブロックの異なる導電型のＩＧ
Ｆを互いに連結させてＣ／［ＧＦを有せしめることがで
きる。ここでは４つのＩＧＦ （５１）〜（５４）を有
し、それぞれ対を為す２つのチャネル（９）、＜９’）
のと４つを有する。そしてＩＧＦ （５２）、＜５３）
によりインバータとして構成させることができた。この
ため、ゲイト電極（４１）、（４２）は互いに連結し入
力（６３）とし、第１の導体は互いに共通させて出力（
６４）としている。
明らかなごとく、２つのブロックの異なる導電型のＩＧ
Ｆを互いに連結させてＣ／［ＧＦを有せしめることがで
きる。ここでは４つのＩＧＦ （５１）〜（５４）を有
し、それぞれ対を為す２つのチャネル（９）、＜９’）
のと４つを有する。そしてＩＧＦ （５２）、＜５３）
によりインバータとして構成させることができた。この
ため、ゲイト電極（４１）、（４２）は互いに連結し入
力（６３）とし、第１の導体は互いに共通させて出力（
６４）としている。
ドレイン電圧ｖ２．は（６２）、ν５．は（６５）に連
結している。ここで重要なことは１つのブロックに２つ
のＩＧＰがあってもそれらはまったく独立して扱うこと
ができる。このことによりＩＧＦは１つの積層体の片側
に複数個配設しても、それらがｌθμ以上離れていれば
同様に独立動作をさせることができる。さらにゲイト電
極（６３）が２つの積層体の３３上を横切っても横方向
の非単結晶特有の絶縁性のためＩＧＦ （５２）、＜５
３）には寄生容量の発生を促さない。
結している。ここで重要なことは１つのブロックに２つ
のＩＧＰがあってもそれらはまったく独立して扱うこと
ができる。このことによりＩＧＦは１つの積層体の片側
に複数個配設しても、それらがｌθμ以上離れていれば
同様に独立動作をさせることができる。さらにゲイト電
極（６３）が２つの積層体の３３上を横切っても横方向
の非単結晶特有の絶縁性のためＩＧＦ （５２）、＜５
３）には寄生容量の発生を促さない。
また領域（７２）においては下側の電極が設けられてい
ないため、ゲイ） （６３）によりチャネルが０「オン
」になっても、上側の第２の導体（１６）（２６’＞と
第１の導体（６４）とが電気的に絶縁されている。即ち
、（７２）のアイソレイション領域の存在により、第１
図に示すごときダイオードによるアイソレイションが不
要であるという非単結晶珪素の特性を本発明のＩＧＦは
用いている。
ないため、ゲイ） （６３）によりチャネルが０「オン
」になっても、上側の第２の導体（１６）（２６’＞と
第１の導体（６４）とが電気的に絶縁されている。即ち
、（７２）のアイソレイション領域の存在により、第１
図に示すごときダイオードによるアイソレイションが不
要であるという非単結晶珪素の特性を本発明のＩＧＦは
用いている。
即ち、本発明のＣ／Ｉ’ＧＦにおいては、第１の導体を
半導体（５１〜Ｓ４）が覆い、第２の導体と約１０μ以
上の横方向のアイソレイション領域（７２）を設けるこ
とにより、クロストーク、リークを除去することができ
る。これはＩＣ化をする時の設計ルールとして重要であ
る。
半導体（５１〜Ｓ４）が覆い、第２の導体と約１０μ以
上の横方向のアイソレイション領域（７２）を設けるこ
とにより、クロストーク、リークを除去することができ
る。これはＩＣ化をする時の設計ルールとして重要であ
る。
即ち、図面では２つのＩＧＦ （５１）、（５２）およ
び（５３）、（５４）を対（ペア）として設けることが
できる。これは２つのＩＧＦのチャネル間の半導体また
は絶縁体が絶縁性であり、１０μ以上の巾をＳｌ 、
Ｓ２゜Ｓ３が有すれば数十ＭΩの抵抗となり、実質的に
独立構成をし得るためであり、その特性を利用すること
により結晶半導体とはまったく異なった縦チャネル型の
構造を有せしめることができた。
び（５３）、（５４）を対（ペア）として設けることが
できる。これは２つのＩＧＦのチャネル間の半導体また
は絶縁体が絶縁性であり、１０μ以上の巾をＳｌ 、
Ｓ２゜Ｓ３が有すれば数十ＭΩの抵抗となり、実質的に
独立構成をし得るためであり、その特性を利用すること
により結晶半導体とはまったく異なった縦チャネル型の
構造を有せしめることができた。
本発明の第４の半導体（３０）はアモルファス珪素を含
む非単結晶半導体を用い、その中の不対結合手の中和用
に水素を用いており、その表面を大気に触れさせること
なくゲイト絶縁物を作製している。さらにこの第４の半
導体上にはフォトレジストをそのプロセス中に触れさせ
ることがなく、特性劣化がない。さらにこの半導体とＰ
またはＨのＳｌ、５３とは十分ダイオード特性を有せし
めるため、製造上の難点がまったくないという他の特長
を有する。
む非単結晶半導体を用い、その中の不対結合手の中和用
に水素を用いており、その表面を大気に触れさせること
なくゲイト絶縁物を作製している。さらにこの第４の半
導体上にはフォトレジストをそのプロセス中に触れさせ
ることがなく、特性劣化がない。さらにこの半導体とＰ
またはＨのＳｌ、５３とは十分ダイオード特性を有せし
めるため、製造上の難点がまったくないという他の特長
を有する。
この発明において、チャネル長はｓ２ （１４）、＜２
４）の厚さで決められ、一般には０．１〜３μここでは
１．０μとした。かくのごとき短チャネルのため非単結
晶半導体（２５）の移動度が単結晶の１１５〜１／１０
０Ｌかないにもかかわらず、１０ＭＩＩｚ以上のカット
オフ周波数特性を双対のトランジスタに有せしめた。
４）の厚さで決められ、一般には０．１〜３μここでは
１．０μとした。かくのごとき短チャネルのため非単結
晶半導体（２５）の移動度が単結晶の１１５〜１／１０
０Ｌかないにもかかわらず、１０ＭＩＩｚ以上のカット
オフ周波数特性を双対のトランジスタに有せしめた。
かくして、Ｃ／ＩＧＦインバータとしテＶＤＤ＝ ｌ０
ＶＶ４（＝１０Ｖ、動作周波数１７．６ＭＨｚを得るこ
とができた。
ＶＶ４（＝１０Ｖ、動作周波数１７．６ＭＨｚを得るこ
とができた。
また逆方向リークは、第１図に示すような３１またはＳ
３を５ｉｘＣｌ−ｘ（０＜ｘ＜１ 例えばｘ ＝０．２
＞とすることにより、さらにＳ２を５ｔＪＮ４−ＪＣ
（０≦ｘく４）または５ｉＸｃｌ−ｘ （Ｑ＜ｘ＜ １
）として絶縁物化することにより、このＳｌ、Ｓ３の不
純物が８２に流入することが少なくなり、このＮ−１接
合またはＰ−Ｉ １９合のリークは逆方向にＩＯＶを加
えても１０ｎＡ／ Ｃａ以下であった。これは単結晶の
逆リークよりもさらに２〜３桁も少なく、非単結晶半導
体特有の物性を積極的に利用したことによる好ましいも
のであった。さらに高温での動作において、電極の金属
が非単結晶の５１． Ｓ３内に混入して不良になりやす
いため、この電極に密接した側を５ｉｘＣ１−）＜（０
＜ｘ＜１例えばｘ＝０．２）とした。その結果１５０℃
で１０００時間動作させたが何等の動作不良が１０００
素子を評価しても見られなかった。これはこの電極に密
接してアモルファス珪素のみでＳｌまたはＳ３を形成し
た場合、１５０℃で１０時間も耐えないことを考えると
、きわめて高い信頼性の向上となった。
３を５ｉｘＣｌ−ｘ（０＜ｘ＜１ 例えばｘ ＝０．２
＞とすることにより、さらにＳ２を５ｔＪＮ４−ＪＣ
（０≦ｘく４）または５ｉＸｃｌ−ｘ （Ｑ＜ｘ＜ １
）として絶縁物化することにより、このＳｌ、Ｓ３の不
純物が８２に流入することが少なくなり、このＮ−１接
合またはＰ−Ｉ １９合のリークは逆方向にＩＯＶを加
えても１０ｎＡ／ Ｃａ以下であった。これは単結晶の
逆リークよりもさらに２〜３桁も少なく、非単結晶半導
体特有の物性を積極的に利用したことによる好ましいも
のであった。さらに高温での動作において、電極の金属
が非単結晶の５１． Ｓ３内に混入して不良になりやす
いため、この電極に密接した側を５ｉｘＣ１−）＜（０
＜ｘ＜１例えばｘ＝０．２）とした。その結果１５０℃
で１０００時間動作させたが何等の動作不良が１０００
素子を評価しても見られなかった。これはこの電極に密
接してアモルファス珪素のみでＳｌまたはＳ３を形成し
た場合、１５０℃で１０時間も耐えないことを考えると
、きわめて高い信頼性の向上となった。
以上の説明のごとく、本発明は積層型のＩＧＦのため、
従来のように＾精度のフォトリソグラフィ技術を用いる
ことなく、基板特に絶縁基鈑上に複数個のＣ／ＩＧＦを
作ることが可能になった。そしてその応用として、イメ
ージセンサ、液晶表示ディスプレイにまで発展させるこ
とが可能になった。
従来のように＾精度のフォトリソグラフィ技術を用いる
ことなく、基板特に絶縁基鈑上に複数個のＣ／ＩＧＦを
作ることが可能になった。そしてその応用として、イメ
ージセンサ、液晶表示ディスプレイにまで発展させるこ
とが可能になった。
本発明における非単結晶半導体は珪素、ゲルマニューム
または炭化珪素（ＳｉｘＣ１−ｘ Ｏ＜ ｘ ＜ １
）。
または炭化珪素（ＳｉｘＣ１−ｘ Ｏ＜ ｘ ＜ １
）。
絶縁体は炭化珪素または窒化珪素を用いた。
第１図は従来の相補型絶縁ディト型半導体装置を示ず。
第２図は本発明方法の製造工程を示す。
第３図は本発明方法を応用した相補型積層型絶縁ゲイト
型半導体装置の工程を示す縦断面図を示す。 第４図は本発明方法を応用した積層型絶縁ゲイト型半導
体の平面図および等価回路を示す。 特許出願人 ノ ｏＩＩＯ 射１ｔ’ｊＪ 葛２■ −ｙ〜−鍬９０ １０’ １０
型半導体装置の工程を示す縦断面図を示す。 第４図は本発明方法を応用した積層型絶縁ゲイト型半導
体の平面図および等価回路を示す。 特許出願人 ノ ｏＩＩＯ 射１ｔ’ｊＪ 葛２■ −ｙ〜−鍬９０ １０’ １０
Claims (1)
- 【特許請求の範囲】 １、基板上に選択的に第１の電極を形成せしめる工程と
、前記基板上および第１の電極上に一導電型の非単結晶
半導体を形成する工程と、レジストにより前記半導体を
選択的にマスクをして他部を除去する工程と、該除去さ
れた領域と前記レジスト上に逆導電型の非単結晶半導体
を形成する工程と、前記レジストを除去してリフトオフ
により該レジスト上の逆導電型の半導体層を除去するこ
とにより前記第１の電極および前記基板上の一部の領域
に一導電型の非単結晶半導体を形成する工程とを有する
ことを特徴とする半導体装置作製方法。 ２、基板上に選択的に第１の電極を形成せしめる工程と
、前記基板上および第１の電極上に一導電型の非単結晶
半導体を形成する工程と、レジストにより前記半導体を
選択的にマスクをして他部を除去する工程と、該除去さ
れた領域と前記レジスト上に逆導電型の非単結晶半導体
を形成する上程と、前記レジストを除去してリフトオフ
により該レジスト上の逆導電型の半導体層を除去するこ
とにより前記第１の電極および前記基板上の一部の領域
に一導電型の非単結晶半導体を形成することにより第１
の半導体を形成する工程と、該半導体上に第２の半導体
または絶縁物を形成する工程と、該第２の半導体または
絶縁物上に前記第１の半導体を形成すると同一工程によ
り第３の半導体を形成するとともに該半導体上に第２の
電極を形成する工程とを有することにより、前記基板上
の一部に１ｌｌｒ’接合構成と、他部にＩＮ接合構成と
を形成したことを特徴とする半導体装置作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204445A JP2564503B2 (ja) | 1983-10-31 | 1983-10-31 | 半導体被膜作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204445A JP2564503B2 (ja) | 1983-10-31 | 1983-10-31 | 半導体被膜作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095971A true JPS6095971A (ja) | 1985-05-29 |
| JP2564503B2 JP2564503B2 (ja) | 1996-12-18 |
Family
ID=16490641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204445A Expired - Lifetime JP2564503B2 (ja) | 1983-10-31 | 1983-10-31 | 半導体被膜作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564503B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120134U (ja) * | 1988-02-09 | 1989-08-15 |
-
1983
- 1983-10-31 JP JP58204445A patent/JP2564503B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120134U (ja) * | 1988-02-09 | 1989-08-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2564503B2 (ja) | 1996-12-18 |
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