JPH0586665B2 - - Google Patents
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- JPH0586665B2 JPH0586665B2 JP58201428A JP20142883A JPH0586665B2 JP H0586665 B2 JPH0586665 B2 JP H0586665B2 JP 58201428 A JP58201428 A JP 58201428A JP 20142883 A JP20142883 A JP 20142883A JP H0586665 B2 JPH0586665 B2 JP H0586665B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Description
【発明の詳細な説明】
本発明は、基板上の非単結晶半導体を用いた縦
チヤネル型の積層型の相補絶縁ゲイト型半導体装
置（以下IGFという、相補型IGFはＣ／IGFとい
う）に関する。
チヤネル型の積層型の相補絶縁ゲイト型半導体装
置（以下IGFという、相補型IGFはＣ／IGFとい
う）に関する。
本発明は絶縁性基板上の第１の導電性電極、第
１の半導体、第２の半導体または絶縁体、第３の
半導体および第２の導電性電極よりなる５層に積
層された積層体の２つの側周辺に、さらにチヤネ
ルを形成する第４の非単結晶半導体を設け、その
それぞれの側周辺を用いて一方をＰチヤネル型
IGF（以下PIGFという）および他方をＮチヤネル
IGF（以下NIGFという）を設けることを目的と
する。
１の半導体、第２の半導体または絶縁体、第３の
半導体および第２の導電性電極よりなる５層に積
層された積層体の２つの側周辺に、さらにチヤネ
ルを形成する第４の非単結晶半導体を設け、その
それぞれの側周辺を用いて一方をＰチヤネル型
IGF（以下PIGFという）および他方をＮチヤネル
IGF（以下NIGFという）を設けることを目的と
する。
本発明は１つの積層体を用いつつもその一方の
導電性電極を互いに共通にせしめることにより、
Ｃ／IGFを直列に連結してインバータ構成とせし
め、また、Ｃ／IGFを並列に連結し、その双方の
電極を共通して設けることによりスイツチを構成
せしめて、１つの積層体でありながらＣ／IGF構
成せしめたことを特徴としている。
導電性電極を互いに共通にせしめることにより、
Ｃ／IGFを直列に連結してインバータ構成とせし
め、また、Ｃ／IGFを並列に連結し、その双方の
電極を共通して設けることによりスイツチを構成
せしめて、１つの積層体でありながらＣ／IGF構
成せしめたことを特徴としている。
従来、単結晶珪素を用いた相補型の絶縁ゲイト
型電界効果半導体装置（以下Ｃ／MOSともいう）
が知られている。
型電界効果半導体装置（以下Ｃ／MOSともいう）
が知られている。
その一例を第１図に示す。
図面より明らかなごとく、Ｎ型の単結晶シリコ
ン基板１にＰウエル９４を設け、埋置したフイー
ルド絶縁物９３によりアイソレイシヨンをしてＮ
チヤネルMOS.FET５２、ＰチヤネルMOS.FET
５１がそれぞれソース１３′，１３、ドレイン１
５′，１５、ゲイト電極４１，４０として設けら
れた場合を示している。
ン基板１にＰウエル９４を設け、埋置したフイー
ルド絶縁物９３によりアイソレイシヨンをしてＮ
チヤネルMOS.FET５２、ＰチヤネルMOS.FET
５１がそれぞれソース１３′，１３、ドレイン１
５′，１５、ゲイト電極４１，４０として設けら
れた場合を示している。
かかるＣ／MOSの集積回路ICは、横チヤネル
型であり、電気的には３つのダイオード９０，９
１，９２によるアイソレイシヨンがなされてい
る。
型であり、電気的には３つのダイオード９０，９
１，９２によるアイソレイシヨンがなされてい
る。
この３つのダイオードを有せしめるため、アイ
ソレイシヨンの面積が大きくなつてしまい、同一
チヤネル型２つのIGFに必要な面積の1.8〜2.5倍
もの面積を必要としてしまつた。
ソレイシヨンの面積が大きくなつてしまい、同一
チヤネル型２つのIGFに必要な面積の1.8〜2.5倍
もの面積を必要としてしまつた。
これはこの半導体が単結晶であるためであり、
どうしても避けることができない欠点である。そ
のため、ラツチアツプ現象等のトラブルが発生し
てしまつた。
どうしても避けることができない欠点である。そ
のため、ラツチアツプ現象等のトラブルが発生し
てしまつた。
しかし、半導体としてこの単結晶半導体ではな
く、アモルフアス珪素を含む非単結晶半導体を用
いると、かかるアイソレイシヨンは実質的に不要
となり、その概念を変えることができることを本
発明人は見いだした。
く、アモルフアス珪素を含む非単結晶半導体を用
いると、かかるアイソレイシヨンは実質的に不要
となり、その概念を変えることができることを本
発明人は見いだした。
本発明は、非単結晶半導体であつて、かつＣ／
IGF（積層型の縦チヤネルであるため、従来の横
チヤネル単結晶半導体で用いられるMOS.FETの
装置と区別してここではIGFという）であるにも
かかわらず、アイソレイシヨン用のウエル（第１
図９４）を設けることなく、同一積層体であるに
もかかわらず、Ｃ／IGFを得ることができた。
IGF（積層型の縦チヤネルであるため、従来の横
チヤネル単結晶半導体で用いられるMOS.FETの
装置と区別してここではIGFという）であるにも
かかわらず、アイソレイシヨン用のウエル（第１
図９４）を設けることなく、同一積層体であるに
もかかわらず、Ｃ／IGFを得ることができた。
即ち、非単結晶半導体においては、形成された
半導体膜の厚さの20倍以上あればそれを完全に絶
縁体として取り扱うことができる。即ちP.I.Nの
厚さがそれぞれ0.1μ、1μ、0.1μあると、その巾が
2μ、20μ、2μ以上は実質的に絶縁体として取り扱
うことができる。
半導体膜の厚さの20倍以上あればそれを完全に絶
縁体として取り扱うことができる。即ちP.I.Nの
厚さがそれぞれ0.1μ、1μ、0.1μあると、その巾が
2μ、20μ、2μ以上は実質的に絶縁体として取り扱
うことができる。
このため、従来の単結晶半導体を用いてＣ／
MOSとはまつたく異なるセル面積の小さいＣ／
IGFを本発明において設けることができた。
MOSとはまつたく異なるセル面積の小さいＣ／
IGFを本発明において設けることができた。
本発明は、２つのIGMを同一積層体内に対構
成せしめて、このアイソレイシヨンおよびIGF配
線に必要な面積を少なくさせたことを特長として
いる。即ち、単結晶のＣ／MOSに比べて、アイ
ソレイシヨンに特に面積を必要としない。さらに
縦チヤネル型とすることにより、第４の半導体で
あるチヤネル形成領域を構成する半導体は、水素
または弗素が添加された珪素を主成分とする非単
結晶半導体を用いている。さらに非単結晶半導体
であり、この単結晶半導体に比べてキヤリア移動
度が小さいという欠点を有する。そのため、本発
明は第２の半導体または絶縁体の膜厚を1μまた
はそれ以下とし、その結果第４の半導体に形成さ
れるチヤネルを短チヤネルとし、10MHz以上のカ
ツトオフ周波数を有せしめた。
成せしめて、このアイソレイシヨンおよびIGF配
線に必要な面積を少なくさせたことを特長として
いる。即ち、単結晶のＣ／MOSに比べて、アイ
ソレイシヨンに特に面積を必要としない。さらに
縦チヤネル型とすることにより、第４の半導体で
あるチヤネル形成領域を構成する半導体は、水素
または弗素が添加された珪素を主成分とする非単
結晶半導体を用いている。さらに非単結晶半導体
であり、この単結晶半導体に比べてキヤリア移動
度が小さいという欠点を有する。そのため、本発
明は第２の半導体または絶縁体の膜厚を1μまた
はそれ以下とし、その結果第４の半導体に形成さ
れるチヤネルを短チヤネルとし、10MHz以上のカ
ツトオフ周波数を有せしめた。
かくすることによつて、本発明をその設計仕様
に基づいて組み合わせることにより、ブラウン管
に代わる平面テレビ用の固体表示装置の周辺回路
等への応用回路を作ることができた。
に基づいて組み合わせることにより、ブラウン管
に代わる平面テレビ用の固体表示装置の周辺回路
等への応用回路を作ることができた。
第２図および第３図は、本発明を実施するため
の積層型IGFの縦断面図の製造工程を示したもの
である。
の積層型IGFの縦断面図の製造工程を示したもの
である。
この図面はPIGF５１，５４とNIGF５２，５
３の２つのIGFを１つの積層体に作製する製造例
を示すが、特に図面ではＣ／IGFを直列に連結し
たインバータ１０′、並列に連結したスイツチ１
０をそれぞれ左領域、右領域に示す。さらに集積
度を向上させる場合も同一プロセスで作製が可能
である。
３の２つのIGFを１つの積層体に作製する製造例
を示すが、特に図面ではＣ／IGFを直列に連結し
たインバータ１０′、並列に連結したスイツチ１
０をそれぞれ左領域、右領域に示す。さらに集積
度を向上させる場合も同一プロセスで作製が可能
である。
第２図Ａにおいて、絶縁基板例えば石英ガラス
またはホウ珪酸のガラス基板１上に酸化スズ、
TiSi2、Ｗ、Cr等の第１の導電膜２を下側電極、
リードとして設けた。この実施例ではCrを主成
分とする導電膜を0.2μの厚さに形成している。こ
れに選択エツチを第１のマスクを用いて施し
た。さらにこの上面にＰまたはＮ型の導電型を有
する第１の非単結晶半導体（ここではＰ型とす
る）３（以下単にS1という）を100〜3000Åを公
知のPCVCD法により形成した。この後、フオト
レジスト７１を第２のマスクを用い、PIGFの
領域上に形成した。さらにＮ型の非単結晶半導体
３′を200〜1000Åの厚さに作製した。図面ではＰ
型半導体３はSixC1-x（０＜ｘ＜１例えばｘ＝0.1）
とし、Ｎ型の半導体３′は微結晶半導体とした。
この後、半導体３′の下側のレジストを超音波を
用いて溶去した。するとこのレジスト上のＮ型半
導体も同時にリフトオフされ、除去することがで
きた。かくして第２図Ｃに示すごとく、第２の半
導体３，３′であるＰ型半導体３、Ｎ型半導体
３′を概略同一平面をなして第１の電極２上に形
成させることができた。そして７１のアイソレイ
シヨン領域に10MΩ以上の信頼性を有せしめるこ
とができた。さらに、第２の半導体または絶縁体
４（以下単にS2という）（0.3〜3μ）をPCVD法に
より積層した。
またはホウ珪酸のガラス基板１上に酸化スズ、
TiSi2、Ｗ、Cr等の第１の導電膜２を下側電極、
リードとして設けた。この実施例ではCrを主成
分とする導電膜を0.2μの厚さに形成している。こ
れに選択エツチを第１のマスクを用いて施し
た。さらにこの上面にＰまたはＮ型の導電型を有
する第１の非単結晶半導体（ここではＰ型とす
る）３（以下単にS1という）を100〜3000Åを公
知のPCVCD法により形成した。この後、フオト
レジスト７１を第２のマスクを用い、PIGFの
領域上に形成した。さらにＮ型の非単結晶半導体
３′を200〜1000Åの厚さに作製した。図面ではＰ
型半導体３はSixC1-x（０＜ｘ＜１例えばｘ＝0.1）
とし、Ｎ型の半導体３′は微結晶半導体とした。
この後、半導体３′の下側のレジストを超音波を
用いて溶去した。するとこのレジスト上のＮ型半
導体も同時にリフトオフされ、除去することがで
きた。かくして第２図Ｃに示すごとく、第２の半
導体３，３′であるＰ型半導体３、Ｎ型半導体
３′を概略同一平面をなして第１の電極２上に形
成させることができた。そして７１のアイソレイ
シヨン領域に10MΩ以上の信頼性を有せしめるこ
とができた。さらに、第２の半導体または絶縁体
４（以下単にS2という）（0.3〜3μ）をPCVD法に
より積層した。
ここではSi3N4-x（０ｘ＜４）とした。即ち、
ｘ＝０では絶縁体に、０＜ｘ＜４では半導体また
半絶縁体となる。さらに再び微結晶のＮ型半導体
５′を200〜1000Åの厚さに形成し、同様のリフト
オフプロセスを用い第３のマスクを用いて実施
した。次に第１の半導体と同一導電型を有する第
３の半導体５（以下単にS3という）（200Å〜
0.2μ）を積層（スタツク即ちＳという）して設け
た。そして第３の半導体S3もＰ型半導体５、Ｎ
型半導体５′を同一平面に選択的に作製すること
ができた。この積層により、領域５１，５４は
PIP構造（Ｉは絶縁体または真性半導体）を有せ
しめ、また領域５２，５３はNIN接合を有せし
めた。
ｘ＝０では絶縁体に、０＜ｘ＜４では半導体また
半絶縁体となる。さらに再び微結晶のＮ型半導体
５′を200〜1000Åの厚さに形成し、同様のリフト
オフプロセスを用い第３のマスクを用いて実施
した。次に第１の半導体と同一導電型を有する第
３の半導体５（以下単にS3という）（200Å〜
0.2μ）を積層（スタツク即ちＳという）して設け
た。そして第３の半導体S3もＰ型半導体５、Ｎ
型半導体５′を同一平面に選択的に作製すること
ができた。この積層により、領域５１，５４は
PIP構造（Ｉは絶縁体または真性半導体）を有せ
しめ、また領域５２，５３はNIN接合を有せし
めた。
第３図Ａにおいて、半導体５，５′の上面に
ITO（酸化インジユーム・スズ）、MoSi2、TiSi2、
WSi2、Ｗ、Ti、Mo等の耐熱性金属の第２の導
体６、ここではCrを電子ビーム法により0.2μの厚
さに積層した。次にこの第２の導体のうち積層体
５０，５０′を設けるための不要部分を第４のフ
オトマスクを用いて除去した。
ITO（酸化インジユーム・スズ）、MoSi2、TiSi2、
WSi2、Ｗ、Ti、Mo等の耐熱性金属の第２の導
体６、ここではCrを電子ビーム法により0.2μの厚
さに積層した。次にこの第２の導体のうち積層体
５０，５０′を設けるための不要部分を第４のフ
オトマスクを用いて除去した。
さらに積層上にLP CVD法（減圧気相法）、
PCVD法または光CVD法により0.3〜1μの厚さに
酸化珪素膜７を形成した。PCVD法の場合はN2
ＯとSiH4との反応を250℃で行わしめた。
PCVD法または光CVD法により0.3〜1μの厚さに
酸化珪素膜７を形成した。PCVD法の場合はN2
ＯとSiH4との反応を250℃で行わしめた。
この第１、第３の半導体のＮ，Ｐ層をN+Ｎま
たはP+ＰとしてN+NINN+，P+PIPP+（Ｉは絶縁
体または真性半導体）としてＰまたはＮと第１、
第２の電極との接触抵抗を下げることは有効であ
つた。
たはP+ＰとしてN+NINN+，P+PIPP+（Ｉは絶縁
体または真性半導体）としてＰまたはＮと第１、
第２の電極との接触抵抗を下げることは有効であ
つた。
かくのごとくにして、第１の導体、第１の半導
体、第２の半導体または絶縁体、第３の半導体、
第２の導体を層状に形成して得た。
体、第２の半導体または絶縁体、第３の半導体、
第２の導体を層状に形成して得た。
次に第３図Ｂに示すごとく、マスクを用いて
それぞれの絶縁体７，導体６およびＳ１，Ｓ２，
Ｓ３を選択エツチング法により除去し、積層体５
０，５０′を形成した。即ち、積層体５０，５
０′におけるそれぞれの第２の導体１６，２６お
よびブロツク１０′，１０において、S1，S2，S3
を互いに概略同一形状に形成して設けた。これら
はすべて同一マスクでマイクロ波（2.45GHz）
の異方性プラズマ気相エツチ法を用いた。エツチ
用気体はCF4，HFまたはCF4＋O2の混合気体を
用いた。圧力は0.1〜0.5torr出力200wとして、エ
ツチ速度200Å／分とした。
それぞれの絶縁体７，導体６およびＳ１，Ｓ２，
Ｓ３を選択エツチング法により除去し、積層体５
０，５０′を形成した。即ち、積層体５０，５
０′におけるそれぞれの第２の導体１６，２６お
よびブロツク１０′，１０において、S1，S2，S3
を互いに概略同一形状に形成して設けた。これら
はすべて同一マスクでマイクロ波（2.45GHz）
の異方性プラズマ気相エツチ法を用いた。エツチ
用気体はCF4，HFまたはCF4＋O2の混合気体を
用いた。圧力は0.1〜0.5torr出力200wとして、エ
ツチ速度200Å／分とした。
かくして１つのブロツク内にS1，S3において
選択的にＰ型半導体とＮ型半導体とを形成させる
ことができた。そしてこれらはともに同一表面を
有せしめることができた。
選択的にＰ型半導体とＮ型半導体とを形成させる
ことができた。そしてこれらはともに同一表面を
有せしめることができた。
この後、これら積層体５０′即ちブロツク１
０′における第１の導体１２，１２′、Ｓ１ １
３，１３′、S2 １４、Ｓ３ １５，１５′、第
２導体１６およびブロツク１０における第１の導
体２２、S1 ２３，２３′、S2 ２４、S3 ２
５，２５′、第２の導体２６を覆つてチヤネル形
成領域を構成する真性またはＰまたはＮ型の非単
結晶半導体を第４の半導体３５として積層させ
た。この第４の半導体３５は、基板上にシランの
グロー放電法（PCVD法）、光CVD法、LT CVD
法（HOMO CVD法ともいう）を利用して、室
温〜500℃の温度例えばPCVD法における250℃、
0.1torr、30W、13.56MHzの条件下にて設けたも
ので、非晶質（アモルフアス）または半非晶質
（セミアモルフアス）または多結晶構造の非単結
晶珪素半導体を用いている。本発明においては水
素または弗素が添加されたアモルフアスまたはセ
ミアモルフアスの珪素半導体を中心として示す。
０′における第１の導体１２，１２′、Ｓ１ １
３，１３′、S2 １４、Ｓ３ １５，１５′、第
２導体１６およびブロツク１０における第１の導
体２２、S1 ２３，２３′、S2 ２４、S3 ２
５，２５′、第２の導体２６を覆つてチヤネル形
成領域を構成する真性またはＰまたはＮ型の非単
結晶半導体を第４の半導体３５として積層させ
た。この第４の半導体３５は、基板上にシランの
グロー放電法（PCVD法）、光CVD法、LT CVD
法（HOMO CVD法ともいう）を利用して、室
温〜500℃の温度例えばPCVD法における250℃、
0.1torr、30W、13.56MHzの条件下にて設けたも
ので、非晶質（アモルフアス）または半非晶質
（セミアモルフアス）または多結晶構造の非単結
晶珪素半導体を用いている。本発明においては水
素または弗素が添加されたアモルフアスまたはセ
ミアモルフアスの珪素半導体を中心として示す。
さらに、その上面に同一反応炉にて、第４の半
導体表面を大気に触れさせることなく窒化珪素膜
３４を光CVD法にてシラン（ジシランでも可）
とアンモニアとを水銀励起法の気相反応により作
製し、厚さは300〜2000Åとした。
導体表面を大気に触れさせることなく窒化珪素膜
３４を光CVD法にてシラン（ジシランでも可）
とアンモニアとを水銀励起法の気相反応により作
製し、厚さは300〜2000Åとした。
この絶縁膜は13.56MHz〜2.45GHzの周波数の電
磁エネルギにより活性化した窒素またはアンモニ
ア雰囲気に100〜400℃浸して固相−気相反応の窒
素化珪素を形成してもよい。
磁エネルギにより活性化した窒素またはアンモニ
ア雰囲気に100〜400℃浸して固相−気相反応の窒
素化珪素を形成してもよい。
また、PCVD法により窒化珪素を形成させても
よい。
よい。
するとS2１４，２４の側周辺では、チヤネル
形成領域９，９′とその上のゲイト絶縁物３４と
して構成させ得た。第４の半導体２５はS1，S3
とはダイオード接合を構成させている。
形成領域９，９′とその上のゲイト絶縁物３４と
して構成させ得た。第４の半導体２５はS1，S3
とはダイオード接合を構成させている。
この第４の半導体３５（例えばＰ型の珪素）お
よびゲイト絶縁物３４を最初領域５２，５３に対
してのみ設け、さらに酸化珪素物マスクをして領
域５１，５４に他の第４の半導体（例えばＮ型の
珪素）および絶縁物を積層し、それぞれのブロツ
クに適した微量のP-またはN-型の不純物が添加
された半導体とすることは、１枚のマスクが増加
するがスレツシユホールド電圧の制御に関して有
効である。
よびゲイト絶縁物３４を最初領域５２，５３に対
してのみ設け、さらに酸化珪素物マスクをして領
域５１，５４に他の第４の半導体（例えばＮ型の
珪素）および絶縁物を積層し、それぞれのブロツ
クに適した微量のP-またはN-型の不純物が添加
された半導体とすることは、１枚のマスクが増加
するがスレツシユホールド電圧の制御に関して有
効である。
第３図Ｂにおいて、さらに第６のマスクによ
り電極穴開けを行い、この後この積層体上の窒化
珪素膜２４を覆つて第２の導電膜３０を0.3〜1μ
の厚さに形成した。
り電極穴開けを行い、この後この積層体上の窒化
珪素膜２４を覆つて第２の導電膜３０を0.3〜1μ
の厚さに形成した。
この導電膜３０はITO（酸化インジユーム・ス
ズ）のごとき透光性導電膜、TiSi2、MoSi2、
WSi2、Ｗ、Ti、Mo等の耐熱性導電膜としても
よい。ここではＮ型の不純物の多量にドープされ
た珪素半導体をPCVD法で作つた。即ち、0.4μの
厚さにリンが１％添加され、かつ微結晶性（粒径
50〜300Å）の非単結晶半導体をPCVD法で作製
した。
ズ）のごとき透光性導電膜、TiSi2、MoSi2、
WSi2、Ｗ、Ti、Mo等の耐熱性導電膜としても
よい。ここではＮ型の不純物の多量にドープされ
た珪素半導体をPCVD法で作つた。即ち、0.4μの
厚さにリンが１％添加され、かつ微結晶性（粒径
50〜300Å）の非単結晶半導体をPCVD法で作製
した。
この後、この上面に第７のマスクによりレジ
スト３８，３８′を形成した。
スト３８，３８′を形成した。
さらに第３図Ｃに示されるごとく、第７のフオ
トリソグラフイ技術により垂直方向よりの異方
性エツチを第５のフオトリソグラフイと同様に行
つた。即ち例えばCF2Cl2、CF4＋O2、HF等の反
応性気体をマイクロ波にてプラズマ化し、さらに
このプラズマを基板の上方より加えた。すると導
体３０は、平面上（上表面）は厚さ（0.4μ）をエ
ツチすると、この被膜は除去されるが、側面では
積層体の厚さおよび被膜の厚さの合計の２〜3μ
を垂直方向に有する。このため、図面に示すごと
き垂直方向よりの異方性エツチを行うと、破線３
９，３９′のごとくにこれら導体をマスク３８，
３８′のある領域以外にも残すことができた。
トリソグラフイ技術により垂直方向よりの異方
性エツチを第５のフオトリソグラフイと同様に行
つた。即ち例えばCF2Cl2、CF4＋O2、HF等の反
応性気体をマイクロ波にてプラズマ化し、さらに
このプラズマを基板の上方より加えた。すると導
体３０は、平面上（上表面）は厚さ（0.4μ）をエ
ツチすると、この被膜は除去されるが、側面では
積層体の厚さおよび被膜の厚さの合計の２〜3μ
を垂直方向に有する。このため、図面に示すごと
き垂直方向よりの異方性エツチを行うと、破線３
９，３９′のごとくにこれら導体をマスク３８，
３８′のある領域以外にも残すことができた。
その結果、第３図Ｃに示すごとく、積層体５
０，５０′の側周辺のみに選択的にゲイト残存物
３９，３９′を設けることができた。さらに本発
明は、この残存物をゲイト電極４０，４１，４
２，４３とし、第２の半導体１６，２６の上方に
は存在せず、結果として第２の半導体とゲイト電
極との寄生容量を実質的にないに等しくすること
ができた。
０，５０′の側周辺のみに選択的にゲイト残存物
３９，３９′を設けることができた。さらに本発
明は、この残存物をゲイト電極４０，４１，４
２，４３とし、第２の半導体１６，２６の上方に
は存在せず、結果として第２の半導体とゲイト電
極との寄生容量を実質的にないに等しくすること
ができた。
図面において、積層体５０，５０′の側周辺の
導体のうち、ゲイト電極およびそのリード４０〜
４３とする以外の他の側周辺の導体を第８のフオ
トマスクにより水平方向の気相エツチ法により
除去しそれぞれのゲイトを独立動作させた。
導体のうち、ゲイト電極およびそのリード４０〜
４３とする以外の他の側周辺の導体を第８のフオ
トマスクにより水平方向の気相エツチ法により
除去しそれぞれのゲイトを独立動作させた。
かくして第３図Ｃを得た。
第３図Ｃの平面図を第３図Ａとして示す。また
その電気的等価回路を第４図Ｂに示す。図面より
明らかなごとく５１，５４はPIGF、５２，５３
はNIGFである。番号はそれぞれ第３図Ｃに対応
させている。
その電気的等価回路を第４図Ｂに示す。図面より
明らかなごとく５１，５４はPIGF、５２，５３
はNIGFである。番号はそれぞれ第３図Ｃに対応
させている。
第４図Ａ，Ｂおよび第３図Ｃにて明らかなごと
く、１つのブロツクに相対構成した２つのIGFを
Ｃ／IGFとして有している。ここでは４つのIGF
５１〜５４を有し、チヤネルを９，９′と４つを
有する。そしてブロツク１０′はインバータ、ブ
ロツク１０はスイツチ構成をなし、このためブロ
ツク１０′においてはゲイト電極４０，４１は共
通し、積層体５０′の側周辺を伝つて入力６１に
連結している。出力６４は上側より導出させてい
る。ドレイン電圧VDDは６５、VSSは６０に連結
している。ここで重要なことは第２図Ｃで７１に
てVDD，VSSが非単結晶であるため、アイソレイ
シヨン領域を単結晶半導体のごとくに設けなくて
も絶縁されている点である。
く、１つのブロツクに相対構成した２つのIGFを
Ｃ／IGFとして有している。ここでは４つのIGF
５１〜５４を有し、チヤネルを９，９′と４つを
有する。そしてブロツク１０′はインバータ、ブ
ロツク１０はスイツチ構成をなし、このためブロ
ツク１０′においてはゲイト電極４０，４１は共
通し、積層体５０′の側周辺を伝つて入力６１に
連結している。出力６４は上側より導出させてい
る。ドレイン電圧VDDは６５、VSSは６０に連結
している。ここで重要なことは第２図Ｃで７１に
てVDD，VSSが非単結晶であるため、アイソレイ
シヨン領域を単結晶半導体のごとくに設けなくて
も絶縁されている点である。
また領域７２においては下側の電極が設けられ
ていないため、ゲイト６１によりチヤネルが０
「オン」になつても、上側の第２の導体６４と第
１の導体６０，６５が電気的に絶縁されている。
即ち、７２のアイソレイシヨン領域の存在によ
り、第１図に示すごときダイオードによるアイソ
レイシヨンが不要であるという非単結晶珪素の特
性を本発明のIGFは用いている。
ていないため、ゲイト６１によりチヤネルが０
「オン」になつても、上側の第２の導体６４と第
１の導体６０，６５が電気的に絶縁されている。
即ち、７２のアイソレイシヨン領域の存在によ
り、第１図に示すごときダイオードによるアイソ
レイシヨンが不要であるという非単結晶珪素の特
性を本発明のIGFは用いている。
即ち、本発明のＣ／IGFにおいては、第１の導
体を半導体S1〜S4が覆い、第２の導体と約20μ以
上の横方向のアイソレイシヨン領域７２を設ける
ことにより、クロストーク、リークを除去するこ
とができる。これはIC化をする時の設計ルール
として重要である。
体を半導体S1〜S4が覆い、第２の導体と約20μ以
上の横方向のアイソレイシヨン領域７２を設ける
ことにより、クロストーク、リークを除去するこ
とができる。これはIC化をする時の設計ルール
として重要である。
即ち、図面では２つのIGF５１，５２を対（ペ
ア）として設けることができる。これは２つの
IGFのチヤネル間の半導体または絶縁体が絶縁性
であり、20μ以上の巾をS1，S2，S3が有すれば数
十MΩの抵抗となり、実質的に独立構成をし得る
ためであり、その特性を利用することにより結晶
半導体とはまつたく異なつた縦チヤネル型の構造
を有せしめることができた。
ア）として設けることができる。これは２つの
IGFのチヤネル間の半導体または絶縁体が絶縁性
であり、20μ以上の巾をS1，S2，S3が有すれば数
十MΩの抵抗となり、実質的に独立構成をし得る
ためであり、その特性を利用することにより結晶
半導体とはまつたく異なつた縦チヤネル型の構造
を有せしめることができた。
本発明の第４の半導体２５はアモルフアス珪素
を含む非単結晶半導体を用い、その中の不対結合
手の中和用に水素を用いており、その表面を大気
に触れさせることなくゲイト絶縁物を作製してい
る。さらにこの第４の半導体上にはフオトレジス
トをそのプロセス中に触れさせることがなく、特
性劣化がない。さらにこの半導体とＰまたはＮの
S1，S3とは十分ダイオード特性を有せしめるた
め、製造上の難点がまつたくないという他の特長
を有する。
を含む非単結晶半導体を用い、その中の不対結合
手の中和用に水素を用いており、その表面を大気
に触れさせることなくゲイト絶縁物を作製してい
る。さらにこの第４の半導体上にはフオトレジス
トをそのプロセス中に触れさせることがなく、特
性劣化がない。さらにこの半導体とＰまたはＮの
S1，S3とは十分ダイオード特性を有せしめるた
め、製造上の難点がまつたくないという他の特長
を有する。
かくしてブロツク１０′においてはソースまた
はドレインをS1１３、チヤネル形成領域９′を有
するS4３５、ドレインまたはソースをS3１５，
１５′により形成せしめ、チヤネル形成領域９′側
面にはゲイト絶縁物３４、その外側面にゲイト電
極４０，４１′を設けた対を構成する積層型の
Ｃ／IGF５１，５２を作ることができた。
はドレインをS1１３、チヤネル形成領域９′を有
するS4３５、ドレインまたはソースをS3１５，
１５′により形成せしめ、チヤネル形成領域９′側
面にはゲイト絶縁物３４、その外側面にゲイト電
極４０，４１′を設けた対を構成する積層型の
Ｃ／IGF５１，５２を作ることができた。
さらに第３図Ｃ、第４図Ａにおいて、ブロツク
１０はソースまたはドレインをS1２３，２３′、
チヤネル形成領域９を有するS4３５、ドレイン
またはソースをS3２５，２５′により形成せし
め、チヤネル形成領域９側面にはゲイト絶縁物３
４、その外側にゲイト電極４２，４３を用いて積
層型Ｃ／IGF５３，５４を作製した。この時第１
の導体２２、第２の導体２７は共に２つのIGFを
共通せしめ、Ｃ／IGFを並列連結させたスイツチ
構成とした。このためゲイト入力６２，６３、信
号の入力６６または６７、信号の出力６７，６６
として設けることができた。
１０はソースまたはドレインをS1２３，２３′、
チヤネル形成領域９を有するS4３５、ドレイン
またはソースをS3２５，２５′により形成せし
め、チヤネル形成領域９側面にはゲイト絶縁物３
４、その外側にゲイト電極４２，４３を用いて積
層型Ｃ／IGF５３，５４を作製した。この時第１
の導体２２、第２の導体２７は共に２つのIGFを
共通せしめ、Ｃ／IGFを並列連結させたスイツチ
構成とした。このためゲイト入力６２，６３、信
号の入力６６または６７、信号の出力６７，６６
として設けることができた。
さらに本発明のIGFにおいて、電子移動度がホ
ールに比べて５〜30倍もあるため、VLSIにおい
てこのＣ／IGFを一部に用い、さらに他部をＮチ
ヤネル型動作とするのが好ましい。
ールに比べて５〜30倍もあるため、VLSIにおい
てこのＣ／IGFを一部に用い、さらに他部をＮチ
ヤネル型動作とするのが好ましい。
例えば平面型デイスプレイ（固体表示装置）に
おけるマトリツクス構成をする絵素用のトランジ
スタはNIGFとし、その周辺部分はデコーダ、ド
ライバはＣ／IGFとしてその動作特性の向上、消
費電力の低減化を図ることがその代表的応用とし
て用い得る。
おけるマトリツクス構成をする絵素用のトランジ
スタはNIGFとし、その周辺部分はデコーダ、ド
ライバはＣ／IGFとしてその動作特性の向上、消
費電力の低減化を図ることがその代表的応用とし
て用い得る。
この発明において、チヤネル長はS2１４の厚
さで決められ、一般には0.1〜3μここでは1.0μと
した。かくのごとき短チヤネルのため非単結晶半
導体２５の移動度が単結晶の１／５〜１／100し
かないにもかかわらず、10MHz以上のカツトオフ
周波数特性を双対のトランジスタに有せしめた。
さで決められ、一般には0.1〜3μここでは1.0μと
した。かくのごとき短チヤネルのため非単結晶半
導体２５の移動度が単結晶の１／５〜１／100し
かないにもかかわらず、10MHz以上のカツトオフ
周波数特性を双対のトランジスタに有せしめた。
かくして、Ｃ／IGFインバータとしてVDD＝
10VVSS＝10V、動作周波数18.3MHzを得ることが
できた。
10VVSS＝10V、動作周波数18.3MHzを得ることが
できた。
また逆方向リークは、第１図に示すようなS1
またはS3をSixC1-×（０＜ｘ＜１ 例えばｘ＝0.2）
とすることにより、さらにS2をSi3N4-x（０ｘ
＜４）またはSixC1-x（０＜ｘ１）として絶縁物
化することにより、このS1、S3の不純物がS2に
流入することが少なくなり、このＮ−Ｉ接合また
はＰ−Ｉ接合のリークは逆方向に10Vを加えても
10nA／cm3以下であつた。これは単結晶の逆リー
クよりもさらに２〜３桁も少なく、非単結晶半導
体特有の物性を積極的に利用したことによる好ま
しいものであつた。さらに高温での動作におい
て、電極の金属が非単結晶のS1，S3にの混入し
て不良になりやすいため、この電極に密接した側
をSixC1-x（０＜ｘ＜１例えばｘ＝0.2）とした。
その結果150℃で1000時間動作させたが何等の動
作不良が1000素子を評価しても見られなかつた。
これはこの電極に密接してアモルフアス珪素のみ
でS1またはS3を形成した場合、150℃で10時間も
耐えないことを考えると、きわめて高い信頼性の
向上となつた。
またはS3をSixC1-×（０＜ｘ＜１ 例えばｘ＝0.2）
とすることにより、さらにS2をSi3N4-x（０ｘ
＜４）またはSixC1-x（０＜ｘ１）として絶縁物
化することにより、このS1、S3の不純物がS2に
流入することが少なくなり、このＮ−Ｉ接合また
はＰ−Ｉ接合のリークは逆方向に10Vを加えても
10nA／cm3以下であつた。これは単結晶の逆リー
クよりもさらに２〜３桁も少なく、非単結晶半導
体特有の物性を積極的に利用したことによる好ま
しいものであつた。さらに高温での動作におい
て、電極の金属が非単結晶のS1，S3にの混入し
て不良になりやすいため、この電極に密接した側
をSixC1-x（０＜ｘ＜１例えばｘ＝0.2）とした。
その結果150℃で1000時間動作させたが何等の動
作不良が1000素子を評価しても見られなかつた。
これはこの電極に密接してアモルフアス珪素のみ
でS1またはS3を形成した場合、150℃で10時間も
耐えないことを考えると、きわめて高い信頼性の
向上となつた。
以上の説明においては、チヤネル形成領域とし
て第４の半導体を用いた。しかし第２の半導体を
水素が添加された非単結晶珪素とし、この側表面
をしてチヤネル形成領域とすることも可能であ
る。
て第４の半導体を用いた。しかし第２の半導体を
水素が添加された非単結晶珪素とし、この側表面
をしてチヤネル形成領域とすることも可能であ
る。
即ち、ゲイト絶縁物は第１、第２および第３の
半導体の側表面上に第２図と同様にして作製し
た。
半導体の側表面上に第２図と同様にして作製し
た。
そして一方がPIP接合を構成し、他方がNIN接
合とすることにより、Ｃ／IGFを作つた。
合とすることにより、Ｃ／IGFを作つた。
かかる構造とすることにより、第４の半導体を
積層する工程が減少する特長を有す。しかし第２
の半導体の表面は第５のマスクのエツチングによ
り大気等に触れるため、界面で再結合中心が多く
なり、周波数特性は３〜4MHzも下がつてしまつ
た。
積層する工程が減少する特長を有す。しかし第２
の半導体の表面は第５のマスクのエツチングによ
り大気等に触れるため、界面で再結合中心が多く
なり、周波数特性は３〜4MHzも下がつてしまつ
た。
以上の説明のごとく、本発明は積層型のIGFの
ため、従来のように高精度のフオトリソグラフイ
技術を用いることなく、基板特に絶縁基板上に複
数個のＣ／IGFを作ることが可能になつた。そし
てその応用として、イメージセンサ、液晶表示デ
イスプレイにまで発展させることが可能になつ
た。
ため、従来のように高精度のフオトリソグラフイ
技術を用いることなく、基板特に絶縁基板上に複
数個のＣ／IGFを作ることが可能になつた。そし
てその応用として、イメージセンサ、液晶表示デ
イスプレイにまで発展させることが可能になつ
た。
本発明における非単結晶半導体は珪素、ゲルマ
ニユームまたは炭化珪素（SixC1-x ０＜ｘ＜
１）、絶縁体は炭化珪素または窒化珪素を用いた。
ニユームまたは炭化珪素（SixC1-x ０＜ｘ＜
１）、絶縁体は炭化珪素または窒化珪素を用いた。
第１図は従来の相補型絶縁ゲイト型半導体装置
を示す。第２図および第３図は本発明の相補型積
層型絶縁ゲイト型半導体装置の工程を示す縦断面
図を示す。第４図は本発明構造の積層型絶縁ゲイ
ト型半導体の平面図および等価回路を示す。
を示す。第２図および第３図は本発明の相補型積
層型絶縁ゲイト型半導体装置の工程を示す縦断面
図を示す。第４図は本発明構造の積層型絶縁ゲイ
ト型半導体の平面図および等価回路を示す。
Claims (1)
- 【特許請求の範囲】 １ 基板上に第１、第２の電極を有し、該第１、
第２の電極上のそれぞれに、Ｐ型非単結晶半導体
とＮ型非単結晶半導体が設けられると共に、両半
導体は前記第１及び第２の電極との間で互いに接
して第１の非単結晶半導体を構成しており、該第
１の非単結晶半導体上に真性または実質的に真性
の第２の非単結晶半導体または絶縁体を有し、該
第２の非単結晶半導体または絶縁体上の前記Ｐ型
非単結晶半導体上方にはＰ型非単結晶半導体、前
記Ｎ型非単結晶半導体上方にはＮ型非単結晶半導
体が設けられると共に、両半導体は前記第１及び
第２の電極との間で互いに接して第３の非単結晶
半導体を構成して設けられ、該第３の非単結晶半
導体上には第３の電極が設けられ、前記第２の非
単結晶半導体または絶縁体の両側部に真性または
実質的に真性の第４の非単結晶半導体をチヤンネ
ル形成領域を構成して設け、該第４の非単結晶半
導体に接してゲイト絶縁膜とゲイト電極が設けら
れた第１のＰチヤネル型絶縁ゲイト型半導体装置
と第２のＮチヤネル型絶縁ゲイト型半導体装置を
有することを特徴とする絶縁絶縁ゲイト型半導体
装置。 ２ 特許請求の範囲第１項において、第１および
第２の絶縁ゲイト型半導体装置における第１の電
極または第２の電極の少なくとも一方は、共通の
導体により連結されたことを特徴とする絶縁ゲイ
ト型半導体装置。 ３ 特許請求の範囲第１項において、第１および
第３の非単結晶半導体は、Ｐ型非単結晶半導体と
Ｎ型非単結晶半導体とが概略同一平面を構成して
設けられたことを特徴とする絶縁ゲイト型半導体
装置。 ４ 特許請求の範囲第１項において、第２の非単
結晶半導体または絶縁体はSi3N4-x（０≦ｘ＜４）
またはSixC1-x（０≦ｘ＜１）を主成分としたこと
を特徴とする絶縁ゲイト型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201428A JPS6092656A (ja) | 1983-10-26 | 1983-10-26 | 絶縁ゲイト型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201428A JPS6092656A (ja) | 1983-10-26 | 1983-10-26 | 絶縁ゲイト型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6092656A JPS6092656A (ja) | 1985-05-24 |
| JPH0586665B2 true JPH0586665B2 (ja) | 1993-12-13 |
Family
ID=16440916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58201428A Granted JPS6092656A (ja) | 1983-10-26 | 1983-10-26 | 絶縁ゲイト型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6092656A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8975680B2 (en) | 2011-02-17 | 2015-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method manufacturing semiconductor memory device |
-
1983
- 1983-10-26 JP JP58201428A patent/JPS6092656A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6092656A (ja) | 1985-05-24 |
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