KR102556249B1 - 신경망을 위한 시냅스 스트링 어레이 아키텍처 - Google Patents

신경망을 위한 시냅스 스트링 어레이 아키텍처 Download PDF

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Abstract

본 발명은 복수 개의 시냅스 스트링들이 어레이로 배열된 시냅스 스트링 어레이 아키텍처를 제공한다. 상기 시냅스 스트링은, 각각 직렬 연결된 복수 개의 메모리 셀 소자들을 구비한 제1 및 제2 셀 스트링; 및 제1 및 제2 셀 스트링의 제1 또는 제2 단부들에 각각 연결된 제1 스위치 소자들;을 구비한다. 상기 제1 셀 스트링의 메모리 셀 소자들과 상기 제2 셀 스트링의 메모리 셀 소자들은 서로 일대일 대응되고, 일대일 대응되는 메모리 셀 소자들의 쌍(pair)은 읽기 (Read) 전압이 인가되는 단자가 서로 전기적으로 연결되어 하나의 시냅스 모방 소자를 구성함으로써, 상기 시냅스 스트링은 직렬 연결된 복수 개의 시냅스 모방소자들을 포함하게 된다. 본 발명에 따른 시냅스 스트링 어레이 아키텍처는 고밀도의 시냅스 스트링들로 구현하여 순방향 전파 및 역방향 전파가 가능하도록 함으로써, 추론이나 인지뿐만 아니라, 추론과 온칩 학습이 가능한 뉴럴 네트워크에 응용될 수 있다.

Description

신경망을 위한 시냅스 스트링 어레이 아키텍처{Synapse string array architectures for neural networks}
본 발명은 다양한 신경망(neural networks)에 응용될 수 있는 신경 모방(neuromorphic) 기술에 관한 것으로서, 더욱 구체적으로는, 2차원이나 3차원 메모리 셀 스트링(string)과 각 스트링에 직렬 연결된 스위치 소자를 활용하여 고집적, 저전력, 높은 내구성을 갖는 복수 개의 시냅스(synapse) 모방소자를 포함하는 시냅스 스트링(string) 아키텍처에 관한 것이다.
최근 폰 노이만 아키텍처 기반의 집적회로에서 전력 소모가 크게 증가하고 발열 문제가 심각해지면서 동물의 신경계를 모방하려는 시도가 많이 시도되고 있다. 특히, 동물의 신경계를 모방한 기술에서는 전력 소모를 크게 줄이면서, 인지 기능이 가능하고 학습이 가능함으로써 인식 기능과 판단 기능을 개선할 수 있게 되었다. 이에 따라 기존의 폰 노이만 방식의 집적회로의 기능을 대체하거나 크게 개선할 수 있는 기회가 생겼다. 따라서, 이에 대한 관심이 증가하고 연구의 필요성이 크게 대두되었다.
뉴런의 기본 기능은 임계치 이상의 자극을 받았을 경우 전기적 스파이크를 발생시켜 다른 세포에 정보를 전달하는 것이다. 이렇게 발생하는 전기 신호를 활동전위(活動電位: action potential)라고 한다. 뉴런은 크게 세 가지 부분으로 나눌 수 있다. 핵이 있는 세포 부분이 신경세포체이며, 다른 세포에서 신호를 받는 부분이 수상돌기(樹狀突起: dendrite), 그리고 다른 세포에 신호를 주는 부분이 축삭돌기(軸索突起: axon)이다. 돌기 사이에 신호를 전달하는 부분을 시냅스(synapse)라고 한다.
뉴런은 다른 신경세포나 자극수용세포에서 자극을 받아 다른 신경세포 또는 샘세포로 자극을 전달하는데, 이러한 자극의 상호교환은 시냅스에서 일어난다. 1개의 신경세포(뉴런)는 다수의 시냅스를 통하여 자극을 받아 흥분을 통합한 후 신경세포체에 가까운 축삭 돌기로 전기적 스파이크를 전달하여 시냅스에 도달하게 한다. 이와 같이, 뉴런의 흥분이 시냅스를 거쳐 다른 신경세포에 전해지는 것을 흥분 전달이라고 한다. 시냅스에서의 흥분전달은 신경섬유로부터 세포체 또는 수상돌기 방향으로만 전해지고, 역방향으로는 전달되지 않으므로, 전체로서 한 방향으로만 흥분을 전달하게 된다. 또한, 시냅스는 단지 흥분을 전달하는 중계 장소일 뿐만 아니라 거기에 도착하는 흥분의 시간적/공간적 변화에 따라 가중을 일으키거나, 또는 억제를 일으켜 신경계의 고차적인 통합작용을 가능하게 하고 있다.
한편, 시냅스는 흥분을 전달하는 것 이외에 다른 신경세포로부터의 흥분의 전달을 억제하는 작용을 가진 것도 있다. 이런 것을 억제성 시냅스라고 한다. 어떤 신경섬유를 따라 전달되어 온 흥분이 억제성 시냅스에 도달하면 거기에서 억제성 전달물질이 분비된다. 이 물질은 시냅스에 접하는 신경세포의 세포막에 작용하여 그 세포의 흥분(활동전위의 발생)을 억제하는 작용이 있다. 그 때문에 억제성 전달물질이 작용하고 있는 동안, 다른 시냅스에 도달한 흥분은 전달되지 않게 된다.
최근에 RRAM 소자를 이용하여 신경망을 구현하는 다양한 연구가 있었다 (Xiaoyu Sun et al., "XNOR-RRAM: A Scalable and Parallel Resistive Synaptic Architecture for Binary Neural Networks", 　2018 Design, Automation & Test in Europe Conference & Exhibition). 그러나 종래 기술의 Memristor 기반 시냅스의 경우, 소자의 신뢰성이 좋지 않고 또한 소자 사이의 산포가 큰 단점이 있다.
또한 최근 SRAM 소자를 이용하여 신경망을 구현하는 시도가 있었다 (Si, X., et al., "A twin-8T SRAM computation-in-memory macro for multiple-bit CNN-based machine learning” In 2019 IEEE International Solid-State Circuits Conference-(ISSCC), pp. 396-398). 그러나, 전술한 종래의 기술에 따라 SRAM 소자를 이용하여 신경망을 구현하는 것은 신뢰성은 좋으나 여러 개의 소자를 사용함으로써 직접도가 낮은 단점이 있다.
따라서 본 발명에서는 다양한 뉴럴 네트워크에 적용하기 위해 낸드 플래시 메모리 셀 스트링의 개념을 이용하여 시냅스 모방소자의 집적도를 높이면서 저전력 및 고신뢰성으로 동작할 수 있는 시냅스 어레이 아키텍처들을 제공한다.
국제특허공개공보 PCT/US2016/013331
High-Performance Mixed-Signal Neurocomputing with Nanoscale Floating -Gate Memory cell Arrays (IEEE Trans. on neural networks and learning systems., vol. 29, pp 4782　- 4790 (2017))
전술한 문제점을 해결하기 위한 본 발명은, 높은 신뢰성과 저전력, 그리고 높은 집적도를 갖는 다수의 시냅스 모방 소자와 스위치 소자를 포함하는 시냅스 스트링을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 높은 신뢰성과 저전력, 그리고 높은 집적도를 갖는 다수의 시냅스 모방 소자와 스위치 소자를 포함하는 다수 개의 시냅스 스트링들을 포함하는 다양한 시냅스 스트링 어레이 아키텍처들을 제공하는 것을 목적으로 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징에 따른 시냅스 스트링 어레이는, 복수 개의 시냅스 스트링들을 어레이 형태로 배치하여 구성된 시냅스 스트링 어레이에 관한 것으로서, 상기 시냅스 스트링은, 각각 직렬 연결된 복수 개의 메모리 셀 소자들을 구비한 제1 및 제2 셀 스트링; 및 제1 및 제2 셀 스트링의 양단부들 중 하나에 각각 연결된 제1 스위치 소자들;을 구비하고,
상기 제1 셀 스트링의 메모리 셀 소자들과 상기 제2 셀 스트링의 메모리 셀 소자들은 서로 일대일 대응되고, 일대일 대응되는 메모리 셀 소자들의 쌍(pair)은 하나의 단자가 서로 전기적으로 연결되어 하나의 시냅스 모방 소자를 구성하며,
상기 일대일 대응되는 메모리 셀 소자의 서로 전기적 연결되는 단자는 읽기 (Read), 또는 통과 (Pass) 전압이 인가되거나 프로그램 또는 이레이저 (Program/Erase) 전압이 인가되는 단자인 것을 특징으로 하며, 상기 시냅스 스트링의 제1 및 제2 셀 스트링에 포함된 메모리 셀 소자들의 복수 개의 쌍은 복수 개의 시냅스 모방 소자를 구성하는 것을 특징으로 하며,
시냅스 스트링 어레이에서 같은 층에 있는 메모리 셀 소자들은 word-line (WL)으로 연결되고, 시냅스 스트링 어레이의 제1 스위치 소자들의 단부는 bit-line (BL)을 통해 BL 방향 (BL direction)으로 연결되고, 시냅스 스트링 어레이의 제1 스위치 소자들의 게이트 (또는 제어 게이트) 전극은 string-select line (SSL)을 통해 WL 방향 (WL direction)으로 연결되고, 시냅스 스트링 어레이를 구성하는 시냅스 스트링의 하단에 위치한 메모리 셀 소자들의 단부는 source-line (SL)을 통해 연결된다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 학습의 순방향 전파를 실행하기 위하여, string-select line (SSL)으로 입력(Input)을 인가하고 bit-line (BL)으로 아웃풋(Output)을 읽도록 구성된 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 학습의 역방향 전파를 실행하기 위하여, string-select line (SSL)에 입력 에러(Input error)를 인가하여 bit-line (BL)로 아웃풋 에러(Output error)를 읽도록 구성된 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 상기 시냅스 스트링 어레이는 제1 블록 및 제2 블록으로 분할되고, 상기 제1 블록은 학습의 순방향 전파를 실행하기 위하여, string-select line (SSL)으로 입력(Input)을 인가하고 bit-line (BL)으로 아웃풋(Output)을 읽도록 구성되고, 상기 제2 블록은 학습의 역방향 전파를 실행하기 위하여, string-select line (SSL)에 입력 에러(Input error)를 인가하여 bit-line (BL)로 아웃풋 에러(Output error)를 읽도록 구성되어, 상기 제1 블록과 제2 블록이 순차적으로 구동되어 순방향 전파와 역방향 전파가 순차적으로 실행되도록 하여 온 칩 학습(On-chip learning)을 구현한 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 역방향 전파를 위한 상기 제2 블록을 구성하는 시냅스 스트링 어레이들을 구성하는 메모리 셀 소자들은 랜덤하게 분포하는 가중치(weight)를 가지도록 구성된 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 상기 source-line (SL)은 단일의 SL로 구성되고 상기 시냅스 스트링 어레이를 구성하는 셀 스트링들은 단일의 source-line (SL)에 연결되거나, 상기 source-line (SL)은 word-line (WL) 방향을 따라 서로 연결되어 구성되고 상기 시냅스 스트링 어레이를 구성하는 셀 스트링들은 word-line (WL) 방향을 따라 각 source-line (SL)에 연결되거나, 상기 source-line (SL)은 bit-line (BL) 방향을 따라 서로 연결되어 구성되고 상기 시냅스 스트링 어레이를 구성하는 셀 스트링들은 bit-line (BL) 방향을 따라 각 source-line (SL)에 연결된 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 상기 source-line (SL)은 word-line (WL) 방향을 따라 서로 연결되어 구성되고 상기 시냅스 스트링 어레이를 구성하는 셀 스트링들은 word-line (WL) 방향을 따라 각 source-line (SL)에 연결되고, bit-line (BL)에 입력(Input)를 인가하고 source-line (SL)로 아웃풋(Output)을 읽도록 구성되어, 학습의 순방향 전파를 실행하는 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 상기 source-line (SL)은 word-line (WL) 방향을 따라 서로 연결되어 구성되고 상기 시냅스 스트링 어레이를 구성하는 셀 스트링들은 word-line (WL) 방향을 따라 각 source-line (SL)에 연결되고, string-select line (SSL)에 입력 에러(Input error)를 인가하고 bit-line (BL)로 아웃풋 에러(Output error)를 읽도록 구성되어, 학습의 역방향 전파를 실행하는 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 상기 source-line (SL)은 word-line (WL) 방향을 따라 서로 연결되어 구성되고 상기 시냅스 스트링 어레이를 구성하는 셀 스트링들은 word-line (WL) 방향을 따라 각 source-line (SL)에 연결된 것을 특징으로 하고, bit-line (BL)에 입력(Input)를 인가하고 source-line (SL)로 아웃풋(Output)을 읽도록 하여 학습의 순방향 전파를 실행하는 동작과, string-select line (SSL)에 입력 에러(Input error)를 인가하고 bit-line (BL)로 아웃풋 에러(Output error)를 읽도록 하여 학습의 역방향 전파를 실행하는 동작을 순차적으로 수행하여 온-칩 학습(On-Chip Learning)을 구현하는 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 상기 시냅스 스트링 어레이로 입력(Input) 신호 또는 입력 에러(Input error) 신호가 입력될 수 있으며, 상기 입력 신호 또는 입력 에러 신호는 rate encoding 신호, width encoding 신호, temporal encoding 신호 중 하나로 구성된 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, n(n은 1이상의 자연수로서, 워드라인의 층을 나타냄)번째 word-line에 연결되어 있는 셀들은 뉴럴 네트워크의 n번째 시냅스 레이어의 시냅스들에 해당하는 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 상기 시냅스 스트링의 상기 제1 및 제2 셀 스트링의 메모리 셀 소자는 비휘발성 메모리 기능을 가진 디바이스 (MOSFET 포함)로 구성되고, 하나의 쌍을 이루어 시냅스 모방 소자를 구성하는 메모리 셀 소자들은 게이트 단자 또는 제어 게이트 단자가 서로 연결되는 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 시냅스 스트링의 제1 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 디바이스 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어진 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 상기 시냅스 스트링은 제2 및 제3 스위치 소자들을 더 구비하며, 제2 스위치 소자들은 상기 제1 스위치 소자들에 각각 직렬로 연결되거나 상기 제1 및 제2 셀 스트링과 상기 제1 스위치 소자들 사이에 각각 직렬로 연결되어 구비되고, 제3 스위치 소자들은 제1 및 제2 셀 스트링의 제2 스위치 소자들이 연결되지 않은 단부들에 각각 직렬로 연결되어 구비되고, 상기 제2 및 제3 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 디바이스 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어진 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 상기 시냅스 스트링은 제4 스위치 소자를 더 구비하고, 상기 제4 스위치 소자는 상기 시냅스 스트링의 양단부 중 일단 또는 양단에 직렬로 연결되되, 상기 제4 스위치 소자는 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 특정 시냅스를 구성하는 한 쌍의 메모리 셀 소자들의 연결된 단자에 읽기 전압(Read Bias)을 인가하고, 상기 특정 시냅스를 제외한 나머지 시냅스를 구성하는 메모리 셀 소자 쌍들의 연결 단자에는 패스 전압(Pass Bias)을 인가하여, 제1 스위치 소자들의 입력 단자에 각각 입력 신호가 인가된 상태에서 상기 특정 시냅스를 구성하는 메모리 셀 소자들에 저장된 정보를 읽는 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 스트링 어레이에 있어서, 시냅스 스트링의 메모리 셀 소자와 SL의 사이에 스위치 소자를 더 구비하거나, 상기 제1 블록과 제2 블록의 시냅스 스트링의 메모리 셀 소자들과 SL의 사이에 스위치 소자를 더 구비하는 것이 바람직하다.
본 발명에 따른 시냅스 스트링은 직렬로 연결된 다수의 시냅스 모방소자를 포함하고 있어 집적도를 크게 개선할 수 있다.
또한, 본 발명에 따른 시냅스 스트링의 시냅스 모방소자는 전하저장층을 포함하는 2개의 MOSFETs 또는 플래시 메모리 셀 소자들로 구성되어 내구성이나 신뢰성이 우수하다.
또한, 본 발명에 따른 시냅스 스트링은 직렬로 연결된 다수 개의 시냅스 모방소자와 제1 스위치 소자로 구성되어, 행렬 곱 연산을 안정적으로 수행할 수 있다. 제1 스위치 소자에 직렬로 스위치소자가 추가될 수 있다.
또한, 본 발명에 따른 시냅스 스트링 및 시냅스 스트링 어레이는 기존의 2차원 또는 3차원 낸드 플래시 기술을 활용하여 제작될 수 있다. 따라서, 본 발명에 따른 시냅스 스트링 및 시냅스 스트링 어레이를 이용하여 신경망을 구성하는 경우, 신경망 (neural networks)의 집적도와 신뢰성을 크게 높일 수 있고 전력소모를 줄일 수 있다.
또한, 본 발명의 시냅스 어레이 아키텍처는 오프(off) 칩 학습 또는 온(on) 칩 학습을 가능하게 한다. 오프 칩 학습의 경우, 딥러닝 알고리즘으로 학습된 가중치를 시냅스 어레이에 복사하여 정확도가 높은 추론을 저전력을 할 수 있다. 온 칩 학습의 경우는 빅데이터를 이용하여 뉴럴 네트워크 칩에서 학습을 수행할 수 있게 되면 뉴럴 네트워크 칩에서 발생하는 여러 상황 (특정 시냅스 동작 문제, 시냅스 모방 소자의 웨이트 변화, 배선의 저항이나 지연 등의 문제)을 감안하여 가중치가 학습의 결과로 얻어지는 장점이 있다. 또한 온칩 학습이 가능한 시냅스 어레이 아키텍처는 저전력을 필요로 하는 다양한 모바일 기기나 edge 기기 (또는 devices)에 응용되어 사용자 친화적으로 학습을 하여 편의성을 도모할 수 있는 장점이 있다.
도 1a 및 도 1b는 본 발명에 따른 시냅스 스트링 어레이에 있어서, 시냅스 스트링의 제1 실시형태를 도시한 회로도이다.
도 2는 본 발명에 따른 시냅스 스트링 어레이에 있어서, 시냅스 스트링의 제2 실시 형태를 도시한 회로도이다.
도 3은 본 발명에 따른 시냅스 스트링 어레이에 있어서, 도 2의 시냅스 스트링의 제2 실시 형태에서의 상기 제2 스위치 소자들의 변형 형태를 도시한 회로도이다.
도 4는 본 발명에 따른 시냅스 스트링 어레이에 있어서, 시냅스 스트링의 제4 실시 형태를 도시한 회로도이다.
도 5는 본 발명에 따른 시냅스 스트링 어레이에 있어서, 시냅스 스트링의 제5 실시 형태를 도시한 회로도이다.
도 6은 본 발명의 제1 실시예에 따른 시냅스 스트링 어레이의 제1 실시 형태를 도시한 회로도이다.
도 7은 본 발명의 제1 실시예에 따른 시냅스 스트링 어레이의 제2 실시 형태를 도시한 회로도이다.
도 8은 본 발명의 바람직한 제2 실시예에 따른 시냅스 스트링 어레이의 제1 실시 형태를 도시한 회로도이다.
도 9는 본 발명의 바람직한 제2 실시예에 따른 시냅스 스트링 어레이의 제2 실시 형태를 도시한 회로도이다.
도 10은 본 발명의 바람직한 제3 실시예에 따른 시냅스 스트링 어레이를 도시한 회로도이다.
도 11은 시냅스와 뉴런으로 구성된 뉴럴 네트워크의 일례이다.
본 발명은 복수 개의 시냅스 스트링을 어레이 형태로 배치하여 구성된 시냅스 스트링 어레이 아키텍처에 관한 것으로서, 시냅스 스트링은 두 개의 NAND 플래시 메모리 셀 스트링으로 구성되고, 시냅스 스트링을 구성하는 두개의 NAND 플래시 메모리 셀 스트링에서 각 스트링의 셀 두개가 한 쌍으로 시냅스 모방 소자를 구현하고 이들 시냅스 모방 소자와 각 셀 스트링에 구비된 스위치 소자를 이용하여 행렬 곱 연산이 가능하고 신뢰성이 좋은 고집적의 시냅스 스트링을 제공하는 것을 특징으로 한다. 여기서 셀 스트링의 셀은 기존 낸드플래시 메모리 셀과 같은 셀 구조(블록킹 절연막, 전하 저장층, 터널링 절연막)를 가질 수 있다. 또한 전하 저장층은 2층 이상이 될 수 있으며, 이때 인접한 전하저장층의 유전상수는 서로 다른 것을 특징으로 한다. 또한 블록킹 절연막이나 터널링 절연막은 2층 이상의 절연막으로 구성되되 유전상수가 다른 물질로 구현될 수 있다. 또한, 블록킹 절연막이나 터널링 절연막 중 어느 하나가 제거될 수 있다. 하나의 시냅스를 구성하는 두개의 NAND 셀들은 각각 양과 음의 가중치(weight)를 나타낸다.
특히, 본 발명에 따른 시냅스 모방 소자는 전하 저장층에 음(-) 또는 양(+)의 전하를 프로그램 또는 이레이져 동작에 따라 다양한 양으로 저장할 수 있도록 하여 일반적인 시냅스의 가중치 변화가 가능하도록 한다. 또한, 본 발명에 따른 시냅스 스트링 어레이의 시냅스 모방 소자들은 바람직하게 NAND flash memory 셀을 이용하기 때문에 신뢰성이 좋고 작은 면적에서 구현이 가능하도록 한다. 메모리 특성을 갖는 다양한 시냅스 모방소자가 스트링 구조 기반 시냅스 어레이 아키텍처에 적용될 수 있다.
또한, 본 발명에 따른 시냅스 스트링은 다양한 신경망 시스템에 사용될 수 있도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 시냅스 스트링 어레이에 대하여 구체적으로 설명한다. 본 발명에 따른 시냅스 스트링 어레이는 복수 개의 시냅스 스트링들을 어레이 형태로 배치하여 구성된 것을 특징으로 한다. 따라서, 먼저 도 1 내지 도 6을 참조하여, 본 발명의 시냅스 스트링 어레이에 사용된 다양한 형태의 시냅스 스트링의 기본 구조들에 대하여 설명한다. 다음, 본 발명의 제1 내지 제2 실시예에 따라 순방향 전파 (Forward Propagation) 및 역방향 전파(Backward Propagation)을 위하여 전술한 복수 개의 시냅스 스트링들을 어레이로 연결한 시냅스 스트링 어레이 아키텍처에 대하여 설명한다. 다음, 본 발명의 제3 실시예는 본 발명의 온-칩 학습(On-chip Learning)이 가능하도록 하는 시냅스 스트링 어레이 아키텍처에 관하여 설명한다.
< 시냅스 스트링>
도 1a 및 도 1b는 본 발명에 따른 시냅스 스트링 어레이에 있어서, 시냅스 스트링의 제1 실시형태를 도시한 회로도이다.
도 1a 및 도 1b를 참조하면, 본 발명에 따른 시냅스 스트링(1)은 각각 직렬 연결된 복수 개의 메모리 셀 소자들(100, 200)을 구비한 제1 및 제2 셀 스트링(10, 20), 및 제1 및 제2 셀 스트링의 일단부에 각각 연결된 제1 스위치 소자들(12, 22)을 구비한다.
상기 제1 셀 스트링(10)의 메모리 셀 소자들(100)과 상기 제2 셀 스트링(20)의 메모리 셀 소자들(200)은 서로 일대일 대응되고, 일대일 대응되는 메모리 셀 소자들의 쌍(pair)(300)은 하나의 단자가 서로 전기적으로 연결되어 하나의 시냅스 모방 소자를 구성한다. 하나의 시냅스 모방 소자를 구성하는 상기 메모리 셀 소자들을 서로 전기적으로 연결하는 단자(일례로 게이트 또는 제어 게이트)는 상기 메모리 셀 소자의 단자들 중 읽기(Read) 전압 또는 통과(Pass) 전압이 인가되거나 프로그램(Program) 전압 또는 이레이저(Erase) 전압이 인가되는 단자인 것이 바람직하다. 한편, 상기 메모리 셀 소자들을 서로 전기적으로 연결하는 단자에는 필요에 따라 스위칭을 위한 전압이 인가될 수도 있다.
상기 제1 및 제2 셀 스트링에 포함된 메모리 셀 소자들의 복수 개의 쌍은 복수 개의 시냅스 모방 소자를 구성하게 되고, 그 결과 제1 및 제2 셀 스트링을 구비하는 상기 시냅스 스트링은 복수 개의 시냅스 모방 소자들을 포함하게 된다. 상기 제1 및 제2 셀 스트링에서 시냅스 스트링을 위한 제1 및 제2 셀 스트링은 인접한 위치에 배치되거나 다른 위치 또는 다른 블록에 배치될 수 있다.
상기 제1 및 제2 셀 스트링의 메모리 셀 소자는 비휘발성 메모리 기능을 가진 디바이스(MOSFET 포함)로 구성되고, 이 경우 하나의 쌍을 이루는 메모리 셀 소자들은 게이트 단자 또는 제어 게이트 단자가 서로 연결되는 것이 바람직하다.
상기 제1 스위치 소자들(12, 22)은 제1 및 제2 셀 스트링들(10, 20)의 양단부들 중 어느 하나의 단부에만 연결된다. 본 명세서에서는, 설명의 편의상 제1 스위치 소자들(12, 22)이 연결된 제1 및 제2 셀 스트링의 단부를 제1 및 제2 셀 스트링들의 제1 단부로 정의하고, 제1 및 제2 셀 스트링의 나머지 단부를 제2 단부로 정의한다. 상기 제1 스위치 소자들의 입력 단자들로 각각 입력되는 입력 신호는 이전 뉴런들로부터 나오는 신호들로 구성될 수 있다. 상기 제1 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어질 수 있다. 도 1a는 상기 제1 스위치 소자들을 비휘발성 메모리 기능을 갖는 디바이스 (MOSFET 포함) 또는 플래시 메모리 셀 소자로 구성한 것이며, 도 1b는 상기 제1 스위치 소자들을 MOSFET으로 구성한 것이다. 이 경우, 상기 제1 스위치 소자들의 입력 단자는 게이트 전극, 드레인 전극 또는 제어 전극이 될 수 있으며, 상기 제1 스위치 소자가 비휘발성 메모리 기능을 갖는 소자이면 비휘발성 메모리 기능을 이용하여 문턱 전압을 바꿀 수 있게 된다.
도 2는 본 발명에 따른 시냅스 스트링 어레이에 있어서, 시냅스 스트링의 제2 실시형태를 도시한 회로도이다.
도 2를 참조하면, 본 발명에 따른 시냅스 스트링의 제2 실시 형태는 전술한 제1 실시 형태에 따른 시냅스 스트링에 제2 및 제3 스위치 소자를 더 구비하는 것을 특징으로 한다. 따라서, 본 발명에 따른 시냅스 스트링의 제2 실시 형태는, 각각 직렬 연결된 복수 개의 메모리 셀 소자들(100, 200)을 구비한 제1 및 제2 셀 스트링(10, 20), 제1 및 제2 셀 스트링의 제1 단부들에 각각 연결된 제1 스위치 소자들(12, 22), 상기 제1 스위치 소자들에 직렬 연결된 제2 스위치 소자들(14, 24), 및 제1 및 제2 셀 스트링의 제2 단부들에 각각 직렬 연결된 제3 스위치 소자들(16, 26)을 구비한다.
상기 제1 및 제2 셀 스트링과 제1 스위치 소자들은 전술한 제1 실시형태와 동일하므로, 중복되는 설명은 생략한다.
상기 제2 스위치 소자들(14, 24)은 각각, 도 2에 도시된 바와 같이 상기 제1 스위치 소자들에 직렬로 연결되는 것이 바람직하다. 한편, 상기 제2 스위치 소자들의 변형 형태는, 도 3에 도시된 바와 같이 제1 스위치 소자들과 제1 및 제2 셀 스트링의 제1 단부의 사이에 직렬로 연결될 수 있다.
도 3은 본 발명에 따른 시냅스 스트링 어레이에 있어서, 시냅스 스트링의 제2 실시 형태의 상기 제2 스위치 소자들의 변형 형태를 도시한 회로도이다. 상기 제3 스위치 소자들(16, 26)은 제1 및 제2 셀 스트링의 제2 단부들에 각각 직렬 연결된 것이 바람직하다. 상기 제2 및 제3 스위치 소자들은, 제1 스위치 소자들과 마찬가지로, MOSFET, 비휘발성 메모리 기능을 갖는 디바이스 (MOSFET 포함) 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것이 바람직하다.
본 발명에 따른 시냅스 스트링의 제2 실시 형태에 있어서, 제1 스위치는 입력값(Input)이 입력되며, 제2 및 제3 스위치는 제1 및 제2 셀 스트링에 있는 메모리 셀 소자들을 독립적으로 프로그램 또는 이레이저할 수 있도록 하기 위해 구비한다. 또한 본 발명에서 언급되지 않았지만 어레이 동작에서 필요한 전압이 스위치 소자들에 인가될 수 있다. 제1 스위치에는 입력값이 입력될 때, 제2 스위치와 제3 스위치를 이용하여 제1 및 제2 셀 스트링들을 서로 분리하여 각각 프로그램 또는 이레이저하거나 제1 및 제2 셀 스트링을 같이 프로그램 또는 이레이저할 수 있도록 한다. 한편, 시냅스 스트링 어레이를 구성하는 경우, 상기 제2 스위치와 제3 스위치를 이용하여 시냅스 스트링 어레이에서 특정 시냅스 스트링을 선택하여 동작시킬 수 있다.
본 발명에 따른 시냅스 스트링의 제3 실시 형태는 전술한 제1 실시 형태에 따른 시냅스 스트링에 제2 스위치 소자를 더 구비하는 것을 특징으로 한다. 따라서, 본 발명에 따른 시냅스 스트링의 제3 실시 형태는, 각각 직렬 연결된 복수 개의 메모리 셀 소자들을 구비한 제1 및 제2 셀 스트링, 제1 및 제2 셀 스트링의 제1 단부들에 각각 연결된 제1 스위치 소자들 및 제2 스위치 소자들을 구비한다. 상기 제1 및 제2 셀 스트링과 제1 스위치 소자들은 전술한 제1 실시형태와 동일하므로, 중복되는 설명은 생략한다.
상기 제2 스위치 소자들은 각각 상기 제1 스위치 소자들에 직렬로 연결되거나, 제1 스위치 소자들과 제1 및 제2 셀 스트링의 제1 단부의 사이에 직렬로 연결되거나, 제1 및 제2 셀 스트링의 제2 단부들에 직렬 연결되는 것이 바람직하다. 상기 제2 스위치 소자들은, 제1 스위치 소자들과 마찬가지로, MOSFET, 비휘발성 메모리 기능을 갖는 디바이스 (MOSFET 포함) 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것이 바람직하다. 상기 제3 실시 형태에 따른 제2 스위치 소자는 제2 실시 형태의 제2 또는 제3 스위치 소자와 동일하게 동작된다.
도 4a 내지 도 4c는 본 발명에 따른 시냅스 스트링 어레이에 있어서, 시냅스 스트링의 제4 실시형태를 도시한 회로도이다. 도 4a 내지 도 4c를 참조하면, 본 발명에 따른 시냅스 스트링 어레이에 있어서, 시냅스 스트링의 제4 실시 형태는 전술한 제1 실시 형태에 따른 시냅스 스트링에 제4 스위치 소자를 더 구비하는 것을 특징으로 한다. 따라서, 본 발명에 따른 시냅스 스트링 어레이의 시냅스 스트링의 제4 실시 형태는, 각각 직렬 연결된 복수 개의 메모리 셀 소자들(100, 200)을 구비한 제1 및 제2 셀 스트링(10, 20), 제1 및 제2 셀 스트링의 제1 단부들에 각각 연결된 제1 스위치 소자들(12, 22), 및 제4 스위치 소자(18, 28)을 구비한다. 상기 제1 및 제2 셀 스트링, 제1 스위치 소자들은 전술한 제1 실시형태와 동일하므로 중복되는 설명은 생략한다.
상기 제4 스위치 소자들(18, 28)은 각각, 도 4a에 도시된 바와 같이 전기적으로 서로 연결된 상기 제1 스위치 소자들에 직렬로 연결되고 전기적으로 서로 연결된 제1 및 제2 셀 스트링의 제2 단부에 직렬로 연결되거나, 도 4c에 도시된 바와 같이 전기적으로 서로 연결된 상기 제1 스위치 소자들에만 직렬로 연결되거나, 도 4b에 도시된 바와 같이 전기적으로 서로 연결된 제1 및 제2 셀 스트링의 제2 단부에 직렬로 연결되는 것이 바람직하다. 또한 도 4a, 4b, 4c에서 제2 단부에 제1 및 제2 셀 스트링에 각각 직렬로 1개 이상의 스위치 소자가 추가로 연결될 수 있으며, 이 경우 제4 스위치 소자는 추가된 스위치 소자와 직렬로 연결된다. 도 4a, 4b, 4c에서 제1 및 제2 셀 스트링은 인접한 위치에 배치되거나 다른 위치 또는 다른 블록에 배치될 수 있다. 제4 스위치 소자에 직렬로 추가의 스위치 소자가 연결될 수 있다. 상기 제4 스위치 소자들은, 제1 스위치 소자들과 마찬가지로, MOSFET, 비휘발성 메모리 기능을 갖는 디바이스 (MOSFET 포함) 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것이 바람직하다. 상기 제4 스위치는, 복수 개의 시냅스 스트링들을 포함하는 시냅스 스트링 어레이를 구현하는 경우, 복수 개의 시냅스 스트링들 중 특정 시냅스 스트링을 선택하기 위하여 사용될 수 있다.
도 5는 본 발명에 따른 시냅스 스트링 어레이에 있어서, 시냅스 스트링의 제5 실시형태를 도시한 회로도이다. 도 5를 참조하면, 본 발명에 따른 시냅스 스트링의 제5 실시 형태는 전술한 제2 실시 형태에 따른 시냅스 스트링에 제4 스위치 소자를 더 구비하는 것을 특징으로 한다. 따라서, 본 발명에 따른 시냅스 스트링의 제5 실시 형태는, 각각 직렬 연결된 복수 개의 메모리 셀 소자들(100, 200)을 구비한 제1 및 제2 셀 스트링(10, 20), 제1 및 제2 셀 스트링의 제1 단부들에 각각 연결된 제1 스위치 소자들(12, 22), 상기 제1 스위치 소자들에 직렬 연결된 제2 스위치 소자들(14, 24), 제1 및 제2 셀 스트링의 제2 단부들에 각각 직렬 연결된 제3 스위치 소자들(16, 26) 및 제4 스위치 소자들(18, 28)을 구비한다. 상기 제1 및 제2 셀 스트링과 제1, 제2 및 제3 스위치 소자들은 전술한 제2 실시형태와 동일하므로, 중복되는 설명은 생략한다.
상기 제4 스위치 소자들(18, 28)은 각각, 도 5에 도시된 바와 같이 전기적으로 서로 연결된 상기 제2 스위치 소자들에 직렬로 연결되고 전기적으로 서로 연결된 제3 스위치 소자들에 직렬로 연결되거나, 전기적으로 서로 연결된 상기 제2 스위치 소자들에만 직렬로 연결되거나, 전기적으로 서로 연결된 제3 스위치 소자들에만 직렬로 연결되는 것이 바람직하다. 제4 스위치 소자에 직렬로 추가의 스위치 소자가 연결될 수 있다. 상기 제4 스위치 소자들은, 제1 스위치 소자들과 마찬가지로, MOSFET, 비휘발성 메모리 기능을 갖는 디바이스 (MOSFET 포함) 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것이 바람직하다. 상기 제4 스위치는, 복수 개의 시냅스 스트링들을 포함하는 시냅스 스트링 어레이를 구현하는 경우, 복수 개의 시냅스 스트링들 중 특정 시냅스 스트링을 선택하기 위하여 사용될 수 있다.
이하, 본 발명의 제1 내지 제3 실시예에 따라, 전술한 시냅스 스트링들을 이용하여 구성된 시냅스 스트링 어레이 아키텍처에 대하여 구체적으로 설명한다.
< 제1 실시예 >
도 6은 본 발명의 제1 실시예에 따른 순방향 전파 (Forward Propagation)를 위한 시냅스 스트링 어레이의 제1 실시 형태를 도시한 회로도이다. 도 6을 참조하면, 본 발명의 제1 실시예에 따른 시냅스 스트링 어레이(Synapse String Array)는 복수 개의 시냅스 스트링을 배치하여 어레이로 확장한 것을 특징으로 하며, 상기 시냅스 스트링은 전술한 시냅스 스트링들 중 하나로 구성된다. 다수의 도면에서 화살표 방향은 동작 설명의 일례를 나타낸다.
상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링을 사용할 경우, 하나의 시냅스 스트링을 구성하는 제1 셀 스트링과 제2 셀 스트링이 인접하여 같은 어레이에 배치되어 있거나 서로 다른 어레이에 따로 배치되어 있을 수 있다. 또한, 상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링 또는 시냅스 스트링을 사용할 경우 읽기 전압과 패스 전압을 시냅스 스트링의 각 시냅스 모방 소자를 구성하는 메모리 셀 소자들의 게이트 단자들에 인가할 수 있다. 또한, 상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 제1 스위치 소자의 gate (또는 제어 게이트)가 string-select line (SSL)으로 연결되어 있으며, string-select line에 입력(Intput)을 인가하고, 셀 스트링의 합해진 전류(Output)를 아웃풋(Output)으로서 bit-line (BL)에서 읽을 수 있다.
또한, 상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 도 6에 도시된 바와 같이 셀 스트링들이 단일의 source-line (SL)에 연결되어 있을 수 있다. 또한, 각 셀 스트링이 SL에 연결되되 BL이나 WL 방향과 나란한 방향으로 배치된 셀 스트링은 서로 같은 SL에 연결될 수도 있다. 도 6에서 도시되지 않았지만, WL의 마지막 메모리 셀 소자와 SL의 사이에는 스위치 소자가 스트링 마다 또는 어레이 블록마다 추가될 수 있다.
도 7은 본 발명의 제1 실시예에 따른 시냅스 스트링 어레이의 제2 실시 형태를 도시한 회로도이다. 도 7을 참조하면, 본 발명의 제1 실시예에 따른 시냅스 스트링 어레이(Synapse String Array)는 복수 개의 기본 시냅스 스트링을 어레이로 배치하여 확장하고, 상기 시냅스 스트링은 전술한 시냅스 스트링들 중 하나로 구성된다.
상기 제2 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링을 사용할 경우, 하나의 시냅스 스트링을 구성하는 제1 셀 스트링과 제2 셀 스트링은 서로 다른 어레이에 위치해 있는 것을 특징으로 한다. 또한, 상기 제2 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 도 7과 같이 source-line (SL)이 분리되되 word-line (WL) 방향으로는 셀 스트링이 SL에 연결되어 있다. 또한, 상기 제2 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링 또는 시냅스 스트링을 사용할 경우 읽기 전압과 패스 전압을 시냅스 스트링의 각 시냅스 모방 소자를 구성하는 메모리 셀 소자들의 게이트 단자들에 인가할 수 있다. 또한, 상기 제2 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 제1 스위치 소자의 gate (또는 제어 게이트)가 string-select line으로 연결되어 있으며, bit-line (BL)에 입력(Input)을 인가하고, 셀 스트링의 합해진 전류(Output)를 아웃풋으로서 source-line(SL)로 읽을 수 있다. 도 7에서 도시되지 않았지만 WL의 마지막 메모리 셀 소자와 SL의 사이에는 스위치 소자가 스트링 마다 또는 각 SL마다 추가될 수 있다.
< 제2 실시예 >
도 8은 본 발명의 제2 실시예에 따른 역방향 전파 (Backward Propagation)를 위한 시냅스 스트링 어레이의 제1 실시 형태를 도시한 회로도이다. 도 8을 참조하면, 본 발명의 제2 실시예에 따른 시냅스 스트링 어레이(Synapse String Array)는 복수 개의 시냅스 스트링을 배치하여 어레이로 확장한 것을 특징으로 하며, 상기 시냅스 스트링은 전술한 시냅스 스트링들 중 하나로 구성된다.
상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링을 사용할 경우, 하나의 시냅스 스트링을 구성하는 제1 셀 스트링과 제2 셀 스트링이 같은 어레이에서 서로 인접하게 위치해 있거나 서로 다른 어레이에 따로 배치될 수 있다. 또한, 상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링 또는 시냅스 스트링을 사용할 경우 읽기 전압과 패스 전압을 시냅스 스트링의 각 시냅스 모방 소자를 구성하는 메모리 셀 소자들의 게이트 단자들에 인가할 수 있다. 또한, 상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 제1 스위치 소자의 gate (또는 제어 게이트)가 string-select line으로 연결되어 있으며, string-select line에 입력 에러(Input error)를 인가하고, 합해진 아웃풋 에러(Output error)를 bit-line으로 읽을 수 있다.
또한, 상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 도 8에 도시된 바와 같이 source-line (SL)이 연결되어 있거나, SL이 워드 라인 또는 비트 라인을 따라 서로 분리되어 있을 수도 있다. 도 8에서 도시되지 않았지만 WL의 마지막 메모리 셀 소자와 SL의 사이에는 스위치 소자가 스트링 마다 또는 어레이 블록마다 추가될 수 있다.
또한, 상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 랜덤으로 분포하는 가중치(weight)의 값을 가질 수 있다. 일례로, 도 6과 도 8은, Direct Feedback Alignment를 활용하여 Forward Propagation과 Backward Propagation을 구현하는 시냅스 어레이 아키텍처를 각각 보여준다. Forward Propagation만 수행하는 아키텍처는 추론이나 인지만 하는 오프-칩 학습(Off-chip Learning) 동작을 하고, Forward 및 Backward Propagations이 모두 가능한 아키텍처는 인지와 학습을 모두 할 수 있는 온칩 학습(On-chip Learning) 동작이 가능하다. 일례로, 도 6의 시냅스 어레이 아키텍처의 시냅스 소자들은 학습에 의해 변하는 가중치를 가질 수 있고, 도 8의 시냅스 어레이 아키텍처의 시냅스 소자들은 랜덤으로 분포하는 가중치를 가질 수 있다.
도 9는 본 발명의 제2 실시예에 따른 시냅스 스트링 어레이의 제2 실시 형태를 도시한 회로도이다. 도 9를 참조하면, 본 발명의 제2 실시예에 따른 시냅스 스트링 어레이(Synapse String Array)는 복수 개의 기본 시냅스 스트링을 어레이로 배치하여 확장하고, 상기 시냅스 스트링은 전술한 시냅스 스트링들 중 하나로 구성된다.
상기 제2 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링을 사용할 경우, 하나의 시냅스 스트링을 구성하는 제1 셀 스트링과 제2 셀 스트링은 서로 다른 어레이 위치해 있다. 또한, 상기 제2 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링 또는 시냅스 스트링을 사용할 경우 읽기 전압과 패스 전압을 시냅스 스트링의 각 시냅스 모방 소자를 구성하는 메모리 셀 소자들의 게이트 단자들에 인가할 수 있다. 또한, 상기 제2 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 제1 스위치 소자의 gate (또는 제어 게이트)가 string-select line으로 연결되어 있으며, string-select line (SSL)에 입력 에러(Input error)를 인가하고, 합해진 아웃풋 에러(Output error)를 bit-line(BL)으로 읽을 수 있다. 도 9에서 도시되지 않았지만 WL의 마지막 메모리 셀 소자와 SL의 사이에는 스위치 소자가 스트링 마다 또는 각 SL마다 추가될 수 있다.
< 제3 실시예 >
도 10은 본 발명의 제3 실시예에 따른 온-칩 학습(On-chip Learning)을 위한 시냅스 스트링 어레이를 도시한 회로도이다. 도 10 (a), (b)를 참조하면, 본 발명의 제3 실시예에 따른 시냅스 스트링 어레이(Synapse String Array)는 복수 개의 시냅스 스트링을 배치하여 어레이로 확장한 것을 특징으로 하며, 상기 시냅스 스트링은 전술한 시냅스 스트링들 중 하나로 구성된다.
본 실시예에 따른 온 칩 학습을 위한 시냅스 스트링 어레이는, 도 10에 도시된 바와 같이 복수 개의 시냅스 스트링들을 어레이 형태로 배치하여 구성되며, 도 10 (a)는 상기 제1 블록에 대한 회로도로서 Input 신호와 Output 신호를 제공하여 순방향 전파를 구현하고, 도 10 (b)는 상기 제2 블록에 대한 회로도로서 Input error 신호와 Output error 신호를 제공하여 역방향 전파를 구현한다. 여기서, 순방향 및 역방향 전파를 위해 같은 시냅스 스트링 어레이가 사용됨에 따라, 시냅스 스트링 어레이의 전체 크기는 증가하지 않는다.
본 실시예에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링을 사용할 경우, 하나의 시냅스 스트링을 구성하는 제1 셀 스트링과 제2 셀 스트링이 같은 어레이에서 인접하게 위치해 있거나 서로 다른 어레이에 따로 있을 수 있다. 또한, 본 실시예에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링 또는 시냅스 스트링을 사용할 경우 읽기 전압과 패스 전압을 시냅스 스트링의 각 시냅스 모방 소자를 구성하는 메모리 셀 소자들의 게이트 (또는 제어 게이트) 단자들에 인가할 수 있다.
또한, 본 실시예에 따른 시냅스 스트링 어레이는 순방향 전파 학습을 구현하기 위하여, 제1 스위치 소자의 gate (또는 제어 게이트)가 string-select line으로 연결되고, bit-line에 입력(Input)을 인가하고, 합해진 아웃풋(Output)을 source-line으로 읽을 수 있다. 또한, 본 실시예에 따른 시냅스 스트링 어레이에서 역방향 전파 학습을 구현하기 위하여, 제1 스위치 소자의 gate (또는 제어 게이트)가 string-select line으로 연결되고, string-select line에 입력 에러(Input error)를 인가하고, 합해진 아웃풋 에러(Output error)를 bit-line으로 읽을 수 있다.
한편, 본 실시예에 따른 온-칩 학습을 구현하기 위한 시냅스 스트링 어레이의 다른 실시 형태는 제1 블록 및 제2 블록으로 분할되고, 상기 제1 블록은 학습의 순방향 전파를 실행하기 위하여, string-select line (SSL)으로 입력(Input)을 인가하고 bit-line (BL)으로 아웃풋(Output)을 읽도록 구성되고, 상기 제2 블록은 학습의 역방향 전파를 실행하기 위하여, string-select line (SSL)에 입력 에러(Input error)를 인가하여 bit-line (BL)로 아웃풋 에러(Output error)를 읽도록 구성된다. 전술한 구성을 갖는 본 실시예에 따른 시냅스 스트링 어레이는 상기 제1 블록과 제2 블록이 순차적으로 구동되어 순방향 전파와 역방향 전파가 순차적으로 실행되도록 하여 온 칩 학습(On-chip learning)을 구현하는 것을 특징으로 한다. 역방향 전파를 위한 상기 제2 블록을 구성하는 시냅스 스트링 어레이들을 구성하는 메모리 셀 소자들은 랜덤하게 분포하는 가중치(weight)를 가지도록 구성될 수 있다.
한편, 전술한 제2 및 제3 실시예에 따른 시냅스 스트링 어레이의 일례는, 도 7, 도 9 및 도 10에 도시된 바와 같이 source-line (SL)들이 서로 분리되어 있다. 한편, 도 6 내지 도 10에 도시되어 있지 않지만 source line (SL)에 연결되는 각 셀 스트링에 각각 스위치 소자가 적어도 1개 연결될 수 있다. 또한, 전술한 바와 같이 한 쌍의 음(-)과 양(+) 셀 스트링으로 구성된 각 시냅스 스트링과 SL 사이에 스위치 소자가 적어도 1개 직렬로 연결될 수 있다. 또한 bit-line (BL)에 연결되는 시냅스 스트링에 각각 적어도 1개의 스위치 소자가 직렬로 연결될 수 있다.
전술한 제1 내지 제3 실시예에 따른 시냅스 스트링 어레이에 있어서, 상기 입력(Input)과 입력 에러(Input error)는 rate encoding, width encoding, temporal encoding 등의 형태를 가질 수 있다. 여기서 width encoding은 펄스의 폭을 조절하여 신호의 크기를 표시한다.
도 11은 뉴런과 시냅스로 구성된 뉴럴 네트워크의 일례이다. 도 6 내지 도 10까지의 시냅스 스트링 어레이에서 n(여기서, n은 자연수임)번째 (n th) 워드라인 (word-line)에 연결되어 있는 셀 들은 도 11의 n번째 (n th) 시냅스 레이어 (Synapse layer)에 있는 시냅스들에 해당한다. 일례로 첫번째 (1 st) 워드라인에 (word-line)에 연결되어 있는 셀 들은 도 11의 첫번째 (1 st) 시냅스 레이어 (Synapse layer)에 있는 시냅스들에 해당한다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 두개의 셀 스트링 및 스위치 소자를 적어도 포함하는 시냅스 스트링은 점유 면적이 작아 집적도가 높고, 실리콘 기술 기반으로 신뢰성이 있으며, 신경모방 기술에서 구현해야 하는 다양한 기능의 구현이 가능하므로, 저전력과 고집적을 필요로 하는 신경모방 기술 분야에 널리 사용될 수 있다.
1, 1' : 기본 구조의 시냅스 스트링
10 : 제1 셀 스트링
20 : 제2 셀 스트링
100, 200 : 메모리 셀 소자
12, 22 : 제1 스위치 소자
14, 24 : 제2 스위치 소자
16, 26 : 제3 스위치 소자
18, 28 : 제4 스위치 소자

Claims (18)

  1. 복수 개의 시냅스 스트링들을 어레이 형태로 배치하여 구성된 시냅스 스트링 어레이에 있어서,
    상기 시냅스 스트링은,
    각각 직렬 연결된 복수 개의 메모리 셀 소자들을 구비한 제1 및 제2 셀 스트링; 및
    제1 셀 스트링의 일단부 및 제2 셀 스트링의 일단부에 각각 연결된 제1 스위치 소자들;을 구비하고,
    상기 제1 셀 스트링의 메모리 셀 소자들과 상기 제2 셀 스트링의 메모리 셀 소자들은 서로 일대일 대응되고, 일대일 대응되는 메모리 셀 소자들의 쌍(pair)은 하나의 단자가 서로 전기적으로 연결되어 하나의 시냅스 모방 소자를 구성하며,
    상기 일대일 대응되는 메모리 셀 소자들의 쌍에서 서로 전기적 연결되는 단자는 읽기 (Read), 또는 통과 (Pass) 전압이 인가되거나 프로그램 또는 이레이저 (Program/Erase) 전압이 인가되는 단자로서, 워드 라인(WL)에 연결된 것을 특징으로 하며,
    상기 시냅스 스트링의 제1 및 제2 셀 스트링에 포함된 메모리 셀 소자들의 복수 개의 쌍은 복수 개의 시냅스 모방 소자를 구성하는 것을 특징으로 하며,
    시냅스 스트링 어레이의 제1 스위치 소자들의 단부는 bit-line (BL)을 통해 BL 방향 (BL direction)으로 연결되고,
    시냅스 스트링 어레이의 제1 스위치 소자들의 게이트 전극 또는 제어 게이트 전극은 string-select line (SSL)을 통해 WL 방향 (WL direction)으로 연결되고,
    시냅스 스트링 어레이를 구성하는 시냅스 스트링의 하단에 위치한 메모리 셀 소자들의 단부는 source-line (SL)을 통해 연결된 것을 특징으로 하는 시냅스 스트링 어레이.
  2. 제1항에 있어서,
    학습의 순방향 전파를 실행하기 위하여, string-select line (SSL)으로 입력(Input)을 인가하고 bit-line (BL)으로 아웃풋(Output)을 읽도록 구성된 것을 특징으로 하는 시냅스 스트링 어레이.
  3. 제1항에 있어서,
    학습의 역방향 전파를 실행하기 위하여, string-select line (SSL)에 입력 에러(Input error)를 인가하여 bit-line (BL)로 아웃풋 에러(Output error)를 읽도록 구성된 것을 특징으로 하는 시냅스 스트링 어레이.
  4. 제1항에 있어서, 상기 시냅스 스트링 어레이는 제1 블록 및 제2 블록으로 분할되고,
    상기 제1 블록은 학습의 순방향 전파를 실행하기 위하여, string-select line (SSL)으로 입력(Input)을 인가하고 bit-line (BL)으로 아웃풋(Output)을 읽도록 구성되고,
    상기 제2 블록은 학습의 역방향 전파를 실행하기 위하여, string-select line (SSL)에 입력 에러(Input error)를 인가하여 bit-line (BL)로 아웃풋 에러(Output error)를 읽도록 구성되어,
    상기 제1 블록과 제2 블록이 순차적으로 구동되어 순방향 전파와 역방향 전파가 순차적으로 실행되도록 하여 온 칩 학습(On-chip learning)을 구현한 것을 특징으로 하는 시냅스 스트링 어레이.
  5. 제4항에 있어서, 역방향 전파를 위한 상기 제2 블록을 구성하는 시냅스 스트링 어레이들을 구성하는 메모리 셀 소자들은 랜덤하게 분포하는 가중치(weight)를 가지도록 구성된 것을 특징으로 하는 시냅스 스트링 어레이.
  6. 제1항에 있어서,
    상기 source-line (SL)은 단일의 SL로 구성되고 상기 시냅스 스트링 어레이를 구성하는 셀 스트링들은 단일의 source-line (SL)에 연결되거나,
    상기 source-line (SL)은 word-line (WL) 방향을 따라 서로 연결되어 구성되고 상기 시냅스 스트링 어레이를 구성하는 셀 스트링들은 word-line (WL) 방향을 따라 각 source-line (SL)에 연결되거나,
    상기 source-line (SL)은 bit-line (BL) 방향을 따라 서로 연결되어 구성되고 상기 시냅스 스트링 어레이를 구성하는 셀 스트링들은 bit-line (BL) 방향을 따라 각 source-line (SL)에 연결된 것을 특징으로 하는 시냅스 스트링 어레이.
  7. 제1항에 있어서,
    상기 source-line (SL)은 word-line (WL) 방향을 따라 서로 연결되어 구성되고 상기 시냅스 스트링 어레이를 구성하는 셀 스트링들은 word-line (WL) 방향을 따라 각 source-line (SL)에 연결되고,
    bit-line (BL)에 입력(Input)를 인가하고 source-line (SL)로 아웃풋(Output)을 읽도록 구성되어, 학습의 순방향 전파를 실행하는 것을 특징으로 하는 시냅스 스트링 어레이.
  8. 제1항에 있어서,
    상기 source-line (SL)은 word-line (WL) 방향을 따라 서로 연결되어 구성되고 상기 시냅스 스트링 어레이를 구성하는 셀 스트링들은 word-line (WL) 방향을 따라 각 source-line (SL)에 연결되고,
    string-select line (SSL)에 입력 에러(Input error)를 인가하고 bit-line (BL)로 아웃풋 에러(Output error)를 읽도록 구성되어, 학습의 역방향 전파를 실행하는 것을 특징으로 하는 시냅스 스트링 어레이.
  9. 제1항에 있어서,
    상기 source-line (SL)은 word-line (WL) 방향을 따라 서로 연결되어 구성되고 상기 시냅스 스트링 어레이를 구성하는 셀 스트링들은 word-line (WL) 방향을 따라 각 source-line (SL)에 연결된 것을 특징으로 하고,
    bit-line (BL)에 입력(Input)를 인가하고 source-line (SL)로 아웃풋(Output)을 읽도록 하여 학습의 순방향 전파를 실행하는 동작과,
    string-select line (SSL)에 입력 에러(Input error)를 인가하고 bit-line (BL)로 아웃풋 에러(Output error)를 읽도록 하여 학습의 역방향 전파를 실행하는 동작을 순차적으로 수행하여 온-칩 학습(On-Chip Learning)을 구현하는 것을 특징으로 하는 시냅스 스트링 어레이.
  10. 제1항에 있어서, 상기 시냅스 스트링 어레이로 입력(Input) 신호 또는 입력 에러(Input error) 신호가 입력될 수 있으며,
    상기 입력 신호 또는 입력 에러 신호는 rate encoding 신호, width encoding 신호, temporal encoding 신호 중 하나로 구성된 것을 특징으로 하는 시냅스 스트링 어레이.
  11. 제1항에 있어서, n(n은 1이상의 자연수로서, 워드라인의 층을 나타냄)번째 word-line에 연결되어 있는 셀들은 뉴럴 네트워크의 n번째 시냅스 레이어의 시냅스들에 해당하는 시냅스 스트링 어레이.
  12. 제1항에 있어서, 상기 시냅스 스트링의 상기 제1 및 제2 셀 스트링의 메모리 셀 소자는 비휘발성 메모리 기능을 가진 디바이스 (MOSFET 포함)로 구성되고,
    하나의 쌍을 이루어 시냅스 모방 소자를 구성하는 메모리 셀 소자들은 게이트 단자 또는 제어 게이트 단자가 서로 연결되는 것을 특징으로 하는 시냅스 스트링 어레이.
  13. 제1항에 있어서, 시냅스 스트링의 제1 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 디바이스 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어진 것을 특징으로 하는 시냅스 스트링 어레이.
  14. 제1항에 있어서,
    상기 시냅스 스트링은 제2 및 제3 스위치 소자들을 더 구비하며,
    제2 스위치 소자들은 상기 제1 스위치 소자들에 각각 직렬로 연결되거나 상기 제1 및 제2 셀 스트링과 상기 제1 스위치 소자들 사이에 각각 직렬로 연결되어 구비되고,
    제3 스위치 소자들은 제1 및 제2 셀 스트링의 제2 스위치 소자들이 연결되지 않은 단부들에 각각 직렬로 연결되어 구비되고,
    상기 제2 및 제3 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 디바이스 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어진 것을 특징으로 하는 시냅스 스트링 어레이.
  15. 제1항에 있어서,
    상기 시냅스 스트링은 제4 스위치 소자를 더 구비하고,
    상기 제4 스위치 소자는 상기 시냅스 스트링의 양단부 중 일단 또는 양단에 직렬로 연결되되,
    상기 제4 스위치 소자는 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것을 특징으로 하는 시냅스 스트링 어레이.
  16. 제1항에 있어서,
    특정 시냅스를 구성하는 한 쌍의 메모리 셀 소자들의 연결된 단자에 읽기 전압(Read Bias)을 인가하고,
    상기 특정 시냅스를 제외한 나머지 시냅스를 구성하는 메모리 셀 소자 쌍들의 연결 단자에는 패스 전압(Pass Bias)을 인가하여,
    제1 스위치 소자들의 입력 단자에 각각 입력 신호가 인가된 상태에서 상기 특정 시냅스를 구성하는 메모리 셀 소자들에 저장된 정보를 읽는 것을 특징으로 하는 시냅스 스트링 어레이.
  17. 제1항에 있어서,
    시냅스 스트링의 메모리 셀 소자와 SL의 사이에 스위치 소자를 더 구비하는 것을 특징으로 하는 시냅스 스트링 어레이.
  18. 제4항에 있어서,
    상기 제1 블록과 제2 블록의 시냅스 스트링의 메모리 셀 소자들과 SL의 사이에 스위치 소자를 더 구비하는 것을 특징으로 하는 시냅스 스트링 어레이.
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