JP2022129104A - 不揮発性メモリデバイス - Google Patents

不揮発性メモリデバイス Download PDF

Info

Publication number
JP2022129104A
JP2022129104A JP2021027667A JP2021027667A JP2022129104A JP 2022129104 A JP2022129104 A JP 2022129104A JP 2021027667 A JP2021027667 A JP 2021027667A JP 2021027667 A JP2021027667 A JP 2021027667A JP 2022129104 A JP2022129104 A JP 2022129104A
Authority
JP
Japan
Prior art keywords
film
electrode
ion conductor
transistor
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021027667A
Other languages
English (en)
Inventor
公一 水島
Koichi Mizushima
孝生 丸亀
Takao Marugame
義史 西
Yoshifumi Nishi
久美子 野村
Kumiko Nomura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2021027667A priority Critical patent/JP2022129104A/ja
Priority to EP21193527.5A priority patent/EP4050639A1/en
Priority to KR1020210113672A priority patent/KR20220121160A/ko
Priority to CN202111001524.9A priority patent/CN114975627A/zh
Priority to US17/446,441 priority patent/US11777006B2/en
Publication of JP2022129104A publication Critical patent/JP2022129104A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/004—Artificial life, i.e. computing arrangements simulating life
    • G06N3/008—Artificial life, i.e. computing arrangements simulating life based on physical entities controlled by simulated intelligence so as to replicate intelligent life forms, e.g. based on robots replicating pets or humans in their appearance or behaviour
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Biophysics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Molecular Biology (AREA)
  • Computational Linguistics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • General Health & Medical Sciences (AREA)
  • Evolutionary Computation (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • Manufacturing & Machinery (AREA)
  • Robotics (AREA)
  • Neurology (AREA)
  • Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Non-Volatile Memory (AREA)
  • Secondary Cells (AREA)
  • Battery Mounting, Suspending (AREA)

Abstract

Figure 2022129104000001
【課題】高精度化及び低消費電力化できる不揮発性メモリデバイスを提供する。
【解決手段】実施形態の不揮発性メモリデバイスは、それぞれが電界効果型でゲート電極を有する複数のトランジスタを有する。ゲート電極は、トンネル絶縁膜と第１の集電体膜とイオン伝導体膜と第１の電極膜と第２の電極膜とを含む。トンネル絶縁膜は、チャネル領域を覆う。第１の集電体膜は、トンネル絶縁膜に対してチャネル領域の反対側に配される。イオン伝導体膜は、トンネル絶縁膜と第１の集電体膜との間に配される。第１の電極膜は、トンネル絶縁膜とイオン伝導体膜との間に配される。第１の電極膜は、イオン伝導体膜に接触する。第２の電極膜は、イオン伝導体膜と第１の集電体膜との間に配される。第２の電極膜は、イオン伝導体膜に接触する。第２の集電体膜は、トンネル絶縁膜と第２の電極膜との間に配される。
【選択図】図１

Description

本発明実施形態は、不揮発性メモリデバイスに関する。
ニューラルネットワークを用いたディープラーニング技術が知られている。また、専用のハードウェアを用いてディープラーニングを行う技術も研究されている。また、人間の脳を模倣したニューロモルフィック・ニューラルネットワークすなわち脳型ニューラルネットワークが知られている。脳型ニューラルネットワークは、低消費エネルギーで作動し誤り耐性の強い人間の脳を模倣したニューラルネットワークである。
馬本隆綱，"全固体リチウム電池応用の多値トランジスタを開発"，［ｏｎｌｉｎｅ］，２０１９年１１月２９日，ＥＥ Ｔｉｍｅｓ Ｊａｐａｎ，＜ＵＲＬ：ｈｔｔｐｓ：／／ｅｅｔｉｍｅｓ．ｊｐ／ｅｅ／ａｒｔｉｃｌｅｓ／１９１１／２７／ｎｅｗｓ０３２．ｈｔｍｌ＞ Ｅｌｌｉｏｔ Ｊ． Ｆｕｌｌｅｒ，Ｆａｒｉｄ Ｅｌ Ｇａｂａｌｙ，Ｆｒａｎcｏｉｓ Ｌeｏｎａｒｄ，Ｓａｐａｎ Ａｇａｒｗａｌ，Ｓｔｅｖｅｎ Ｊ． Ｐｌｉｍｐｔｏｎ，Ｒｏｂｉｎ Ｂ． Ｊａｃｏｂｓ‐Ｇｅｄｒｉｍ，Ｃｏｎｒａｄ Ｄ． Ｊａｍｅｓ，Ｍａｔｔｈｅｗ Ｊ． Ｍａｒｉｎｅｌｌａ，Ａ． Ａｌｅｃ Ｔａｌｉｎ， "Ｌｉ‐Ｉｏｎ Ｓｙｎａｐｔｉｃ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｌｏｗ Ｐｏｗｅｒ Ａｎａｌｏｇ Ｃｏｍｐｕｔｉｎｇ，" ＡＤＶＡＮＣＥＤ ＭＡＴＥＲＩＡＬＳ， Ｖｏｌｕｍｅ ２９， Ｉｓｓｕｅ ４， Ｊａｎｕａｒｙ ２５， ２０１７
脳型ニーラルネットワーク分野では、シナプス用メモリとしてＲｅＲＡＭを筆頭に、アナログ情報を不揮発に記憶可能であるような様々な不揮発性メモリデバイスを用いた構成が提案されている。これらの不揮発性メモリデバイスは、複数のトランジスタを有するが、複数のトランジスタ間で特性のばらつきが大きく記憶精度が低い、消費電力が大きいなどの解決すべき課題を抱えている。
本発明が解決しようとする課題は、高精度化及び低消費電力化できる不揮発性メモリデバイスを提供することである。
実施形態の不揮発性メモリデバイスは、それぞれが電界効果型でゲート電極を有する複数のトランジスタを有する。ゲート電極は、トンネル絶縁膜と第１の集電体膜とイオン伝導体膜と第１の電極膜と第２の電極膜と第２の集電体膜とを含む。トンネル絶縁膜は、チャネル領域を覆う。第１の集電体膜は、トンネル絶縁膜に対してチャネル領域の反対側に配される。イオン伝導体膜は、トンネル絶縁膜と第１の集電体膜との間に配される。第１の電極膜は、トンネル絶縁膜とイオン伝導体膜との間に配される。第１の電極膜は、イオン伝導体膜に接触する。第２の電極膜は、イオン伝導体膜と第１の集電体膜との間に配される。第２の電極膜は、イオン伝導体膜に接触する。第２の集電体膜は、トンネル絶縁膜と第２の電極膜との間に配される。
第１の実施形態におけるトランジスタを示す図。 アナログ情報の記憶特性を示す図。 トランジスタに対する書き込み（放電）を示す図。 トランジスタに対する消去（充電）を示す図。 二重キャパシタ型トランジスタに対する書き込みを示す図。 二重キャパシタ型トランジスタに対する消去を示す図。 トランジスタへの回路接続を示す図。 トランジスタの回路記号を示す図。 アナログ情報の読み出し特性を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 第１の実施形態の変形例におけるトランジスタを示す図。 第２の実施形態におけるトランジスタを示す図。 第３の実施形態にかかる不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 不揮発性メモリデバイスの製造方法を示す図。 第４の実施形態におけるトランジスタを示す図。 第５の実施形態にかかる不揮発性メモリデバイスを示す断面図。 不揮発性メモリデバイスの回路図。 ショットキーバリアダイオードの特性を示す図。 第６の実施形態にかかる不揮発性メモリデバイスを示す図。 シナプス装置を示す図。 シナプス重み装置及びシナプス伝達装置を示す回路図。 第７の実施形態にかかる不揮発性メモリデバイスを示す回路図。 第８の実施形態にかかる不揮発性メモリデバイスを示す回路図。
以下に添付図面を参照して、この発明にかかる不揮発性メモリデバイスの実施形態を詳細に説明する。
（第１の実施形態）
本実施形態にかかる不揮発性メモリデバイスは、アナログ情報を不揮発に記憶可能であり、ニューラルネットワークに適用可能である。
ニューラルネットワークを用いたディープラーニング技術が知られている。また、専用のハードウェアを用いてディープラーニングを行う技術も研究されている。また、人間の脳を模倣したニューロモルフィック・ニューラルネットワークすなわち脳型ニューラルネットワークが知られている。脳型ニューラルネットワークは、低消費エネルギーで作動し誤り耐性の強い人間の脳を模倣したニューラルネットワークである。
ニューラルネットワークに含まれる各ユニットでは、積和演算（乗累算）を実行する。すなわち、各ユニットでは、前段のユニットから受け取った複数の入力信号のそれぞれに対して係数を乗算し、係数を乗算した後の複数の入力信号を加算する。さらに、各ユニットでは、このように算出した値を活性化関数に与える。そして、各ユニットでは、活性化関数の出力値を出力する。
ところで、ハードウェアで実現したニューラルネットワーク装置は、このようなユニットを多数備えることが好ましい。このため、ニューラルネットワークをハードウェアで実現する場合、個々のユニットでの演算処理を簡易な構成で実現することが望まれる。特に係数を保存するメモリは長期かつ高精度な記憶装置であることが望まれる。
脳型ニーラルネットワーク分野では、シナプス用メモリとしてＲｅＲＡＭを筆頭に、アナログ情報を不揮発に記憶可能であるような様々な不揮発性メモリデバイスを用いた構成が提案されている。例えば、不揮発性メモリデバイスとして、ＲｅＲＡＭ、ＦｅＲＡＭ、ＰＣＲＡＭなどが挙げられる。これらの不揮発性メモリデバイスは、複数のトランジスタを有するが、複数のトランジスタ間で特性のばらつきが大きく記憶精度が低い、消費電力が大きいなどの解決すべき課題を抱えている。
そこで、本実施形態は、不揮発性メモリデバイスにおける各トランジスタを電界効果型で構成し、そのゲート電極に薄膜２次電池の層構成を含めることにより、不揮発性メモリデバイスの高精度化及び低消費電力化を図る。
具体的には、不揮発性メモリデバイスは、複数のトランジスタを有し、各トランジスタが電界効果型で構成される。トランジスタのゲート電極に、全固体電池に相当する薄膜２次電池の層構成（電池構造）を含む。ゲート電極では、複数の膜が積層されており、積層方向におけるトンネル絶縁膜と第１の集電体膜との間に、第２集電体膜、第１の電極膜、イオン伝導体膜、第２の電極膜を含む。トンネル絶縁膜は、基板上に配される。第１の電極膜は、積層方向におけるトンネル絶縁膜とイオン伝導体膜との間に配され、イオン伝導体膜に接触する。第２の電極膜は、積層方向におけるイオン伝導体膜と第１の集電体膜との間に配され、イオン伝導体膜に接触する。第２の集電体膜は、積層方向におけるトンネル絶縁膜と第２の電極膜との間に配される。トランジスタでは、基板からトンネル絶縁膜及び第２の集電体膜を介して第１の電極膜への電荷が授受されることに応じて、イオン伝導体膜を介して第１の電極膜及び第２の電極膜間でイオンが移動する。この移動するイオンの量に応じて、薄膜２次電池の起電力が変化する。これにより、トランジスタは、電池起電力で連続的なアナログ情報を記憶可能であり、アナログ情報でシナプス重みを表現できるため、高精度にシナプス重みを表現できる。また、トランジスタは、ゲート電極に二重キャパシタ構造を含まず、情報の書き込みが微小な電圧・電流で可能であるため、消費電力を容易に低減できる。したがって、不揮発性メモリデバイスを高精度化でき、低消費電力化できる。
また、トランジスタは、電池起電力で連続的なアナログ情報を記憶可能であるため、特性のばらつきを小さくでき、十分な記憶時間を実現可能である。また、トランジスタからのアナログ情報の読み出しをドレイン電流に応じたオン抵抗の検知により行うことで、ＲｅＲＡＭを用いた多くのニューラルネットワーク回路との整合性がよい不揮発性メモリデバイスを提供できる。
不揮発性メモリデバイス１００は、例えばアナログ情報を記憶可能なトランジスタ１とトランジスタ１を制御する制御回路（図示せず）とを有する。トランジスタ１は、図１に示すように構成され得る。図１は、トランジスタ１を示す図である。
トランジスタ１は、電界効果型のトランジスタであり、ソース電極２、ドレイン電極３、ゲート電極４を有する。例えば、ソース電極２及びドレイン電極３は、基板ＳＢ内の表面付近に配され、ゲート電極４は、基板ＳＢ上に配される。基板ＳＢ上方におけるゲート電極４の周辺には層間絶縁膜が配されるが、図１では、図示の簡略化のため、層間絶縁膜が省略されている。
ソース電極２及びゲート電極４は、第１の導電型の半導体領域として構成され、基板ＳＢの表面付近に配される半導体領域として構成され得る。ソース電極２及びゲート電極４は、基板ＳＢにおけるウェル領域１０を介して互いに離間している。ウェル領域１０は、第２の導電型の半導体領域として構成される。第２の導電型は、第１の導電型の反対導電型である。ソース電極２及びドレイン電極３は、第１の導電型の不純物を含み、ウェル領域１０は、第２の導電型の不純物を含む。ソース電極２及びドレイン電極３における第１の導電型の不純物の濃度は、ウェル領域１０における第２の導電型の不純物の濃度より高い。第１の導電型がｎ型である場合、第１の導電型の不純物は、リン、ヒ素等のドナーであってもよい。第２の導電型がｐ型である場合、第２の導電型の不純物は、ホウ素等のアクセプターであってもよい。
ウェル領域１０のうち、基板ＳＢの表面に沿った方向におけるソース電極２及びゲート電極４の間の領域は、チャネル領域１０ａを構成する。チャネル領域１０ａは、ゲート電極４及び／又はウェル領域１０に電圧が印加された際にチャネルが形成されるべき領域である。
ゲート電極４は、平面方向におけるソース電極２及びドレイン電極３の間の位置、すなわち主としてチャネル領域１０ａを覆う位置で基板ＳＢ上に配される。ゲート電極４は、平面方向の加工寸法が約１００ｎｍで構成されてもよい。ゲート電極４は、複数の膜が積層された積層膜として構成される。例えば、ゲート電極４は、基板ＳＢ側から順に、トンネル絶縁膜５、集電体膜１３、電極膜６、イオン伝導体膜７、電極膜８、集電体膜９が積層されている。
トンネル絶縁膜５は、ゲート電極４において最も基板ＳＢ側に配され、チャネル領域１０ａを覆う。なお、本明細書において、「覆う」とは、全体的に覆う場合だけでなく、部分的に覆う場合も含むものとする。トンネル絶縁膜５は、積層方向における基板ＳＢと電極膜６との間に配される。トンネル絶縁膜５は、シリコン酸化膜等の絶縁膜で形成され得る。トンネル絶縁膜５は、シリコン酸化物で形成される場合、その厚さが約８ｎｍで構成されてもよい。トンネル絶縁膜５は、他の絶縁材料の膜で形成される場合、シリコン酸化膜厚に換算した膜厚が約８ｎｍになるように構成されてもよい。これにより、電極膜６に蓄積すべき電子の不揮発性を確保できる。
集電体膜９は、電池構造ＢＳＴに対して基板ＳＢの反対側に配される。集電体膜９は、ゲート電圧が供給される制御電極として機能し得る。集電体膜９は、導電物を主成分とする材料で形成され得る。集電体膜９は、Ａｕ膜で形成されてもよいし、Ａｕ／Ｔｉの積層膜で形成されてもよい。
集電体膜１３は、電池構造ＢＳＴに対して基板ＳＢの側に配される。集電体膜１３は、導電物を主成分とする材料で形成され得る。集電体膜９は、Ｐｔ，Ａｕ，Ｌｉ等の金属やカーボン等の非金属の導電物で形成され得る。集電体膜９は、Ａｕ膜で形成されてもよいし、Ａｕ／Ｔｉの積層膜で形成されてもよい。
ゲート電極４で積層された複数の膜のうち、電極膜６、イオン伝導体膜７、電極膜８は、それぞれ、全固体型の２次電池の正極、固体電解質、負極として機能する。すなわち、電極膜（第１の電極膜）６は、イオン伝導体膜７に対する正極として機能する。電極膜（第２の電極膜）８は、イオン伝導体膜７に対する負極として機能する。電極膜６、イオン伝導体膜７、電極膜８が積層された膜で正極／固体電解質／負極の電池構造が構成される。電池構造は、例えば、リチウム電池の構造が採用される。
電極膜６は、積層方向におけるトンネル絶縁膜５と集電体膜９との間に配され、積層方向におけるトンネル絶縁膜５とイオン伝導体膜７との間に配される。電極膜６は、イオン伝導体膜７の基板ＳＢ側の面に接触する。電極膜６は、イオン伝導体膜７で伝導すべきイオンを含む材料で形成され、例えばイオン伝導体膜７で伝導すべきイオンがリチウムイオンＬｉ＋である場合、Ｌｉ１－ｘＣｏＯ２で形成され得る。電極膜６は、その厚さが約１ｎｍであってもよい。ｘは、組成パラメタである。
電極膜８は、積層方向におけるトンネル絶縁膜５と集電体膜９との間に配され、積層方向におけるイオン伝導体膜７と集電体膜９との間に配される。電極膜８は、イオン伝導体膜７の基板ＳＢと反対側の面に接触する。電極膜８は、イオン伝導体膜７で伝導すべきイオンを含む材料で形成され、例えばイオン伝導体膜７で伝導すべきイオンがリチウムイオンＬｉ＋である場合、ＬｉｘＴｉＯ２で形成され得る。電極膜８は、その厚さが約１ｎｍであってもよい。ｘは、組成パラメタであり、電極膜６の組成パラメタｘと同じである。すなわち、電極膜６から電極膜８へＬｉ＋が移動すれば、それに応じてｘの値が大きくなる。電極膜８から電極膜６へＬｉ＋が移動すれば、それに応じてｘの値が小さくなる。
イオン伝導体膜７は、積層方向におけるトンネル絶縁膜５と集電体膜９との間に配され、電極膜６及び電極膜８の間に配される。イオン伝導体膜７は、その伝導すべきイオンを伝導可能な固体電解質で形成され、伝導すべきイオンがリチウムイオンＬｉ＋である場合、Ｌｉ３ＰＯ４で形成され得る。イオン伝導体膜７は、その厚さが約２０ｎｍであってもよい。イオン伝導体膜７は、伝導すべきイオンに対しては伝導体であるが、電子には絶縁体である。これにより、電子が基板ＳＢからトンネル絶縁膜５を介して電極膜６に保持された場合に、電極膜６がその電子を不揮発に保持できる。
トランジスタ１では、ゲート電極４に含まれる電池構造（電極膜６／イオン伝導体膜７／電極膜８）の電極膜６の膜厚及び電極膜８の膜厚を薄くすることで、単位ゲート電圧当たりについて電極膜６及び電極膜８間のイオン移動量を小さくすることができる。例えば、図１に示すように、電極膜６は、イオン伝導体膜７より薄く、電極膜８は、イオン伝導体膜７より薄い。これにより、電池起電力の変化を小さくすることができ、書き込まれるべきアナログ情報を高精度化できる。
例えば、厚さが１ｎｍ（体積１００ｎｍ×１００ｎｍ×１ｎｍ＝１×１０－１７ｃｍ３）でありＬｉ１－ｘＣｏＯ２で形成された電極膜６の場合、Ｌｉ１－ｘＣｏＯ２のモル体積は６．５ｃｍ３なので、この電極膜６のモル数は１．５４×１０－１８モルとなる。電流値１．５ｐＡ、パルス幅２００μｓ電流パルスにより記憶内容を書き換える場合、１．５ｐＡ×２００μｓ＝０．３ｆＣの電荷注入により生じる電極膜６の組成変化△ｘと図２の特性を仮定した起電力変化△Ｖとは、それぞれ、０．００２と０．００４Ｖとなり極めて小さい。電池電圧を１パルス（１．５ｐＡ，２００μｓ）で０．０１～０．１Ｖ程度変化させるために、電極膜６の実効膜厚（～電極膜８の実効膜厚）を０．０４～０．４ｎｍと薄くすることができる。
このとき、トランジスタ１のゲート電極４において、集電体膜１３は、導電性を有するため、電極膜６との界面を等電位面とすることができ、電極膜６との界面に接触電位差を形成できる。この接触電位差は、電子に対して電極膜６のポテンシャルが集電体膜１３のポテンシャルより低くなるように形成され得る。これにより、イオン伝導体膜７と電極膜６との間のイオン電流やトンネル電流の空間的偏りを低減できるとともに、集電体膜１３に電子が引き込まれた場合にその電子を効率的に電極膜６へ導くことができる。
なお、金属等で形成される集電体膜１３と酸化物・化合物等で形成される電極膜６との接着性を良くするために、集電体膜１３を、例えば、Ａｕに替えてＡｕ／Ｃｒの多層膜、又はＡｕ／Ｔｉの多層膜などを用いてもよい。
図１に示す２次電池の電池構造（電極膜６／イオン伝導体膜７／電極膜８）の組成パラメタｘとその起電力との模式的関係を図２に示す。充電によりリチウムイオンＬｉ＋が電極膜６→イオン伝導体膜７→電極膜８に移動すると、組成パラメタｘが大きくなり、起電力が増加する。一方、放電によりリチウムイオンＬｉ＋が電極膜８→イオン伝導体膜７→電極膜６に移動すると、組成パラメタｘが小さくなり、起電力は減少する。
図２に示されるように、トランジスタ１は、連続的なアナログ情報を電池起電力のレベルとして記憶できる。電極膜６、イオン伝導体膜７、電極膜８が積層された膜による電池構造の起電力が充放電により変化することを利用している。
例えば、トランジスタ１は、図３Ａに示すような電池構造の放電動作を伴う書き込み動作を行う。図３Ａでは、ゲート電極４から半導体基板ＳＢへ向かう向きに電流を流し電池構造（電極膜６／イオン伝導体膜７／電極膜８）を放電する場合が示されている。図３Ａでは、ゲート電極４の平面方向の加工寸法が約１００ｎｍで構成されてもよい。トンネル絶縁膜５を介して１．５ｐＡのホットエレクトロン電流を流した場合、電池の起電力が２Ｖとすると、半導体基板ＳＢに対して集電体膜９と電極膜８の電位は４Ｖ、電極膜６と集電体膜１３は６Ｖとなる。
このとき、トランジスタ１には、図５Ａに示すような回路接続を行ってもよい。トランジスタ１において、ソース電極２をグランド電位に接続し、ドレイン電極３に所定の電圧ＶＤを印加し、ゲート電極４における集電体膜９にゲート電圧ＶＧを印加し、ウェル領域１０にバイアス電圧ＶＷＥＬＬを印加する。グランド電位、所定の電圧ＶＤ、ゲート電圧ＶＧ、バイアス電圧ＶＷＥＬＬは、それぞれ、制御回路で生成されて供給され得る。トランジスタ１の回路記号を図５Ｂに示すトランジスタの記号のゲート部分に電池の記号を組み込んだ形で表すことにする。このとき、図５Ａに示す回路接続は、記号で示すと、図５Ｂになる。
図３Ａに示す放電動作では、ウェル領域１０にＶＷＥＬＬ＝０Ｖを印加し、集電体膜９にＶＧ＝４Ｖを印加した状態でソース電極２及びドレイン電極３間に所定の電圧ＶＤを印加してチャネル領域１０ａに電子を供給する。このとき、ゲート電極４におけるトンネル絶縁膜５以外の膜が実質的に導体であるため、電子をトンネルさせるのに十分な電界を積層方向におけるトンネル絶縁膜５の両端に効率的に印加できる。すなわち、トランジスタ１では、例えば４Ｖのゲート電圧がゲート電極４に印加されて、イオン（例えば、Ｌｉ＋）が電極膜８からイオン伝導体膜７経由で電極膜６へ移動して電池構造の放電が行われるとともに、チャネル領域１０ａからトンネル絶縁膜５をトンネルした電子が集電体膜１３を介して電極膜６に蓄積され、アナログ情報が書き込まれる。このとき、組成パラメタｘが小さくなり、電池構造の起電力は減少する。図３Ａでは、ゲート電圧として４Ｖが例示されているが、書き込むべきアナログ情報に応じてゲート電圧は例えば４Ｖの前後で連続的に変更され得る。
ここで、電池構造の電極膜６の膜厚及び電極膜８の膜厚を薄くすることができる。例えば、電極膜６は、イオン伝導体膜７より薄くすることができ、電極膜８は、イオン伝導体膜７より薄くすることができる。これにより、単位ゲート電圧当たりについて電極膜６及び電極膜８間のイオン移動量を小さくすることができ、電池起電力の変化を小さくすることができる。すなわち、書き込まれるべきアナログ情報を高精度化できる。
なお、電子が流入する電極をアノードと呼び、電子が放出される電極をカソードと呼ぶ立場から、図３Ａに示す放電動作においては、正極としての電極膜８がカソードと呼ばれ、負極としての電極膜６がアノードと呼ばれることがある。あるいは、放電時に電子が流入する電極を固定的にアノードと呼び、電子が放出される電極を固定的にカソードと呼ぶ立場から、図３Ａに示す放電動作においては、正極としての電極膜８がカソードと呼ばれ、負極としての電極膜６がアノードと呼ばれることがある。
一方、フラッシュメモリに用いられる二重キャパシタ型トランジスタ９０１は、図４Ａに示すような書き込み動作を行う。図４Ａでは、ゲート電極９０４の平面方向の加工寸法が図３Ａと同じあり、例えば約１００ｎｍで構成されてもよい。ゲート電極９０４では、基板ＳＢの近い側から、トンネル絶縁膜９０５、電荷蓄積膜９１１、層間絶縁膜９１２、制御電極膜９０９が順に積層されている。電荷蓄積膜９１１は、金属又は導電性を付与された半導体などの導体で構成されてもよいし、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造で構成されてもよい。二重キャパシタ型トランジスタ９０１では、図４Ａに示したように同程度のホットエレクトロン電流を流した場合のゲート電圧ＶＧは、例えば層間絶縁膜９１２の厚さを１６ｎｍとすると、約２０Ｖ程度になる。すなわち、図４Ａに示す書き込み動作では、ウェル領域１０にＶＷＥＬＬ＝０Ｖを印加し、制御電極膜９０９にＶＧ＝２０Ｖを印加した状態でソース電極２及びドレイン電極３間に所定の電圧ＶＤを印加してチャネル領域１０ａに電子を供給する。このとき、ゲート電極９０４におけるトンネル絶縁膜５以外に層間絶縁膜９１２が存在し、ゲート電圧ＶＧが積層方向における層間絶縁膜９１２の両端とトンネル絶縁膜５の両端とに分圧される。このため、電子をトンネルさせるのに十分な電界を積層方向におけるトンネル絶縁膜５の両端に印加させるために、制御電極膜９０９に高電圧を印加させることになる。すなわち、二重キャパシタ型トランジスタ９０１では、例えば２０Ｖのゲート電圧ＶＧがゲート電極４に印加されて、チャネル領域１０ａからトンネル絶縁膜９０５をトンネルした電子が電荷蓄積膜９１１に蓄積され、情報が書き込まれる。
本実施形態のトランジスタ１の放電時のゲート電圧ＶＧ（例えば、約４Ｖ）が二重キャパシタ型トランジスタ９０１の書き込み時のゲート電圧ＶＧ（例えば、約２０Ｖ）に比べて低い。この理由は、トランジスタ１では電子をゲート電極４におけるチャネル領域１０ａに近い部分に閉じ込めるために層間絶縁膜９１２の代わりに固体電解質のイオン伝導体膜７が用いられているためである。上で述べたように固体電解質は電子には絶縁体であるがイオン電流に関しては導体として振る舞う。さらに電池起電力（例えば、約２Ｖ）が存在しゲート電圧ＶＧを低下させる。これにより、二重キャパシタ型トランジスタ９０１に比較して、本実施形態のトランジスタ１では、チャネル領域１０ａからトンネル絶縁膜５を介した電極膜６への電荷の蓄積がより低電圧で行われ得る。
また、トランジスタ１は、図３Ｂに示すような充電動作を伴う消去動作を行う。図３Ｂでは、半導体基板ＳＢからゲート電極４へ向かう向きに電流を流し電池構造（電極膜６／イオン伝導体膜７／電極膜８）を充電する場合が示されている。図３Ｂでは、ゲート電極４の平面方向の加工寸法が約１００ｎｍで構成されてもよい。トンネル絶縁膜５を介して１．５ｐＡのホットエレクトロン電流を流した場合、電池の起電力が２Ｖとすると、半導体基板ＳＢに対して集電体膜９と電極膜８の電位差は（－４Ｖ）－４Ｖ＝－８Ｖとなり、電極膜６と集電体膜１３の電位差は（－２Ｖ）－４Ｖ＝－６Ｖとなる。このとき、図５Ａに示すような回路接続を行ってもよい。
図３Ｂに示す充電動作では、ウェル領域１０にＶＷＥＬＬ＝４Ｖを印加し、集電体膜９にＶＧ＝－４Ｖを印加した状態でソース電極２及びドレイン電極３間に所定の電圧ＶＤを印加してチャネル領域１０ａから電子を排出可能な状態にする。このとき、ゲート電極４におけるトンネル絶縁膜５以外の膜が実質的に導体であるため、電子をトンネルさせるのに十分な電界を積層方向におけるトンネル絶縁膜５の両端に効率的に印加できる。すなわち、トランジスタ１では、例えばゲート電圧ＶＧ＝－４Ｖがゲート電極４に印加され基板ＳＢにＶＷＥＬＬ＝４Ｖが印加される。相対的には、４Ｖ－（－４Ｖ）＝８Ｖの消去電圧がゲート電極４及び基板ＳＢ間に印加されるとみなすことができる。これにより、イオン（例えば、Ｌｉ＋）が電極膜６からイオン伝導体膜７経由で電極膜８へ移動して電池構造の充電が行われるとともに、電極膜６から集電体膜１３経由でトンネル絶縁膜５をトンネルした電子がチャネル領域１０ａに排出され、アナログ情報が少なくとも部分的に消去される。このとき、組成パラメタｘが大きくなり、起電力が増加する。図３Ｂでは、ゲート電圧として－４Ｖが例示されているが、消去されるべきアナログ情報に応じてゲート電圧は－４Ｖの前後で連続的に変更され得る。
なお、電子が流入する電極をアノードと呼び、電子が放出される電極をカソードと呼ぶ立場から、図３Ｂに示す充電動作においては、正極としての電極膜８がアノードと呼ばれ、負極としての電極膜６がカソードと呼ばれることがある。あるいは、放電時に電子が流入する電極を固定的にアノードと呼び、電子が放出される電極を固定的にカソードと呼ぶ立場から、図３Ｂに示す充電動作においては、正極としての電極膜８がカソードと呼ばれ、負極としての電極膜６がアノードと呼ばれることがある。
一方、フラッシュメモリに用いられる二重キャパシタ型トランジスタ９０１は、図４Ｂに示すような消去動作を行う。図４Ｂでは、ゲート電極９０４の平面方向の加工寸法が図３Ｂと同じあり、例えば約１００ｎｍで構成されてもよい。二重キャパシタ型トランジスタ９０１では、図４Ｂに示したように同程度のホットエレクトロン電流を流した場合の消去電圧は、例えば層間絶縁膜９１２の厚さを１６ｎｍとすると、約２０Ｖ程度になる。すなわち、図４Ｂに示す消去動作では、ウェル領域１０にＶＷＥＬＬ＝２０Ｖを印加し、制御電極膜９０９にＶＧ＝０Ｖを印加した状態でソース電極２及びドレイン電極３間に所定の電圧ＶＤを印加してチャネル領域１０ａから電子を排出可能な状態にする。このとき、ゲート電極９０４においてトンネル絶縁膜９０５以外に層間絶縁膜９１２が存在し、ゲート電圧ＶＧが積層方向における層間絶縁膜９１２の両端とトンネル絶縁膜９０５の両端とに分圧される。このため、電子をトンネルさせるのに十分な電界を積層方向におけるトンネル絶縁膜９０５の両端に印加させるために、基板ＳＢに高電圧を印加させることになる。すなわち、二重キャパシタ型トランジスタ９０１では、例えば２０Ｖの消去電圧が基板ＳＢに印加されて、電荷蓄積膜９１１からトンネル絶縁膜９０５をトンネルした電子がチャネル領域１０ａに排出され、情報が一括して消去される。
本実施形態のトランジスタ１の充電時の消去電圧（例えば、約８Ｖ）が二重キャパシタ型トランジスタ９０１の書き込み時の消去電圧（例えば、約２０Ｖ）に比べて低い。この理由は、トランジスタ１では電子をチャネル領域１０ａの近くに閉じ込めるために層間絶縁膜９１２の代わりに固体電解質のイオン伝導体膜７が用いられているためである。上で述べたように固体電解質は電子には絶縁体であるがイオン電流に関しては導体として振る舞う。さらに電池（起電力は約２Ｖ）が存在しゲート電圧を低下させる。これにより、二重キャパシタ型トランジスタ９０１に比較して、本実施形態のトランジスタ１では、電極膜６から集電体膜１３経由でトンネル絶縁膜５を介したチャネル領域１０ａへの電荷の引き抜きがより低電圧で行われ得る。
また、トランジスタ１は、図６に示すような読み出し動作を行う。読み出し動作は、トランジスタ１のオン抵抗を観測して行うことができる。トランジスタ１のオン抵抗の観測は、集電体膜９にゲート電圧ＶＧを印加した状態でソース電極２及びドレイン電極３間に所定の電圧を印加して読み出されるセル電流を制御回路（図示せず）で検知することなどにより行われ得る。
このとき、このとき、図５Ａに示すような回路接続を行ってもよく、ゲート電圧ＶＧが書き込み時より低いがトランジスタ１をオンさせる電圧値（例えば、１．５Ｖ程度）であってもよい。所定の電圧ＶＤがセル電流を検知するためにデータ線を充電するための充電電圧であってもよい。制御回路は、セル電流によるデータ線の電位の充電電位からの変化を通じて、セル電流のレベルを検知し得る。制御回路は、検知されるセル電流のレベルに応じて、トランジスタ１のオン抵抗を求めることができる。
例えば、トランジスタ１のオン抵抗をＲｏｎとし、集電体膜９に印加されるゲート電圧をＶＧとし、トランジスタ１の閾値電圧をＶＴとすると、ＶＧ－ＶＴに対するオン抵抗Ｒｏｎの変化は、図６に一点鎖線で示すようになる。この変化は、トランジスタ１の動作の線形領域で近似的に
１／Ｒｏｎ＝（Ｗ／Ｌ）μＣ’ｏｘ（ＶＧ－ＶＴ）・・・（式１）
で表される。オン抵抗Ｒｏｎは、式１に従って見積もることができる。式１において、Ｗは、ゲート幅（例えば、１００ｎｍ）を表す。Ｌは、ゲート長（例えば、１００ｎｍ）を表す。μは、チャネル領域における電子の移動度（例えば、１００ｃｍ２／Ｖｓ）を表す。Ｃ’ｏｘは、単位面積当たりのゲートキャパシタンス（例えば、５×１０－３Ｆ／ｍ２）を表す。ＶＧは、ゲート電圧＝電池起電力（例えば、１．５～２．５Ｖ）を表す。ＶＴは、トランジスタ１の閾値電圧（例えば、１Ｖ）を表す。
図６では、ＶＴ＝１Ｖであり、ＶＧ－ＶＴ＝０．５～１．５Ｖになる範囲で電池構造の充放電が行われる場合におけるオン抵抗Ｒｏｎとゲート電圧ＶＧとの関係が例示されている。ＶＧ－ＶＴ＝０．５Ｖが電池構造の充電レベル０％に対応し、ＶＧ－ＶＴ＝１．０Ｖが電池構造の充電レベル５０％に対応し、ＶＧ－ＶＴ＝１．５Ｖが電池構造の充電レベル１００％に対応する。
例えば、組成パラメタｘ＝ｘ１．０でありＶＧ－ＶＴ＝１．０Ｖで、電池構造が５０％充電された状態であるとする。このとき、制御回路は、集電体膜９にゲート電圧ＶＧを印加した状態でソース電極２及びドレイン電極３間に所定の電圧を印加して読み出されるセル電流を検知して、オン抵抗Ｒｏｎ≒２１ｋΩを求めることができる。制御回路は、オン抵抗Ｒｏｎ≒２１ｋΩに応じて、充電率５０％に対応した値を復元できる。
イオンが電極膜８からイオン伝導体膜７経由で電極膜６へ移動し放電が行われ、組成パラメタがｘ＝ｘ０．５（＜ｘ１．０）となると、ＶＧ－ＶＴ＝０．５Ｖとなり、電池構造の充電レベルが０％になる。このとき、制御回路は、集電体膜９にゲート電圧ＶＧを印加した状態でソース電極２及びドレイン電極３間に所定の電圧を印加して読み出されるセル電流を検知して、オン抵抗Ｒｏｎ≒３９ｋΩを求めることができる。制御回路は、オン抵抗Ｒｏｎ≒３９ｋΩに応じて、充電率０％に対応した値を復元できる。
イオンが電極膜６からイオン伝導体膜７経由で電極膜８へ移動し充電が行われ、組成パラメタがｘ＝ｘ１．５（＞ｘ１．０）となると、ＶＧ－ＶＴ＝１．５Ｖとなり、電池構造の充電レベルが１００％になる。このとき、制御回路は、集電体膜９にゲート電圧ＶＧを印加した状態でソース電極２及びドレイン電極３間に所定の電圧を印加して読み出されるセル電流を検知して、オン抵抗Ｒｏｎ≒１３ｋΩを求めることができる。制御回路は、オン抵抗Ｒｏｎ≒１３ｋΩに応じて、充電率１００％に対応した値を復元できる。
なお、充電・放電を伴う書き込み・消去の方法は、図３Ａ及び図３Ｂの方法に限らず、所定の電圧ＶＤを調整してソース電極２・ドレイン電極３間で電子を加速することによりゲート電極４に印加する電圧ＶＧをさらに低下させることが可能である。読み出しの方法は、図６の方法に限らず、トランジスタ１を非線形領域で動作させることにより得られる様々な特性のいずれかを用いて行われてもよい。また、上記の例では、トランジスタ１がＮ型トランジスタである場合を想定して説明しているが、トランジスタ１は、Ｐ型トランジスタを用いることも可能である。
また、図１～図３Ｂ、図５Ａ～図６では、トンネル絶縁膜５として厚さ８ｎｍのＳｉＯ２を用いた場合が例示されるが、書き込み電圧、書き込み回数、記憶時間などを考慮し、トンネル絶縁膜５の厚さは、１～１００ｎｍの範囲で適当に選択することができる。また、トンネル絶縁膜５に、ＭｇＯ，ＨｆＯｘ，ＡｌＯｘなどの酸化膜を厚さ１～１００ｎｍの範囲で用いることもできる。
また、イオン伝導体膜７として、固体電解質Ｌｉ３ＰＯ４を厚さ２０ｎｍで用いた膜が例示されているが、成膜性、膜質などを考慮して、固体電解質Ｌｉ３ＰＯ４を厚さ１０～１０００ｎｍの範囲で用いることができる。イオン伝導体膜７は、任意の固体電解質を含むことができる。イオン伝導体膜７として、固体電解質Ｌｉ３ＰＯ４以外にも、酸化物の固体電解質ではペロブスカイト型のＬａ０．５１Ｌｉ０．３４ＴｉＯ２．９４，ＮＡＳＩＣＯＮ型のＬｉ１．３Ａｌ０．３Ｔｉ１．７（ＰＯ４）３，ガーネット型の固体電解質Ｌｉ７Ｌａ３Ｚｒ２Ｏ１２，アモルファスの固体電解質Ｌｉ２．９ＰＯ３．３Ｎ０．４６（ＬＩＰＯＮ）などを、硫化物の固体電解質ではＬｉ１０ＧｅＰ２Ｓ１２，Ｌｉ３．２５Ｇｅ０．２５Ｐ０．７５Ｓ４などを厚さ１０～１０００ｎｍの範囲で用いることができる。
また、電極膜６として、リチウム電池の正極材料Ｌｉ１－ｘＣｏＯ２を用いた膜を例示しているが、電極膜６は、電子イオン混合伝導体、アルカリ金属、アルカリ土類金属のうち少なくとも１つを含むことができる。電極膜６は、例示された材料以外に、Ｌｉ１－ｘＮｉＯ２，Ｌｉ１－ｘＣｒＯ２，Ｌｉ１－ｘＭｎＯ２，Ｌｉ１－ｘＭｎ２Ｏ４，ＬｉｘＶ２Ｏ５，ＬｉｘＴｉＳ２，Ｌｉ１－ｘＦｅＰＯ４などの多くの材料を用いることが可能である。
また、電極膜８として、リチウム電池の負極材料ＬｉｘＴｉＯ２を用いた膜を例示しているが、電極膜８は、電子イオン混合伝導体、アルカリ金属、アルカリ土類金属のうち少なくとも１つを含むことができる。電極膜８は、例示された材料以外に、金属Ｌｉ，ＬｉｘＡｌ，ＬｉｘＮｉＯ，ＬｉｘＶ２Ｏ５，ＬｉｘＴｉＳ２，ＬｉｘＦｅＰＯ４，Ｌｉ４－ｘＴｉ５Ｏ１２などの材料を用いることが可能である。
また、電池構造（電極膜６／イオン伝導体膜７／電極膜８）としてマグネシウム電池の構造が採用される場合、イオン伝導体膜７として、固体電解質ＭｇＳｃ２Ｓｅ４を用いることができる。電極膜６として、マグネシウム電池の正極材料Ｍｇ１－ｘＦｅＳｉＯ４を用いることができる。電極膜８として、マグネシウム電池の負極材料Ｍｇを用いることができる。集電体膜９として、金属電極と酸化物・化合物の正負極との接着性を良くするために、例えばＡｕに替えてＡｕ／Ｃｒ，Ａｕ／Ｔｉなどの多層膜を用いてもよい。
次に、具体的プロセス例について図７Ａ～図９Ｄを用いて説明する。図７Ａ～図９Ｄは、トランジスタ１の作製方法の一例を示す。
まず、基板ＳＢに素子分離構造１１を形成する。素子分離構造１１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）型の構造で形成され得る。基板ＳＢは、シリコン等の半導体で形成され得る。ＳＴＩ型の場合、ＲＩＥ等により基板ＳＢに溝を形成し、ＣＶＤ法等により溝にシリコン酸化膜等の絶縁膜を埋め込むことで、素子分離構造１１が形成され得る。これにより、トランジスタ１が形成されるべき素子形成領域ＡＡが基板ＳＢにおける素子分離構造１１の間に確保される（図７Ａ）。
次に、素子形成領域ＡＡ全体に、イオン注入法等により第２の導電型の不純物を導入し、ウェル領域１０を形成する。第２の導電型がｐ型である場合、第２の導電型の不純物は、ホウ素等のアクセプターであり、ウェル領域１０はＰ型ウェル領域であってもよい（図７Ｂ）。なお、ウェル領域１０は同一基板上に隣接して形成される他のトランジスタ１や他のトランジスタと共通であっても良い。この場合は、ウェル領域１０を共通とするすべての領域に第１の導電型の不純物を導入する。
そして、必要に応じて素子形成領域ＡＡにおける表面近傍のチャネル領域１０ａ１にチャネル用の不純物導入（例えば、イオン注入）を行う（図７Ｃ）。また、必ずしも不純物導入を行わなくても良い。その後、例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）等の手法によってアニールを行い、ウェル領域１０およびチャネル領域１０ａ１の不純物を活性化する。チャネル用の不純物は、第１の導電型の不純物であり、後に形成されるソース電極２，３に導入される第１の導電型の不純物に比べて低い濃度で導入される。第１の導電型がｎ型である場合、第１の導電型の不純物は、リン、ヒ素等のドナーであってもよい。
そして、素子形成領域ＡＡに、トンネル絶縁膜５ｉ、集電体膜１３ｉ、電極膜６ｉ、イオン伝導体膜７ｉ、電極膜８ｉ、集電体膜９ｉを順に成膜し積層する（図８Ａ）。これらの膜はそれぞれ単層膜であっても良いし、多層膜であっても良い。成膜の方法はＣＶＤやスパッタ等の標準的な半導体プロセス手法を用いることができる。トンネル絶縁膜５ｉは、シリコン酸化物を主成分とする材料で成膜されてもよいし、他の酸化物を主成分とする材料で成膜されてもよい。集電体膜１３ｉは、金属又はカーボン等の導電物を主成分とする材料で成膜されてもよい。電極膜６ｉは、伝導すべきイオンを含む材料（例えば、Ｌｉ１－ｘＣｏＯ２）で成膜されてもよい。イオン伝導体膜７ｉは、伝導すべきイオンを伝導可能な固体電解質（例えば、Ｌｉ３ＰＯ４）を主成分とする材料で成膜されてもよい。電極膜８ｉは、伝導すべきイオンを含む材料（例えば、ＬｉｘＴｉＯ２）で成膜されてもよい。集電体膜９ｉは、金属等の導電物を主成分とする材料で成膜されてもよい。
集電体膜９ｉの上に、リソグラフィー等によってゲート電極４を作製すべき領域を選択的に覆うレジストパターン（図示せず）を形成する。レジストパターンをマスクとして、例えばエッチングあるいはミリング等の手法を用いて、ゲート電極４を作成する（図８Ｂ）。ゲート電極４では、基板ＳＢ側からトンネル絶縁膜５、集電体膜１３、電極膜６、イオン伝導体膜７、電極膜８、集電体膜９が順に積層されている。電極膜６、イオン伝導体膜７、電極膜８の積層構造は、電池構造を形成する。集電体膜９上にレジストパターンが残っていれば酸等の薬液で除去する。
ゲート電極４を作成した後は、ゲート電極４の側面を保護するため、化学的に安定な酸化物や窒化物によってゲート側壁膜１２を形成しても良い（図８Ｃ）。ゲート側壁膜１２は標準的なＭＯＳＦＥＴプロセスによって形成することが出来る。例えば、ゲート電極４を形成後に素子形成領域ＡＡ全面に酸化膜もしくは窒化膜などの絶縁膜を成膜し、基板ＳＢの表面に垂直な方向に異方的なエッチングを施す。これにより、ゲート電極４の側面についた絶縁膜をゲート側壁膜１２として残す加工を行うことができる。
その後、ウェル領域１０におけるゲート電極４及びゲート側壁膜１２に隣接した位置にソース電極２・ドレイン電極３を形成する。
例えば、ソース電極２・ドレイン電極３の形成は、イオン注入法等によりゲート電極４及びゲート側壁膜１２をマスクとして第１の導電型の不純物をウェル領域１０に導入することで行うことができる（図９Ａ）。第１の導電型がｎ型である場合、第１の導電型の不純物は、リンあるいはヒ素等のドナーであってもよい。その後、アニールを行い、ソース電極２・ドレイン電極３の不純物を活性化する。活性化は、例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）等の手法でも良いし、熱負荷を最小限に抑えるためマイクロ波アニール等の種々の方法を用いても良い。
あるいは、ソース電極２・ドレイン電極３の形成は、次のように行ってもよい。エッチングやミリング等の方法で素子形成領域ＡＡにおけるソース電極・ドレイン電極となるべき領域を掘り下げ、選択エピタキシャル成長等によって導電性の高いソース電極材料・ドレイン電極材料を埋め込んでも良い（図９Ｂ）。
あるいは、ソース電極２・ドレイン電極３の形成は、サリサイドプロセス等の方法を用いて行ってもよい。基板ＳＢがシリコンで形成される場合、素子形成領域ＡＡにウェル領域１０及びゲート電極４を覆うメタル膜を形成し、アニールを行ってウェル領域１０にメタルシリサイド層としてソース電極２・ドレイン電極３を形成する（図９Ｃ）。そして、残差メタルを酸等の薬液で除去する。このとき、ゲート電極４の最上の集電体膜９を導電性が付与されたシリコン薄膜にしておくと、集電体膜９の最上部にメタルシリサイド層９ａが形成され、酸等の薬液から集電体膜９を保護できる。メタルシリサイド層を形成した後は、メタルシリサイド層（ソース電極２・ドレイン電極３）とシリコン領域（ウェル領域１０）とのコンタクト抵抗を低減するために、イオン注入法等により第１の導電型の不純物（例えば、ヒ素やリン、硫黄等のドナー）を導入してメタルシリサイド層及びシリコン領域の界面に偏析層２ａ，３ａを形成しても良い（図９Ｄ）。この場合、イオンの活性化は通常の活性化よりも低い温度で行うことができる。偏析層２ａ，３ａは、ソース電極２・ドレイン電極３の基板ＳＢ裏面側の底面及びゲート電極４側の側面に配される。
なお、トランジスタ１の作製方法について、トランジスタ１がＮ型トランジスタとなることを想定して説明したが、アクセプターをドナーに置き換え、ドナーをアクセプターに置き換え、電極膜６ｉと電極膜８ｉの成膜順序を入れ替えることでトランジスタ１をＰ型トランジスタとして作成することもできる。
以上のように、本実施形態では、不揮発性メモリデバイス１００における各トランジスタ１を電界効果型で構成し、そのゲート電極４に薄膜２次電池の層構成（電極膜６／イオン伝導体膜７／電極膜８）を含める。これにより、トランジスタ１は、電池起電力で連続的なアナログ情報を記憶可能であり、高精度に情報を表現できる。例えば、不揮発性メモリデバイス１００を脳型ニューラルネットワークに適用した場合に、トランジスタ１によるアナログ情報の記憶でシナプス重みを高精度に表現できる。また、トランジスタ１は、ゲート電極に二重キャパシタ構造を含まず、情報の書き込みが微小な電圧・電流で可能であるため、消費電力を容易に低減できる。したがって、不揮発性メモリデバイス１００を高精度化でき、低消費電力化できる。
なお、不揮発性メモリデバイス１００は、脳型ニューラルネットワーク以外の汎用的なメモリデバイスに適用されてもよい。不揮発性メモリデバイス１００は、複数のトランジスタ１が複数のメモリセルとして２次元的に配列されたメモリセルアレイとメモリセルアレイを制御する周辺回路とを有していてもよい。
あるいは、不揮発性メモリデバイス９００は、図１０に示すように、各トランジスタ９０１のゲート電極９０４において、電極膜６及び電極膜８の積層順が入れ替わっていてもよい。図１０は、第１の実施形態の変形例におけるトランジスタ９０１を示す図である。ゲート電極９０４は、基板ＳＢ側から順に、トンネル絶縁膜５、集電体膜１３、電極膜８、イオン伝導体膜７、電極膜６、集電体膜９が積層されている。電極膜８が全固体型の２次電池の負極として機能し、電極膜６が全固体型の２次電池の正極として機能する点は、第１の実施形態と同様である。すなわち、電極膜（第１の電極膜）８は、イオン伝導体膜７に対する負極として機能する。電極膜（第２の電極膜）６は、イオン伝導体膜７に対する正極として機能する。ゲート電極９０４では、基板ＳＢ側から順に、負極／固体電解質／正極の積層構造で電池構造ＢＳＴ’が構成される。
この場合、電池構造ＢＳＴ’の充電動作・放電動作とトランジスタ９０１の書き込み動作・消去動作との対応関係が第１の実施形態と逆になる。
集電体膜９に書き込み動作用のゲート電圧（例えば、４Ｖ）が印加されると、イオン（例えば、Ｌｉ＋）が電極膜６からイオン伝導体膜７経由で電極膜８へ移動して電池構造の充電が行われるとともに、チャネル領域１０ａからトンネル絶縁膜５をトンネルした電子が集電体膜１３を介して電極膜８に蓄積され、アナログ情報が書き込まれる。このとき、組成パラメタｘが大きくなり、電池構造の起電力は増加する。
ウェル領域１０に消去用のウェル電圧（例えば、４Ｖ）が印加され、集電体膜９に消去用のゲート電圧（例えば、－４Ｖ）が印加されると、イオン（例えば、Ｌｉ＋）が電極膜８からイオン伝導体膜７経由で電極膜６へ移動して電池構造の放電が行われるとともに、電極膜８から集電体膜１３経由でトンネル絶縁膜５をトンネルした電子がチャネル領域１０ａに排出され、アナログ情報が少なくとも部分的に消去される。このとき、組成パラメタｘが小さくなり、起電力が減少する。
また、読み出し動作は、トランジスタ１のオン抵抗の変化が図６と左右反転した傾向になることを考慮して行われ得る。例えば、組成パラメタｘ＝ｘ１．０でありＶＧ－ＶＴ＝１．０Ｖで、電池構造が５０％充電された状態であるとする。このとき、イオンが電極膜８からイオン伝導体膜７経由で電極膜６へ移動し放電が行われ、組成パラメタがｘ＝ｘ０．５（＜ｘ１．０）となると、ＶＧ－ＶＴ＝１．５Ｖとなり、電池構造の充電レベルが０％になる。イオンが電極膜６からイオン伝導体膜７経由で電極膜８へ移動し充電が行われ、組成パラメタがｘ＝ｘ１．５（＞ｘ１．０）となると、ＶＧ－ＶＴ＝０．５Ｖとなり、電池構造の充電レベルが１００％になる。
このような構造によっても、トランジスタ１は、電池起電力で連続的なアナログ情報を記憶可能であり、高精度に情報を表現できる。
（第２の実施形態）
次に、第２の実施形態にかかる不揮発性メモリデバイスについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
第２の実施形態では、各トランジスタ２０１のゲート電極２０４において、電極膜２０６が電極膜の機能と集電体膜の機能とを兼ねる構成を例示する。
具体的には、図１１に示すように、不揮発性メモリデバイス２００の各トランジスタ１のゲート電極２０４は、電極膜６及び集電体膜１３（図１参照）に代えて電極膜２０６を有する。電極膜２０６は、イオン伝導体膜７に接する領域２０６ａが電池構造ＢＳＴにおける正極として機能し、トンネル絶縁膜５に接する領域２０６ｂが電池構造ＢＳＴに対する集電体として機能する。電極膜２０６は、例えば、Ｌｉを主成分とする材料で形成され得る。
このとき、トランジスタ２０１のゲート電極２０４において、領域２０６ｂは、導電性を有するため、領域２０６ａとの界面を等電位面とすることができ、領域２０６ａとの界面に接触電位差を形成できる。この接触電位差は、電子に対して領域２０６ａのポテンシャルが領域２０６ｂのポテンシャルより低くなるように形成され得る。これにより、イオン伝導体膜７と領域２０６ａとの間のイオン電流やトンネル電流の空間的偏りを低減できるとともに、領域２０６ｂに電子が引き込まれた場合にその電子を効率的に領域２０６ａへ導くことができる。
以上のように、第２の実施形態では、不揮発性メモリデバイス２００の各トランジスタ１のゲート電極２０４において、電極膜２０６が電極膜の機能と集電体膜の機能とを兼ねる。このような構成によっても、トランジスタ１は、電池起電力で連続的なアナログ情報を記憶可能であり、高精度に情報を表現できる。
（第３の実施形態）
次に、第３の実施形態にかかる不揮発性メモリデバイスについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
第３の実施形態では、不揮発性メモリデバイス３００における各トランジスタ３０１が薄膜トランジスタ構造で構成される。トランジスタ３０１では、ソース電極２、ドレイン電極３、ウェル領域１０（図１参照）が薄膜化されたソース電極３０２、ドレイン電極３０３、半導体膜３１０として基板ＳＢ１上に配される。
このとき、トランジスタ３０１の作製方法が、図１２Ａ～図１５Ｄに示すように、次の点で第１の実施形態と異なる。図１２Ａ、図１２Ｃ、図１３Ａ、図１３Ｃ、図１４Ａ、図１４Ｃ、図１５Ａ、図１５Ｃは、トランジスタ３０１の作製方法を示す平面図である。図１２Ｂ、図１２Ｄ、図１３Ｂ、図１３Ｄ、図１４Ｂ、図１４Ｄ、図１５Ｂ、図１５Ｄは、トランジスタ３０１の作製方法を示す断面図である。図１２Ｂ、図１２Ｄ、図１３Ｂ、図１３Ｄ、図１４Ｂ、図１４Ｄ、図１５Ｂ、図１５Ｄは、それぞれ、図１２ＡのＡ－Ａ線、図１２ＣのＢ－Ｂ線、図１３ＡのＣ－Ｃ線、図１３ＣのＤ－Ｄ線、図１４ＡのＥ－Ｅ線、図１４ＣのＦ－Ｆ線、図１５ＡのＧ－Ｇ線、図１５ＣのＨ－Ｈ線に沿って切った断面図である。
基板ＳＢ１上に集電体膜３０９ｉ（図示せず）を成膜する。集電体膜３０９ｉは、Ａｕなどの金属を主成分とする材料で成膜され得る。集電体膜３０９ｉがリソグラフィーによって例えば平面視で略矩形状の集電体膜３０９にパターンニングされる（図１２Ａ，１２Ｂ）。ここで、基板ＳＢ１の表面は導電性が低く、素子形成後に他の素子と電気的に干渉しないものとする。
次に、ＣＶＤ法又はスパッタ法等により、電極膜３０８ｉ、イオン伝導体膜３０７ｉ、電極膜３０６ｉ、集電体膜３１３ｉ（図示せず）が順に成膜され積層される。電極膜３０８ｉは、伝導すべきイオンを含む材料（例えば、ＬｉｘＴｉＯ２）で成膜されてもよい。イオン伝導体膜３０７ｉは、伝導すべきイオンを伝導可能な固体電解質（例えば、Ｌｉ３ＰＯ４）を主成分とする材料で成膜されてもよい。電極膜３０６ｉは、伝導すべきイオンを含む材料（例えば、Ｌｉ１－ｘＣｏＯ２）で成膜されてもよい。集電体膜３１３ｉは、Ａｕなどの金属又はカーボンなどの導電物を主成分とする材料で成膜され得る。電極膜３０８ｉ、イオン伝導体膜３０７ｉ、電極膜３０６ｉ、集電体膜３１３ｉの積層膜がリソグラフィーによって電極膜３０８、イオン伝導体膜３０７、電極膜３０６、集電体膜３１３の積層膜にパターンニングされる（図１２Ｃ，１２Ｄ）。
電極膜３０８、イオン伝導体膜３０７、電極膜３０６の積層膜は、電池構造ＢＳＴを構成する。電極膜３０８、イオン伝導体膜３０７、電極膜３０６、集電体膜３１３の積層膜は、基板ＳＢ１の表面に垂直な方向から透視した場合、集電体膜３０９と重なりあう部分があるように例えば平面視で矩形状にパターニングされる。集電体膜３０９と電極膜３０８とは、その重なりあう部分で互いに接触し電気的に接続される。
その後、ＣＶＤ法等により、トンネル絶縁膜３０５ｉが成膜される（図１３Ａ，１３Ｂ）。トンネル絶縁膜３０５ｉは、シリコン酸化物を主成分とする材料で成膜されてもよいし、他の酸化物を主成分とする材料で成膜されてもよい。トンネル絶縁膜３０５ｉは、集電体膜３０９の露出された表面、集電体膜３１３の表面、基板ＳＢ１の表面を覆っている。
さらに、ＣＶＤ法等により、半導体膜３１０ｉが集電体膜３０９、電池構造ＢＳＴ、集電体膜３１３、トンネル絶縁膜３０５ｉの積層膜を覆って成膜される（図１３Ｃ，１３Ｄ）。半導体膜３１０ｉは、チャネル領域１０ａとなるべき半導体膜である。リソグラフィーおよびエッチング等の手法によって、半導体膜３１０が所定の形状（例えば、平面視で略矩形状）に加工される（図１４Ａ，１４Ｂ）。半導体膜３１０は、例えば、トンネル絶縁膜３０５及び集電体膜３１３を介して電池構造（電極膜３０８／イオン伝導体膜３０７／電極膜３０６）を部分的に覆うような形状に加工される。さらに、ソース電極・ドレイン電極となるべき半導体膜が成膜される。その半導体膜は、リソグラフィーおよびエッチング等の手法によって、ソース電極３０２及びドレイン電極３０３に加工される。ソース電極３０２及びドレイン電極３０３は、それぞれ、半導体膜３１０を部分的に覆うような形状（例えば、平面視で略矩形状）に加工される。ソース電極３０２・ドレイン電極３０３は、半導体膜３１０の長手方向の両端に接触するとともにトンネル絶縁膜３０５を介して電池構造を挟むような位置にパターニングされる（図１４Ｃ，１４Ｄ）。半導体膜３１０におけるソース電極３０２及びドレイン電極３０３の間の領域がチャネル領域１０ａとなる。他方、集電体膜３０９については、電池構造（電極膜３０８／イオン伝導体膜３０７／電極膜３０６）と重なっていない部分のトンネル絶縁膜が部分的に除去されてコンタクトホール３０５１が形成され（図１５Ａ，１５Ｂ）、集電体膜３０９の表面の一部が露出される。コンタクトホール３０５１に導電物質が埋め込まれてゲートコンタクト電極３１４が生成される（図１５Ｃ，１５Ｄ）。これにより、集電体膜３０９、電極膜３０８、イオン伝導体膜３０７、電極膜３０６、集電体膜３１３、トンネル絶縁膜３０５が積層されたゲート電極３０４を有するトランジスタ３０１が薄膜トランジスタ構造で構成される。
以上のように、第３の実施形態では、不揮発性メモリデバイス３００における各トランジスタ３０１が、薄膜トランジスタ構造で構成される。各トランジスタ３０１のゲート電極３０４は、電池構造（電極膜３０８／イオン伝導体膜３０７／電極膜３０６）を含む。このような構成によっても、トランジスタ３０１は、電池起電力で連続的なアナログ情報を記憶可能であり、高精度に情報を表現できる。また、トランジスタ３０１は、情報の書き込みが微小な電圧・電流で可能であるため、消費電力を容易に低減できる。
（第４の実施形態）
次に、第４の実施形態にかかる不揮発性メモリデバイスについて説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。
第４の実施形態では、不揮発性メモリデバイス４００の各トランジスタ４０１のゲート電極４０４において、電池構造ＢＳＴを多層化することにより、記憶電圧制御の高精度化を目指す。
不揮発性メモリデバイス４００の各トランジスタ４０１において、図１６に示すように、トンネル絶縁膜５及び集電体膜１３の上に単位構造ＵＳＴ－１～ＵＳＴ－４を周期的に繰り返し積層してゲート電極４０４を構成する。図１６では、単位構造ＵＳＴの積層の周期回数が４回の構成が例示されるが、２回でもよく、３回でもよく、５回以上でもよい。各単位構造ＵＳＴは、電極膜６、イオン伝導体膜７、電極膜８、集電体膜９が基板ＳＢ側から順に積層されている。すなわち、各単位構造ＵＳＴは、電池構造ＢＳＴ、集電体膜９が基板ＳＢ側から順に積層されている。ゲート電極４０４における最下の単位構造ＵＳＴ（図１６では、単位構造ＵＳＴ－１）とトンネル絶縁膜５との間には、集電体膜１３が配されている。
ゲート電極４０４では、等価的に、トンネル絶縁膜５と最上の集電体膜９との間に複数の電池構造ＢＳＴが直列に接続されているため、各電池構造ＢＳＴの起電力が小さい場合でも全体として大きな起電力が得られる。ゲート電極４０４では、各周期での起電力ごとに記憶電圧を調整できることになるため、精度よく電圧を書き込むことができる。また、多周期構造とすることで、１周期あたりのばらつきを平均化でき、全体として電池構造ＢＳＴの起電力ばらつきの影響を低減できる。
また、ゲート電極４０４において、単位構造ＵＳＴ－１～ＵＳＴ－３の集電体膜９は、導電性を有するため、上側の単位構造ＵＳＴの電極膜６との界面を等電位面とすることができ、上側の単位構造ＵＳＴの電極膜６との界面に接触電位差を形成できる。この接触電位差は、電子に対して電極膜６のポテンシャルが集電体膜９のポテンシャルより低くなるように形成され得る。これにより、イオン伝導体膜７と電極膜６との間のイオン電流やトンネル電流の空間的偏りを低減できるとともに、集電体膜９に電子が引き込まれた場合にその電子を効率的に上側の単位構造ＵＳＴの電極膜６へ導くことができる。
同様に、集電体膜１３は、導電性を有するため、単位構造ＵＳＴ－１の電極膜６との界面を等電位面とすることができ、単位構造ＵＳＴ－１の電極膜６との界面に接触電位差を形成できる。この接触電位差は、電子に対して電極膜６のポテンシャルが集電体膜１３のポテンシャルより低くなるように形成され得る。これにより、イオン伝導体膜７と電極膜６との間のイオン電流やトンネル電流の空間的偏りを低減できるとともに、集電体膜１３に電子が引き込まれた場合にその電子を効率的に単位構造ＵＳＴ－１の電極膜６へ導くことができる。
以上のように、第４の実施形態では、不揮発性メモリデバイス４００の各トランジスタ４０１のゲート電極４０４において、電池構造ＢＳＴを多層化する。これにより、全体として電池構造ＢＳＴの起電力ばらつきの影響を低減でき、各トランジスタ４０１の記憶電圧制御を高精度化できる。
（第５の実施形態）
次に、第５の実施形態にかかる不揮発性メモリデバイスについて説明する。以下では、第１の実施形態～第４の実施形態と異なる部分を中心に説明する。
第５の実施形態では、不揮発性メモリデバイス５００の構成例として、トランジスタ５０１－１，５０１－２におけるチャネル領域５１０ａに対してゲート電極４０４の反対側にショットキーバリアダイオードＳＤ－１～ＳＤ－４が配された構成を例示する。
不揮発性メモリデバイス５００は、図１７に示すように、基板（図示せず）の上方に、配線層Ｍ２、プラグ層Ｖ３、配線層Ｍ３、ゲート電極層Ｍ３－４、配線層Ｍ４が順に積層される。配線層Ｍ２は、導電膜５１３～５１６を含む。プラグ層Ｖ３は、導電プラグ５１７～５２０を含む。配線層Ｍ３は、半導体膜５１０―１，５１０－２を含む。ゲート電極層Ｍ３－４は、ゲート電極４０４－１，５０４－２を含む。配線層Ｍ４は、半導体膜５２１，５２２を有する。図１７は、不揮発性メモリデバイス５００を示す断面図である。図１７では、図示の簡略化のため、層間絶縁膜が省略されている。
導電膜５１３～５１６は、層間絶縁膜を介して互いに電気的に絶縁される。導電膜５１３～５１６は、それぞれ、金属等の導電物質で形成され、例えばＴｉ膜／Ａｌ膜の積層膜で形成され得る。導電膜５１３，５１４，５１５，５１６は、それぞれ、上面が導電プラグ５１７，５１８，５１９，５２０の下端に接続され、導電プラグ５１７，５１８，５１９，５２０に電気的に接続される。導電膜５１３，５１６は、所定の電圧Ｖｒｅａｄが供給され、導電膜５１４，５１５は、グランド電位が供給される。
導電プラグ５１７～５２０は、層間絶縁膜を介して互いに電気的に絶縁される。導電プラグ５１７～５２０は、それぞれ、金属等の導電物質で形成され、例えばＷを主成分とする膜で形成され得る。導電プラグ５１７，５１８は、それぞれ、上端が半導体膜５１０－１に接続され、半導体膜５１０－１に電気的に接続される。導電プラグ５１９，５２０は、それぞれ、上端が半導体膜５１０－２に接続され、半導体膜５１０－２に電気的に接続される。
導電プラグ５１７の上端と半導体膜５１０－１との接合界面の近傍領域は、ショットキーバリアダイオードＳＤ－１を構成する。ショットキーバリアダイオードＳＤ－１は、トランジスタ５０１－１におけるチャネル領域５１０ａに対してゲート電極５０４－１の反対側に配される。ショットキーバリアダイオードＳＤ－１は、導電プラグ５１７から半導体膜５１０－１へ向かう方向を順方向とする。
導電プラグ５１８の上端と半導体膜５１０－１との接合界面の近傍領域は、ショットキーバリアダイオードＳＤ－２を構成する。ショットキーバリアダイオードＳＤ－２は、トランジスタ５０１－１におけるチャネル領域５１０ａに対してゲート電極５０４－１の反対側に配される。ショットキーバリアダイオードＳＤ－２は、導電プラグ５１８から半導体膜５１０－１へ向かう方向を順方向とする。
導電プラグ５１９の上端と半導体膜５１０－２との接合界面の近傍領域は、ショットキーバリアダイオードＳＤ－３を構成する。ショットキーバリアダイオードＳＤ－３は、トランジスタ５０１－２におけるチャネル領域５１０ａに対してゲート電極５０４－２の反対側に配される。ショットキーバリアダイオードＳＤ－３は、導電プラグ５１９から半導体膜５１０―２へ向かう方向を順方向とする。
導電プラグ５２０の上端と半導体膜５１０－２との接合界面の近傍領域は、ショットキーバリアダイオードＳＤ－４を構成する。ショットキーバリアダイオードＳＤ－４は、トランジスタ５０１－２におけるチャネル領域５１０ａに対してゲート電極５０４－２の反対側に配される。ショットキーバリアダイオードＳＤ－４は、導電プラグ５２０から半導体膜５１０―２へ向かう方向を順方向とする。
半導体膜５１０－１，５１０－２は、層間絶縁膜を介して互いに電気的に絶縁される。半導体膜５１０－１，５１０－２は、それぞれ、導電性が付与された半導体で形成される。半導体膜５１０－１，５１０－２は、それぞれ、例えば、半導体（例えば、シリコン）で形成され、ソース領域５０２及びドレイン領域５０３以外の領域が第２の導電型の不純物を含む。第２の導電型がｐ型である場合、第２の導電型の不純物は、ホウ素等のアクセプターであってもよい。
半導体膜５１０－１は、平面方向に延びて複数の導電プラグ５１７，５１８を並列に接続している。半導体膜５１０－１は、その上面がゲート電極４０４－１に接続される。半導体膜５１０－１は、ゲート電極４０４－１に近接した位置にチャネル領域５１０ａを有し、チャネル領域５１０ａに近接してソース領域５０２、ドレイン領域５０３を有する。ゲート電極４０４－１、チャネル領域５１０ａ、ソース領域５０２、ドレイン領域５０３を含む構成がトランジスタ５０１－１を構成する。ソース領域５０２、ドレイン領域５０３は、第１の導電型の不純物をソース領域５０２及びドレイン領域５０３以外の領域における第２の導電型の不純物の濃度より高い濃度で含む。第１の導電型がｎ型である場合、第１の導電型の不純物は、リン、ヒ素等のドナーであってもよい。
半導体膜５１０－２は、平面方向に延びて複数の導電プラグ５１９，５２０を並列に接続している。半導体膜５１０－２は、その上面がゲート電極４０４－２に接続される。半導体膜５１０－２は、ゲート電極４０４－２に近接した位置にチャネル領域５１０ａを有し、チャネル領域５１０ａに近接してソース領域５０２、ドレイン領域５０３を有する。ゲート電極４０４－２、チャネル領域５１０ａ、ソース領域５０２、ドレイン領域５０３を含む構成がトランジスタ５０１－２を構成する。ソース領域５０２、ドレイン領域５０３は、第１の導電型の不純物をソース領域５０２及びドレイン領域５０３以外の領域における第２の導電型の不純物の濃度より高い濃度で含む。第１の導電型がｎ型である場合、第１の導電型の不純物は、リン、ヒ素等のドナーであってもよい。
ゲート電極４０４－１，５０４－２は、それぞれ、第１の実施形態のゲート電極４と同様の層構成を有する。各ゲート電極４０４は、半導体膜５１０側から順に、トンネル絶縁膜５、集電体膜１３、電極膜６、イオン伝導体膜７、電極膜８、集電体膜９が積層されている。トンネル絶縁膜５は、半導体膜５１０の上面を覆っている。電極膜６、イオン伝導体膜７、電極膜８の積層膜で電池構造ＢＳＴが構成される。ゲート電極４０４－１，５０４－２の集電体膜９は、それぞれ、半導体膜５２１，５２２の下面に接している。
半導体膜５２１，５２２は、層間絶縁膜を介して互いに電気的に絶縁される。半導体膜５２１，５２２は、それぞれ、導電性が付与された半導体で形成される。半導体膜５２１，５２２は、それぞれ、例えば、半導体（例えば、シリコン）で形成され、第２の導電型の不純物を含む。第２の導電型がｐ型である場合、第２の導電型の不純物は、ホウ素等のアクセプターであってもよい。半導体膜５２１は、重みｗに応じた電圧が供給され、半導体膜５２２は、重みｗ￣に応じた電圧が供給される。
図１７の構造に対する等価回路は、図１８のように構成され得る。図１８は、不揮発性メモリデバイス５００を示す回路図である。不揮発性メモリデバイス５００は、図１８に示すように、第１定電流源８２、第２定電流源８４、クロススイッチ３８を有する。第１定電流源８２は、トランジスタ５０１－１、ショットキーバリアダイオード８０－１、抵抗素子８１－１を有する。第２定電流源８４は、トランジスタ５０１－２、ショットキーバリアダイオード８０－２、抵抗素子８１－２を有する。
図１７に示すショットキーバリアダイオードＳＤ－１、ＳＤ－４は、それぞれ、順バイアスが印加され、等価的に抵抗素子８１－１，８１－２として機能する。ショットキーバリアダイオードＳＤ－２、ＳＤ－３は、それぞれ、逆バイアスが印加され、等価的に定電流源になり得るショットキーバリアダイオード８０－１，８０－２として機能する。
各ショットキーバリアダイオード８０は、金属と半導体との接合によって生じるショットキー障壁を利用したダイオードである。第１定電流源８２に含まれるショットキーバリアダイオード８０－１は、クロススイッチ３８のポジティブ出力端子５６と基準電位（例えばグランド電位）との間に、逆バイアスが印加されるように接続される。また、第２定電流源８４に含まれるショットキーバリアダイオード８０－２は、クロススイッチ３８のネガティブ出力端子５８と基準電位（例えばグランド電位）との間に、逆バイアスが印加されるように接続される。例えば、電源電圧（Ｖｄｄ）が基準電位より高い場合には、ショットキーバリアダイオード８０は、カソードがポジティブ出力端子５６またはネガティブ出力端子５８に接続され、アノードが基準電位に接続される。
ショットキーバリアダイオード８０は、例えば、図１９に示すような電圧－電流特性を有する。図１８に示すショットキーバリアダイオード８０は、逆バイアスが印加されることにより、熱電子による電流を、カソードからアノードへ流すことができる。ショットキーバリアダイオード８０は、ＰＮ接合ダイオードよりも逆方向に流れる漏れ電流が比較的に大きいが、逆方向電圧に対する漏れ電流の変化が比較的に小さい。従って、ショットキーバリアダイオード８０は、逆バイアスが印加されるように接続されることによって、比較的に小さい一定電流を流すことができる。つまり、ショットキーバリアダイオード８０は、逆バイアスが印加されるように接続されることによって、定電流を流す定電流源として用いることができる。
また、本実施形態において、ショットキーバリアダイオード８０は、ゲート端子を有する。ゲート端子は、基板に対してバックバイアス電圧を印加するための端子である。ショットキーバリアダイオード８０は、金属と半導体との間のショットキー障壁の高さに応じて、漏れ電流の大きさが変化する。ショットキーバリアダイオード８０は、ゲート端子に印加されるバックバイアス電圧の変化に応じて、ショットキー障壁の高さが変化する。従って、ショットキーバリアダイオード８０は、逆バイアスが印加されるように接続されることにより定電流源として用いられる場合、バックバイアス電圧の変化に応じて、流れる電流量を変化させることができる。
トランジスタ５０１－１は、重みｗが供給され、トランジスタ５０１－２は、重みｗがインバータＩＮＶで論理反転された重みｗ￣が供給される。
トランジスタ５０１－１は、重みｗに応じたゲート電圧ＶＧがゲート電極４０４に印加され、ゲート電圧ＶＧに応じたオン抵抗Ｒｏｎがソース電極５０２及びドレイン電極５０３間に現れる（図６参照）。これに応じて、所定の電圧Ｖｒｅａｄが抵抗素子８１－１の抵抗値とトランジスタ５０１－１のオン抵抗Ｒｏｎとで分圧された電圧ＶＤがショットキーバリアダイオード８０―１のゲート端子に印加され、ショットキーバリアダイオード８０－１の定電流源としての電流量が調整される。
同様に、トランジスタ５０１－２は、重みｗ￣に応じたゲート電圧ＶＧがゲート電極４０４に印加され、ゲート電圧ＶＧに応じたオン抵抗Ｒｏｎがソース電極５０２及びドレイン電極５０３間に現れる（図６参照）。これに応じて、所定の電圧Ｖｒｅａｄが抵抗素子８１－２の抵抗値とトランジスタ５０１－２のオン抵抗Ｒｏｎとで分圧された電圧ＶＤがショットキーバリアダイオード８０―２のゲート端子に印加され、ショットキーバリアダイオード８０－２の定電流源としての電流量が調整される。
例えば、第１定電流源８２において、重みｗ＝ｗ１に応じてＶＤ＝第１電圧値（Ｖ１）がゲート端子に印加された場合、ショットキーバリアダイオード８０は、第１電流値（Ｉ１）の電流を流す。従って、第１電圧値（Ｖ１）がゲート端子に印加された場合、ショットキーバリアダイオード８０は、第１電流値（Ｉ１）の電流を、クロススイッチ３８のポジティブ出力端子５６から吸い出すことができる。
このとき、第２定電流源６２において、重みｗ￣＝ｗ２に応じてＶＤ＝第２電圧値（Ｖ２）がゲート端子に印加された場合、ショットキーバリアダイオード８０は、第２電流値（Ｉ２）の電流を流す。ｗ２は、ｗ１に対して論理的に反転された値であるとする。例えば、ｗ１＝０、ｗ２＝１である。従って、第２電圧値（Ｖ２）がゲート端子に印加された場合、ショットキーバリアダイオード８０は、第２電流値（Ｉ２）の電流を、クロススイッチ３８のネガティブ出力端子５８から吸い出すことができる。
また、第１定電流源８２において、重みｗ＝ｗ２に応じてＶＤ＝第２電圧値（Ｖ２）がゲート端子に印加された場合、ショットキーバリアダイオード８０は、第２電流値（Ｉ２）の電流を流す。従って、第２電圧値（Ｖ２）がゲート端子に印加された場合、ショットキーバリアダイオード８０は、第２電流値（Ｉ２）の電流を、クロススイッチ３８のネガティブ出力端子５８から吸い出すことができる。
このとき、第２定電流源６２において、重みｗ￣＝ｗ１に応じてＶＤ＝第１電圧値（Ｖ１）がゲート端子に印加された場合、ショットキーバリアダイオード８０は、第１電流値（Ｉ１）の電流を流す。従って、第１電圧値（Ｖ１）がゲート端子に印加された場合、ショットキーバリアダイオード８０は、第１電流値（Ｉ１）の電流を、クロススイッチ３８のポジティブ出力端子５６から吸い出すことができる。
すなわち、第１定電流源８２のトランジスタ５０１－１と、第２定電流源８４のトランジスタ５０１－２とは、論理的に反転された動作をする。
第１定電流源８２および第２定電流源８４は、対応する重みｗの値に応じて、第１定電流源８２が第１電流値（Ｉ１）の電流を流し且つ第２定電流源８４が第２電流値（Ｉ２）の電流を流す第１状態と、第１定電流源８２が第２電流値（Ｉ２）の電流を流し、且つ、第２定電流源８４が第１電流値（Ｉ１）の電流を流す第２状態とを切り替えることができる。すなわち、図１８の回路は、重みｗの値を第１状態及び第２状態として記憶し保持できる。
以上のように、第５の実施形態では、不揮発性メモリデバイス５００は、トランジスタ５０１－１，５０１－２におけるチャネル領域５１０ａに対してゲート電極４０４の反対側にショットキーバリアダイオードＳＤ－１～ＳＤ－４が配され構成される。この構成により、重みｗの値を第１状態及び第２状態として記憶し保持するような回路を実現できる。
（第６の実施形態）
次に、第６の実施形態にかかる不揮発性メモリデバイスについて説明する。以下では、第１の実施形態～第５の実施形態と異なる部分を中心に説明する。
第６の実施形態では、不揮発性メモリデバイス６００の構成例として、第１の実施形態のトランジスタ１を使用したニューラルネットワークの構成について例示する。
不揮発性メモリデバイス６００は、図２０に示すようなニューラルネットワーク６９０として、ハードウェア的に構成され得る。ニューラルネットワーク６９０は、脳型ニューラルネットワークである。ニューラルネットワーク６９０は、複数のニューロン装置９１及び複数のシナプス装置９２を有する。複数のシナプス装置９２は、複数のニューロン装置９１の間に配される。複数のニューロン装置９１のうち、各シナプス装置９２の前段のニューロン装置を９１－１とし、各シナプス装置９２の後段のニューロン装置を９１－２で表すことにする。各シナプス装置９２は、トランジスタ１（図１参照）を含み、シナプス重みをトランジスタ１にアナログ情報として記憶する。シナプス重みは、ニューロン装置９１－１とニューロン装置９１－２間との関係性の強さに合わせた値を有する。
ニューロン装置９１－１の内部電位があらかじめ定めた一定値を超えた時、その信号がシナプス装置９２に伝達される。シナプス装置９２は、ニューロン装置９１－１からの信号にシナプス重みを作用させた信号を生成してニューロン装置９１－２に伝達する。
図２１は、シナプス装置９２の構成図である。シナプス装置９２は、シナプス伝達装置９２１、シナプス重み学習装置９２２、シナプス重み装置９２３を有する。ニューロン装置９１－１で信号が生成されると、その信号ａがシナプス伝送装置９２１およびシナプス重み学習装置９２２に送られる。シナプス重み学習装置９２２では、信号ａを受けるとニューロン装置９１－１またはニューロン装置９１－２の情報をもとにシナプス重みＷを再計算し、シナプス重み装置９２３にシナプス重みＷを送る。シナプス重み装置９２３は、トランジスタ１を有する。シナプス重み装置９２３は、シナプス重み学習装置９２２からの情報をもとに、シナプス重みＷをトランジスタ１に保存し保持する。シナプス伝達装置９２１は、信号ａを受けると、シナプス重み装置９２３からシナプス重みＷを取得し、信号ａにシナプス重みＷを作用させて（例えば、シナプス重みＷを乗算して）信号ｂを生成してニューロン装置９１－２に伝達する。
図２２は、シナプス重み装置９２３及びシナプス伝達装置９２１を示す回路図である。シナプス重み装置９２３は、トランジスタ１をシナプス重み保持機能として用いる。シナプス伝達装置９２１は、ウェイト電流素子６２と、入力スイッチ６４と、キャパシタ６６と、出力電流素子６８と、電荷調整素子６５と、第１定電流素子６３と、第２定電流素子６１とを備える。シナプス重み装置９２３は、重み記憶素子７１とスイッチ７３とウェイト電流設定素子７２とを有する。重み記憶素子７１は、トランジスタ１が用いられ、シナプス重みＷを記憶する。
ウェイト電流素子６２は、シナプス重み装置９２３の重み記憶素子７１により保持されている抵抗値に対応するシナプス重みＷに応じた電流値のウェイト電流（ＩＷ）を流す。例えば、ウェイト電流素子６２は、シナプス重みＷに比例したウェイト電流（ＩＷ）を流す。ウェイト電流素子６２は、入力スイッチ６４がオン状態の場合に、ノードＡからウェイト電流（ＩＷ）を吸い出して、基準電位（例えば、グランド電位）へと流す。ウェイト電流素子６２は、入力スイッチ６４がオフ状態の場合に、ウェイト電流（ＩＷ）を流さない（ウェイト電流を０とする）。
本実施形態においては、ウェイト電流素子６２は、ＭＯＳ－ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。図２２の例では、ウェイト電流素子６２は、ＮチャネルＭＯＳ－ＦＥＴである。
ＭＯＳ－ＦＥＴであるウェイト電流素子６２は、ゲートにウェイト電圧（ＶＷ）が印加され、ドレインがノードＡに接続される。そして、ＭＯＳ－ＦＥＴであるウェイト電流素子６２は、ウェイト電圧（ＶＷ）に応じた電流量のウェイト電流（ＩＷ）をドレイン－ソース間に流す。
入力スイッチ６４は、前段のニューロン装置９１－１から出力された２値の入力信号（Ｓｉｎ）に応じて、ウェイト電流素子６２にウェイト電流（ＩＷ）を流させるか否かを切り替える。例えば、入力スイッチ６４は、入力信号（Ｓｉｎ）が１の場合に、ウェイト電流（ＩＷ）を流させる。例えば、入力スイッチ６４は、入力信号（Ｓｉｎ）が０の場合に、ウェイト電流（ＩＷ）を流させない（つまり、ウェイト電流（ＩＷ）を０とする）。
本実施形態においては、入力スイッチ６４は、スイッチング動作をするＭＯＳ－ＦＥＴである。図２２の例では、入力スイッチ６４は、ＮチャネルＭＯＳ－ＦＥＴである。ＭＯＳ－ＦＥＴである入力スイッチ６４は、ゲートに入力信号（Ｓｉｎ）が印加され、ドレインがウェイト電流素子６２のソースに接続され、ソースが基準電位に接続される。
そして、ＭＯＳ－ＦＥＴである入力スイッチ６４は、入力信号（Ｓｉｎ）が１の場合にオン状態となり、ウェイト電流素子６２のソースをグランドに接続することにより、ウェイト電流素子６２にウェイト電流（ＩＷ）を流させる。また、ＭＯＳ－ＦＥＴである入力スイッチ６４は、入力信号（Ｓｉｎ）が０の場合にオフ状態となり、ウェイト電流素子６２のソースをグランドから切断することにより、ウェイト電流素子６２にウェイト電流（ＩＷ）を流させない。
キャパシタ６６は、第１端子６６ａおよび第２端子６６ｂを有する。キャパシタ６６の第１端子６６ａは、定電圧が発生される電源電位（例えば、ＶＤＤ）に接続される。このようなキャパシタ６６は、第１端子６６ａに定電圧が印加される。また、キャパシタ６６は、第２端子６６ｂにキャパシタ電圧（ＶＣ）を発生する。キャパシタ電圧（ＶＣ）は、電源電位から、キャパシタ６６により発生される電圧を減じた値である。キャパシタ６６により発生される電圧は、蓄積した電荷量を静電容量で除算した電圧である。
出力スイッチ６８は、キャパシタ６６の第２端子６６ｂに発生するキャパシタ電圧（ＶＣ）に応じて出力電流（Ｉｏｕｔ）を後段のニューロン装置９１－２に供給する。
シナプス重み装置９２３は、重み記憶素子７１にシナプス重み学習装置９２２により決定されたシナプス重みＷを保持する。重み記憶素子７１は、トランジスタ１が用いられ、シナプス重みＷを抵抗値として保持する。
シナプス重み装置９２３における、抵抗書き込み時の動作方法を説明する。トランジスタ１は、消去（充電）時に基板バイアスとして例えば４Ｖ程度の電圧を印加するため（図３Ｂ参照）、そのまま消去（充電）を行うと素子を破壊してしまう可能性がある。
そのため、学習結果に応じたアナログ情報を消去（充電）する場合には、まず、シナプス重み学習装置９２２から制御信号Ｓ９２２とシナプス重みＷをシナプス重み装置９２３に送信する。制御信号Ｓ９２２は、重み記憶素子７１でシナプス重みＷを更新する時にノンアクティブレベルになり、スイッチ７３がＯＦＦされる。制御信号Ｓ９２２は、重み記憶素子７１でシナプス重みＷを更新しない時にアクティブレベルになり、スイッチ７３がＯＮされる。これによりシナプス重み装置９２３のシナプス重みＷ更新時のウェイト電流素子６２への影響をなくすことができる。
その後、重み記憶素子７１とウェイト電流設定素子７２の基板バイアスは指定の電圧に変更され、重み記憶素子７１に必要な値が書き込まれる（放電される）か又は消去される（充電される）。
書き込み又は消去終了後、重み記憶素子７１とウェイト電流設定素子７２との基板バイアスは他の基板バイアスと同じ値に再度変更される。シナプス重み装置９２３の出力はシナプス伝達装置９２１のウェイト電流素子６２のゲートに供給され得る。
スイッチ７３の閾値電圧をＶｔｈｒｅとすると、シナプス重み装置９２３のウェイト電流素子７２のゲート電圧ＶＧとシナプス伝達装置９２１のウェイト電流素子６２のゲート電圧Ｖｇとは、ＶＧ＋Ｖｔｈｒｅ＝Ｖｇの差が生じる。これにより、重み記憶素子７１には、０＜ＶＧ＜ＶＤＤ－Ｖｔｈｒｅを満たす範囲のゲート電圧ＶＧによりオン抵抗値が設定されることになる。このことは、重み記憶素子７１がトランジスタ１を用いてシナプス重みＷを連続的なアナログ情報として記憶し保持できることを意味する。そのため、この重み記憶素子７１を用いたシナプス重み装置９２３は、シナプス重みＷの設定範囲がＶｔｈｒｅ＜Ｗ＜ＶＤＤにより定められるウェイト電流ＩＷにおいて動作する。
以上のように、第６の実施形態では、不揮発性メモリデバイス６００は、トランジスタ１を使用してニュールラネットワークとして構成される。これにより、シナプス重みＷを連続的なアナログ情報としてトランジスタ１に記憶し保持するニュールラネットワークを構成できる。
（第７の実施形態）
次に、第７の実施形態にかかる不揮発性メモリデバイスについて説明する。以下では、第１の実施形態～第６の実施形態と異なる部分を中心に説明する。
第７の実施形態では、不揮発性メモリデバイス７００の構成例として、第１の実施形態のトランジスタ１を使用して非線形演算を行う演算システムの構成を例示する。
不揮発性メモリデバイス７００は、図２３に示すような演算システム７２０として、ハードウェア的に構成され得る。演算システム７２０は、ニューロンを模擬した非線形演算を簡易な構成で行う。演算システム７２０は、正側電流源７３２と、負側電流源７３４と、比較部７３６と、Ｍ個のクロススイッチ７３８と、クランプ回路７４０と、係数記憶部７４２とを備える。係数記憶部７４２は、トランジスタ１（図１参照）を含み、係数をトランジスタ１にアナログ情報として記憶する。
正側電流源７３２は、正側端子７４６を有する。正側電流源７３２は、正側端子７４６から電流を出力する。さらに、正側電流源７３２は、正側端子７４６から出力した電流の１／Ｌ（Ｌは２以上の整数）の値に応じた第１電圧を出力する。例えば、正側電流源７３２は、正側端子７４６から出力した電流の１／Ｌの値に比例した第１電圧を出力する。本実施形態においてはＬ＝Ｍである。しかし、Ｌは、Ｍと同一でなくてもよい。なお、図２３には、複数の正側端子７４６が記載されている。しかし、図２３に記載された複数の正側端子７４６は、電気的に接続されている。
例えば、正側電流源７３２は、Ｌ個の第１ＦＥＴ７４８を有する。Ｌ個の第１ＦＥＴ７４８のそれぞれは、同一の特性を有する電界効果トランジスタである。本実施形態においては、Ｌ個の第１ＦＥＴ７４８のそれぞれは、同一の特性を有するｐＭＯＳトランジスタである。
Ｌ個の第１ＦＥＴ７４８は、ゲートが共通に接続され、ソースが第２基準電位に接続され、ドレインがゲートおよび正側端子７４６に接続される。第２基準電位は、例えば、正側の電源電圧（ＶＤＤ）である。すなわち、Ｌ個の第１ＦＥＴ７４８のそれぞれは、ダイオード接続され、ソースが第２基準電位（例えばＶＤＤ）に接続され、ゲートおよびドレインが正側端子７４６に接続される。そして、正側電流源７３２は、正側端子７４６の電圧（第１ＦＥＴ７４８のゲートの電圧）を、第１電圧として出力する。
負側電流源７３４は、負側端子７５０を有する。負側電流源７３４は、負側端子７５０から電流を出力する。さらに、負側電流源７３４は、負側端子７５０から出力した電流の１／Ｌの値に応じた第２電圧を出力する。例えば、負側電流源７３４は、負側端子７５０から出力した電流の１／Ｌの値に比例した第２電圧を出力する。なお、図２３には、複数の負側端子７５０が記載されている。しかし、複数の負側端子７５０は、電気的に接続されている。
例えば、負側電流源７３４は、Ｌ個の第２ＦＥＴ７５２を有する。Ｌ個の第２ＦＥＴ７５２のそれぞれは、第１ＦＥＴ７４８と同一の特性を有する電界効果トランジスタである。本実施形態においては、Ｌ個の第２ＦＥＴ７５２のそれぞれは、第１ＦＥＴ７４８と同一の特性を有するｐＭＯＳトランジスタである。
Ｌ個の第２ＦＥＴ７５２は、ゲートが共通に接続され、ソースが第２基準電位に接続され、ドレインがゲートおよび負側端子７５０に接続される。すなわち、Ｌ個の第２ＦＥＴ７５２のそれぞれは、ダイオード接続され、ソースが第２基準電位（例えばＶＤＤ）に接続され、ゲートおよびドレインが負側端子７５０に接続される。そして、負側電流源７３４は、負側端子７５０の電圧（第２ＦＥＴ７５２のゲートの電圧）を、第２電圧として出力する。
比較部７３６は、正側電流源７３２から出力された第１電圧と、負側電流源７３４から出力された第２電圧との大小を比較する。そして、比較部７３６は、第１電圧と第２電圧との比較結果に応じた値の出力信号（ｙ）を出力する。比較部７３６は、第１電圧が第２電圧より小さい場合、第１値（例えば、－１）の出力信号を出力し、第１電圧が第２電圧以上の場合、第２値（例えば、＋１）の出力信号を出力する。なお、比較部７３６は、第１電圧が第２電圧より小さい場合、第２値（例えば、＋１）の出力信号を出力し、第１電圧が第２電圧以上の場合、第１値（例えば、－１）の出力信号を出力してもよい。
Ｍ個のクロススイッチ７３８のそれぞれは、Ｍ個の入力信号のそれぞれに対応して設けられる。本実施形態においては、演算システム７２０は、Ｍ個のクロススイッチ７３８として、第１クロススイッチ７３８－１～第Ｍクロススイッチ７３８－Ｍを備える。例えば、第１クロススイッチ７３８－１は、第１の入力信号（ｘ１）に対応し、第２クロススイッチ７３８－２は、第２の入力信号（ｘ２）に対応し、第Ｍクロススイッチ７３８－Ｍは、第Ｍの入力信号（ｘＭ）に対応する。
Ｍ個のクロススイッチ７３８のそれぞれは、正側流入端子７５６と、負側流入端子７５８と、第１端子７６０と、第２端子７６２とを有する。
Ｍ個のクロススイッチ７３８のそれぞれは、第１端子７６０を、正側流入端子７５６および負側流入端子７５８のうち何れか一方に接続する。また、Ｍ個のクロススイッチ７３８のそれぞれは、第２端子７６２を、正側流入端子７５６および負側流入端子７５８のうち第１端子７６０が接続されていないもう一方に接続する。Ｍ個のクロススイッチ７３８のそれぞれは、対応する入力信号の値に応じて、第１端子７６０および第２端子７６２を、正側流入端子７５６または負側流入端子７５８の何れに接続するかを切り換える。
クランプ回路７４０は、Ｍ個のクロススイッチ７３８のそれぞれに対応するＭ個の正側ＦＥＴスイッチ７６６を有する。本実施形態においては、クランプ回路７４０は、Ｍ個の正側ＦＥＴスイッチ７６６として、第１正側ＦＥＴスイッチ７６６－１～第Ｍ正側ＦＥＴスイッチ７６６－Ｍを有する。例えば、第１正側ＦＥＴスイッチ７６６－１は、第１クロススイッチ７３８－１に対応し、第２正側ＦＥＴスイッチ７６６－２は、第２クロススイッチ７３８－２に対応し、第Ｍ正側ＦＥＴスイッチ７６６－Ｍは、第Ｍクロススイッチ７３８－Ｍに対応する。
Ｍ個の正側ＦＥＴスイッチ７６６のそれぞれは、ゲートがクランプ電位（Ｖｃｌｍｐ）に接続され、ソースが正側端子７４６に接続され、ドレインが対応するクロススイッチ７３８の正側流入端子７５６に接続される。Ｍ個の正側ＦＥＴスイッチ７６６のそれぞれは、演算システム７２０の動作中において、ソース－ドレイン間がオンとなる。従って、Ｍ個のクロススイッチ７３８のそれぞれの正側流入端子７５６は、演算システム７２０の動作中において、正側電流源７３２の正側端子７４６に接続され、電圧がクランプ電位（Ｖｃｌｍｐ）に固定される。
さらに、クランプ回路７４０は、Ｍ個のクロススイッチ７３８のそれぞれに対応するＭ個の負側ＦＥＴスイッチ７６８を有する。本実施形態においては、クランプ回路７４０は、Ｍ個の負側ＦＥＴスイッチ７６８として、第１負側ＦＥＴスイッチ７６８－１～第Ｍ負側ＦＥＴスイッチ７６８－Ｍを有する。例えば、第１負側ＦＥＴスイッチ７６８－１は、第１クロススイッチ７３８－１に対応し、第２負側ＦＥＴスイッチ７６８－２は、第２クロススイッチ７３８－２に対応し、第Ｍ負側ＦＥＴスイッチ７６８－Ｍは、第Ｍクロススイッチ７３８－Ｍに対応する。
Ｍ個の負側ＦＥＴスイッチ７６８のそれぞれは、ゲートがクランプ電位（Ｖｃｌｍｐ）に接続され、ソースが負側端子７５０に接続され、ドレインが対応するクロススイッチ７３８の負側流入端子７５８に接続される。Ｍ個の負側ＦＥＴスイッチ７６８のそれぞれは、演算システム７２０の動作中において、ソース－ドレイン間がオンとなる。従って、Ｍ個のクロススイッチ７３８のそれぞれの負側流入端子７５８は、演算システム７２０の動作中において、負側電流源７３４の負側端子７５０に接続され、電圧がクランプ電位（Ｖｃｌｍｐ）に固定される。
係数記憶部７４２は、Ｍ個の係数のそれぞれに対応するＭ個のセル７７２を有する。本実施形態においては、係数記憶部７４２は、Ｍ個のセル７７２として、第１セル７７２－１～第Ｍセル７７２－Ｍを有する。例えば、第１セル７７２－１は、第１の係数（ｗ１）に対応し、第２セル７７２－２は、第２の係数（ｗ２）に対応し、第Ｍセル７７２－Ｍは、第Ｍの係数（ｗＭ）に対応する。なお、第１の係数（ｗ１）は、第１の入力信号（ｘ１）に対応し、第２の係数（ｗ２）は、第２の入力信号（ｘ２）に対応し、第Ｍの係数（ｗＭ）は、第Ｍの入力信号（ｘＭ）に対応する。従って、例えば、第１セル７７２－１は、第１クロススイッチ７３８－１に対応し、第２セル７７２－２は、第２クロススイッチ７３８－２に対応し、第Ｍセル７７２－Ｍは、第Ｍクロススイッチ７３８－Ｍに対応する。
Ｍ個のセル７７２のそれぞれは、第１トランジスタ７７４と、第２トランジスタ７７６とを含む。第１トランジスタ７７４は、ドレインが対応するクロススイッチ７３８の第１端子７６０に接続され、ソースが第１基準電位に接続される。第１基準電位は、例えば、グランドである。第２トランジスタ７７６は、ドレインが対応するクロススイッチ７３８の第２端子７６２に接続され、ソースが第１基準電位に接続される。
第１トランジスタ７７４、第２トランジスタ７７６は、それぞれ、トランジスタ１（図１参照）が用いられ得る。第１トランジスタ７７４、第２トランジスタ７７６は、それぞれ、係数を連続的なアナログ情報として記憶可能である。
第１トランジスタ７７４および第２トランジスタ７７６は、対応する係数の値に応じて、抵抗値の大小関係が切り替えられる。例えば、設定部（図示せず）は、Ｍ個の入力信号の受け取りに先だって、Ｍ個の係数を受け取る。そして、設定部は、受け取ったＭ個の係数のそれぞれに応じて、対応するセル７７２に含まれる第１トランジスタ７７４および第２トランジスタ７７６の抵抗値の大小関係を設定する。
例えば、複数のセル７７２のそれぞれは、対応する係数が＋１である場合、第１トランジスタ７７４が第１抵抗値に設定され、第２トランジスタ７７６が、第１抵抗値とは異なる第２抵抗値に設定される。また、複数のセル７７２のそれぞれは、対応する係数が－１である場合、第１トランジスタ７７４が第２抵抗値に設定され、第２トランジスタ７７６が第１抵抗値に設定される。
そして、Ｍ個のクロススイッチ７３８のそれぞれは、対応する入力信号の値に応じて、第１端子７６０および第２端子７６２を、正側端子７４６（正側流入端子７５６）および負側端子７５０（負側流入端子７５８）に対して、ストレート接続するかリバース接続するかを切り換える。
例えば、Ｍ個のクロススイッチ７３８のそれぞれは、ストレート接続する場合、第１端子７６０と正側端子７４６（正側流入端子７５６）とを接続し、且つ、第２端子７６２と負側端子７５０（負側流入端子７５８）とを接続する。また、Ｍ個のクロススイッチ７３８のそれぞれは、リバース接続する場合、第１端子７６０と負側端子７５０（負側流入端子７５８）とを接続し、且つ、第２端子７６２と正側端子７４６（正側流入端子７５６）とを接続する。
例えば、Ｍ個のクロススイッチ７３８のそれぞれは、対応する入力信号の値が＋１である場合、ストレート接続し、対応する入力信号の値が－１である場合、リバース接続する。
これに代えて、Ｍ個のクロススイッチ７３８のそれぞれは、対応する入力信号の値が＋１である場合、リバース接続し、対応する入力信号の値が－１である場合、ストレート接続してもよい。
以上のように、第７の実施形態では、不揮発性メモリデバイス７００は、第１の実施形態のトランジスタ１を使用しニューロンを模擬した非線形演算を行う演算システムとして構成される。これにより、係数を連続的なアナログ情報として高精度に記憶可能な演算システムを構成できる。
（第８の実施形態）
次に、第８の実施形態にかかる不揮発性メモリデバイスについて説明する。以下では、第１の実施形態～第７の実施形態と異なる部分を中心に説明する。
第８の実施形態では、不揮発性メモリデバイス８００として、第１の実施形態のトランジスタ１を用いて積和演算を行う演算システムの構成を例示する。
不揮発性メモリデバイス８００は、図２４に示すような演算システム８２０として、ハードウェア的に構成され得る。演算システム８２０は、ニューラルネットワークにおけるある層の複数のニューロンの計算を積和演算で並行して行う。演算システム８２０は、積和演算の構成を、複数のトランジスタ１（図１参照）のクロスバーアレイ構成で実現する。演算システム８２０は、積和演算以外の演算がデジタル回路により行われ得る。
演算システム８２０は、複数のＤＡコンバータ（ＤＡＣ）８２１－０～８２１－４、クロスバーアレイ構成８２２、及び複数のＡＤコンバータ（ＡＤＣ）８２３－０～８２３－４を有する。クロスバーアレイ構成８２２は、複数のワードラインＷＬ０～ＷＬ４、複数のビットラインＢＬ０～ＢＬ４、複数のソースラインＳＬ０～ＳＬ４、及び複数のトランジスタ８０１（０，０）～８０１（４，４）を有する。各ワードラインＷＬ０～ＷＬ４は、行方向に延び、列方向に配列されている。各ビットラインＢＬ０～ＢＬ４は、列方向に延び、行方向に配列されている。各ソースラインＳＬ０～ＳＬ４は、トランジスタ８０１を間にして対応するビットラインＢＬの反対側に配され、列方向に延び、行方向に配列されている。各トランジスタ８０１は、トランジスタ１（図１参照）が用いられる。各トランジスタ８０１（０，０）～８０１（４，４）は、それぞれ、複数のワードラインＷＬ０～ＷＬ４、複数のビットラインＢＬ０～ＢＬ４、複数のソースラインＳＬ０～ＳＬ４に対応している。
クロスバーアレイ構成８２２では、複数のトランジスタ８０１（０，０）～８０１（４，４）は、複数のワードラインＷＬ０～ＷＬ４と複数のビットラインＢＬ０～ＢＬ４とが交差する位置に配されている。各トランジスタ８０１は、ソース電極が対応するソースラインＳＬに接続され、ゲート電極が対応するワードラインＷＬに接続され、ドレイン電極が対応するビットラインＢＬに接続される。各トランジスタ８０１（０，０）～８０１（４，４）は、受けた信号に重みＷ０，０～Ｗ４，４を乗算して乗算結果の信号を生成する乗算素子として機能する。各トランジスタ８０１（０，０）～８０１（４，４）は、ゲート電極に含まれる電池構造の充電状態が重みＷ０，０～Ｗ４，４に応じた充電状態に設定され、そのオン抵抗値が充電状態に応じた値に設定され得る。各ビットラインＢＬ０～ＢＬ４は、列方向に並ぶ複数のトランジスタ８０１の信号を加算する加算素子として機能する。
複数のＤＡコンバータ８２１－０～８２１－４は、複数のデジタル値Ｄ０～Ｄ４をＤＡ変換して複数のワードライン電圧Ｘ０～Ｘ４を生成し、複数のワードライン電圧Ｘ０～Ｘ４を複数のワードラインＷＬ０～ＷＬ４へ供給する。複数のワードライン電圧Ｘ０～Ｘ４は複数のトランジスタ８０１（０，０）～８０１（４，４）に並行して印加される。複数のワードライン電圧Ｘ０～Ｘ４に複数の重みＷ０，０～Ｗ４，４が乗算されて列ごとに合計されることで、複数のビットライン電流Ｙ０～Ｙ４が生成される。複数のＡＤコンバータ８２３－０～８２３－４は、複数のビットライン電流Ｙ０～Ｙ４に応じた複数のビットライン電圧をＡＤ変換して複数のデジタル値Ｄ０’～Ｄ４’を生成して出力する。
複数のトランジスタ８０１（０，０）～８０１（４，４）には、予め、重みＷ０，０～Ｗ４，４の値に応じて、ゲート電極及びウェル領域に所定のバイアス電圧が印加される。これにより、ゲート電極に含まれる電池構造の充電状態が重みＷ０，０～Ｗ４，４に応じた充電状態に設定され、そのオン抵抗値が充電状態に応じた値に設定され得る。重みＷ０，０～Ｗ４，４は、トランジスタ８０１（０，０）～８０１（４，４）にあらかじめ設定された電池構造の充電状態に依存し、連続的なアナログ情報として設定され得る。すなわち、演算システム８２０は、重みＷ０，０～Ｗ４，４の値を高精度に学習可能な積和演算システムとして構成され得る。
以上のように、第８の実施形態では、不揮発性メモリデバイス８００として、第１の実施形態のトランジスタ１を用いて積和演算を行う演算システムとして構成される。これにより、重みの値を連続的なアナログ情報として高精度に学習可能な積和演算システムを構成できる。
本発明のいくつか実施形態を説明したが、これら実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，２０１，３０１，４０１，５０１，５０１－１，５０１－２，８０１，８０１（０，０）～８０１（４，４） トランジスタ
２，３０２，５０２ ソース電極
３，３０３，５０３ ドレイン電極
４，２０４，３０４，４０４，５０４，５０４－１，５０４－２ ゲート電極
５，５ｉ，３０５，３０５ｉ トンネル絶縁膜
６，６ｉ，３０６ 電極膜
７，７ｉ，３０７ イオン伝導体膜
８，８ｉ，３０８ 電極膜
９，９ｉ、３０９ 集電体膜
１０ ウェル領域
１０ａ，５１０ａ チャネル領域
１３，１３ｉ、３１３ 集電体膜
７１ 重み記憶素子
１００，２００，３００，４００，５００，６００，７００，８００ 不揮発性メモリデバイス
２１３ 導電膜
６９０ ニューラルネットワーク
７２０，８２０ 演算システム

Claims (13)

  1. それぞれが電界効果型でゲート電極とチャネル領域とを有する複数のトランジスタを備え、
    前記ゲート電極は、
    前記チャネル領域を覆うトンネル絶縁膜と、
    前記トンネル絶縁膜に対して前記チャネル領域の反対側に配された第１の集電体膜と、
    前記トンネル絶縁膜と前記第１の集電体膜との間に配されたイオン伝導体膜と、
    前記トンネル絶縁膜と前記イオン伝導体膜との間に配され、前記イオン伝導体膜に接触する第１の電極膜と、
    前記イオン伝導体膜と前記第１の集電体膜との間に配され、前記イオン伝導体膜に接触する第２の電極膜と、
    前記トンネル絶縁膜と前記第２の電極膜との間に配された第２の集電体膜と、
    を含む
    不揮発性メモリデバイス。
  2. 前記第１の電極膜は、前記イオン伝導体膜に対する正極として機能し、
    前記第２の電極膜は、前記イオン伝導体膜に対する負極として機能する
    請求項１に記載の不揮発性メモリデバイス。
  3. 前記第１の電極膜は、前記イオン伝導体膜に対する負極として機能し、
    前記第２の電極膜は、前記イオン伝導体膜に対する正極として機能する
    請求項１に記載の不揮発性メモリデバイス。
  4. 前記第１の電極膜は、前記イオン伝導体膜より薄く、
    前記第２の電極膜は、前記イオン伝導体膜より薄い
    請求項１に記載の不揮発性メモリデバイス。
  5. 前記ゲート電極は、
    前記第２の電極膜と前記第１の電極膜との間に配された第２のイオン伝導体膜と、
    前記第２の電極膜と前記第２のイオン伝導体膜との間に配され、前記第２のイオン伝導体膜に接触する第３の電極膜と、
    前記第２のイオン伝導体膜と前記第１の電極膜との間に配され、前記第２のイオン伝導体膜に接触する第４の電極膜と、
    をさらに含む
    請求項１に記載の不揮発性メモリデバイス。
  6. 前記第１の電極膜及び前記第２の電極膜は、それぞれ、電子イオン混合伝導体、アルカリ金属、アルカリ土類金属のうち少なくとも１つを含む
    請求項１に記載の不揮発性メモリデバイス。
  7. 前記第１の電極膜、前記イオン伝導体膜、前記第２の電極膜は、２次電池を構成する
    請求項１に記載の不揮発性メモリデバイス。
  8. 前記２次電池は、リチウム電池あるいはマグネシウム電池である
    請求項７に記載の不揮発性メモリデバイス。
  9. 前記不揮発性メモリデバイスは、アナログ情報を前記２次電池の起電力として前記トランジスタに記憶する
    請求項７に記載の不揮発性メモリデバイス。
  10. 前記不揮発性メモリデバイスは、前記チャネル領域から前記トンネル絶縁膜を通して前記第２の電極膜に電荷を蓄積して、前記アナログ情報を前記トランジスタに記憶する
    請求項９に記載の不揮発性メモリデバイス。
  11. 前記トランジスタは、前記トンネル絶縁膜に沿って前記チャネル領域に両側で隣接するソース電極及びドレイン電極をさらに有し、
    前記不揮発性メモリデバイスは、前記ドレイン電極及び前記ソース電極の間に流れるドレイン電流を観測して、前記アナログ情報を前記トランジスタから読み出す
    請求項１０に記載の不揮発性メモリデバイス。
  12. 前記トランジスタにおける前記チャネル領域に対して前記ゲート電極の反対側に配されたダイオードをさらに備えた
    請求項１１に記載の不揮発性メモリデバイス。
  13. それぞれが電界効果型でゲート電極及びチャネル領域を有する複数のトランジスタを備え、
    前記ゲート電極は、
    前記チャネル領域を覆うトンネル絶縁膜と、
    前記トンネル絶縁膜に対して前記チャネル領域の反対側に配された集電体膜と、
    前記トンネル絶縁膜と前記集電体膜との間に配されたイオン伝導体膜と、
    前記トンネル絶縁膜と前記イオン伝導体膜との間に配され、前記イオン伝導体膜に接触する第１の電極膜と、
    前記イオン伝導体膜と前記集電体膜との間に配され、前記イオン伝導体膜に接触する第２の電極膜と、
    を含む
    不揮発性メモリデバイス。
JP2021027667A 2021-02-24 2021-02-24 不揮発性メモリデバイス Pending JP2022129104A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2021027667A JP2022129104A (ja) 2021-02-24 2021-02-24 不揮発性メモリデバイス
EP21193527.5A EP4050639A1 (en) 2021-02-24 2021-08-27 Nonvolatile memory device
KR1020210113672A KR20220121160A (ko) 2021-02-24 2021-08-27 비휘발성 메모리 디바이스
CN202111001524.9A CN114975627A (zh) 2021-02-24 2021-08-30 非易失性存储器件
US17/446,441 US11777006B2 (en) 2021-02-24 2021-08-30 Nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021027667A JP2022129104A (ja) 2021-02-24 2021-02-24 不揮発性メモリデバイス

Publications (1)

Publication Number Publication Date
JP2022129104A true JP2022129104A (ja) 2022-09-05

Family

ID=77563905

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021027667A Pending JP2022129104A (ja) 2021-02-24 2021-02-24 不揮発性メモリデバイス

Country Status (5)

Country Link
US (1) US11777006B2 (ja)
EP (1) EP4050639A1 (ja)
JP (1) JP2022129104A (ja)
KR (1) KR20220121160A (ja)
CN (1) CN114975627A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943169B2 (en) * 2017-03-07 2021-03-09 International Business Machines Corporation Battery-based neural network weights
CN117236261B (zh) * 2023-11-15 2024-03-08 深圳市深鸿盛电子有限公司 Mos管参数模型的构建方法、装置、设备及存储介质

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172204A (en) 1991-03-27 1992-12-15 International Business Machines Corp. Artificial ionic synapse
KR100567889B1 (ko) 2003-12-31 2006-04-04 동부아남반도체 주식회사 플래시 메모리 소자의 제조 방법
US8093575B2 (en) 2009-04-20 2012-01-10 Hewlett-Packard Development Company, L.P. Memristive device with a bi-metallic electrode
US20120280224A1 (en) 2009-06-25 2012-11-08 Georgia Tech Research Corporation Metal oxide structures, devices, and fabrication methods
JP5591876B2 (ja) 2012-06-22 2014-09-17 株式会社東芝 誤り訂正装置、誤り訂正方法およびプログラム
US9019769B2 (en) * 2012-12-11 2015-04-28 Macronix International Co., Ltd. Semiconductor device and manufacturing method and operating method for the same
KR102074942B1 (ko) * 2013-07-29 2020-02-10 삼성전자 주식회사 비휘발성 메모리 트랜지스터 및 이를 포함하는 소자
JP6556768B2 (ja) 2017-01-25 2019-08-07 株式会社東芝 積和演算器、ネットワークユニットおよびネットワーク装置
CN107068708B (zh) * 2017-03-23 2019-08-06 北京航空航天大学 一种浮栅忆阻器
JP6773621B2 (ja) 2017-09-15 2020-10-21 株式会社東芝 演算装置
JP6786466B2 (ja) 2017-11-17 2020-11-18 株式会社東芝 ニューラルネットワーク装置および演算装置
US10192161B1 (en) 2017-12-13 2019-01-29 International Business Machines Corporation Lithium-drift based resistive processing unit for accelerating machine learning training
US10777267B2 (en) 2018-01-08 2020-09-15 International Business Machines Corporation High speed thin film two terminal resistive memory
US10467524B1 (en) 2018-06-06 2019-11-05 International Business Machines Corporation Three-terminal neuromorphic vertical sensing
JP6970058B2 (ja) 2018-07-19 2021-11-24 株式会社東芝 演算装置
JP6926037B2 (ja) 2018-07-26 2021-08-25 株式会社東芝 シナプス回路、演算装置およびニューラルネットワーク装置
JP6972057B2 (ja) 2019-03-15 2021-11-24 株式会社東芝 演算装置
JP6989552B2 (ja) 2019-03-18 2022-01-05 株式会社東芝 ニューラルネットワーク装置
JP6946364B2 (ja) 2019-03-18 2021-10-06 株式会社東芝 ニューラルネットワーク装置
JP7034984B2 (ja) 2019-05-30 2022-03-14 株式会社東芝 演算装置
JP7027371B2 (ja) 2019-06-03 2022-03-01 株式会社東芝 ニューラルネットワークの演算装置、ニューラルネットワーク、ニューラルネットワークの制御方法
JP7118930B2 (ja) 2019-08-19 2022-08-16 株式会社東芝 スパイキングニューラルネットワーク装置およびその学習方法
JP7132196B2 (ja) 2019-09-17 2022-09-06 株式会社東芝 処理装置および推論システム

Also Published As

Publication number Publication date
US11777006B2 (en) 2023-10-03
EP4050639A1 (en) 2022-08-31
KR20220121160A (ko) 2022-08-31
CN114975627A (zh) 2022-08-30
US20220271135A1 (en) 2022-08-25

Similar Documents

Publication Publication Date Title
US10777566B2 (en) 3D array arranged for memory and in-memory sum-of-products operations
KR101695737B1 (ko) 흥분/억제 기능을 포함하는 신경 모방 소자
US9673257B1 (en) Vertical thin film transistors with surround gates
CN111105021B (zh) 类神经网络系统
KR101283539B1 (ko) 역전 구조의 비휘발성 메모리 소자, 그 스택 모듈 및 그제조 방법
US8565007B2 (en) Semiconductor memory device
KR101917540B1 (ko) 수직형 터널링 랜덤 액세스 메모리
US10114590B1 (en) Methods for three-dimensional nonvolatile memory that include multi-portion word lines
EP4050639A1 (en) Nonvolatile memory device
US11024357B1 (en) Nonvolatile memory cell and nonvolatile memory device comprising the same
US20170040379A1 (en) Semiconductor memory device and method for manufacturing same
Cartier et al. Reliability challenges with materials for analog computing
US10109680B1 (en) Methods and apparatus for three-dimensional nonvolatile memory
US20160079309A1 (en) Resistance change memory, method of manufacturing resistance change memory, and fet
US10541273B2 (en) Vertical thin film transistors with isolation
KR101954254B1 (ko) 재구성 가능한 신경모방 소자 및 어레이
KR102619356B1 (ko) 단위 시냅스를 위한 커패시터 소자, 단위 시냅스 및 커패시터 기반의 시냅스 어레이
KR102111526B1 (ko) 셀렉터 포함 메모리 소자
CN109860190B (zh) 融合型存储器
CN109829540B (zh) 神经网络运算系统
KR102525925B1 (ko) 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템 및 제조 방법
KR102645354B1 (ko) 3차원 적층형 시냅스 스트링 및 이를 이용한 3차원 적층형 시냅스 어레이 및 3차원 적층형 시냅스 스트링의 제조 방법
KR102617104B1 (ko) 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 및 제조 방법
US20230282275A1 (en) Ferroelectric-based synaptic device and method of operating the synaptic device, and 3d synaptic device stack using the synaptic devices
KR20220170450A (ko) 3차원 적층 and형 시냅스 어레이 회로, 그 제조방법 및 시냅스 어레이 회로의 동작방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240319

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240515