KR20220121160A - 비휘발성 메모리 디바이스 - Google Patents

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KR20220121160A
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film
electrode
ion conductor
transistor
electrode film
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고이치 미즈시마
다카오 마루카메
요시후미 니시
구미코 노무라
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가부시끼가이샤 도시바
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Abstract

실시예의 비휘발성 메모리 디바이스의 게이트 전극에서, 터널 절연막은 채널 영역을 덮는다. 터널 절연막에 대하여 채널 영역의 반대측에 제1 집전체막이 배치된다. 터널 절연막과 제1 집전체막 사이에는 이온 도전체막이 배치된다. 터널 절연막과 이온 도전체막 사이에는 제1 전극막이 배치된다. 제1 전극막은 이온 도전체막과 접촉한다. 이온 도전체막과 제1 집전체막 사이에는 제2 전극막이 배치된다. 제2 전극막은 이온 도전체막과 접촉한다. 터널 절연막과 제2 전극막 사이에는 제2 집전체막이 배치된다.

Description

비휘발성 메모리 디바이스{NONVOLATILE MEMORY DEVICE}
본 출원은 2021년 2월 24일자로 출원된 일본 특허 출원 제2021-027667호에 기초하고 그 우선권의 이익을 주장하며; 그 전체 내용이 참고로 본 명세서에 포함된다.
본 명세서에 기재된 실시예들은 전반적으로 비휘발성 메모리 디바이스에 관한 것이다.
신경망을 사용한 딥 러닝 기술이 알려져 있다. 특수 하드웨어를 사용하는 딥 러닝 기술도 연구되고 있다. 또한, 인간의 뇌를 모방한 뉴로모픽 신경망(neuromorphic neural network), 즉 뇌-타입 신경망이 알려져 있다. 뇌-타입 신경망은 인간의 뇌를 모방하는 신경망이며, 이는 낮은 에너지 소비로 동작하고 에러에 강하다.
실시예에 따르면, 복수의 트랜지스터를 포함하는 비휘발성 메모리 디바이스가 제공된다. 복수의 트랜지스터 각각은 전계 효과형이고 게이트 전극 및 채널 영역을 갖는다. 게이트 전극은 터널 절연막, 제1 집전체막, 이온 도전체막, 제1 전극막, 제2 전극막, 및 제2 집전체막을 포함한다. 터널 절연막은 채널 영역을 덮는다. 제1 집전체막은 터널 절연막에 대하여 채널 영역의 반대측에 배치된다. 이온 도전체막은 터널 절연막과 제1 집전체막 사이에 배치된다. 제1 전극막은 터널 절연막과 이온 도전체막 사이에 배치되고 이온 도전체막과 접촉한다. 제2 전극막은 이온 도전체막과 제1 집전체막 사이에 배치되고 이온 도전체막과 접촉한다. 제2 집전체막은 터널 절연막과 제2 전극막 사이에 배치된다.
도 1은 제1 실시예에 따른 트랜지스터를 도시하는 도면이고;
도 2는 아날로그 정보의 저장 특성을 도시하는 도면이고;
도 3a는 트랜지스터에의 기입(방전)을 도시하는 도면이고;
도 3b는 트랜지스터의 소거(충전)를 도시하는 도면이고;
도 4a는 더블 커패시터형 트랜지스터에의 기입을 도시하는 도면이고;
도 4b는 더블 커패시터형 트랜지스터에 대한 소거를 도시하는 도면이고;
도 5a는 트랜지스터에의 회로 접속을 도시하는 도면이고;
도 5b는 트랜지스터의 회로 기호를 도시하는 도면이고;
도 6은 아날로그 정보의 판독 특성을 도시하는 도면이고;
도 7a는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 7b는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 7c는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 8a는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 8b는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 8c는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 9a는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 9b는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 9c는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 9d는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 10은 제1 실시예의 변형에 따른 트랜지스터를 도시하는 도면이고;
도 11은 제2 실시예에 따른 트랜지스터를 도시하는 도면이고;
도 12a는 제3 실시예에 따른 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 12b는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 12c는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 12d는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 13a는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 13b는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 13c는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 13d는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 14a는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 14b는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 14c는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 14d는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 15a는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 15b는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 15c는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 15d는 비휘발성 메모리 디바이스의 제조 방법을 도시하는 도면이고;
도 16은 제4 실시예에 따른 트랜지스터를 도시하는 도면이고;
도 17은 제5 실시예에 따른 비휘발성 메모리 디바이스를 도시하는 단면도이고;
도 18은 비휘발성 메모리 디바이스의 회로도이고;
도 19는 쇼트키 배리어 다이오드의 특성을 도시하는 도면이고;
도 20은 제6 실시예에 따른 비휘발성 메모리 디바이스를 도시하는 도면이고;
도 21은 시냅틱 디바이스를 도시하는 도면이고;
도 22는 시냅틱 가중치 디바이스 및 시냅틱 송신 디바이스를 도시하는 회로도이고;
도 23은 제7 실시예에 따른 비휘발성 메모리 디바이스를 도시하는 회로도이고;
도 24는 제8 실시예에 따른 비휘발성 메모리 디바이스를 도시하는 회로도이다.
이하, 본 발명에 따른 송신 디바이스의 바람직한 실시예에 대해서 첨부 도면들을 참조하여 상세하게 설명할 것이다.
(제1 실시예)
본 실시예에 따른 비휘발성 메모리 디바이스는 아날로그 정보를 비휘발성 방식으로 저장할 수 있고, 신경망에 적용될 수 있다.
신경망을 사용한 딥 러닝 기술이 알려져 있다. 특수 하드웨어를 사용하는 딥 러닝 기술도 연구되고 있다. 또한, 인간의 뇌를 모방한 뉴로모픽 신경망(neuromorphic neural network), 즉 뇌-타입 신경망이 알려져 있다. 뇌-타입 신경망은 인간의 뇌를 모방하는 신경망이며, 이는 낮은 에너지 소비로 동작하고 에러에 강하다.
신경망에 포함된 각각의 유닛은 곱-합 연산(곱셈-누산 연산)을 수행한다. 즉, 각 유닛은, 전단(preceding stage)의 유닛으로부터 수신한 복수의 입력 신호 각각에 계수를 곱하고, 그 계수를 곱한 후에 복수의 입력 신호를 가산한다. 또한, 각 유닛은 이렇게 계산된 값을 활성화 함수에 제공한다. 그 후, 각각의 유닛은 활성화 함수의 출력 값을 출력한다.
하드웨어로 구현된 신경망 디바이스는 바람직하게는 많은 이러한 유닛을 포함한다. 따라서, 신경망이 하드웨어로 구현될 때, 개별 유닛들에서의 산술 처리는 간단한 구성으로 구현되는 것이 바람직하다. 특히, 계수들을 저장하기 위한 메모리는 장기 저장 및 매우 정확한 저장 디바이스인 것이 바람직하다.
뇌-타입 신경망 분야에서, ReRAM과 같은, 비휘발성 방식으로 아날로그 정보를 저장할 수 있는 다양한 비휘발성 메모리 디바이스들이 시냅틱 메모리로서 사용되는 구성이 제안되고 있다. 비휘발성 메모리 디바이스들의 예는 ReRAM, FeRAM, 및 PCRAM을 포함한다. 이들 비휘발성 메모리 디바이스는 복수의 트랜지스터를 갖지만, 복수의 트랜지스터 간의 특성의 변동이 크고, 저장 정확도가 낮고, 소비 전력이 큰 것과 같은 해결해야 할 과제가 있다.
따라서, 본 실시예에서는, 비휘발성 메모리 디바이스 내의 각 트랜지스터를 전계 효과형으로 형성하고, 그 게이트 전극을 박막 이차 전지의 층 구성에 포함시킴으로써, 비휘발성 메모리 디바이스의 높은 정확도 및 저소비 전력을 목표로 한다.
구체적으로, 비휘발성 메모리 디바이스는 각각이 전계 효과형으로 형성되는 복수의 트랜지스터를 갖는다. 트랜지스터의 게이트 전극은 전고체 전지(all-solid-state battery)에 대응하는 박막 이차 전지의 층 구성(전지 구조)을 포함한다. 복수의 막에 의해 적층된 게이트 전극은, 제2 집전체막, 제1 전극막, 이온 도전체막, 및 터널 절연막과 제1 집전체막 사이의 제2 전극막을 적층 방향으로 포함한다. 터널 절연막은 기판 상에 배치된다. 제1 전극막은 적층 방향으로 터널 절연막과 이온 도전체막 사이에 배치되고 이온 도전체막과 접촉한다. 제2 전극막은 적층 방향으로 이온 도전체막과 제1 집전체막 사이에 배치되고 이온 도전체막과 접촉한다. 제2 집전체막은 적층 방향으로 터널 절연막과 제2 전극막 사이에 배치된다. 트랜지스터에서, 터널 절연막 및 제2 집전체막을 통해 기판으로부터 제1 전극막으로의 전하의 전달에 응답하여 이온들이 이온 도전체막을 통해 제1 전극막과 제2 전극막 사이에서 이동한다. 박막 이차 전지의 기전력은 이동하는 이온들의 양에 따라 변한다. 따라서, 전지 기전력에 의해 연속적인 아날로그 정보를 저장할 수 있는 트랜지스터는, 아날로그 정보에 의해 시냅틱 가중치를 표현할 수 있고, 따라서 시냅틱 가중치를 높은 정확도로 표현할 수 있다. 게이트 전극 내에 더블 커패시터형 구조를 포함하지 않는 트랜지스터는 작은 전압 및 전류로 정보를 기입할 수 있으며, 따라서 전력 소비를 쉽게 줄일 수 있다. 따라서, 비휘발성 메모리 디바이스는 높은 정확도 및 낮은 전력 소비를 달성할 수 있다.
트랜지스터는 전지 기전력에 의해 연속적인 아날로그 정보를 저장할 수 있고, 따라서 특성의 변동을 감소시키고 충분한 저장 시간을 구현할 수 있다. 트랜지스터로부터의 아날로그 정보의 판독은 드레인 전류에 대응하는 온-저항을 검출함으로써 수행되어, ReRAM을 사용하여 많은 신경망 회로와의 양호한 매칭을 갖는 비휘발성 메모리 디바이스를 제공할 수 있게 한다.
비휘발성 메모리 디바이스(100)는, 예를 들어, 아날로그 정보를 저장할 수 있는 트랜지스터(1)와, 트랜지스터(1)를 제어하기 위한 제어 회로(도시되지 않음)를 갖는다. 트랜지스터(1)는 도 1에 도시된 바와 같이 구성될 수 있다. 도 1은 트랜지스터(1)를 도시하는 도면이다.
트랜지스터(1)는 전계 효과형이며, 소스 전극(2), 드레인 전극(3), 및 게이트 전극(4)을 갖는다. 예를 들어, 소스 전극(2)과 드레인 전극(3)은 기판 SB의 표면 근처에 배치되고, 게이트 전극(4)은 기판 SB 상에 배치된다. 층간 절연막이 기판 SB 위의 게이트 전극(4) 주위에 배치되지만, 간소화를 위해 도 1에서는 층간 절연막이 생략된다.
소스 전극(2)과 게이트 전극(4)은 제1 도전형의 반도체 영역으로서 형성되고, 기판 SB의 표면 근처에 배치된 반도체 영역으로서 형성될 수 있다. 소스 전극(2)과 게이트 전극(4)은 기판 SB 내의 웰 영역(10)을 통해 서로 분리된다. 웰 영역(10)은 제2 도전형의 반도체 영역으로서 형성된다. 제2 도전형은 제1 도전형의 반대 도전형이다. 소스 전극(2)과 드레인 전극(3)은 제1 도전형 불순물을 함유하고, 웰 영역(10)은 제2 도전형 불순물을 함유한다. 소스 전극(2) 및 드레인 전극(3)에서의 제1 도전형 불순물의 농도는 웰 영역(10)에서의 제2 도전형 불순물의 농도보다 높다. 제1 도전형이 n형인 경우, 제1 도전형 불순물은 인 또는 비소 등의 도너일 수 있다. 제2 도전형이 p형인 경우, 제2 도전형 불순물은 붕소 등의 억셉터일 수 있다.
웰 영역(10)에서, 기판 SB의 표면을 따르는 방향의 소스 전극(2)과 게이트 전극(4) 사이의 영역은 채널 영역(10a)을 구성한다. 채널 영역(10a)은 게이트 전극(4) 및/또는 웰 영역(10)에 전압이 인가될 때 채널이 형성될 영역이다.
게이트 전극(4)은 평면 방향의 소스 전극(2)과 드레인 전극(3) 사이의 위치, 즉 채널 영역(10a)을 주로 덮은 위치에서 기판 SB 상에 배치된다. 게이트 전극(4)은 평면 방향으로 약 100nm의 가공 치수를 가질 수 있다. 게이트 전극(4)은 복수의 막이 적층된 적층막으로서 형성된다. 예를 들어, 게이트 전극(4)은 기판 SB 측으로부터 순서대로 적층된 터널 절연막(5), 집전체막(13), 전극막(6), 이온 도전체막(7), 전극막(8), 및 집전체막(9)을 갖는다.
터널 절연막(5)은 게이트 전극(4)에서 기판 SB 측에 가장 가깝게 배치되고, 채널 영역(10a)을 덮는다. 본 설명에서, 용어 "덮는(covering)"은 완전히 덮은 경우뿐만 아니라 부분적으로 덮은 경우도 포함하는 것으로 가정한다는 점에 유의한다. 터널 절연막(5)은 적층 방향으로 기판 SB와 전극막(6) 사이에 배치된다. 터널 절연막(5)은 실리콘 산화막 등의 절연막으로 형성될 수 있다. 터널 절연막(5)이 실리콘 산화물로 형성될 때, 터널 절연막의 두께는 약 8nm일 수 있다. 터널 절연막(5)이 다른 절연 재료로 형성될 때, 터널 절연막의 두께는 실리콘 산화막의 두께에 대하여 약 8nm일 수 있다. 따라서, 전극막(6)에 축적되는 전자의 비휘발성을 확보할 수 있다.
집전체막(9)은 전지 구조 BST에 대하여 기판 SB의 반대측에 배치된다. 집전체막(9)은 게이트 전압이 공급되는 제어 전극으로서 기능할 수 있다. 집전체막(9)은 주로 전도성 재료로 구성된 재료로 형성될 수 있다. 집전체막(9)은 Au막 또는 Au/Ti의 적층막으로 형성될 수 있다.
집전체막(13)은 전지 구조 BST에 대하여 기판 SB 측에 배치된다. 집전체막(13)은 주로 전도성 재료로 구성된 재료로 형성될 수 있다. 집전체막(9)은 Pt, Au 또는 Li와 같은 금속, 또는 탄소와 같은 비금속 전도성 재료로 형성될 수 있다. 집전체막(9)은 Au막 또는 Au/Ti의 적층막으로 형성될 수 있다.
게이트 전극(4)에 적층된 복수의 막 중에서, 전극막(6), 이온 도전체막(7), 및 전극막(8)은 각각 전고체 이차 전지의 양극, 고체 전해질, 및 음극으로서 기능한다. 즉, 전극막(제1 전극막)(6)은 이온 도전체막(7)에 대한 양극으로서 기능한다. 전극막(제2 전극막)(8)은 이온 도전체막(7)에 대한 음극으로서 기능한다. 양극, 고체 전해질, 및 음극의 전지 구조는 전극막(6), 이온 도전체막(7), 및 전극막(8)이 적층된 막으로 구성된다. 전지 구조는, 예를 들어, 리튬 전지의 구조일 수 있다.
전극막(6)은 적층 방향으로 터널 절연막(5)과 집전체막(9) 사이에 그리고 적층 방향으로 터널 절연막(5)과 이온 도전체막(7) 사이에 배치된다. 전극막(6)은 기판 SB 측의 이온 도전체막(7)의 표면과 접촉한다. 전극막(6)은 이온 도전체막(7)에서 도전될 이온을 포함하는 재료로 형성되고, 예를 들어, 이온 도전체막(7)에서 도전될 이온이 리튬 이온 Li+인 경우, Li1-xCoO2로 형성될 수 있다. 전극막(6)은 약 1nm의 두께를 가질 수 있다. x는 조성 파라미터이다.
전극막(8)은 적층 방향으로 터널 절연막(5)과 집전체막(9) 사이에 배치되고, 적층 방향으로 이온 도전체막(7)과 집전체막(9) 사이에 배치된다. 전극막(8)은 기판 SB에 대향하는 이온 도전체막(7)의 표면과 접촉한다. 전극막(8)은 이온 도전체막(7)에서 도전될 이온을 포함하는 재료로 형성되고, 예를 들어, 이온 도전체막(7)에서 도전될 이온이 리튬 이온 Li+인 경우, LixTiO2로 형성될 수 있다. 전극막(8)은 약 1nm의 두께를 가질 수 있다. x는 전극막(6)의 조성 파라미터 x와 동일한 조성 파라미터이다. 즉, 전극막(6)으로부터 전극막(8)으로 Li+가 이동할 때, 그에 따라 x의 값이 증가한다. Li+가 전극막(8)으로부터 전극막(6)으로 이동할 때, x의 값은 그에 따라 감소한다.
이온 도전체막(7)은 적층 방향으로 터널 절연막(5)과 집전체막(9) 사이에 배치되고, 전극막(6)과 전극막(8) 사이에 배치된다. 이온 도전체막(7)은 도전될 이온을 도전할 수 있는 고체 전해질로 형성되고, 도전될 이온이 리튬 이온 Li+인 경우 Li3PO4로 형성될 수 있다. 이온 도전체막(7)은 약 20nm의 두께를 가질 수 있다. 이온 도전체막(7)은 도전될 이온을 위한 도전체 및 전자를 위한 절연체이다. 따라서, 터널 절연막(5)을 통해 기판 SB로부터 전극막(6)에 전자가 유지되면, 전극막(6)은 전자를 비휘발성 방식으로 유지할 수 있다.
트랜지스터(1)는 게이트 전극(4)에 포함되는 전지 구조(전극막(6), 이온 도전체막(7), 및 전극막(8))의 전극막(6)의 막 두께 및 전극막(8)의 막 두께를 감소시킴으로써, 단위 게이트 전압당 전극막(6)과 전극막(8) 사이의 이온 이동량을 감소시킬 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 전극막(6)은 이온 도전체막(7)보다 얇고, 전극막(8)은 이온 도전체막(7)보다 얇다. 따라서, 전지 기전력의 변화가 감소될 수 있고, 기입될 아날로그 정보가 매우 정확하게 될 수 있다.
예를 들어, 두께가 1nm(체적 100nm x 100nm x 1nm=1 x 10-17cm3)이고 Li1-xCoO2로 형성된 전극막(6)의 경우, Li1-xCoO2의 몰 체적은 6.5cm3이므로, 전극막(6)의 몰수는 1.54x10-18mol이다. 메모리 내용이 1.5pA의 전류값 및 200μs의 펄스폭을 갖는 전류 펄스에 의해 재기입되면, 도 2의 특성을 상정한, 1.5pA x 200μs=0.3fC의 전하 주입에 의한 전극막(6)의 조성 변화 Δx및 기전력 변화 ΔV는 각각 0.002V 및 0.004V이며, 매우 작다. 1 펄스(1.5pA, 200μs)에서 약 0.01V 내지 0.1V만큼 전지 전압을 변경하기 위해, (전극막(8)의 유효막 두께에 대한) 전극막(6)의 유효막 두께는 0.04nm 내지 0.4nm로 감소될 수 있다.
이러한 경우, 트랜지스터(1)의 게이트 전극(4)에서, 집전체막(13)은 전도성을 갖기 때문에, 집전체막(13)과 전극막(6)의 계면은 등전위면일 수 있고, 집전체막(13)과 전극막(6)의 계면에 접촉 전위차가 형성될 수 있다. 전자에 대해 전극막(6)의 전위가 집전체막(13)의 전위보다 낮도록 접촉 전위차가 형성될 수 있다. 따라서, 이온 도전체막(7)과 전극막(6) 사이의 이온 전류 및 터널링 전류의 공간적 편차가 감소될 수 있고, 전자들이 집전체막(13) 내로 끌어당겨질 때, 전자들은 전극막(6)으로 효율적으로 안내될 수 있다.
예를 들어, 금속으로 형성된 집전체막(13)과 예를 들어, 산화물 또는 화합물로 형성된 전극막(6) 사이의 접착력을 향상시키기 위해, 집전체막(13)은 예를 들어, Au 대신에 Au/Cr 다층막 또는 Au/Ti 다층막일 수 있다는 점에 유의한다.
도 2는 도 1에 도시된 이차 전지의 전지 구조(전극막(6), 이온 도전체막(7), 및 전극막(8))의 기전력과 조성 파라미터 x 사이의 개략적인 관계를 도시한다. 충전에 의해 리튬 이온 Li+가 전극막(6)으로부터 이온 도전체막(7)으로 전극막(8)으로 이동하면, 조성 파라미터 x가 증가하고 기전력이 증가한다. 한편, 리튬 이온 Li+가 방전에 의해 전극막(8)으로부터 이온 도전체막(7)으로 전극막(6)으로 이동할 때, 조성 파라미터 x는 감소하고 기전력은 감소한다.
도 2에 도시된 바와 같이, 트랜지스터(1)는 전지 기전력의 레벨로서 연속적인 아날로그 정보를 저장할 수 있다. 트랜지스터는 전극막(6), 이온 도전체막(7), 및 전극막(8)이 적층된 막에 의해 형성된 전지 구조의 기전력이 충전 및 방전에 의해 변화된다는 사실을 이용한다.
예를 들어, 트랜지스터(1)는 도 3a에 도시된 바와 같이 전지 구조의 방전 동작을 수반하는 기입 동작을 수행한다. 도 3a는 전류가 게이트 전극(4)으로부터 반도체 기판 SB를 향하는 방향으로 흘러서 전지 구조(전극막(6), 이온 도전체막(7), 및 전극막(8))를 방전하는 경우를 도시한다. 도 3a에서, 게이트 전극(4)의 평면 방향의 가공 치수는 약 100nm일 수 있다. 터널 절연막(5)을 통해 1.5pA의 핫 전자 전류가 흐를 때, 전지의 기전력이 2V이면, 반도체 기판 SB에 대하여, 집전체막(9) 및 전극막(8)의 전위는 4V이고, 전극막(6) 및 집전체막(13)의 전위는 6V이다.
이러한 경우, 트랜지스터(1)는 도 5a에 도시된 바와 같은 회로에 접속될 수 있다. 트랜지스터(1)는 접지 전위에 접속된 소스 전극(2), 미리 결정된 전압 VD이 인가되는 드레인 전극(3), 게이트 전압 VG이 인가되는 게이트 전극(4)의 집전체막(9), 및 바이어스 전압 VWELL이 인가되는 웰 영역(10)을 갖는다. 접지 전위, 미리 결정된 전압 VD, 게이트 전압 VG, 및 바이어스 전압 VWELL은 각각 제어 회로에 의해 생성되고 공급될 수 있다. 트랜지스터(1)의 회로 기호는, 도 5b에 도시된 트랜지스터의 기호의 게이트 부분에 전지의 기호를 포함시킴으로써 표현된다. 이러한 경우, 도 5a에 도시된 회로 접속은 도 5b의 기호로 표현된다.
도 3a에 도시된 방전 동작에서는, 웰 영역(10)에 VWELL=0V가 인가되고, 집전체막(9)에 VG=4V가 인가된 상태에서, 소스 전극(2)과 드레인 전극(3) 사이에 미리 결정된 전압 VD가 인가되어, 채널 영역(10a)에 전자를 공급한다. 이 경우, 게이트 전극(4)에서의 터널 절연막(5) 이외의 막들은 실질적으로 도전체들이기 때문에, 터널 절연막(5)의 적층 방향의 양단에 전자를 터널링하기에 충분한 전계를 효율적으로 인가할 수 있다. 즉, 트랜지스터(1)에서는, 예를 들어, 게이트 전극(4)에 4V의 게이트 전압이 인가될 때, 이온(예를 들어, Li+)이 전극막(8)으로부터 이온 도전체막(7)을 통해 전극막(6)으로 이동하여 전지 구조를 방전하고, 채널 영역(10a)으로부터 터널 절연막(5)을 통해 터널링된 전자가 집전체막(13)을 통해 전극막(6)에 축적됨으로써, 아날로그 정보가 기입된다. 이러한 경우, 조성 파라미터 x는 감소하고, 전지 구조의 기전력은 감소한다. 도 3a에서는 4V가 게이트 전압으로서 도시되어 있지만, 게이트 전압은 기입될 아날로그 정보에 따라 예를 들어, 약 4V로 연속적으로 변화될 수 있다.
전지 구조의 전극막(6)의 막 두께 및 전극막(8)의 막 두께가 감소될 수 있다. 예를 들어, 전극막(6)은 이온 도전체막(7)보다 얇게 형성될 수 있고, 전극막(8)은 이온 도전체막(7)보다 얇게 형성될 수 있다. 따라서, 단위 게이트 전압당 전극막(6)과 전극막(8) 사이의 이온 이동량을 감소시킬 수 있고, 전지 기전력의 변화를 감소시킬 수 있다. 즉, 기입될 아날로그 정보를 높은 정확도로 만들 수 있다.
도 3a에 도시된 방전 동작에서는, 전자가 흐르는 전극을 애노드라고 지칭하고, 전자가 방출되는 전극을 캐소드라고 지칭하는 관점에서, 양극으로서의 전극막(8)을 캐소드라고 지칭하고, 음극으로서의 전극막(6)을 애노드라고 지칭할 수 있다는 점에 유의한다. 대안적으로, 도 3a에 도시된 방전 동작에서는, 방전 중에 전자가 흐르는 전극을 애노드라고 고정적으로 지칭하고, 전자가 방출되는 전극을 캐소드라고 고정적으로 지칭하는 관점에서, 양극으로서의 전극막(8)을 캐소드라고 지칭하고, 음극으로서의 전극막(6)을 애노드라고 지칭할 수 있다.
한편, 플래시 메모리에 사용되는 더블 커패시터형 트랜지스터(901)는 도 4a에 도시된 바와 같은 기입 동작을 수행한다. 도 4a에서, 게이트 전극(904)의 평면 방향의 가공 치수는 도 3a와 동일하고, 예를 들어, 약 100nm일 수 있다. 게이트 전극(904)은 기판 SB에 가까운 측으로부터 순서대로 적층된 터널 절연막(905), 전하 축적막(911), 층간 절연막(912), 및 제어 전극막(909)을 갖는다. 전하 축적막(911)은 금속 또는 전도성 반도체 등의 도전체로 구성될 수 있거나, 또는 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 3층 구조로 구성될 수 있다. 더블 커패시터형 트랜지스터(901)에서, 도 4a에 도시된 바와 같이, 동일한 레벨의 핫 전자 전류가 공급될 때, 층간 절연막(912)이 예를 들어, 16nm의 두께를 갖는다면, 게이트 전압 VG는 약 20V이다. 즉, 도 4a에 도시된 기입 동작에서는, 웰 영역(10)에 VWELL=0V가 인가되고, 제어 전극막(909)에 VG=20V가 인가된 상태에서, 소스 전극(2)과 드레인 전극(3) 사이에 미리 결정된 전압 VD가 인가되어, 채널 영역(10a)에 전자를 공급한다. 이 경우, 게이트 전극(904)에는 터널 절연막(5) 이외에 층간 절연막(912)이 존재하고, 게이트 전압 VG는 적층 방향으로 층간 절연막(912)의 양단과 터널 절연막(5)의 양단으로 분할된다. 따라서, 터널 절연막(5)의 적층 방향의 양단에 전자를 터널링하기에 충분한 전계를 인가하기 위해서, 제어 전극막(909)에 고전압을 인가한다. 즉, 더블 커패시터형 트랜지스터(901)에서는, 예를 들어, 게이트 전극(4)에 20V의 게이트 전압 VG가 인가되고, 채널 영역(10a)으로부터 터널 절연막(905)을 통해 터널링된 전자가 전하 축적막(911)에 축적됨으로써, 정보가 기입된다.
본 실시예의 트랜지스터(1)를 방전할 때의 게이트 전압 VG(예를 들어, 약 4V)는 더블 커패시터형 트랜지스터(901)를 기입할 때의 게이트 전압 VG(예를 들어, 약 20V)보다 낮다. 더 낮은 게이트 전압은, 트랜지스터(1)에서, 채널 영역(10a)에 가까운 게이트 전극(4)의 부분에 전자를 가두기 위해 층간 절연막(912) 대신에 고체 전해질의 이온 도전체막(7)이 사용되기 때문이다. 전술한 바와 같이, 고체 전해질은 전자를 위한 절연체로서 작용하지만 이온 전류를 위한 도전체로서 작용한다. 또한, 전지 기전력(예를 들어, 약 2V)이 존재함으로써 게이트 전압 VG가 낮아진다. 따라서, 본 실시예의 트랜지스터(1)는, 더블 커패시터형 트랜지스터(901)와 비교하여, 더 낮은 전압으로 채널 영역(10a)으로부터 터널 절연막(5)을 통해 전극막(6)에 전하를 축적할 수 있다.
트랜지스터(1)는 도 3b에 도시한 바와 같이 충전 동작을 수반하는 소거 동작을 행한다. 도 3b는 반도체 기판 SB로부터 게이트 전극(4)을 향하는 방향으로 전류가 흘러서 전지 구조(전극막(6), 이온 도전체막(7), 및 전극막(8))를 충전하는 경우를 도시한다. 도 3b에서, 게이트 전극(4)의 평면 방향의 가공 치수는 약 100nm일 수 있다. 터널 절연막(5)을 통해 1.5pA의 핫 전자 전류가 흐를 때, 전지의 기전력이 2V이면, 반도체 기판 SB에 대하여, 집전체막(9)과 전극막(8) 사이의 전위차는 (-4V)-4V=-8V이고, 전극막(6)과 집전체막(13) 사이의 전위차는 (-2V)-4V=-6V이다. 이러한 경우, 도 5a에 도시된 회로 접속이 수행될 수 있다.
도 3b에 도시된 충전 동작에서는, 웰 영역(10)에 VWELL=4V를 인가하고, 집전체막(9)에 VG=-4V를 인가한 상태에서, 소스 전극(2)과 드레인 전극(3) 사이에 미리 결정된 전압 VD를 인가하여, 채널 영역(10a)으로부터 전자를 방전시킬 수 있다. 이 경우, 게이트 전극(4)에서의 터널 절연막(5) 이외의 막들은 실질적으로 도전체들이기 때문에, 터널 절연막(5)의 적층 방향의 양단에 전자를 터널링하기에 충분한 전계를 효율적으로 인가할 수 있다. 즉, 트랜지스터(1)에서는, 예를 들어, 게이트 전극(4)에 게이트 전압 VG=-4V가 인가되고, 기판 SB에 VWELL=4V가 인가된다. 게이트 전극(4)과 기판 SB 사이에 4V-(-4V)=8V의 소거 전압이 인가되는 것이 비교적 고려될 수 있다. 따라서, 이온(예를 들어, Li+)이 전극막(6)으로부터 이온 도전체막(7)을 통해 전극막(8)으로 이동하여 전지 구조를 충전하고, 전극막(6)으로부터 집전체막(13)을 거쳐 터널 절연막(5)을 통해 터널링된 전자가 채널 영역(10a)에 방전됨으로써, 아날로그 정보가 적어도 부분적으로 소거된다. 이러한 경우, 조성 파라미터 x가 증가하고 기전력이 증가한다. 도 3b에서는 -4V가 게이트 전압으로서 도시되어 있지만, 게이트 전압은 소거될 아날로그 정보에 따라 약 -4V에서 연속적으로 변화될 수 있다.
도 3b에 도시된 충전 동작에서는, 전자가 흐르는 전극을 애노드라고 지칭하고, 전자가 방출되는 전극을 캐소드라고 지칭하는 관점에서, 양극으로서의 전극막(8)을 애노드라고 지칭하고, 음극으로서의 전극막(6)을 캐소드라고 지칭할 수 있다는 점에 유의한다. 대안적으로, 도 3b에 도시된 충전 동작에서는, 방전 중에 전자가 흐르는 전극을 애노드라고 고정적으로 지칭하고, 전자가 방출되는 전극을 캐소드라고 고정적으로 지칭하는 관점에서, 양극으로서의 전극막(8)을 캐소드라고 지칭하고, 음극으로서의 전극막(6)을 애노드라고 칭할 수 있다.
한편, 플래시 메모리에 사용되는 더블 커패시터형 트랜지스터(901)는 도 4b에 도시된 바와 같이 소거 동작을 수행한다. 도 4b에서, 게이트 전극(904)의 평면 방향의 가공 치수는 도 3b와 동일하고, 예를 들어, 약 100nm일 수 있다. 더블 커패시터형 트랜지스터(901)에서, 도 4b에 도시된 바와 같이, 동일한 레벨의 핫 전자 전류가 공급될 때, 층간 절연막(912)이 예를 들어, 16nm의 두께를 갖는다면, 소거 전압은 약 20V이다. 즉, 도 4b에 도시된 소거 동작에서는, 웰 영역(10)에 VWELL=20V를 인가하고, 제어 전극막(909)에 VG=0V를 인가한 상태에서, 소스 전극(2)과 드레인 전극(3) 사이에 미리 결정된 전압 VD를 인가하여, 채널 영역(10a)으로부터 전자를 방전시킬 수 있다. 이 경우, 게이트 전극(904)에는 터널 절연막(905) 이외에 층간 절연막(912)이 존재하고, 게이트 전압 VG는 적층 방향으로 층간 절연막(912)의 양단과 터널 절연막(905)의 양단으로 분할된다. 따라서, 터널 절연막(905)의 적층 방향의 양단에 전자를 터널링하기에 충분한 전계를 인가하기 위해서, 기판 SB에 고전압을 인가한다. 즉, 더블 커패시터형 트랜지스터(901)에서는, 예를 들어, 기판 SB에 20V의 소거 전압이 인가되고, 전하 축적막(911)으로부터 터널 절연막(905)을 통해 터널링된 전자가 채널 영역(10a)에 방전됨으로써, 정보가 한번에 모두 소거된다.
본 실시예의 트랜지스터(1)를 충전할 때의 소거 전압(예를 들어, 약 8V)은 더블 커패시터형 트랜지스터(901)를 기입할 때의 소거 전압(예를 들어, 약 20V)보다 낮다. 보다 낮은 소거 전압은, 트랜지스터(1)에서, 채널 영역(10a)의 근방에 전자를 가두기 위해 층간 절연막(912) 대신에 고체 전해질의 이온 도전체막(7)이 사용되기 때문이다. 전술한 바와 같이, 고체 전해질은 전자를 위한 절연체로서 작용하지만 이온 전류를 위한 도전체로서 작용한다. 또한, 전지(기전력은 약 2V임)가 존재함으로써 게이트 전압이 낮아진다. 따라서, 본 실시예의 트랜지스터(1)는, 더블 커패시터형의 트랜지스터(901)와 비교하여, 더 낮은 전압으로 전극막(6)으로부터 집전체막(13)을 통해서 터널 절연막(5)을 거쳐 채널 영역(10a)에 전하를 인출할 수 있다.
트랜지스터(1)는 도 6에 도시된 바와 같은 판독 동작을 수행한다. 판독 동작은 트랜지스터(1)의 온-저항을 관찰함으로써 수행될 수 있다. 트랜지스터(1)의 온-저항은, 예를 들어, 게이트 전압 VG가 집전체막(9)에 인가된 상태에서 소스 전극(2)과 드레인 전극(3) 사이에 미리 결정된 전압을 인가함으로써 판독된 셀 전류를 제어 회로(도시되지 않음)에 의해 검출함으로써 관찰될 수 있다.
이러한 경우, 회로는 도 5a에 도시된 바와 같이 접속될 수 있고, 게이트 전압 VG은 기입시보다 낮을 수 있지만, 트랜지스터(1)를 턴온하기 위한 전압값(예를 들어, 약 1.5V)일 수 있다. 미리 결정된 전압 VD는 셀 전류를 검출하기 위해 데이터 라인들을 충전하기 위한 충전 전압일 수 있다. 제어 회로는 셀 전류로 인한 충전 전위로부터 데이터 라인의 전위의 변화를 통해 셀 전류의 레벨을 검출할 수 있다. 제어 회로는 검출된 셀 전류의 레벨에 따라 트랜지스터(1)의 온-저항을 결정할 수 있다.
예를 들어, 트랜지스터(1)의 온-저항이 Ron로 설정되고, 집전체막(9)에 인가되는 게이트 전압이 VG로 설정되고, 트랜지스터(1)의 임계 전압이 VT로 설정되면, VG-VT에 대한 온-저항 Ron의 변화는 도 6에 일점 쇄선으로 도시되어 있다. 이 변화는 트랜지스터(1)의 동작의 선형 영역에서 대략 1/Ron=(W/L)μC'ox(VG-VT) ... (수학식 1)으로 표현된다.
온-저항 Ron은 수학식 1에 따라 추정될 수 있다. 수학식 1에서, W는 게이트 폭(예를 들어, 100nm)을 나타낸다. L은 게이트 길이(예를 들어, 100nm)를 나타낸다. μ는 채널 영역에서의 전자 이동도(예를 들어, 100cm2/Vs)를 나타낸다. C'ox는 단위 면적당 게이트 커패시턴스(예를 들어, 5x10-3 F/m2)를 나타낸다. VG는 게이트 전압= 전지 기전력(예를 들어, 1.5V 내지 2.5V)을 나타낸다. VT는 트랜지스터(1)의 임계 전압(예를 들어, 1V)을 나타낸다.
도 6은 전지 구조가 VT=1V 및 VG-VT=0.5V 내지 1.5V의 범위에서 충전 및 방전될 때 온-저항 Ron과 게이트 전압 VG 사이의 관계를 도시한다. VG-VT=0.5V는 전지 구조의 충전 레벨 0%에 대응하고, VG-VT=1.0V는 전지 구조의 충전 레벨 50%에 대응하고, VG-VT=1.5V는 전지 구조의 충전 레벨 100%에 대응한다.
예를 들어, 조성 파라미터 x=x1.0, VG-VT=1.0V이고, 전지 구조는 50% 충전된다고 가정한다. 이러한 경우, 제어 회로는, 집전체막(9)에 게이트 전압 VG가 인가된 상태에서 소스 전극(2)과 드레인 전극(3) 사이에 미리 결정된 전압을 인가함으로써 판독된 셀 전류를 검출하고, 온-저항 Ron
Figure pat00001
21kΩ을 결정할 수 있다. 제어 회로는 온-저항 Ron
Figure pat00002
21kΩ에 따라 50%의 충전 레이트에 대응하는 값을 복원할 수 있다.
이온들이 이온 도전체막(7)을 통해 전극막(8)으로부터 전극막(6)으로 이동되어 방전되고 조성 파라미터가 x=x0.5(<x1.0)일 때, VG-VT=0.5V이고 전지 구조의 충전 레벨은 0%이다. 이러한 경우, 제어 회로는 집전체막(9)에 게이트 전압 VG가 인가된 상태에서 소스 전극(2)과 드레인 전극(3) 사이에 미리 결정된 전압을 인가함으로써 판독된 셀 전류를 검출하고, 온-저항 Ron
Figure pat00003
39kΩ을 결정할 수 있다. 제어 회로는 온-저항 Ron
Figure pat00004
39kΩ에 따라 0%의 충전 레이트에 대응하는 값을 복원할 수 있다.
이온들이 이온 도전체막(7)을 통해 전극막(6)으로부터 전극막(8)으로 이동되어 충전되고 조성 파라미터가 x=x1.5(> x1.0)일 때, VG-VT=1.5V이고 전지 구조의 충전 레벨은 100%이다. 이러한 경우, 제어 회로는 집전체막(9)에 게이트 전압 VG가 인가된 상태에서 소스 전극(2)과 드레인 전극(3) 사이에 미리 결정된 전압을 인가함으로써 판독된 셀 전류를 검출하고, 온-저항 Ron
Figure pat00005
13kΩ을 결정할 수 있다. 제어 회로는 온-저항 Ron
Figure pat00006
13kΩ에 따라 100%의 충전 레이트에 대응하는 값을 복원할 수 있다.
충전 및 방전을 수반하는 기입 및 소거의 방법은 도 3a 및 도 3b의 방법에 한정되지 않고, 게이트 전극(4)에 인가되는 전압 VG는 미리 결정된 전압 VD를 조정함으로써 소스 전극(2)과 드레인 전극(3) 사이의 전자들을 가속함으로써 추가로 감소될 수 있다는 점에 유의한다. 판독 방법은 도 6의 방법에 한정되지 않고, 트랜지스터(1)를 비선형 영역에서 동작시킴으로써 획득되는 다양한 특성 중 임의의 것을 사용하여 수행될 수 있다. 상기 예에서, 트랜지스터(1)는 N형 트랜지스터인 것으로 가정되지만, P형 트랜지스터가 트랜지스터(1)에 사용될 수 있다.
도 1 내지 도 3b 및 도 5a 내지 도 6은 터널 절연막(5)으로서 두께 8nm의 SiO2를 사용하는 경우를 도시하고 있지만, 터널 절연막(5)의 두께는, 예를 들어, 기입 전압, 기입 횟수, 및 저장 시간을 고려하여 1 내지 100nm의 범위 내에서 적절히 선택될 수 있다. 터널 절연막(5)에는, 예를 들어, MgO, HfOx, 또는 AlOx의 산화막을 1 내지 100nm의 두께 범위 내에서 사용할 수 있다.
이온 도전체막(7)으로서 두께 20nm의 고체 전해질 Li3PO4를 사용한 막이 도시되어 있지만, 고체 전해질 Li3PO4는, 예를 들어, 막 성형성 및 막 품질을 고려하여 10 내지 1000nm의 두께 범위 내에서 사용될 수 있다. 이온 도전체막(7)은 임의의 고체 전해질을 포함할 수 있다. 이온 도전체막(7)으로서, 예를 들어, 고체 전해질 Li3PO4 이외에, 페로브스카이트형 La0.51Li0.34TiO2.94, 나시콘(NASICON)형 Li1.3Al0.3Ti1.7(PO4)3, 가넷형 고체 전해질 Li7La3Zr2O12, 및 비정질 고체 전해질 Li2.9PO3.3N0.46 (LIPON)이 산화물 고체 전해질로서 사용될 수 있고, 예를 들어, Li10GeP2S12 및 Li3.25Ge0.25P0.75S4가 10 내지 1000nm의 두께 범위 내에서 황화물 고체 전해질로서 사용될 수 있다.
전극막(6)으로서 리튬 전지의 양극 재료 Li1-xCoO2를 사용한 막이 도시되어 있지만, 전극막(6)은 전자-이온 혼합 도전체, 알칼리 금속, 및 알칼리 토금속 중 적어도 하나를 포함할 수 있다. 도시된 재료들 이외에, Li1-xNiO2, Li1-xCrO2, Li1-xMnO2, Li1-xMn2O4, LixV2O5, LixTiS2, 및 Li1-xFePO4와 같은 많은 재료가 전극막(6)에 사용될 수 있다.
전극막(8)으로서 리튬 전지의 음극 재료 LixTiO2를 사용한 막이 도시되어 있지만, 전극막(8)은 전자-이온 혼합 도전체, 알칼리 금속 및 알칼리 토금속 중 적어도 하나를 포함할 수 있다. 도시된 재료들 이외에, Li, LixAl, LixNiO, LixV2O5, LixTiS2, LixFePO4 및 Li4-xTi5O12와 같은 금속 재료가 전극막(8)에 사용될 수 있다.
전지 구조(전극막(6), 이온 도전체막(7), 및 전극막(8))로서 마그네슘 전지의 구조를 채용하는 경우, 이온 도전체막(7)으로서 고체 전해질 MgSc2Se4을 사용할 수 있다. 전극막(6)으로서, 마그네슘 전지의 양극 재료 Mg1-xFeSiO4가 사용될 수 있다. 전극막(8)으로서, 마그네슘 전지의 음극 재료 Mg가 사용될 수 있다. 집전체막(9)으로서, 산화물/화합물의 금속 전극과 양극/음극 사이의 접착력을 향상시키기 위해, 예를 들어, Au 대신에 예를 들어, Au/Cr 또는 Au/Ti 다층막이 사용될 수 있다.
그 후, 도 7a 내지 도 9d를 참조하여 구체적인 처리예에 대해서 설명할 것이다. 도 7a 내지 도 9d는 트랜지스터(1)의 제조 방법의 일례를 도시한다.
소자 분리 구조체(11)가 먼저 기판 SB 상에 형성된다. 소자 분리 구조체(11)는 STI(Shallow Trench Isolation)형 구조체로 형성될 수 있다. 기판 SB는 실리콘 등의 반도체로 형성될 수 있다. STI형의 경우, 예를 들어, RIE에 의해 기판 SB에 트렌치를 형성하고, 예를 들어, CVD법에 의해 트렌치에 산화 실리콘막 등의 절연막을 매립함으로써, 소자 분리 구조체(11)를 형성할 수 있다. 따라서, 트랜지스터(1)가 형성될 소자 형성 영역 AA가 기판 SB 내의 소자 분리 구조체들(11) 사이에 확보된다(도 7a).
그 후, 예를 들어, 이온 주입법에 의해, 소자 형성 영역 AA 전체에 제2 도전형 불순물을 도입하여 웰 영역(10)을 형성한다. 제2 도전형이 p형이면, 제2 도전형 불순물은 붕소 등의 억셉터일 수 있고, 웰 영역(10)은 P형 웰 영역일 수 있다(도 7b). 웰 영역(10)은 다른 트랜지스터(1) 및 동일한 기판 상에 인접하여 형성된 일부 다른 트랜지스터에 공통일 수 있다는 점에 유의한다. 이 경우, 웰 영역(10)을 공통으로 갖는 모든 영역에 제1 도전형 불순물이 도입된다.
필요에 따라, 소자 형성 영역 AA의 표면 근방의 채널 영역(10a1)에 채널용 불순물을 도입(예를 들어, 이온 주입)한다(도 7c). 불순물은 반드시 도입될 필요는 없다. 그 후, 예를 들어, RTA(Rapid Thermal Anneal) 등의 임의의 기술에 의해 어닐링을 행하여, 웰 영역(10) 및 채널 영역(10a1) 내의 불순물을 활성화한다. 채널에 대한 불순물은 제1 도전형 불순물이고, 소스 전극(2 및 3)에 도입되는 제1 도전형 불순물보다 낮은 농도로 도입되어 나중의 공정에서 형성된다. 제1 도전형이 n형인 경우, 제1 도전형 불순물은 인 또는 비소 등의 도너일 수 있다.
터널 절연막(5i), 집전체막(13i), 전극막(6i), 이온 도전체막(7i), 전극막(8i), 및 집전체막(9i)이 순차적으로 형성되어 소자 형성 영역 AA에 적층된다(도 8a). 이들 막은 각각 단층 막 또는 다층 막일 수 있다. CVD 및 스퍼터링과 같은 표준 반도체 처리 기술이 막 퇴적에 사용될 수 있다. 터널 절연막(5i)은, 주로 실리콘 산화물로 구성되는 재료로 형성될 수 있거나, 또는 주로 다른 산화물로 구성되는 재료로 형성될 수 있다. 집전체막(13i)은 금속 또는 탄소와 같은 전도성 재료로 주로 구성된 재료로 형성될 수 있다. 전극막(6i)은 도전될 이온을 포함하는 재료(예를 들어, Li1-xCoO2)로 형성될 수 있다. 이온 도전체막(7i)은 도전될 이온을 도전할 수 있는 고체 전해질(예를 들어, Li3PO4)로 주로 구성된 재료로 형성될 수 있다. 전극막(8i)은 도전될 이온을 포함하는 재료(예를 들어, LixTiO2)로 형성될 수 있다. 집전체막(9i)은 금속 등의 전도성 재료로 주로 구성된 재료로 형성될 수 있다.
예를 들어, 리소그래피에 의해 게이트 전극(4)이 형성될 영역을 선택적으로 덮도록 집전체막(9i) 상에 레지스트 패턴(도시되지 않음)이 형성된다. 레지스트 패턴을 마스크로서 사용함으로써, 예를 들어, 에칭 또는 밀링(milling)에 의해 게이트 전극(4)을 형성할 수 있다(도 8b). 게이트 전극(4)은 기판 SB 측으로부터 순서대로 적층된 터널 절연막(5), 집전체막(13), 전극막(6), 이온 도전체막(7), 전극막(8), 및 집전체막(9)을 갖는다. 전극막(6), 이온 도전체막(7), 및 전극막(8)의 적층 구조는 전지 구조를 형성한다. 집전체막(9) 상에 레지스트 패턴이 남아 있으면, 레지스트 패턴은 산과 같은 화학 용액으로 제거된다.
게이트 전극(4)을 형성한 후에, 게이트 전극(4)의 측면을 보호하기 위해서, 게이트 측벽막(12)을 화학적으로 안정된 산화물 또는 질화물로 형성할 수 있다(도 8c). 게이트 측벽막(12)은 표준 MOSFET 프로세스에 의해 형성될 수 있다. 예를 들어, 게이트 전극(4)을 형성한 후에, 소자 형성 영역 AA의 전체면에 산화막 또는 질화막 등의 절연막을 형성하고, 기판 SB의 표면에 수직인 방향으로 이방성 에칭을 행한다. 따라서, 게이트 전극(4)의 측면 상의 절연막은 게이트 측벽막(12)으로서 남겨질 수 있다.
그 후, 웰 영역(10)의 게이트 전극(4) 및 게이트 측벽막(12)에 인접하는 위치에 소스 전극(2) 및 드레인 전극(3)을 형성한다.
예를 들어, 소스 전극(2) 및 드레인 전극(3)은, 예를 들어, 이온 주입법에 의해, 게이트 전극(4) 및 게이트 측벽막(12)을 마스크로서 사용하여 웰 영역(10) 내에 제1 도전형 불순물을 도입함으로써 형성될 수 있다(도 9a). 제1 도전형이 n형인 경우, 제1 도전형 불순물은 인 또는 비소 등의 도너일 수 있다. 그 후, 어닐링을 수행하여 소스 전극(2) 및 드레인 전극(3) 내의 불순물을 활성화시킨다. 활성화는 예를 들어, RTA(Rapid Thermal Anneal)와 같은 임의의 기술들에 의해, 또는 열 부하를 최소화하기 위한 마이크로파 어닐링과 같은 다양한 방법들에 의해 수행될 수 있다.
대안적으로, 소스 전극(2) 및 드레인 전극(3)은 다음과 같이 형성될 수 있다. 소자 형성 영역 AA에서 소스 전극 및 드레인 전극이 되는 영역은, 예를 들어, 에칭 또는 밀링에 의해 드러그 다운(dug down)될 수 있고, 높은 전도성을 갖는 소스 전극 재료 및 드레인 전극 재료는, 예를 들어, 선택적 에피택셜 성장에 의해 매립될 수 있다(도 9b).
대안적으로, 소스 전극(2) 및 드레인 전극(3)은 살리사이드 프로세스 등의 방법에 의해 형성될 수 있다. 기판 SB가 실리콘으로 형성될 때, 웰 영역(10) 및 게이트 전극(4)을 덮는 금속막이 소자 형성 영역 AA에 형성되고, 어닐링이 수행되어 웰 영역(10)에 금속 실리사이드층으로서 소스 전극(2) 및 드레인 전극(3)을 형성한다(도 9c). 그 후, 잔류 금속은 산과 같은 화학 용액에 의해 제거된다. 이 경우, 게이트 전극(4)의 최상부의 집전체막(9)이 전도성이 부여된 실리콘 박막으로 형성되면, 집전체막(9)의 최상부에 금속 실리사이드층(9a)이 형성되고, 집전체막(9)은 산 등의 화학 용액으로부터 보호될 수 있다. 금속 실리사이드층이 형성된 후에, 금속 실리사이드층들(소스 전극(2) 및 드레인 전극(3))과 실리콘 영역(웰 영역(10)) 사이의 접촉 저항을 감소시키기 위해, 제1 도전형 불순물(예를 들어, 비소, 인, 및 황과 같은 도너들)이 예를 들어, 이온 주입법에 의해 도입되어 금속 실리사이드층들과 실리콘 영역 사이의 계면들에 분리된 층들(2a 및 3a)을 형성할 수 있다(도 9d). 이 경우, 이온의 활성화는 통상의 활성화보다 낮은 온도에서 수행될 수 있다. 분리층들(2a 및 3a)은 기판 SB의 후면측 상의 소스 전극(2) 및 드레인 전극(3)의 하부면 상에 그리고 게이트 전극(4)측의 측면 상에 배치된다.
트랜지스터(1)를 제조하는 방법이 트랜지스터(1)가 N형 트랜지스터가 되는 것을 가정하여 설명되었지만, 트랜지스터(1)는 또한 억셉터를 도너로 대체하고, 도너를 억셉터로 대체하고, 전극막(6i) 및 전극막(8i)의 퇴적 순서를 대체함으로써 P형 트랜지스터로서 만들어질 수 있다는 점에 유의한다.
상술한 바와 같이, 본 실시예에서, 비휘발성 메모리 디바이스(100)의 각 트랜지스터(1)는 전계 효과형으로 형성되고, 게이트 전극(4)은 박막 이차 전지의 층 구성(전극막(6), 이온 도전체막(7), 및 전극막(8))을 포함한다. 따라서, 트랜지스터(1)는 전지 기전력에 의해 연속적인 아날로그 정보를 저장할 수 있고, 높은 정확도로 정보를 표현할 수 있다. 예를 들어, 비휘발성 메모리 디바이스(100)가 뇌-타입 신경망에 적용될 때, 시냅틱 가중치는 트랜지스터(1)에 의해 아날로그 정보를 저장함으로써 높은 정확도로 표현될 수 있다. 게이트 전극에 더블 커패시터 구조를 포함하지 않는 트랜지스터(1)는 작은 전압 및 전류로 정보를 기입할 수 있으며, 따라서 전력 소비를 쉽게 줄일 수 있다. 따라서, 비휘발성 메모리 디바이스(100)는 높은 정확도 및 낮은 전력 소비를 달성할 수 있다.
비휘발성 메모리 디바이스(100)는 뇌-타입 신경망 이외의 범용 메모리 디바이스에 적용될 수 있다는 점에 유의한다. 비휘발성 메모리 디바이스(100)는 복수의 트랜지스터(1)가 복수의 메모리 셀로서 2차원적으로 배열된 메모리 셀 어레이와, 메모리 셀 어레이를 제어하기 위한 주변 회로를 가질 수 있다.
대안적으로, 비휘발성 메모리 디바이스(900)에서는, 도 10에 도시한 바와 같이, 각 트랜지스터(901)의 게이트 전극(904)에서 전극막들(6 및 8)의 적층 순서를 스위칭할 수 있다. 도 10은 제1 실시예의 변형에서의 트랜지스터(901)를 도시하는 도면이다. 게이트 전극(904)은 기판 SB 측으로부터 순서대로 적층된 터널 절연막(5), 집전체막(13), 전극막(8), 이온 도전체막(7), 전극막(6), 및 집전체막(9)을 갖는다. 전극막(8)이 전고체 이차 전지의 음극으로서 기능하고, 전극막(6)이 전고체 이차 전지의 양극으로서 기능한다는 점에서 제1 실시예와 유사하다. 즉, 전극막(제1 전극막)(8)은 이온 도전체막(7)에 대한 음극으로서 기능한다. 전극막(제2 전극막)(6)은 이온 도전체막(7)에 대한 양극으로서 기능한다. 게이트 전극(904)에서, 전지 구조 BST'는 기판 SB 측으로부터 순서대로 음극, 고체 전해질, 및 양극의 적층 구조로 구성된다.
이 경우, 전지 구조 BST'의 충전 동작 및 방전 동작과 트랜지스터(901)의 기입 동작 및 소거 동작 사이의 대응은 제1 실시예와 반대이다.
집전체막(9)에 기입 동작을 위한 게이트 전압(예를 들어, 4V)이 인가될 때, 이온(예를 들어, Li+)이 전극막(6)으로부터 이온 도전체막(7)을 통해 전극막(8)으로 이동하여 전지 구조를 충전하고, 채널 영역(10a)으로부터 터널 절연막(5)을 통해 터널링된 전자가 집전체막(13)을 통해 전극막(8)에 축적됨으로써, 아날로그 정보가 기입된다. 이러한 경우, 조성 파라미터 x가 증가하고 전지 구조의 기전력이 증가한다.
웰 영역(10)에 소거를 위한 웰 전압(예를 들어, 4V)이 인가되고, 집전체막(9)에 소거를 위한 게이트 전압(예를 들어, -4V)이 인가될 때, 이온(예를 들어, Li+)이 이온 도전체막(7)을 통해 전극막(8)으로부터 전극막(6)으로 이동하여 전지 구조를 방전하고, 전극막(8)으로부터 집전체막(13)을 거쳐 터널 절연막(5)을 통해 터널링된 전자가 채널 영역(10a)에 방전됨으로써, 아날로그 정보가 적어도 부분적으로 소거된다. 이러한 경우, 조성 파라미터 x는 감소하고 기전력은 감소한다.
판독 동작은, 트랜지스터(1)의 온-저항의 변화가 도 6의 것과는 수평으로 반전되는 경향이 있다는 사실을 고려하여 수행될 수 있다. 예를 들어, 조성 파라미터 x=x1.0, VG-VT=1.0V이고, 전지 구조는 50% 충전된다고 가정한다. 이러한 경우에, 이온들이 이온 도전체막(7)을 통해 전극막(8)으로부터 전극막(6)으로 이동되어 방전되고 조성 파라미터가 x=x0.5(<x1.0)일 때, VG-VT=1.5V이고 전지 구조의 충전 레벨은 0%이다. 이온들이 이온 도전체막(7)을 통해 전극막(6)으로부터 전극막(8)으로 이동되어 충전되고 조성 파라미터가 x=x1.5(>x1.0)일 때, VG-VT=0.5V이고 전지 구조의 충전 레벨은 100%이다.
이러한 구조는 또한 트랜지스터(1)가 전지 기전력에 의해 연속적인 아날로그 정보를 저장하고, 높은 정확도로 정보를 표현하게 한다.
(제2 실시예)
다음으로, 제2 실시예에 따른 비휘발성 메모리 디바이스에 대해서 설명할 것이다. 이하에서는, 제1 실시예와 다른 부분들을 중심으로 설명할 것이다.
제2 실시예는, 전극막(206)이 각 트랜지스터(201)의 게이트 전극(204)에서 전극막과 집전체막 양쪽 모두로서 기능하는 구성을 나타낸다.
구체적으로, 도 11에 도시한 바와 같이, 비휘발성 메모리 디바이스(200)의 각 트랜지스터(1)의 게이트 전극(204)은 전극막(6) 및 집전체막(13) 대신에 전극막(206)을 갖는다(도 1 참조). 전극막(206)에서, 이온 도전체막(7)과 접촉하는 영역(206a)은 전지 구조 BST에서 양극으로서 기능하고, 터널 절연막(5)과 접촉하는 영역(206b)은 전지 구조 BST의 집전체로서 기능한다. 전극막(206)은, 예를 들어, Li를 주성분으로 하는 재료로 형성될 수 있다.
이 경우, 트랜지스터(201)의 게이트 전극(204)에서, 영역(206b)은 전도성을 갖기 때문에, 영역(206b)과 영역(206a)의 계면은 등전위면일 수 있고, 영역(206b)과 영역(206a)의 계면에 접촉 전위차가 형성될 수 있다. 접촉 전위차는, 전자에 대해 영역(206a)의 전위가 영역(206b)의 전위보다 낮도록 형성될 수 있다. 따라서, 이온 도전체막(7)과 영역(206a) 사이의 이온 전류 및 터널링 전류의 공간적 편차가 감소될 수 있고, 전자가 영역(206b) 내로 끌어당겨질 때, 전자는 영역(206a)으로 효율적으로 안내될 수 있다.
상술한 바와 같이, 제2 실시예에서, 전극막(206)은 비휘발성 메모리 디바이스(200)의 각 트랜지스터(1)의 게이트 전극(204)에서 전극막과 집전체막 양쪽의 역할을 한다. 이러한 구성은 또한 트랜지스터(1)가 전지 기전력에 의해 연속적인 아날로그 정보를 저장하고, 높은 정확도로 정보를 표현하게 한다.
(제3 실시예)
다음으로, 제3 실시예에 따른 비휘발성 메모리 디바이스에 대해서 설명할 것이다. 이하에서는, 제1 실시예 및 제2 실시예와 다른 부분들을 중심으로 설명할 것이다.
제3 실시예에서, 비휘발성 메모리 디바이스(300) 내의 각각의 트랜지스터(301)는 박막 트랜지스터 구조로 구성된다. 트랜지스터(301)에서, 소스 전극(2), 드레인 전극(3), 및 웰 영역(10)(도 1 참조)은 박막화된 소스 전극(302), 드레인 전극(303), 및 반도체막(310)으로서 기판(SB1) 상에 배치된다.
이러한 경우, 트랜지스터(301)의 제조 방법은, 도 12a 내지 도 15d에 도시된 바와 같이, 이하의 점에서 제1 실시예와 상이하다. 도 12a, 도 12c, 도 13a, 도 13c, 도 14a, 도 14c, 도 15a, 및 도 15c는 트랜지스터(301)의 제조 방법을 도시하는 평면도이다. 도 12b, 도 12d, 도 13b, 도 13d, 도 14b, 도 14d, 도 15b, 및 도 15d는 트랜지스터(301)의 제조 방법을 도시하는 단면도이다. 도 12b, 12d, 13b, 13d, 14b, 14d, 15b, 및 15d는 각각 도 12a의 라인 A-A, 도 12c의 라인 B-B, 도 13a의 라인 C-C, 도 13c의 라인 D-D, 도 14a의 라인 E-E, 도 14c의 라인 F-F, 도 15a의 라인 G-G, 및 도 15c의 라인 H-H를 따라 각각 취해진 단면도들이다.
집전체막(309i)(도시되지 않음)은 기판 SB1 상에 형성된다. 집전체막(309i)은 Au 등의 금속으로 주로 구성된 재료로 형성될 수 있다. 집전체막(309i)은, 예를 들어, 리소그래피에 의해, 평면도에서 실질적으로 직사각형인 집전체막(309)으로 패터닝된다(도 12a 및 도 12b). 여기서, 기판 SB1의 표면은 전도성이 낮고, 소자가 형성된 후에, 다른 소자들과 전기적으로 간섭하지 않는다고 가정한다.
그 후, 예를 들어, CVD법 또는 스퍼터링법에 의해, 전극막(308i), 이온 도전체막(307i), 전극막(306i), 및 집전체막(313i)(도시하지 않음)을 순차적으로 형성하고 적층한다. 전극막(308i)은 도전될 이온을 포함하는 재료(예를 들어, LixTiO2)로 형성될 수 있다. 이온 도전체막(307i)은 도전될 이온을 도전할 수 있는 고체 전해질(예를 들어, Li3PO4)로 주로 구성된 재료로 형성될 수 있다. 전극막(306i)은 도전될 이온을 포함하는 재료(예를 들어, Li1-xCoO2)로 형성될 수 있다. 집전체막(313i)은 Au 등의 금속 또는 탄소 등의 전도성 재료로 주로 구성된 재료로 형성될 수 있다. 전극막(308i), 이온 도전체막(307i), 전극막(306i), 및 집전체막(313i)의 적층막은 리소그래피에 의해 전극막(308), 이온 도전체막(307), 전극막(306), 및 집전체막(313)의 적층막으로 패터닝된다(도 12c 및 도 12d).
전극막(308), 이온 도전체막(307), 및 전극막(306)의 적층막은 전지 구조 BST를 구성한다. 전극막(308), 이온 도전체막(307), 전극막(306), 및 집전체막(313)의 적층막은, 예를 들어, 평면도에서 직사각형 형상으로 패터닝되어, 기판(SB1)의 표면에 수직인 방향으로부터 보았을 때 집전체막(309)과 중첩하는 부분이 존재한다. 집전체막(309)과 전극막(308)은 중첩하는 부분들에서 서로 접촉되고 전기적으로 접속된다.
그 후, 예를 들어, CVD법에 의해 터널 절연막(305i)을 형성한다(도 13a 및 도 13b). 터널 절연막(305i)은 산화 실리콘으로 주로 구성되는 재료로 형성될 수 있거나, 다른 산화물로 주로 구성되는 재료로 형성될 수 있다. 터널 절연막(305i)은 집전체막(309)의 노출된 표면, 집전체막(313)의 표면, 및 기판 SB1의 표면을 덮는다.
또한, 예를 들어, CVD법에 의해, 집전체막(309), 전지 구조 BST, 집전체막(313), 및 터널 절연막(305i)의 적층막을 덮도록 반도체막(310i)을 형성한다(도 13c 및 도 13d). 반도체막(310i)은 채널 영역(10a)이 되는 반도체막이다. 반도체막(310)은 리소그래피 및 에칭 등의 방법에 의해 미리 결정된 형상(예를 들어, 평면도에서 실질적으로 직사각형)으로 가공된다(도 14a 및 도 14b). 반도체막(310)은, 예를 들어, 터널 절연막(305) 및 집전체막(313)을 통해 전지 구조(전극막(308), 이온 도전체막(307), 및 전극막(306))를 부분적으로 덮는 형상으로 가공된다. 또한, 소스 전극 및 드레인 전극이 되는 반도체막이 형성된다. 반도체막은 리소그래피 및 에칭 등의 방법에 의해 소스 전극(302) 및 드레인 전극(303)으로 가공된다. 소스 전극(302) 및 드레인 전극(303)은 각각 반도체막(310)을 부분적으로 덮는 형상(예를 들어, 평면도에서 실질적으로 직사각형)으로 가공된다. 소스 전극(302) 및 드레인 전극(303)은, 소스 전극 및 드레인 전극이 반도체막(310)의 길이 방향의 양단과 접촉하고, 터널 절연막(305)을 통해 전지 구조를 사이에 둔 위치에 패터닝된다(도 14c 및 도 14d). 반도체막(310)에서 소스 전극(302)과 드레인 전극(303) 사이의 영역은 채널 영역(10a)으로서 기능한다. 한편, 집전체막(309)에 대해서는, 전지 구조(전극막(308), 이온 도전체막(307), 및 전극막(306))와 중첩되지 않는 부분의 터널 절연막을 부분적으로 제거하여 콘택트 홀(3051)을 형성하고(도 15a 및 도 15b), 집전체막(309)의 표면의 일부를 노출시킨다. 전도성 재료가 컨택트 홀(3051)에 매립되어 게이트 컨택트 전극(314)을 생성한다(도 15c 및 도 15d). 따라서, 집전체막(309), 전극막(308), 이온 도전체막(307), 전극막(306), 집전체막(313), 및 터널 절연막(305)이 적층된 게이트 전극(304)을 갖는 트랜지스터(301)는 박막 트랜지스터 구조로 구성된다.
전술된 바와 같이, 제3 실시예에서, 비휘발성 메모리 디바이스(300) 내의 각각의 트랜지스터(301)는 박막 트랜지스터 구조체로 구성된다. 각 트랜지스터(301)의 게이트 전극(304)은 전지 구조(전극막(308), 이온 도전체막(307), 및 전극막(306))를 포함한다. 이러한 구성은 또한 트랜지스터(301)가 전지 기전력에 의해 연속적인 아날로그 정보를 저장하고, 높은 정확도로 정보를 표현하게 한다. 트랜지스터(301)는 작은 전압 및 전류로 정보를 기입할 수 있고, 따라서 전력 소비를 쉽게 감소시킬 수 있다.
(제4 실시예)
다음으로, 제4 실시예에 따른 비휘발성 메모리 디바이스에 대해서 설명할 것이다. 이하에서는, 제1 내지 제3 실시예와 다른 부분들을 중심으로 설명할 것이다.
제4 실시예에서, 전지 구조 BST는 비휘발성 메모리 디바이스(400)의 각각의 트랜지스터(401)의 게이트 전극(404)에서 다층화됨으로써, 저장 전압 제어의 높은 정확도를 목표로 한다.
비휘발성 메모리 디바이스(400)의 각 트랜지스터(401)에서는, 도 16에 도시한 바와 같이, 터널 절연막(5) 및 집전체막(13) 상에 단위 구조체 UST-1 내지 UST-4가 주기적이며 반복적으로 적층되어 게이트 전극(404)을 구성한다. 도 16에서는, 단위 구조체 UST의 적층 사이클의 횟수가 4회인 구성을 나타내고 있지만, 그 횟수는 2, 3, 또는 5 이상일 수 있다. 각각의 단위 구조체 UST는 기판 SB 측으로부터 순서대로 적층된 전극막(6), 이온 도전체막(7), 전극막(8), 및 집전체막(9)을 갖는다. 즉, 각각의 단위 구조체 UST는 기판 SB 측으로부터 순서대로 적층된 전지 구조 BST 및 집전체막(9)을 갖는다. 집전체막(13)은 게이트 전극(404)의 최하위의 단위 구조체 UST(도 16에서는, 단위 구조체 UST-1)와 터널 절연막(5) 사이에 배치된다.
게이트 전극(404)에서는, 터널 절연막(5)과 최상위의 집전체막(9) 사이에 복수의 전지 구조 BST가 동등하게 직렬로 접속되기 때문에, 각 전지 구조 BST의 기전력이 작은 경우에도 전체로서 큰 기전력이 획득될 수 있다. 게이트 전극(404)에서는, 각 사이클에서 각 기전력에 대하여 저장 전압을 조정할 수 있기 때문에, 그 전압을 높은 정확도로 기입할 수 있다. 다주기(multi-period) 구조체를 채용함으로써, 주기마다의 변동을 평균화하고, 전지 구조 BST의 기전력의 변동의 영향을 전체적으로 저감할 수 있다.
게이트 전극(404)에서, 단위 구조체 UST-1 내지 UST-3의 집전체막(9)은 전도성을 갖기 때문에, 단위 구조체 UST의 상변과 전극막(6)의 계면은 등전위면일 수 있고, 단위 구조체 UST의 상변과 전극막(6)의 계면에 접촉 전위차가 형성될 수 있다. 전자에 대해 전극막(6)의 전위가 집전체막(9)의 전위보다 낮도록 접촉 전위차가 형성될 수 있다. 따라서, 이온 도전체막(7)과 전극막(6) 사이의 이온 전류 및 터널링 전류의 공간적 편차가 감소될 수 있고, 전자들이 집전체막(9) 내로 끌어당겨질 때, 전자들은 단위 구조체들 UST의 상부 측들에 존재하는 전극막들(6)로 효율적으로 안내될 수 있다.
마찬가지로, 집전체막(13)은 전도성을 갖기 때문에, 집전체막(13)과 단위 구조체 UST-1의 전극막(6)의 계면은 등전위면일 수 있고, 집전체막(13)과 단위 구조체 UST-1의 전극막(6)의 계면에 접촉 전위차가 형성될 수 있다. 전자에 대해 전극막(6)의 전위가 집전체막(13)의 전위보다 낮도록 접촉 전위차가 형성될 수 있다. 따라서, 이온 도전체막(7)과 전극막(6) 사이의 이온 전류 및 터널링 전류의 공간적 편차가 감소될 수 있고, 전자들이 집전체막(13) 내로 끌어당겨질 때, 전자들은 단위 구조체 UST-1의 전극막(6)으로 효율적으로 안내될 수 있다.
전술한 바와 같이, 제4 실시예에서, 전지 구조 BST는 비휘발성 메모리 디바이스(400)의 각각의 트랜지스터(401)의 게이트 전극(404) 내에 다층화된다. 따라서, 전체로서, 전지 구조 BST의 기전력의 변동의 영향이 감소될 수 있고, 각각의 트랜지스터(401)의 저장 전압 제어가 매우 정확하게 이루어질 수 있다.
(제5 실시예)
다음으로, 제5 실시예에 따른 비휘발성 메모리 디바이스에 대해서 설명할 것이다. 이하에서는, 제1 내지 제4 실시예와 다른 부분들을 중심으로 설명할 것이다.
제5 실시예는, 비휘발성 메모리 디바이스(500)의 구성예, 트랜지스터(501-1 및 501-2)의 채널 영역(510a)에 대하여 게이트 전극(404)의 반대측에 쇼트키 배리어 다이오드(SD-1 내지 SD-4)가 배치된 구성으로서 나타난다.
도 17에 도시한 바와 같이, 비휘발성 메모리 디바이스(500)는 기판(도시하지 않음) 위에 순차적으로 적층된 배선층 M2, 플러그층 V3, 배선층 M3, 게이트 전극층 M3-4, 및 배선층 M4를 갖는다. 배선층 M2는 도전막(513 내지 516)을 포함한다. 플러그층 V3은 전도성 플러그들(517 내지 520)을 포함한다. 배선층 M3은 반도체막들(510-1 및 510-2)을 포함한다. 게이트 전극층 M3-4는 게이트 전극들(404-1 및 504-2)을 포함한다. 배선층 M4는 반도체막들(521 및 522)을 갖는다. 도 17은 비휘발성 메모리 디바이스(500)를 도시하는 단면도이다. 도 17에서, 층간 절연막은 도시의 간략화를 위해 생략된다.
도전막들(513 내지 516)은 층간 절연막을 통해 서로 전기적으로 절연된다. 도전막들(513 내지 516)은 각각 금속 등의 전도성 재료로 형성되고, 예를 들어, Ti막과 Al막의 적층막으로 형성될 수 있다. 도전막들(513, 514, 515 및 516)은 각각 전도성 플러그들(517, 518, 519, 및 520)의 하단에 접속되는 상면을 갖고, 각각 전도성 플러그들(517, 518, 519, 및 520)에 전기적으로 접속된다. 도전막(513 및 516)에는 미리 결정된 전압 Vread가 공급되고, 도전막들(514 및 515)에는 접지 전위가 공급된다.
전도성 플러그들(517 내지 520)은 층간 절연막을 통해 서로 전기적으로 절연된다. 전도성 플러그들(517 내지 520)은 각각 금속 등의 전도성 재료로 형성되고, 예를 들어, 주로 W로 구성된 막으로 형성될 수 있다. 전도성 플러그들(517 및 518)은 각각 반도체막(510-1)에 접속되는 상단을 갖고, 반도체막(510-1)에 전기적으로 접속된다. 전도성 플러그들(519 및 520)은 각각 반도체막(510-2)에 접속되는 상단을 갖고, 반도체막(510-2)에 전기적으로 접속된다.
전도성 플러그(517)의 상단과 반도체막(510-1) 사이의 접합 계면 부근의 영역은 쇼트키 배리어 다이오드 SD-1을 구성한다. 쇼트키 배리어 다이오드 SD-1은 트랜지스터(501-1)의 채널 영역(510a)에 대해 게이트 전극(504-1)의 반대측에 배치된다. 쇼트키 배리어 다이오드 SD-1은 전도성 플러그(517)로부터 반도체막(510-1)을 향하는 순방향을 갖는다고 가정한다.
전도성 플러그(518)의 상단과 반도체막(510-1) 사이의 접합 계면 부근의 영역은 쇼트키 배리어 다이오드 SD-2를 구성한다. 쇼트키 배리어 다이오드 SD-2는 트랜지스터(501-1)의 채널 영역(510a)에 대해 게이트 전극(504-1)의 반대측에 배치된다. 쇼트키 배리어 다이오드 SD-2는 전도성 플러그(518)로부터 반도체막(510-1)을 향하는 순방향을 갖는다고 가정한다.
전도성 플러그(519)의 상단과 반도체막(510-2) 사이의 접합 계면 부근의 영역은 쇼트키 배리어 다이오드 SD-3을 구성한다. 쇼트키 배리어 다이오드 SD-3은 트랜지스터(501-2)의 채널 영역(510a)에 대해 게이트 전극(504-2)의 반대측에 배치된다. 쇼트키 배리어 다이오드(SD-3)는 전도성 플러그(519)로부터 반도체막(510-2)을 향하는 순방향을 갖는다고 가정한다.
전도성 플러그(520)의 상단과 반도체막(510-2) 사이의 접합 계면 부근의 영역은 쇼트키 배리어 다이오드 SD-4를 구성한다. 쇼트키 배리어 다이오드 SD-4는 트랜지스터(501-2)의 채널 영역(510a)에 대해 게이트 전극(504-2)의 반대측에 배치된다. 쇼트키 배리어 다이오드 SD-4는 전도성 플러그(520)로부터 반도체막(510-2)을 향하는 순방향을 갖는다고 가정한다.
반도체막들(510-1 및 510-2)은 층간 절연막을 통해 서로 전기적으로 절연된다. 반도체막들(510-1 및 510-2)은 각각 전도성이 부여된 반도체로 형성된다. 반도체막들(510-1 및 510-2)은 각각, 예를 들어, 반도체(예를 들어, 실리콘)로 형성되고, 소스 영역들(502) 및 드레인 영역들(503)을 제외한 영역들을 가지며, 여기서 제2 도전형 불순물들을 함유한다. 제2 도전형이 p형인 경우, 제2 도전형 불순물은 붕소 등의 억셉터일 수 있다.
반도체막(510-1)은 평면 방향으로 연장되고, 복수의 전도성 플러그(517 및 518)를 병렬로 접속한다. 반도체막(510-1)은 게이트 전극(404-1)에 접속되는 상면을 갖는다. 반도체막(510-1)은 게이트 전극(404-1)에 인접하는 위치에 채널 영역(510a)을 갖고, 채널 영역(510a)에 인접하는 소스 영역(502) 및 드레인 영역(503)을 갖는다. 게이트 전극(404-1), 채널 영역(510a), 소스 영역(502), 및 드레인 영역(503)을 포함하는 구성은 트랜지스터(501-1)를 구성한다. 소스 영역(502) 및 드레인 영역(503)은, 소스 영역(502) 및 드레인 영역(503)을 제외한 반도체막의 영역에서 제2 도전형 불순물보다 높은 농도로 제1 도전형 불순물을 함유한다. 제1 도전형이 n형인 경우, 제1 도전형 불순물은 인 또는 비소 등의 도너일 수 있다.
반도체막(510-2)은 평면 방향으로 연장되고, 복수의 전도성 플러그(519 및 520)를 병렬로 접속한다. 반도체막(510-2)은 게이트 전극(404-2)에 접속되는 상면을 갖는다. 반도체막(510-2)은 게이트 전극(404-2)에 인접한 위치에 채널 영역(510a)을 갖고, 채널 영역(510a)에 인접한 소스 영역(502) 및 드레인 영역(503)을 갖는다. 게이트 전극(404-2), 채널 영역(510a), 소스 영역(502), 및 드레인 영역(503)을 포함하는 구성은 트랜지스터(501-2)를 구성한다. 소스 영역(502) 및 드레인 영역(503)은, 소스 영역(502) 및 드레인 영역(503)을 제외한 반도체막의 영역에서 제2 도전형 불순물보다 높은 농도로 제1 도전형 불순물을 함유한다. 제1 도전형이 n형인 경우, 제1 도전형 불순물은 인 또는 비소 등의 도너일 수 있다.
게이트 전극들(404-1, 504-2)은 각각 제1 실시예의 게이트 전극(4)과 유사한 층 구성을 갖는다. 각각의 게이트 전극(404)은 반도체막(510) 측으로부터 순서대로 적층된 터널 절연막(5), 집전체막(13), 전극막(6), 이온 도전체막(7), 전극막(8) 및 집전체막(9)을 갖는다. 터널 절연막(5)은 반도체막(510)의 상면을 덮는다. 전지 구조 BST는 전극막(6), 이온 도전체막(7), 및 전극막(8)의 적층막으로 구성된다. 게이트 전극(404-1 및 504-2)의 집전체막(9)은 각각 반도체막(521 및 522)의 하면과 접촉한다.
반도체막들(521 및 522)은 층간 절연막을 통해 서로 전기적으로 절연된다. 반도체막(521 및 522)은 각각 전도성이 부여된 반도체로 형성된다. 반도체막들(521 및 522)은 각각, 예를 들어, 반도체(예를 들어, 실리콘)로 형성되고, 각각 제2 도전형 불순물을 함유한다. 제2 도전형이 p형인 경우, 제2 도전형 불순물은 붕소 등의 억셉터일 수 있다. 반도체막(521)에는 가중치 w에 대응하는 전압이 공급되고, 반도체막(522)에는 가중치 w-에 대응하는 전압이 공급된다.
도 17의 구조에 대한 등가 회로는 도 18에 도시된 바와 같이 구성될 수 있다. 도 18은 비휘발성 메모리 디바이스(500)를 도시하는 회로도이다. 도 18에 도시한 바와 같이, 비휘발성 메모리 디바이스(500)는 제1 정전류원(82), 제2 정전류원(84), 및 크로스 스위치(38)를 갖는다. 제1 정전류원(82)은 트랜지스터(501-1), 쇼트키 배리어 다이오드(80-1), 및 저항 소자(81-1)를 갖는다. 제2 정전류원(84)은 트랜지스터(501-2), 쇼트키 배리어 다이오드(80-2), 및 저항 소자(81-2)를 갖는다.
도 17에 도시된 쇼트키 배리어 다이오드 SD-1 및 SD-4에는 각각 순방향 바이어스가 인가되고 저항 소자들(81-1 및 81-2)로서 동등하게 기능한다. 쇼트키 배리어 다이오드 SD-2 및 SD-3은 각각 역방향 바이어스로 인가되고, 정전류원들일 수 있는 쇼트키 배리어 다이오드들(80-1 및 80-2)과 동등하게 기능한다.
각각의 쇼트키 배리어 다이오드(80)는 금속과 반도체 사이의 접합에 의해 생성된 쇼트키 배리어를 이용하는 다이오드이다. 제1 정전류원(82)에 포함된 쇼트키 배리어 다이오드(80-1)는 크로스 스위치(38)의 양의 출력 단자(56)와 기준 전위(예를 들어, 접지 전위) 사이에 역방향 바이어스가 인가되도록 접속된다. 제2 정전류원(84)에 포함된 쇼트키 배리어 다이오드(80-2)는 크로스 스위치(38)의 음의 출력 단자(58)와 기준 전위(예를 들어, 접지 전위) 사이에 역방향 바이어스가 인가되도록 접속된다. 예를 들어, 전원 전압(Vdd)이 기준 전위보다 높을 때, 쇼트키 배리어 다이오드(80)는 양의 출력 단자(56) 또는 음의 출력 단자(58)에 접속된 캐소드, 및 기준 전위에 접속된 애노드를 갖는다.
쇼트키 배리어 다이오드(80)는 예를 들어, 도 19에 도시된 바와 같은 전압-전류 특성을 갖는다. 도 18에 도시된 쇼트키 배리어 다이오드(80)에서, 역방향 바이어스가 인가될 때, 열 전자로 인한 전류가 캐소드로부터 애노드로 흐를 수 있다. 쇼트키 배리어 다이오드(80)는 PN 접합 다이오드보다 역방향으로 흐르는 누설 전류가 크지만, 역전압에 대한 누설 전류의 변동은 비교적 작다. 따라서, 쇼트키 배리어 다이오드(80)는 역방향 바이어스를 인가하도록 접속됨으로써 비교적 작은 정전류를 통과시킬 수 있다. 즉, 쇼트키 배리어 다이오드(80)는 역방향 바이어스를 인가하도록 접속됨으로써 정전류를 통과시키기 위한 정전류원으로서 사용될 수 있다.
본 실시예에서, 쇼트키 배리어 다이오드(80)는 게이트 단자를 갖는다. 게이트 단자는 기판에 백 바이어스 전압을 인가하기 위한 단자이다. 쇼트키 배리어 다이오드(80)에서, 누설 전류의 크기는 금속과 반도체 사이의 쇼트키 배리어의 높이에 따라 변한다. 쇼트키 배리어 다이오드(80)에서, 쇼트키 배리어의 높이는 게이트 단자에 인가된 백 바이어스 전압의 변화에 따라 변한다. 따라서, 쇼트키 배리어 다이오드(80)가 역방향 바이어스를 인가하도록 접속됨으로써 정전류원으로서 사용될 때, 쇼트키 배리어 다이오드는 역방향 바이어스 전압의 변화에 따라 흐르는 전류량을 변화시킬 수 있다.
트랜지스터(501-1)에는 가중치 w가 공급되고, 트랜지스터(501-2)에는 가중치 w-가 공급되며, 가중치 w는 인버터 INV에 의해 논리적으로 반전된다.
트랜지스터(501-1)에서는, 가중치 w에 대응하는 게이트 전압 VG가 게이트 전극(404)에 인가되고, 소스 전극(502)과 드레인 전극(503) 사이에 게이트 전압 VG에 대응하는 온-저항 Ron이 나타난다(도 6 참조). 따라서, 미리 결정된 전압 Vread를 저항 소자(81-1)의 저항값 및 트랜지스터(501-1)의 온-저항 Ron으로 나눔으로써 획득된 전압 VD가 쇼트키 배리어 다이오드(80-1)의 게이트 단자에 인가됨으로써, 쇼트키 배리어 다이오드(80-1)의 정전류원으로서의 전류량이 조정된다.
유사하게, 트랜지스터(501-2)에서는, 가중치 w-에 대응하는 게이트 전압 VG가 게이트 전극(404)에 인가되고, 게이트 전압 VG에 대응하는 온-저항 Ron이 소스 전극(502)과 드레인 전극(503) 사이에 나타난다(도 6 참조). 따라서, 미리 결정된 전압 Vread를 저항 소자(81-2)의 저항값 및 트랜지스터(501-2)의 온-저항 Ron으로 나눔으로써 획득된 전압 VD가 쇼트키 배리어 다이오드(80-2)의 게이트 단자에 인가됨으로써, 쇼트키 배리어 다이오드(80-2)의 정전류원으로서의 전류량이 조정된다.
예를 들어, 제1 정전류원(82)에서, 가중치 w=w1에 따라 VD=제1 전압값(V1)이 게이트 단자에 인가될 때, 쇼트키 배리어 다이오드(80)에는 제1 전류값(I1)의 전류가 흐른다. 따라서, 제1 전압값(V1)이 게이트 단자에 인가될 때, 쇼트키 배리어 다이오드(80)는 크로스 스위치(38)의 양의 출력 단자(56)로부터 제1 전류값(I1)의 전류를 인출할 수 있다.
이러한 경우에, 제2 정전류원(62)에서, VD=제2 전압값(V2)이 가중치 w- = w2에 따라 게이트 단자에 인가될 때, 쇼트키 배리어 다이오드(80)에는 제2 전류값(I2)의 전류가 흐른다. w2가 w1에 대한 논리적으로 반전된 값인 것으로 가정된다. 예를 들어, w1=0이고 w2=1이다. 따라서, 제2 전압 값(V2)이 게이트 단자에 인가될 때, 쇼트키 배리어 다이오드(80)는 크로스 스위치(38)의 음의 출력 단자(58)로부터 제2 전류 값(I2)의 전류를 인출할 수 있다.
제1 정전류원(82)에서, 가중치 w=w2에 따라 게이트 단자에 VD=제2 전압값(V2)이 인가될 때, 쇼트키 배리어 다이오드(80)에는 제2 전류값(I2)의 전류가 흐른다. 따라서, 제2 전압 값(V2)이 게이트 단자에 인가될 때, 쇼트키 배리어 다이오드(80)는 크로스 스위치(38)의 음의 출력 단자(58)로부터 제2 전류 값(I2)의 전류를 인출할 수 있다.
이러한 경우에, 제2 정전류원(62)에서, VD=제1 전압값(V1)이 가중치 w- = w1에 따라 게이트 단자에 인가될 때, 쇼트키 배리어 다이오드(80)에는 제1 전류값(I1)의 전류가 흐른다. 따라서, 제1 전압값(V1)이 게이트 단자에 인가될 때, 쇼트키 배리어 다이오드(80)는 크로스 스위치(38)의 양의 출력 단자(56)로부터 제1 전류값(I1)의 전류를 인출할 수 있다.
즉, 제1 정전류원(82)의 트랜지스터(501-1) 및 제2 정전류원(84)의 트랜지스터(501-2)는 논리적으로 반전된 방식으로 동작한다.
제1 정전류원(82) 및 제2 정전류원(84)은 대응하는 가중치 w의 값에 따라 제1 정전류원(82)이 제1 전류값(I1)의 전류를 흘리고 제2 정전류원(84)이 제2 전류값(I2)의 전류를 흘리는 제1 상태와 제1 정전류원(82)이 제2 전류값(I2)의 전류를 흘리고 제2 정전류원(84)이 제1 전류값(I1)의 전류를 흘리는 제2 상태 사이에서 스위칭할 수 있다. 즉, 도 18의 회로는 가중치 w의 값을 제1 상태 및 제2 상태로서 저장 및 유지할 수 있다.
상술한 바와 같이, 제5 실시예에서, 비휘발성 메모리 디바이스(500)는 트랜지스터들(501-1 및 501-2)의 채널 영역(510a)에 대해 게이트 전극(404)의 반대측에 쇼트키 배리어 다이오드 SD-1 내지 SD-4를 배치함으로써 구성된다. 이 구성에 의해, 가중치 w의 값을 제1 상태 및 제2 상태로서 저장 및 유지하는 회로가 구현될 수 있다.
(제6 실시예)
다음으로, 제6 실시예에 따른 비휘발성 메모리 디바이스에 대해서 설명할 것이다. 이하에서는, 제1 내지 제5 실시예와 다른 부분들을 중심으로 설명할 것이다.
제6 실시예는, 비휘발성 메모리 디바이스(600)의 구성 예로서, 제1 실시예의 트랜지스터(1)를 사용하는 신경망의 구성을 나타낸다.
비휘발성 메모리 디바이스(600)는 도 20에 도시된 바와 같이 신경망(690)으로서 하드웨어로 구성될 수 있다. 신경망(690)은 뇌-타입 신경망이다. 신경망(690)은 복수의 뉴런 디바이스(91) 및 복수의 시냅틱 디바이스(92)를 갖는다. 복수의 시냅틱 디바이스(92)는 복수의 뉴런 디바이스(91) 사이에 배치된다. 복수의 뉴런 디바이스(91) 중에서, 각각의 시냅틱 디바이스(92)의 전단에서의 뉴런 디바이스는 91-1로 표시되고, 각각의 시냅틱 디바이스(92)의 후단에서의 뉴런 디바이스는 91-2로 표시된다. 각각의 시냅틱 디바이스(92)는 트랜지스터(1)를 포함하고(도 1 참조), 아날로그 정보로서 트랜지스터(1)에 시냅틱 가중치를 저장한다. 시냅틱 가중치는 뉴런 디바이스(91-1)와 뉴런 디바이스(91-2) 사이의 관계의 강도에 매칭되는 값을 갖는다.
뉴런 디바이스(91-1)의 내부 전위가 미리 결정된 일정한 값을 초과할 때, 신호는 시냅틱 디바이스(92)에 송신된다. 시냅틱 디바이스(92)는 뉴런 디바이스(91-1)로부터의 신호에 시냅틱 가중치를 적용함으로써 획득된 신호를 생성하고, 이 신호를 뉴런 디바이스(91-2)에 송신한다.
도 21은 시냅틱 디바이스(92)의 구성도이다. 시냅틱 디바이스(92)는 시냅틱 송신 디바이스(921), 시냅틱 가중치 러닝 디바이스(922), 및 시냅틱 가중치 디바이스(923)를 갖는다. 신호가 뉴런 디바이스(91-1)에 의해 생성될 때, 신호 a는 시냅틱 송신 디바이스(921) 및 시냅틱 가중치 러닝 디바이스(922)에 전송된다. 신호 a를 수신하면, 시냅틱 가중치 러닝 디바이스(922)는 뉴런 디바이스(91-1) 또는 뉴런 디바이스(91-2)의 정보에 기초하여 시냅틱 가중치 W를 재계산하고, 시냅틱 가중치 W를 시냅틱 가중치 디바이스(923)에 전송한다. 시냅틱 가중치 디바이스(923)는 트랜지스터(1)를 갖는다. 시냅틱 가중치 디바이스(923)는 시냅틱 가중치 러닝 디바이스(922)로부터의 정보에 기초하여 트랜지스터(1)에 시냅틱 가중치 W를 저장하고 유지한다. 신호 a를 수신하면, 시냅틱 송신 디바이스(921)는 시냅틱 가중치 디바이스(923)로부터 시냅틱 가중치 W를 획득하고, (예를 들어, 시냅틱 가중치 W를 곱함으로써) 시냅틱 가중치 W를 신호 a에 적용하여 신호 b를 생성하고, 신호 b를 뉴런 디바이스(91-2)에 송신한다.
도 22는 시냅틱 가중치 디바이스(923) 및 시냅틱 송신 디바이스(921)를 도시하는 회로도이다. 시냅틱 가중치 디바이스(923)는 트랜지스터(1)를 시냅틱 가중치 유지 기능으로서 사용한다. 시냅틱 송신 디바이스(921)는 가중치 전류 소자(62), 입력 스위치(64), 커패시터(66), 출력 전류 소자(68), 전하 조정 소자(65), 제1 정전류 소자(63), 및 제2 정전류 소자(61)를 포함한다. 시냅틱 가중치 디바이스(923)는 가중치 저장 소자(71), 스위치(73), 및 가중치 전류 설정 소자(72)를 갖는다. 가중치 저장 소자(71)에서, 트랜지스터(1)는 시냅틱 가중치 W를 저장하기 위해 사용된다.
가중치 전류 소자(62)에는 시냅틱 가중치 디바이스(923)의 가중치 저장 소자(71)에 의해 유지된 저항값에 대응하는 시냅틱 가중치 W에 따라 전류값의 가중치 전류(IW)가 흐른다. 예를 들어, 가중치 전류 소자(62)에는 시냅틱 가중치 W에 비례하는 가중치 전류(IW)가 흐른다. 입력 스위치(64)가 온 상태에 있을 때, 가중치 전류 소자(62)는 노드 A로부터 가중치 전류(IW)를 인출하고, 가중치 전류를 기준 전위(예를 들어, 접지 전위)로 흘린다. 입력 스위치(64)가 오프 상태에 있을 때, 가중치 전류 소자(62)에는 가중치 전류(IW)가 흐르지 않는다(가중치 전류는 0으로 설정된다).
본 실시예에서, 가중치 전류 소자(62)는 MOS-FET(Metal Oxide Semiconductor Field Effect Transistor)이다. 도 22의 예에서, 가중치 전류 소자(62)는 N-채널 MOS-FET이다.
MOS-FET인 가중치 전류 소자(62)는 가중치 전압(VW)이 인가되는 게이트 및 노드 A에 접속된 드레인을 갖는다. MOS-FET인 가중치 전류 소자(62)는 가중치 전압(VW)에 대응하는 전류량의 가중치 전류(IW)가 드레인과 소스 사이에 흐르게 한다.
입력 스위치(64)는, 전단의 뉴런 디바이스(91-1)로부터 출력되는 바이너리 입력 신호(Sin)에 따라, 가중치 전류(IW)를 가중치 전류 소자(62)에 흐르게 할지를 스위칭한다. 예를 들어, 입력 신호(Sin)가 1인 경우, 입력 스위치(64)는 가중치 전류(IW)가 흐르게 한다. 예를 들어, 입력 신호(Sin)가 0이면, 입력 스위치(64)는 가중치 전류(IW)가 흐르는 것을 허용하지 않는다(즉, 가중치 전류(IW)는 0으로 설정된다).
본 실시예에서, 입력 스위치(64)는 스위칭 동작을 수행하는 MOS-FET이다. 도 22의 예에서, 입력 스위치(64)는 N-채널 MOS-FET이다. MOS-FET인 입력 스위치(64)는 입력 신호(Sin)가 인가되는 게이트, 가중치 전류 소자(62)의 소스에 접속된 드레인, 및 기준 전위에 접속된 소스를 갖는다.
MOS-FET인 입력 스위치(64)는 입력 신호(Sin)가 1일 때 턴온되고, 가중치 전류 소자(62)의 소스가 접지에 접속되게 하여, 가중치 전류 소자(62)가 가중치 전류(IW)를 흐르게 한다. MOS-FET인 입력 스위치(64)는 입력 신호(Sin)가 0일 때 턴오프되고, 가중치 전류 소자(62)의 소스가 접지로부터 차단되게 하여, 가중치 전류 소자(62)가 가중치 전류(IW)를 흐르지 못하게 한다.
커패시터(66)는 제1 단자(66a) 및 제2 단자(66b)를 갖는다. 커패시터(66)의 제1 단자(66a)는 일정한 전압이 생성되는 전원 전위(예를 들어, VDD)에 접속된다. 이러한 커패시터(66)에서는, 제1 단자(66a)에 정전압이 인가된다. 커패시터(66)는 제2 단자(66b)에서 커패시터 전압(VC)을 생성한다. 커패시터 전압(VC)은 전원 전위로부터 커패시터(66)에 의해 생성된 전압을 감산함으로써 획득된 값이다. 커패시터(66)에 의해 생성된 전압은 축적된 전하량을 커패시턴스로 나눔으로써 획득된 전압이다.
출력 스위치(68)는 커패시터(66)의 제2 단자(66b)에서 생성된 커패시터 전압(VC)에 따라 후단의 뉴런 디바이스(91-2)에 출력 전류(Iout)를 공급한다.
시냅틱 가중치 디바이스(923)는 시냅틱 가중치 러닝 디바이스(922)에 의해 결정된 시냅틱 가중치 W를 가중치 저장 소자(71)에 유지한다. 가중치 저장 소자(71)에서, 트랜지스터(1)는 시냅틱 가중치 W를 저항값으로서 유지하기 위해 사용된다.
저항 기입시의 시냅틱 가중치 디바이스(923)의 동작 방법에 대해서 설명할 것이다. 트랜지스터(1)는 소거(충전) 시에 기판 바이어스로서, 예를 들어, 약 4V의 전압을 인가하기 때문에(도 3b 참조), 이 상태에서 소거(충전)를 행하면 소자들이 파괴될 수 있다.
따라서, 러닝 결과에 대응하는 아날로그 정보가 소거(충전)될 때, 제어 신호 S922 및 시냅틱 가중치 W는 먼저 시냅틱 가중치 러닝 디바이스(922)로부터 시냅틱 가중치 디바이스(923)로 송신된다. 제어 신호 S922는 가중치 저장 소자(71)가 시냅틱 가중치 W를 갱신할 때 비활성 레벨로 전환되고, 이에 의해 스위치(73)가 턴오프된다. 제어 신호 S922는 가중치 저장 소자(71)가 시냅틱 가중치 W를 갱신하지 않을 때 활성 레벨로 전환되고, 이에 의해 스위치(73)가 턴온된다. 따라서, 시냅틱 가중치 W를 갱신할 때 가중치 전류 소자(62)에 대한 시냅틱 가중치 디바이스(923)의 영향이 제거될 수 있다.
그 후, 가중치 저장 소자(71) 및 가중치 전류 설정 소자(72)의 기판 바이어스를 특정 전압으로 변경하고, 가중치 저장 소자(71)에 필요한 값을 기입(방전) 또는 소거(충전)한다.
기입 또는 소거의 완료 후에, 가중치 저장 소자(71) 및 가중치 전류 설정 소자(72)의 기판 바이어스는 다른 기판 바이어스와 동일한 값으로 다시 변경된다. 시냅틱 가중치 디바이스(923)의 출력은 시냅틱 송신 디바이스(921)의 가중치 전류 소자(62)의 게이트에 공급될 수 있다.
스위치(73)의 임계 전압이 Vthre이면, VG + Vthre = Vg의 차이가 시냅틱 가중치 디바이스(923)의 가중치 전류 소자(72)의 게이트 전압 VG와 시냅틱 송신 디바이스(921)의 가중치 전류 소자(62)의 게이트 전압 Vg 사이에 발생한다. 따라서, 온-저항 값은 0 < VG < VDD-Vthre를 만족하는 범위에서 게이트 전압 VG에 의해 가중치 저장 소자(71)로 설정된다. 온-저항 값의 설정은, 가중치 저장 소자(71)가 트랜지스터(1)를 사용하여 시냅틱 가중치 W를 연속적인 아날로그 정보로서 저장하고 유지할 수 있다는 것을 의미한다. 따라서, 가중치 저장 소자(71)를 사용하는 시냅틱 가중치 디바이스(923)는 시냅틱 가중치 W의 설정 범위가 Vthre < W < VDD에 의해 결정되는 가중치 전류 IW에서 동작한다.
전술한 바와 같이, 제6 실시예에서, 비휘발성 메모리 디바이스(600)는 트랜지스터(1)를 사용하는 신경망으로서 구성된다. 따라서, 시냅틱 가중치 W를 연속적인 아날로그 정보로서 트랜지스터(1)에 저장하고 유지하는 신경망이 구성될 수 있다.
(제7 실시예)
다음으로, 제7 실시예에 따른 비휘발성 메모리 디바이스에 대해서 설명할 것이다. 이하에서는, 제1 내지 제6 실시예와 다른 부분들을 중심으로 설명할 것이다.
제7 실시예는, 비휘발성 메모리 디바이스(700)의 구성예로서, 제1 실시예의 트랜지스터(1)를 사용하여 비선형 연산을 수행하는 산술 연산 시스템의 구성을 나타낸다.
비휘발성 메모리 디바이스(700)는 도 23에 도시된 바와 같이 산술 연산 시스템(720)으로서 하드웨어로 구성될 수 있다. 산술 연산 시스템(720)은 간단한 구성으로 뉴런을 시뮬레이션하는 비선형 연산을 수행한다. 산술 연산 시스템(720)은 양극측 전류원(732), 음극측 전류원(734), 비교 유닛(736), M개의 크로스 스위치(738), 클램프 회로(740), 및 계수 저장 유닛(742)을 포함한다. 계수 저장 유닛(742)은 트랜지스터(1)(도 1 참조)를 포함하고, 계수를 아날로그 정보로서 트랜지스터(1)에 저장한다.
양극측 전류원(732)은 양극측 단자(746)를 갖는다. 양극측 전류원(732)은 양극측 단자(746)로부터 전류를 출력한다. 또한, 양극측 전류원(732)은 양극측 단자(746)로부터 출력되는 전류의 1/L(L은 2 이상의 정수)의 값에 대응하는 제1 전압을 출력한다. 예를 들어, 양극측 전류원(732)은 양극측 단자(746)로부터 출력되는 전류의 1/L의 값에 비례하는 제1 전압을 출력한다. 본 실시예에서, L=M이다. 그러나, L은 M과 동일할 필요는 없다. 도 23은 복수의 양극측 단자(746)를 도시한다는 점에 유의한다. 그러나, 도 23에 도시된 복수의 양극측 단자(746)는 전기적으로 접속된다.
예를 들어, 양극측 전류원(732)은 L개의 제1 FET(748)를 갖는다. L개의 제1 FET(748) 각각은 동일한 특성을 갖는 전계 효과 트랜지스터이다. 본 실시예에서, L개의 제1 FET(748) 각각은 동일한 특성을 갖는 pMOS 트랜지스터이다.
L개의 제1 FET(748)는 공통으로 접속된 게이트들, 제2 기준 전위들에 접속된 소스들, 및 게이트들 및 양극측 단자들(746)에 접속된 드레인들을 갖는다. 제2 기준 전위는, 예를 들면, 양극측 전원 전압(VDD)이다. 즉, L개의 제1 FET(748) 각각은 다이오드-접속되고, 제2 기준 전위(예를 들어, VDD)에 접속된 소스, 및 양극측 단자(746)에 접속된 게이트 및 드레인을 갖는다. 그 후, 양극측 전류원(732)은 양극측 단자(746)의 전압(제1 FET(748)의 게이트의 전압)을 제1 전압으로서 출력한다.
음극측 전류원(734)은 음극측 단자(750)를 갖는다. 음극측 전류원(734)은 음극측 단자(750)로부터 전류를 출력한다. 또한, 음극측 전류원(734)은 음극측 단자(750)로부터 출력된 전류의 1/L의 값에 대응하는 제2 전압을 출력한다. 예를 들어, 음극측 전류원(734)은 음극측 단자(750)로부터 출력되는 전류의 1/L의 값에 비례하는 제2 전압을 출력한다. 도 23은 복수의 음극측 단자(750)를 도시한다는 점에 유의한다. 그러나, 복수의 음극측 단자(750)는 전기적으로 접속된다.
예를 들어, 음극측 전류원(734)은 L개의 제2 FET(752)를 갖는다. L개의 제2 FET(752) 각각은 제1 FET(748)와 동일한 특성을 갖는 전계 효과 트랜지스터이다. 본 실시예에서, L개의 제2 FET(752) 각각은 제1 FET(748)와 동일한 특성을 갖는 pMOS 트랜지스터이다.
L개의 제2 FET(752)는 공통으로 접속된 게이트들, 제2 기준 전위들에 접속된 소스들, 및 게이트들 및 음극측 단자들(750)에 접속된 드레인들을 갖는다. 즉, L개의 제2 FET(752) 각각은 다이오드-접속되고, 제2 기준 전위(예를 들어, VDD)에 접속된 소스, 및 음극측 단자(750)에 접속된 게이트 및 드레인을 갖는다. 그 후, 음극측 전류원(734)은 음극측 단자(750)의 전압(제2 FET(752)의 게이트의 전압)을 제2 전압으로서 출력한다.
비교 유닛(736)은 양극측 전류원(732)으로부터 출력되는 제1 전압의 크기와 음극측 전류원(734)으로부터 출력되는 제2 전압의 크기를 비교한다. 그 후, 비교 유닛(736)은 제1 전압과 제2 전압 사이의 비교 결과에 대응하는 값을 갖는 출력 신호(y)를 출력한다. 비교 유닛(736)은 제1 전압이 제2 전압보다 작을 때 제1 값(예를 들어, -1)을 갖는 출력 신호를 출력하고, 제1 전압이 제2 전압 이상일 때 제2 값(예를 들어, +1)을 갖는 출력 신호를 출력한다. 비교 유닛(736)은 제1 전압이 제2 전압보다 작을 때에는 제2 값(예를 들어, +1)의 출력 신호를 출력할 수 있고, 제1 전압이 제2 전압 이상일 때에는 제1 값(예를 들어, -1)의 출력 신호를 출력할 수 있다는 점에 유의한다.
M개의 크로스 스위치(738) 각각은 M개의 입력 신호 각각에 대응하여 제공된다. 본 실시예에서, 산술 연산 시스템(720)은, M개의 크로스 스위치(738)로서, 첫번째 크로스 스위치(738-1) 내지 M번째 크로스 스위치(738-M)를 포함한다. 예를 들어, 첫번째 크로스 스위치(738-1)는 첫번째 입력 신호(x1)에 대응하고, 두번째 크로스 스위치(738-2)는 두번째 입력 신호(x2)에 대응하고, M번째 크로스 스위치(738-M)는 M번째 입력 신호(xM)에 대응한다.
M개의 크로스 스위치(738) 각각은 양극측 유입 단자(756), 음극측 유입 단자(758), 제1 단자(760), 및 제2 단자(762)를 갖는다.
M개의 크로스 스위치(738) 각각은 제1 단자(760)를 양극측 유입 단자(756) 및 음극측 유입 단자(758) 중 하나에 접속한다. M개의 크로스 스위치(738) 각각은 제2 단자(762)를 제1 단자(760)가 접속되지 않은 양극측 유입 단자(756) 및 음극측 유입 단자(758) 중 다른 하나에 접속한다. M개의 크로스 스위치(738) 각각은, 대응하는 입력 신호의 값에 따라, 제1 단자(760)와 제2 단자(762)를 양극측 유입 단자(756) 또는 음극측 유입 단자(758)에 접속하는 것 사이를 스위칭한다.
클램프 회로(740)는 M개의 크로스 스위치(738) 각각에 대응하는 M개의 양극측 FET 스위치(766)를 갖는다. 본 실시예에서, 클램프 회로(740)는, M개의 양극측 FET 스위치(766)로서, 첫번째 양극측 FET 스위치(766-1) 내지 M번째 양극측 FET 스위치(766-M)를 갖는다. 예를 들어, 첫번째 양극측 FET 스위치(766-1)는 첫번째 크로스 스위치(738-1)에 대응하고, 두번째 양극측 FET 스위치(766-2)는 두번째 크로스 스위치(738-2)에 대응하고, M번째 양극측 FET 스위치(766-M)는 M번째 크로스 스위치(738-M)에 대응한다.
M개의 양극측 FET 스위치(766) 각각은 클램프 전위(Vclmp)에 접속된 게이트, 양극측 단자(746)에 접속된 소스, 및 대응하는 크로스 스위치(738)의 양극측 유입 단자(756)에 접속된 드레인을 갖는다. M개의 양극측 FET 스위치(766) 각각은 산술 연산 시스템(720)의 연산 동안 소스와 드레인 사이에서 턴온된다. 따라서, M개의 크로스 스위치(738) 각각의 양극측 유입 단자(756)는 산술 연산 시스템(720)의 연산 동안 양극측 전류원(732)의 양극측 단자(746)에 접속됨으로써, 전압은 클램프 전위(Vclmp)로 고정된다.
또한, 클램프 회로(740)는 M개의 크로스 스위치(738) 각각에 대응하는 M개의 음극측 FET 스위치(768)를 갖는다. 본 실시예에서, 클램프 회로(740)는, M개의 음극측 FET 스위치(768)로서, 첫번째 음극측 FET 스위치(768-1) 내지 M번째 음극측 FET 스위치(768-M)를 갖는다. 예를 들어, 첫번째 음극측 FET 스위치(768-1)는 첫번째 크로스 스위치(738-1)에 대응하고, 두번째 음극측 FET 스위치(768-2)는 두번째 크로스 스위치(738-2)에 대응하고, M번째 음극측 FET 스위치(768-M)는 M번째 크로스 스위치(738-M)에 대응한다.
M개의 음극측 FET 스위치(768) 각각은 클램프 전위(Vclmp)에 접속된 게이트, 음극측 단자(750)에 접속된 소스, 및 대응하는 크로스 스위치(738)의 음극측 유입 단자(758)에 접속된 드레인을 갖는다. M개의 음극측 FET 스위치(768) 각각은 산술 연산 시스템(720)의 연산 동안 소스와 드레인 사이에서 턴온된다. 따라서, M개의 크로스 스위치(738) 각각의 음극측 유입 단자(758)는 산술 연산 시스템(720)의 연산 동안 음극측 전류원(734)의 음극측 단자(750)에 접속됨으로써, 전압은 클램프 전위(Vclmp)로 고정된다.
계수 저장 유닛(742)은 M개의 계수 각각에 대응하는 M개의 셀(772)을 갖는다. 본 실시예에서, 계수 저장 유닛(742)은, M개의 셀(772)로서, 첫번째 셀(772-1) 내지 M번째 셀(772-M)을 갖는다. 예를 들어, 첫번째 셀(772-1)은 첫번째 계수(w1)에 대응하고, 두번째 셀(772-2)은 두번째 계수(w2)에 대응하며, M번째 셀(772-M)은 M번째 계수(wM)에 대응한다. 첫번째 계수(w1)는 첫번째 입력 신호(x1)에 대응하고, 두번째 계수(w2)는 제2 입력 신호(x2)에 대응하고, M번째 계수(wM)는 M번째 입력 신호(xM)에 대응한다는 점에 유의한다. 따라서, 예를 들어, 첫번째 셀(772-1)은 첫번째 크로스 스위치(738-1)에 대응하고, 두번째 셀(772-2)은 두번째 크로스 스위치(738-2)에 대응하고, M번째 셀(772-M)은 M번째 크로스 스위치(738-M)에 대응한다.
M개의 셀(772) 각각은 제1 트랜지스터(774) 및 제2 트랜지스터(776)를 포함한다. 제1 트랜지스터(774)는 대응하는 크로스 스위치(738)의 제1 단자(760)에 접속된 드레인 및 제1 기준 전위에 접속된 소스를 갖는다. 제1 기준 전위는 예를 들어, 접지이다. 제2 트랜지스터(776)는 대응하는 크로스 스위치(738)의 제2 단자(762)에 접속된 드레인 및 제1 기준 전위에 접속된 소스를 갖는다.
트랜지스터(1)(도 1 참조)는 각각 제1 트랜지스터(774) 및 제2 트랜지스터(776)에 사용될 수 있다. 제1 트랜지스터(774) 및 제2 트랜지스터(776)는 계수를 연속적인 아날로그 정보로서 각각 저장할 수 있다.
제1 트랜지스터(774) 및 제2 트랜지스터(776)에서, 저항값의 크기 관계는 대응하는 계수의 값에 따라 스위칭된다. 예를 들어, 설정 유닛(도시되지 않음)은 M개의 입력 신호를 수신하기 전에 M개의 계수를 수신한다. 그 후, 설정 유닛은 수신된 M개의 계수 각각에 따라 대응하는 셀(772)에 포함된 제1 트랜지스터(774) 및 제2 트랜지스터(776)의 저항값들의 크기 관계를 설정한다.
예를 들어, 복수의 셀(772) 각각에서, 대응하는 계수가 +1이면, 제1 트랜지스터(774)는 제1 저항값으로 설정되고, 제2 트랜지스터(776)는 제1 저항값과 상이한 제2 저항값으로 설정된다. 복수의 셀(772) 각각에서, 대응하는 계수가 -1이면, 제1 트랜지스터(774)는 제2 저항값으로 설정되고, 제2 트랜지스터(776)는 제1 저항값으로 설정된다.
그 후, M개의 크로스 스위치(738) 각각은, 대응하는 입력 신호의 값에 따라, 양극측 단자(746)(양극측 유입 단자(756)) 및 음극측 단자(750)(음극측 유입 단자(758))에 대한 제1 단자(760)와 제2 단자(762)의 스트레이트 접속(straight connection) 또는 역방향 접속(reverse connection) 사이에서 스위칭한다.
예를 들어, 스트레이트 접속의 경우, M개의 크로스 스위치(738) 각각은 제1 단자(760)와 양극측 단자(746)(양극측 유입 단자(756))를 접속하고, 제2 단자(762)와 음극측 단자(750)(음극측 유입 단자(758))를 접속한다. 역방향 접속의 경우, M개의 크로스 스위치(738) 각각은 제1 단자(760)와 음극측 단자(750)(음극측 유입 단자(758))를 접속하고, 제2 단자(762)와 양극측 단자(746)(양극측 유입 단자(756))를 접속한다.
예를 들어, M개의 크로스 스위치(738) 각각은, 대응하는 입력 신호의 값이 +1이면 스트레이트 접속되고, 대응하는 입력 신호의 값이 -1이면 역방향 접속된다.
대안적으로, M개의 크로스 스위치(738) 각각은, 대응하는 입력 신호의 값이 +1이면 역방향 접속되고, 대응하는 입력 신호의 값이 -1이면 스트레이트 접속될 수 있다.
상술한 바와 같이, 제7 실시예에서, 비휘발성 메모리 디바이스(700)는 제1 실시예의 트랜지스터(1)를 사용하여 뉴런을 시뮬레이션하는 비선형 연산을 행하는 산술 연산 시스템으로서 구성된다. 따라서, 계수를 연속적인 아날로그 정보로서 높은 정확도로 저장할 수 있는 산술 연산 시스템을 구성할 수 있다.
(제8 실시예)
다음으로, 제8 실시예에 따른 비휘발성 메모리 디바이스에 대해서 설명할 것이다. 이하에서는, 제1 내지 제7 실시예와 다른 부분들을 중심으로 설명할 것이다.
제8 실시예에서는, 비휘발성 메모리 디바이스(800)로서, 제1 실시예의 트랜지스터(1)를 사용하여 곱-합 연산을 수행하기 위한 산술 연산 시스템의 구성을 나타낸다.
비휘발성 메모리 디바이스(800)는 도 24에 도시한 바와 같이 산술 연산 시스템(820)으로서 하드웨어로 구성될 수 있다. 산술 연산 시스템(820)은 곱-합 연산에 의해 병렬로 신경망 내의 특정 계층의 복수의 뉴런을 계산한다. 산술 연산 시스템(820)은 복수의 트랜지스터(1)의 크로스바 어레이 구성에 의한 곱-합 연산의 구성을 실현한다(도 1 참조). 산술 연산 시스템(820)에서, 곱-합 연산 이외의 연산은 디지털 회로에 의해 수행될 수 있다.
산술 연산 시스템(820)은 복수의 DA 컨버터(DAC)(821-0 내지 821-4), 크로스바 어레이 구성(822), 및 복수의 AD 컨버터(ADC)(823-0 내지 823-4)를 갖는다. 크로스바 어레이 구성(822)은 복수의 워드선 WL0 내지 WL4, 복수의 비트선 BL0 내지 BL4, 복수의 소스선 SL0 내지 SL4, 및 복수의 트랜지스터((801)(0, 0) 내지 (801)(4, 4))를 갖는다. 워드선들 WL0 내지 WL4 각각은 행 방향으로 연장되고 열 방향으로 배열된다. 비트선들 BL0 내지 BL4 각각은 열 방향으로 연장되고 행 방향으로 배열된다. 소스선들 SL0 내지 SL4 각각은, 트랜지스터(801)를 사이에 두고 대응하는 비트선 BL과 반대측에 배치되고, 열 방향으로 연장되며, 행 방향으로 배열된다. 트랜지스터(1)(도 1 참조)는 트랜지스터(801) 각각에 사용된다. 트랜지스터들((801)(0, 0) 내지 (801)(4, 4)) 각각은, 각각, 복수의 워드선 WL0 내지 WL4, 복수의 비트선 BL0 내지 BL4, 및 복수의 소스선 SL0 내지 SL4에 대응한다.
크로스바 어레이 구성(822)에서, 복수의 트랜지스터((801)(0, 0) 내지 (801)(4, 4))는 복수의 워드선 WL0 내지 WL4와 복수의 비트선 BL0 내지 BL4가 교차하는 위치에 배치된다. 트랜지스터들(801) 각각은 대응하는 소스선 SL에 접속된 소스 전극, 대응하는 워드선 WL에 접속된 게이트 전극, 및 대응하는 비트선 BL에 접속된 드레인 전극을 갖는다. 트랜지스터들(801(0, 0) 내지 801(4, 4)) 각각은 수신된 신호에 가중치들 W0, 0 내지 W4, 4을 곱하여 곱셈 결과의 신호를 생성하는 곱셈 소자로서 기능한다. 각각의 트랜지스터(801(0, 0) 내지 801(4, 4))에 대해, 게이트 전극에 포함된 전지 구조의 충전 상태는 가중치들 W0, 0 내지 W4, 4에 대응하는 충전 상태로 설정될 수 있고, 온-저항 값은 충전 상태에 대응하는 값으로 설정될 수 있다. 비트선들 BL0 내지 BL4 각각은 열 방향으로 배열된 복수의 트랜지스터(801)의 신호를 가산하는 가산 소자로서 기능한다.
복수의 DA 컨버터(821-0 내지 821-4)는 복수의 디지털 값 D0 내지 D4를 DA-변환하여 복수의 워드선 전압 X0 내지 X4를 생성하고, 복수의 워드선 전압 X0 내지 X4를 복수의 워드선 WL0 내지 WL4에 공급한다. 복수의 워드선 전압 X0 내지 X4는 복수의 트랜지스터(801(0, 0) 내지 801(4, 4))에 병렬로 인가된다. 복수의 워드선 전압 X0 내지 X4는 복수의 가중치 W0, 0 내지 W4, 4와 곱해지고 각 열에 대해 합산되어 복수의 비트 라인 전류 Y0 내지 Y4를 생성한다. 복수의 AD 변환기(823-0 내지 823-4)는 복수의 비트선 전류 Y0 내지 Y4에 대응하는 복수의 비트선 전압을 AD-변환하여 복수의 디지털값 D0' 내지 D4'를 생성하고, 복수의 디지털값을 출력한다.
복수의 트랜지스터(801(0, 0) 내지 801(4, 4))에서, 가중치 W0, 0 내지 W4, 4의 값에 따라 미리 결정된 바이어스 전압이 게이트 전극 및 웰 영역에 미리 인가된다. 따라서, 게이트 전극에 포함된 전지 구조의 충전 상태는 가중치 W0, 0 내지 W4, 4에 대응하는 충전 상태로 설정될 수 있고, 온-저항 값은 충전 상태에 대응하는 값으로 설정될 수 있다. 가중치 W0, 0 내지 W4, 4는 트랜지스터들(801(0, 0) 내지 801(4, 4))에 대해 미리 설정된 전지 구조의 충전 상태에 따라 연속적인 아날로그 정보로서 설정될 수 있다. 즉, 산술 연산 시스템(820)은 가중치 W0, 0 내지 W4, 4의 값을 높은 정확도로 학습할 수 있는 곱-합 연산 시스템으로서 구성될 수 있다.
전술된 바와 같이, 제8 실시예에서, 비휘발성 메모리 디바이스(800)는 제1 실시예의 트랜지스터(1)를 사용하여 곱-합 연산을 수행하기 위한 산술 연산 시스템으로서 구성된다. 따라서, 연속적인 아날로그 정보로서 가중치 값을 높은 정확도로 학습할 수 있는 곱-합 연산 시스템을 구성할 수 있다.
특정 실시예가 설명되었지만, 이러한 실시예는 단지 예로서 제시된 것이고, 본 발명의 범위를 제한하려는 것은 아니다. 실제로, 본 명세서에 기재된 신규의 실시예는 각종 다른 형태로 구현될 수 있고; 또한, 본 명세서에 설명된 실시예의 형태에서의 각종 생략, 대체 및 변경이 본 발명의 사상을 벗어나지 않고 행해질 수 있다. 첨부된 청구항 및 이들의 등가물은 발명의 범위 및 사상에 속하는 형태나 수정을 포함하도록 의도된다.

Claims (13)

  1. 비휘발성 메모리 디바이스로서,
    복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터 각각은 전계 효과형이고 게이트 전극 및 채널 영역을 갖고,
    상기 게이트 전극은:
    상기 채널 영역을 덮는 터널 절연막;
    상기 터널 절연막에 대하여 상기 채널 영역의 반대측에 배치된 제1 집전체막;
    상기 터널 절연막과 상기 제1 집전체막 사이에 배치된 이온 도전체막;
    상기 터널 절연막과 상기 이온 도전체막 사이에 배치된 제1 전극막- 상기 제1 전극막은 상기 이온 도전체막과 접촉함 -;
    상기 이온 도전체막과 상기 제1 집전체막 사이에 배치된 제2 전극막- 상기 제2 전극막은 상기 이온 도전체막과 접촉함 -; 및
    상기 터널 절연막과 상기 제2 전극막 사이에 배치된 제2 집전체막을 포함하는 비휘발성 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 전극막은 상기 이온 도전체막에 대한 양극으로서 기능하고,
    상기 제2 전극막은 상기 이온 도전체막에 대한 음극으로서 기능하는 비휘발성 메모리 디바이스.
  3. 제1항에 있어서,
    상기 제1 전극막은 상기 이온 도전체막에 대한 음극으로서 기능하고,
    상기 제2 전극막은 상기 이온 도전체막에 대한 양극으로서 기능하는 비휘발성 메모리 디바이스.
  4. 제1항에 있어서,
    상기 제1 전극막은 상기 이온 도전체막보다 얇고,
    상기 제2 전극막은 상기 이온 도전체막보다 얇은 비휘발성 메모리 디바이스.
  5. 제1항에 있어서,
    상기 게이트 전극은:
    상기 제2 전극막과 상기 제1 전극막 사이에 배치된 제2 이온 도전체막;
    상기 제2 전극막과 상기 제2 이온 도전체막 사이에 배치된 제3 전극막- 상기 제3 전극막은 상기 제2 이온 도전체막과 접촉함 -; 및
    상기 제2 이온 도전체막과 상기 제1 전극막 사이에 배치된 제4 전극막- 상기 제4 전극막은 상기 제2 이온 도전체막과 접촉함 -을 추가로 포함하는 비휘발성 메모리 디바이스.
  6. 제1항에 있어서,
    상기 제1 전극막 및 상기 제2 전극막은 각각 전자-이온 혼합 도전체, 알칼리 금속, 및 알칼리 토금속 중 적어도 하나를 포함하는 비휘발성 메모리 디바이스.
  7. 제1항에 있어서,
    상기 제1 전극막, 상기 이온 도전체막, 및 상기 제2 전극막은 이차 전지를 구성하는 비휘발성 메모리 디바이스.
  8. 제7항에 있어서,
    상기 이차 전지는 리튬 전지 또는 마그네슘 전지인 비휘발성 메모리 디바이스.
  9. 제7항에 있어서,
    상기 비휘발성 메모리 디바이스는 상기 이차 전지의 기전력으로서 상기 트랜지스터에 아날로그 정보를 저장하는 비휘발성 메모리 디바이스.
  10. 제9항에 있어서,
    상기 비휘발성 메모리 디바이스는 상기 채널 영역으로부터 상기 터널 절연막을 통해 상기 제2 전극막에 전하를 축적하고, 상기 아날로그 정보를 상기 트랜지스터에 저장하는 비휘발성 메모리 디바이스.
  11. 제10항에 있어서,
    상기 트랜지스터는 상기 터널 절연막을 따라 상기 채널 영역의 양측에 인접하는 소스 전극 및 드레인 전극을 추가로 갖고,
    상기 비휘발성 메모리 디바이스는 상기 드레인 전극과 상기 소스 전극 사이에 흐르는 드레인 전류를 관측하고, 상기 트랜지스터로부터 상기 아날로그 정보를 판독하는 비휘발성 메모리 디바이스.
  12. 제11항에 있어서,
    상기 트랜지스터의 상기 채널 영역에 대하여 상기 게이트 전극의 반대측에 배치된 다이오드를 추가로 포함하는 비휘발성 메모리 디바이스.
  13. 비휘발성 메모리 디바이스로서,
    복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터 각각은 전계 효과형이고 게이트 전극 및 채널 영역을 갖고,
    상기 게이트 전극은:
    상기 채널 영역을 덮는 터널 절연막;
    상기 터널 절연막에 대하여 상기 채널 영역의 반대측에 배치된 집전체막;
    상기 터널 절연막과 상기 집전체막 사이에 배치된 이온 도전체막;
    상기 터널 절연막과 상기 이온 도전체막 사이에 배치된 제1 전극막- 상기 제1 전극막은 상기 이온 도전체막과 접촉함 -; 및
    상기 이온 도전체막과 상기 집전체막 사이에 배치된 제2 전극막- 상기 제2 전극막은 상기 이온 도전체막과 접촉함 -을 포함하는 비휘발성 메모리 디바이스.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943169B2 (en) * 2017-03-07 2021-03-09 International Business Machines Corporation Battery-based neural network weights
CN117236261B (zh) * 2023-11-15 2024-03-08 深圳市深鸿盛电子有限公司 Mos管参数模型的构建方法、装置、设备及存储介质

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172204A (en) 1991-03-27 1992-12-15 International Business Machines Corp. Artificial ionic synapse
KR100567889B1 (ko) 2003-12-31 2006-04-04 동부아남반도체 주식회사 플래시 메모리 소자의 제조 방법
US8093575B2 (en) 2009-04-20 2012-01-10 Hewlett-Packard Development Company, L.P. Memristive device with a bi-metallic electrode
WO2010151844A2 (en) 2009-06-25 2010-12-29 Georgia Tech Research Corporation Metal oxide structures, devices, & fabrication methods
JP5591876B2 (ja) 2012-06-22 2014-09-17 株式会社東芝 誤り訂正装置、誤り訂正方法およびプログラム
US9019769B2 (en) * 2012-12-11 2015-04-28 Macronix International Co., Ltd. Semiconductor device and manufacturing method and operating method for the same
KR102074942B1 (ko) * 2013-07-29 2020-02-10 삼성전자 주식회사 비휘발성 메모리 트랜지스터 및 이를 포함하는 소자
JP6556768B2 (ja) 2017-01-25 2019-08-07 株式会社東芝 積和演算器、ネットワークユニットおよびネットワーク装置
CN107068708B (zh) * 2017-03-23 2019-08-06 北京航空航天大学 一种浮栅忆阻器
JP6773621B2 (ja) 2017-09-15 2020-10-21 株式会社東芝 演算装置
JP6786466B2 (ja) 2017-11-17 2020-11-18 株式会社東芝 ニューラルネットワーク装置および演算装置
US10192161B1 (en) 2017-12-13 2019-01-29 International Business Machines Corporation Lithium-drift based resistive processing unit for accelerating machine learning training
US10777267B2 (en) 2018-01-08 2020-09-15 International Business Machines Corporation High speed thin film two terminal resistive memory
US10467524B1 (en) 2018-06-06 2019-11-05 International Business Machines Corporation Three-terminal neuromorphic vertical sensing
JP6970058B2 (ja) 2018-07-19 2021-11-24 株式会社東芝 演算装置
JP6926037B2 (ja) 2018-07-26 2021-08-25 株式会社東芝 シナプス回路、演算装置およびニューラルネットワーク装置
JP6972057B2 (ja) 2019-03-15 2021-11-24 株式会社東芝 演算装置
JP6946364B2 (ja) 2019-03-18 2021-10-06 株式会社東芝 ニューラルネットワーク装置
JP6989552B2 (ja) 2019-03-18 2022-01-05 株式会社東芝 ニューラルネットワーク装置
JP7034984B2 (ja) 2019-05-30 2022-03-14 株式会社東芝 演算装置
JP7027371B2 (ja) 2019-06-03 2022-03-01 株式会社東芝 ニューラルネットワークの演算装置、ニューラルネットワーク、ニューラルネットワークの制御方法
JP7118930B2 (ja) 2019-08-19 2022-08-16 株式会社東芝 スパイキングニューラルネットワーク装置およびその学習方法
JP7132196B2 (ja) 2019-09-17 2022-09-06 株式会社東芝 処理装置および推論システム

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