TW201810615A - 記憶元件及其製造方法 - Google Patents

Abstract

一種記憶元件包括基底與閘極結構。閘極結構位於基底上。閘極結構包括堆疊閘極以及位於堆疊閘極旁的選擇閘極。選擇閘極的最高頂面低於堆疊閘極的最高頂面。

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

非揮發性記憶體（nonvolatile memory）現今被應用於各種電子裝置上，如用於儲存結構資料、程式資料等等。快閃記憶體（flash memory）即為一種非揮發性記憶體，其可進行多次資料存入、讀取與清除等的動作，因此成為記憶體市場中成長頗為快速的產品之一。

一般而言，快閃記憶體包括堆疊閘極快閃記憶體（stack gate flash memory）以及分離閘極快閃記憶體（split gate flash memory）。相較於堆疊閘極快閃記憶體，分離閘極快閃記憶體具有高程式化效率（programming efficiency）、低功率消耗以及避免過度抹除（over-erase）等優勢。然而，分離閘極快閃記憶體需要額外增加分離閘極區域，其使得整個記憶胞尺寸變大，進而導致記憶元件集積度無法增加的問題。

本發明提供一種具有分離閘極的記憶元件及其製造方法，其具有高程式化效率、減少干擾以及增加資料保持（data retention）與循環耐久裕度（cycling endurance margin）的特性。

本發明提供一種記憶元件，包括基底與閘極結構。閘極結構位於基底上。閘極結構包括堆疊閘極以及位於堆疊閘極旁的選擇閘極。選擇閘極的最高頂面低於堆疊閘極的最高頂面。

本發明提供一種記憶元件，包括基底、源極區、汲極區、至少兩個堆疊閘極以及至少兩個選擇閘極。源極區與汲極區皆位於基底中。堆疊閘極分別位於源極區的兩側的基底上。選擇閘極分別位於汲極區的兩側的基底上。汲極區兩側的選擇閘極之間的距離大於源極區兩側的堆疊閘極之間的距離。

本發明提供一種記憶元件的製造方法，其步驟如下。於基底中形成至少一摻雜區。於摻雜區的兩側的基底上分別形成至少兩個閘極結構。各閘極結構包括堆疊閘極與位於堆疊閘極旁的選擇閘極。選擇閘極的最高頂面低於堆疊閘極的最高頂面。於堆疊閘極與選擇閘極之間形成閘間介電層。

基於上述，本發明提供一種記憶元件及其製造方法，其藉由在習知記憶元件的堆疊閘極區域中形成堆疊閘極與選擇閘極。在不增加閘極面積的情況下，本發明記憶元件可具有高程式化效率、減少干擾、增加資料保持與循環耐久裕度、低功率消耗以及避免過度抹除等功效。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

圖1A為習知的一種記憶元件的上視圖。圖1B為依照本發明第一實施例的一種記憶元件的上視圖。

請參照圖1A，習知的記憶元件10包括基底100、多個堆疊閘極12、至少一源極區22、多個汲極區24、多條字元線WL以及多個主動區AA。字元線WL沿著第一方向D1延伸，且沿第二方向D2相互排列。主動區AA沿著第二方向D2延伸，且沿第一方向D1相互排列。主動區AA與字元線WL的重疊區域或相交區域為堆疊閘極12的區域。

請參照圖1B，本發明第一實施例的記憶元件20包括基底100、多個堆疊閘極102、多個選擇閘極120、至少一源極區202、多個汲極區204、多條字元線WL、多條選擇線SL（selection lines）以及多個主動區AA。字元線WL位於選擇線SL旁，兩者皆沿著第一方向D1延伸，且沿第二方向D2相互排列。主動區AA沿著第二方向D2延伸，且沿第一方向D1相互排列。主動區AA與字元線WL的重疊區域或相交區域為堆疊閘極102的區域。主動區AA與選擇線SL的重疊區域或相交區域為選擇閘極120的區域。堆疊閘極102分別位於源極區202的兩側；而選擇閘極120則分別位於汲極區204的兩側。

請同時參照圖1A與圖1B，習知的堆疊閘極12的寬度W1與本實施例之堆疊閘極102與選擇閘極120的總和寬度W2相同。換言之，本實施例藉由在習知的堆疊閘極12的區域中形成堆疊閘極102與選擇閘極120。因此，本實施例的記憶元件20可在不增加閘極面積的情況下，同時具有堆疊閘極與選擇閘極的優點。

以下將以圖1B的A-A’線的剖面圖為例來進行說明本實施例的記憶元件的製造流程。

圖2A至圖2K是沿著圖1B之A-A’線之第二實施例的一種記憶元件之製造流程的剖面示意圖。

請參照圖2A，本發明之第二實施例提供一種記憶元件的製造方法，其步驟如下。首先，提供基底100。在本實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（SOI）。

之後，於基底100中形成摻雜區202、204。在一實施例中，摻雜區202可例如是源極區（以下稱為源極區202）；而摻雜區204可例如是汲極區（以下稱為汲極區204）。源極區202與汲極區204相互交替而不重疊。

接著，於基底100上形成多個堆疊閘極102。詳細地說，堆疊閘極102由穿隧介電層104、浮置閘極106、閘間介電層108、第一控制閘極110、第二控制閘極112以及介電層114、116依序堆疊而成。在本實施例中，穿隧介電層104的材料可例如是氧化矽，其形成方法可以是化學氣相沉積法、熱氧化法等。浮置閘極106的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法。閘間介電層108可例如是由氧化層/氮化層/氧化層（Oxide/Nitride/Oxide, ONO）所構成的複合層，此複合層可為三層或更多層，本發明並不限於此，其形成方法可例如是化學氣相沈積法。第一控制閘極110的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法。第二控制閘極112的材料可例如是金屬矽化物，所述金屬矽化物可例如是矽化鎢（WSi_x ），其形成方法可以是化學氣相沈積法。介電層114、116可例如是單層結構、雙層結構或多層結構。在本實施例中，介電層114的材料可例如是氮化矽；介電層116的材料可例如是氧化矽、四乙氧基矽烷（TEOS）氧化物或其組合。介電層114、116的形成方法可以是化學氣相沈積法。

值得注意的是，堆疊閘極102分別位於源極區202與汲極區204之間。為了後續在汲極區204兩側的基底100上形成選擇閘極120（如圖2G所示），在此階段中，汲極區204兩側的堆疊閘極102之間的距離大於源極區202兩側的堆疊閘極102之間的距離。

請參照圖2B，在堆疊閘極102的兩側形成閘間介電層118。詳細地說，先在基底100上形成閘間介電材料層（未繪示），以覆蓋堆疊閘極102以及基底100的表面。然後，進行非等向性蝕刻製程，移除部分閘間介電材料層，以暴露堆疊閘極102的頂面。在一實施例中，閘間介電層118可例如是單層結構、雙層結構或多層結構。在本實施例中，閘間介電層118可例如是三層結構，從堆疊閘極102的內側往外延伸可依序為氧化層、氮化層以及氧化層。需注意的是，由於最外層的氧化層的形成方法為臨場蒸氣產生（ISSG）法，其可將中間的氮化層轉變為氧化層或是氮氧化層。另外，在形成閘間介電層118時，一部分的閘間介電材料層覆蓋基底100的表面，以形成墊層（pad layer）119，其可避免後續沈積或蝕刻製程損壞基底100的表面。另一部分的閘間介電材料層則位於浮置閘極106旁，以形成閘介電層124。

接著，在基底100上形成選擇閘極材料層（未繪示），以覆蓋堆疊閘極102以及基底100的表面。然後，進行非等向性蝕刻製程，移除部分選擇閘極材料層，以暴露墊層119的表面。此時，位於閘介電層124上的選擇閘極材料層可視為選擇閘電極122，其與閘介電層124構成選擇閘極120。也就是說，選擇閘極120是以間隙壁形式形成於汲極區204兩側的堆疊閘極102的側壁上。在一實施例中，選擇閘電極122的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法。閘介電層124的材料可例如是氧化矽、氮氧化矽或其組合，其形成方法可以是化學氣相沈積法。

需注意的是，由於源極區202兩側的堆疊閘極102之間的距離小於汲極區204兩側的堆疊閘極102之間的距離，因此，在移除部分選擇閘極材料層時，源極區202上的墊層119的表面並不會被暴露。也就是說，仍有部分選擇閘極材料層殘留在源極區202上，以形成選擇閘電極122a。如圖2B所示，源極區202兩側的堆疊閘極102之間的選擇閘電極122a為一連續結構，而且選擇閘電極122a的頂面呈一凹陷表面。

請參照圖2C，在選擇閘極120的兩側形成介電層126，其中介電層126的最頂表面低於堆疊閘極102的最頂表面或是選擇閘極120的最頂表面。具體來說，介電層126的形成方法類似上述選擇閘電極122的形成方法，於此便不再贅述。在一實施例中，介電層126的材料可例如是氮化矽。

請參照圖2D，於基底100上共形地（conformally）形成介電層128。介電層128的材料可例如是氧化矽、四乙氧基矽烷（TEOS）氧化物或其組合。介電層128的形成方法可以是化學氣相沈積法。

請參照圖2E，於基底100上形成圖案化光阻層130。具體來說，圖案化光阻層130具有開口131。開口131暴露部分介電層128的表面。從另一方面來看，圖案化光阻層130覆蓋並保護預計要形成選擇閘極120的區域（亦即汲極區204兩側的選擇閘極120）。

請參照圖2E與圖2F，以圖案化光阻層130為罩幕，進行蝕刻製程，移除部分介電層128。在一實施例中，蝕刻製程可例如是乾式蝕刻製程，所述乾式蝕刻製程可以是反應性離子蝕刻法（Reactive Ion Etching，RIE）。之後，再移除圖案化光阻層130。

請參照圖2F與圖2G，以剩餘的介電層128為罩幕，進行蝕刻製程，移除選擇閘電極122a。換言之，在進行此蝕刻製程之後，源極區202兩側的堆疊閘極102的側壁上的選擇閘電極122a被移除，僅留下汲極區204兩側的堆疊閘極102的側壁上的選擇閘電極122（亦即選擇閘極120）。

請參照圖2G與圖2H，形成間隙壁136於選擇閘極120的側壁上，並形成間隙壁138於堆疊閘極102的側壁上，以避免後續蝕刻製程損害堆疊閘極102與選擇閘極120。在一實施例中，間隙壁136、138的材料可例如是氧化物、氮化物或其組合，其形成方法可以是化學氣相沈積法。值得一提的是，在形成間隙壁136、138之後，選擇閘極120的頂面、源極區202的頂面以及汲極區204的頂面被暴露。接著，進行金屬矽化製程，以同時於選擇閘極120的頂面上、於源極區202的頂面上以及於汲極區204的頂面上分別形成矽化金屬層132、134。

詳細地說，金屬矽化製程的步驟是先在基底100上形成金屬層（未繪示），以與選擇閘極120的頂面、源極區202的頂面以及汲極區204的頂面接觸。在一實施例中，金屬層的材料可例如是鎢、鈦、鈷、鉭、鎳、鉑、鈀或其合金等金屬材料。但金屬層的材料並不限於此，只要能與含矽的基底100或是含矽的選擇閘極120形成矽化金屬材料均是本發明涵蓋的範圍。接著，進行第一熱回火（Anneal）製程，以使金屬層與所接觸的含矽的選擇閘極120、含矽的源極區202以及含矽的汲極區204反應分別形成矽化金屬層132、134。在一實施例中，矽化金屬層132、134的材料可例如是矽化鎢、矽化鈦、矽化鈷、矽化鉭、矽化鎳、矽化鉑、矽化鈀或其組合。然後，進行選擇性蝕刻製程，移除未進行反應的金屬層。之後，進行第二熱回火製程，以降低矽化金屬層132、134的電阻值。

請參照圖2H與圖2I，於源極區202的基底100上形成圖案化犧牲層139。圖案化犧牲層139填入源極區202上的溝渠或空間並定義後續形成源極接觸窗142的區域（如圖2K所示）。在一實施例中，圖案化犧牲層139的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法。

接著，於基底100上形成介電層140。介電層140填入汲極區204上的溝渠或空間，並覆蓋堆疊閘極102、選擇閘極120、矽化金屬層132以及圖案化犧牲層139的表面。在一實施例中，介電層140的材料可例如是階梯覆蓋能力較好的旋塗玻璃（SOG）、硼磷矽玻璃（BPSG）、磷矽玻璃（PSG）或其組合，其形成方法可以是化學氣相沈積法。之後，進行化學機械研磨（CMP）製程，以平坦化介電層140的頂面。

然後，對介電層140進行微影與蝕刻製程，以於汲極區204上形成接觸窗開口（contact opening）141。接觸窗開口141暴露汲極區204上的矽化金屬層134的表面。接觸窗開口141定義後續形成汲極接觸窗144的區域（如圖2K所示）。

請參照圖2I與圖2J，移除圖案化犧牲層139，以形成接觸窗開口143。接觸窗開口143暴露源極區202上的矽化金屬層134的表面。

請參照圖2J與圖2K，於接觸窗開口141、143中填入導體材料，以分別形成汲極接觸窗144以及源極接觸窗142。在一實施例中，源極接觸窗142以及汲極接觸窗144的材料可例如是鎢（W），其形成方法可以是物理氣相沈積法。

請參照圖2K，本發明第二實施例的記憶元件20a包括基底100、閘極結構150、源極區202、汲極區204、源極接觸窗142以及汲極接觸窗144。閘極結構150位於基底100上。閘極結構150包括堆疊閘極102與位於堆疊閘極102旁的選擇閘極120。選擇閘極120的最高頂面低於堆疊閘極102的最高頂面。詳細地說，選擇閘極120的頂面為非平面。選擇閘極120的高度自靠近堆疊閘極102往遠離堆疊閘極102的方向漸縮。也就是說，選擇閘極120的高度H2會逐漸減少為高度H3。在一實施例中，選擇閘極120的高度H2、H3對堆疊閘極102的高度H1的高度比可例如是0.92：1至0.84：1。

另外，選擇閘極120具有閘介電層124。堆疊閘極102具有穿隧介電層104。閘介電層124的厚度可大於穿隧介電層104的厚度，以承受記憶元件20a操作時的高電壓。在一實施例中，閘介電層124的材料可例如是氧化矽、氮氧化矽或其組合。此外，選擇閘極120的頂面上具有矽化金屬層132，以降低電阻值。堆疊閘極102與選擇閘極120之間具有閘間介電層118，以電性隔離堆疊閘極102與選擇閘極120。

如圖2K所示，源極區202與汲極區204皆位於基底100中。源極區202與汲極區204的數量為多個，兩者相互交替而不重疊。源極區202與汲極區204的兩側分別具有閘極結構150。不同的是，閘極結構150的堆疊閘極102靠近源極區202的兩側；而閘極結構150的選擇閘極120則是靠近汲極區204的兩側。

另外，源極接觸窗142位於源極區202上。源極接觸窗142藉由矽化金屬層134與源極區202電性連接，以降低電阻值。汲極接觸窗144位於汲極區204上。汲極接觸窗144藉由矽化金屬層134與汲極區204電性連接，以降低電阻值。詳細地說，汲極接觸窗144的底面積大於源極接觸窗142的底面積，因此，汲極接觸窗144兩側的選擇閘極120之間的距離大於源極接觸窗142兩側的堆疊閘極102之間的距離。在一實施例中，源極接觸窗142可例如是自對準接觸窗（self-align contact）；而汲極接觸窗144則不是自對準接觸窗。

此外，本實施例之記憶元件20a更包括間隙壁136、138位於閘極結構150的側壁上。從圖2K可知，位於選擇閘極120的側壁上的間隙壁136的厚度可大於位於堆疊閘極102的側壁上的間隙壁138的厚度，以避免形成汲極接觸窗144的蝕刻製程損害閘極結構150。

綜上所述，本發明提供一種記憶元件及其製造方法，其藉由在習知記憶元件的堆疊閘極區域中形成堆疊閘極與選擇閘極。在不增加閘極面積的情況下，本發明記憶元件可具有高程式化效率、減少干擾、增加資料保持與循環耐久裕度、低功率消耗以及避免過度抹除等功效。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20、20a‧‧‧記憶元件

12‧‧‧堆疊閘極

22‧‧‧源極區

24‧‧‧汲極區

100‧‧‧基底

102‧‧‧堆疊閘極

104‧‧‧穿隧介電層

106‧‧‧浮置閘極

108‧‧‧閘間介電層

110‧‧‧第一控制閘極

112‧‧‧第二控制閘極

114、116、126、128、140‧‧‧介電層

118‧‧‧閘間介電層

119‧‧‧墊層

120‧‧‧選擇閘極

122、122a‧‧‧選擇閘電極

124‧‧‧閘介電層

130‧‧‧圖案化光阻層

131‧‧‧開口

132、134‧‧‧矽化金屬層

136、138‧‧‧間隙壁

139‧‧‧圖案化犧牲層

141、143‧‧‧接觸窗開口

142‧‧‧源極接觸窗

144‧‧‧汲極接觸窗

150‧‧‧閘極結構

202‧‧‧源極區（摻雜區）

204‧‧‧汲極區（摻雜區）

AA‧‧‧主動區

D1‧‧‧第一方向

D2‧‧‧第二方向

H1、H2、H3‧‧‧高度

SL‧‧‧選擇線

WL‧‧‧字元線

W1、W2‧‧‧寬度

圖1A為習知的一種記憶元件的上視圖。 圖1B為依照本發明第一實施例的一種記憶元件的上視圖。 圖2A至圖2K是沿著圖1B之A-A’線之第二實施例的一種記憶元件之製造流程的剖面示意圖。

Claims (18)

1. 一種記憶元件，包括： 一閘極結構，位於一基底上，其中該閘極結構包括： 一堆疊閘極；以及 一選擇閘極，位於該堆疊閘極旁，其中該選擇閘極的最高頂面低於該堆疊閘極的最高頂面。
2. 如申請專利範圍第1項所述的記憶元件，其中該選擇閘極的頂面為非平面，該選擇閘極的高度自靠近該堆疊閘極往遠離該堆疊閘極的方向漸縮。
3. 如申請專利範圍第1項所述的記憶元件，其中該選擇閘極的高度對該堆疊閘極的高度的高度比為0.92：1至0.84：1。
4. 如申請專利範圍第1項所述的記憶元件，其中該選擇閘極具有一閘介電層，該堆疊閘極具有一穿隧介電層，該閘介電層的厚度大於該穿隧介電層的厚度。
5. 如申請專利範圍第1項所述的記憶元件，更包括一閘間介電層位於該堆疊閘極與該選擇閘極之間。
6. 如申請專利範圍第1項所述的記憶元件，更包括一矽化金屬層位於該選擇閘極的頂面上，其中該矽化金屬層的材料包括矽化鎢、矽化鈦、矽化鈷、矽化鉭、矽化鎳、矽化鉑、矽化鈀或其組合。
7. 一種記憶元件，包括： 一源極區，位於一基底中； 一汲極區，位於該基底中； 至少兩個堆疊閘極，分別位於該源極區的兩側的該基底上；以及 至少兩個選擇閘極，分別位於該汲極區的兩側的該基底上，其中該汲極區的兩側的該些選擇閘極之間的距離大於該源極區的兩側的該些堆疊閘極之間的距離。
8. 如申請專利範圍第7項所述的記憶元件，其中各該些堆疊閘極依序包括一穿隧介電層、一浮置閘極、一閘間介電層、一控制閘極以及一介電層。
9. 如申請專利範圍第7項所述的記憶元件，更包括位於該源極區上的一源極接觸窗以及位於該汲極區上的一汲極接觸窗，其中該汲極接觸窗的底面積大於該源極接觸窗的底面積。
10. 如申請專利範圍第9項所述的記憶元件，其中該源極接觸窗藉由一矽化金屬層與該源極區電性接觸，且該汲極接觸窗藉由另一矽化金屬層與該汲極區電性接觸。
11. 如申請專利範圍第9項所述的記憶元件，其中該源極接觸窗為自對準接觸窗，該汲極接觸窗不為自對準接觸窗。
12. 如申請專利範圍第7項所述的記憶元件，其中該些堆疊閘極之一與其相鄰的該選擇閘極之間具有一閘間介電層。
13. 一種記憶元件的製造方法，包括： 於一基底中形成至少一摻雜區； 於該摻雜區的兩側的該基底上分別形成至少兩個閘極結構，各該些閘極結構包括一堆疊閘極與位於該堆疊閘極旁的一選擇閘極，其中該選擇閘極的最高頂面低於該堆疊閘極的最高頂面；以及 於該堆疊閘極與該選擇閘極之間形成一閘間介電層。
14. 如申請專利範圍第13項所述的記憶元件的製造方法，其中當該摻雜區為汲極區，該些選擇閘極分別位於該汲極區的兩側的該基底上。
15. 如申請專利範圍第13項所述的記憶元件的製造方法，其中當該摻雜區為源極區，該些堆疊閘極分別位於該源極區的兩側的該基底上。
16. 如申請專利範圍第13項所述的記憶元件的製造方法，更包括於摻雜區上形成一接觸窗，當該摻雜區為源極區，該接觸窗為自對準接觸窗，當該摻雜區為汲極區，該接觸窗不為自對準接觸窗。
17. 如申請專利範圍第16項所述的記憶元件的製造方法，在形成該接觸窗之前，更包括於該些閘極結構的兩側分別形成多個間隙壁。
18. 如申請專利範圍第13項所述的記憶元件的製造方法，更包括進行一金屬矽化製程，以同時於該摻雜區上以及該些選擇閘極的頂面上分別形成多個矽化金屬層。