CN111653566A - 栅极贵金属纳米粒子 - Google Patents

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Abstract

本申请涉及栅极贵金属纳米粒子。一种实例设备包含形成于衬底中的第一源极/漏极区和第二源极/漏极区。所述第一源极/漏极区和所述第二源极/漏极区通过沟道分隔开。所述设备包含与所述沟道相对的栅极。所述栅极包含贵金属纳米粒子。感测线耦合到所述第一源极/漏极区，且存储节点耦合到所述第二源极/漏极区。

Description

栅极贵金属纳米粒子
技术领域
本公开大体上涉及半导体装置和方法，且更具体地说，涉及栅极贵金属纳米粒子。
背景技术
通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)以及快闪存储器等。一些类型的存储器装置可以是非易失性存储器(例如ReRAM)，且可用于需要高存储器密度、高可靠性和低功耗的广泛范围的电子应用。相较于在不通电的情况下保持其存储的状态的非易失性存储器单元(例如快闪存储器单元)，易失性存储器单元(例如DRAM单元)需要电力来保持其存储的数据状态(例如经由刷新过程)。然而，与例如快闪存储器单元的各种非易失性存储器单元相比，例如DRAM单元的各种易失性存储器单元可更快地操作(例如编程、读取、擦除等)。
发明内容
附图说明
图1到2说明根据本公开的数个实施例的具有栅极贵金属纳米粒子的晶体管的横截面图。
图3A到3D说明根据本公开的数个实施例的在实例半导体制造过程中的特定点处具有栅极贵金属纳米粒子的晶体管的横截面图。
图4到5是根据本公开的数个实施例的用于制造具有栅极贵金属纳米粒子的晶体管的实例方法的流程图。
图6是根据本公开的数个实施例的用于实施实例半导体制造过程的系统的功能框图。
图7是包含具有根据本公开的数个实施例的晶体管的至少一个存储器阵列的计算系统的功能框图。
图8说明包含根据本公开的数个实施例形成的晶体管的存储器装置的实例半导体结构的一部分的横截面图。
具体实施方式
存储器装置的物理大小越来越小。存储器装置可包含含有晶体管和存储元件的存储器单元，例如1T1C(一个晶体管一个电容器)存储器单元。存储器单元可与存储器装置的其它组件，例如感测电路(例如感测放大器)和子字线驱动器(SWD)，保持间距。随着存储器装置的这些其它组件的间距减小，存储器装置的晶体管的间距也减小。减小晶体管的间距会减小邻近晶体管之间的空间，这可能会增大短沟道效应(SCE)和/或随机掺杂波动(RDF)的概率。晕圈裕度(halo margin)可能会恶化，且邻近晶体管之间可能存在阈值电压(Vt)不匹配。增大邻近晶体管之间的空间可能会减小SCE的概率，但其也可能限制存储器装置的其它组件的最小间距。在一些先前方法中，可在邻近晶体管之间形成沟槽(例如凹入式沟道)以克服SCE。然而，减小晶体管之间的间距还可能增大邻近晶体管的电容耦合(干扰)概率。沟槽可能不会阻碍邻近晶体管的电容耦合，且甚至可能增大邻近晶体管的电容耦合。
纯半导体不传导电流。对半导体进行掺杂会改变半导体的电特性且允许其导电。将杂质添加到半导体被称为掺杂。纯半导体的原子通过强共价键保持在一起。对纯半导体材料进行掺杂会破坏其键合且释放电子。释放电子使得半导体更具导电性。经掺杂半导体可变成n型半导体或p型半导体。在n型半导体中，带负电电子是多数载流子，且带正电空穴是少数载流子。在p型半导体中，带正电空穴是多数载流子，且带负电电子是少数载流子。在一些先前方法中，半导体可使用扩散或离子植入进行掺杂。
内埋凹入式存取装置(buried recessed access device，BRAD)可使用掺杂来提高沟道导电率。由于栅致漏极泄漏(gate induce drain leakage，GIDL)与亚阈值泄漏之间的关联权衡，缩放未来各代的BRAD变得越来越具有挑战性。通过硼植入实现期望的阈值电压的方法因较高结电场植入损害而伴有较高GIDL折衷。离子植入掺杂物也可能在沟道内迁移，由此改变装置的导电性质。在缩放的情况下，通过对超薄柱进行掺杂并激活掺杂物来实现薄硅柱中均匀的沟道掺杂浓度已变得越来越具有挑战性。
本公开包含与经包封纳米粒子相关的设备和方法。相比于一些先前方法，通过功函数变化而在沟道底部静电地独立控制阈值电压，而非增加或添加掺杂物到装置的沟道。在数个实施例中，本文所描述的设备的实例包含通过沟道分隔开的第一源极/漏极区和第二源极/漏极区。包含贵金属纳米粒子的栅极与沟道相对。源极线耦合到第一源极/漏极区，且存储节点耦合到第二源极/漏极区。
在本公开的以下详细描述中，参考形成本公开的一部分的附图，且图中通过图解方式展示可实践本公开的一或多个实施例的方式。足够详细地描述这些实施例以使得所属领域的一般技术人员能够实践本公开的实施例，且应理解，可利用其它实施例且可在不脱离本公开的范围的情况下进行工艺、电气和/或结构改变。如本文所使用，“数个”某物可指一或多个此类事物。举例来说，数个存储器装置可指一或多个存储器装置，且权利要求中所述的特定要素的数个迭代可指在一或多个周期中执行所述特定要素。
本文中的图式遵循编号惯例，其中前一或多个数字对应于图式的图号，且其余的数字识别图中的元件或组件。可通过使用类似数字来识别不同图之间的类似元件或组件。举例来说，237可表示图2中的元件“37”，且类似元件在图3中可表示为337。
图1说明根据本公开的数个实施例的具有栅极贵金属纳米粒子的晶体管的横截面图。在制造过程期间，贵金属纳米粒子139可包含在栅极101-1、...、101-N(统称为栅极101)中。栅极101还可称作栅极电极。栅极101可以是到凹入式存取装置(例如内埋凹入式存取装置(BRAD))的栅极。在所展示的实例中，栅极101可包含含有经包封贵金属纳米粒子139和例如多晶硅141的经掺杂和/或未掺杂多晶结构的第一部分103、包含例如氮化钛(TiN)的金属的第二部分106以及包含经掺杂多晶硅的第三部分136，从而形成混合金属栅极(HMG)101。栅极101可与沟道135分隔开，从而通过栅极电介质137将第一源极/漏极区116-1和116-2(统称为第一源极/漏极区116)与第二源极/漏极区112-1和112-2(统称为第二源极/漏极区112)隔开。在图1的实例中，展示两个相邻存取装置102和104，其在结122处共享第二源极/漏极区112。金属材料130可经形成以接触间隔材料126、源极/漏极区112和116以及结122。位线133可经形成以接触金属材料130。感测线可耦合到第一源极/漏极区116，且存储节点131可耦合到第二源极/漏极区112。绝缘材料140(例如电介质材料)可形成于间隔材料126和栅极遮罩材料138上，且与金属材料130接触。在至少一个实施例中，金属材料130的第一部分128可经形成以接触间隔材料126、源极/漏极区112和116以及结122。接着，绝缘材料140可形成于间隔材料126和栅极遮罩材料138上，且与金属材料130的第一部分128接触。接着，金属材料130的第二部分134可至少部分地形成于绝缘材料140和金属材料130的第一部分128上。栅极电介质137可与包封于多晶硅141中的纳米粒子139以及沟道135接触。
纳米粒子139可由贵金属形成。贵金属是能耐受湿润空气中的腐蚀和氧化的金属。贵金属可包含但不限于钌(Ru)、铑(Rh)、钯(Pd)、银(Ag)、锇(Os)、铱(Ir)、铂(Pt)、金(Au)和钼(Mo)。纳米粒子139可用作掺杂物以对例如多晶硅的材料进行掺杂。
掺杂是出于调节半导体的电、光以及结构性质的目的而将杂质(掺杂物)有意地引入半导体中。半导体可经掺杂以成为n型半导体或p型半导体。n型半导体可通过添加诸如磷(P)、砷(As)、锑(Sb)或铋(Bi)的五价掺杂物来形成。p型半导体可通过添加诸如硼(B)、铝(Al)、铟(In)和镓(Ga)的三价杂质来形成。
使用纳米粒子139来对第一栅极材料141进行掺杂可防止掺杂物散布到其它材料，因为所述纳米粒子可包封于第一栅极材料141中。对材料进行掺杂(例如对沟道区135进行掺杂)的其它方法可能导致扩散以及掺杂物散布到其它区域。扩散是其中引入到衬底材料中的掺杂物散布到其它区域中的过程。由于在扩散中，掺杂物可能散布到其它区域，因此掺杂物可能以未预期的方式改变导电性质。将纳米粒子139掺杂到电隔离栅极中可避免此问题。在一个实例中，贵金属纳米粒子139包封于多晶硅141中。这样可使掺杂物保持在其预期之处而非散布到其它区域。
通过使用贵金属纳米粒子139对第一栅极材料141进行掺杂，可改变第一栅极材料141的功函数。金属的功函数是从金属表面射出电子所需的能量的最小量。调整金属的功函数可增大用于在晶体管中的n沟道与p沟道之间传导电子的电压的效力。这可缓解GIDL问题，因为增大功函数将减小在并非有意供应电压到晶体管的情况下电压穿过沟道并激活开关的机率。
使用纳米粒子139对第一栅极材料141进行掺杂还可影响沟道135。沟道135可掺杂有例如硼的材料。通过使用纳米粒子139，可使用更少的硼来对沟道135进行掺杂。这也可减少GIDL，因为在沟道135中使用更少的硼可使更少的所述硼散布到其它区域。
图2说明根据本公开的数个实施例的具有栅极贵金属纳米粒子的晶体管的横截面图。图2说明一对晶体管202和204，其包括第一栅极材料241、第二栅极材料206、第三栅极材料236、栅极遮罩238、栅极电介质237、栅极贵金属纳米粒子239和沟道235。
栅极201-1、...、201-N(统称为栅极201)可由多种不同材料形成。举例来说，栅极可由纳米粒子239、第一栅极材料241、第二栅极材料206、第三栅极材料236形成，从而形成混合金属栅极(HMG)201。在实例实施例中，第一栅极材料241可包含包封贵金属纳米粒子239的经掺杂和/或未掺杂多晶硅。栅极电介质237可将包含第一部分203、第二部分206和第三部分236的例如HMG的栅极201与沟道区235隔开。硬盖材料238可形成于栅极201上。可形成半导体结构的加工表面240。额外半导体材料225可形成于加工表面240上以形成更高加工表面231。具有栅极贵金属纳米粒子239的第一栅极材料241可具有在5.0焦耳(J)到5.4J的范围内的功函数，第二栅极材料206可具有在4.5J到5.0J的范围内的功函数，且第三栅极材料238可具有在4.0J到4.5J的范围内的功函数。
栅极贵金属纳米粒子239还可允许可调阈值电压。阈值电压是在源极端子与漏极端子之间创建传导路径所需的最小栅极到源极电压。增大阈值电压可减少GIDL。GIDL是在晶体管的过驱动状态下在较高漏极偏置下发生的不合需要的短沟道效应。耗尽区会引起能带弯曲，进而允许导电的带间隧穿，从而产生过多电流。对于集成电路，具体地说，例如快闪EEPROM的非易失性存储器电路，GIDL可能是有害的。
图3A到3D说明根据本公开的数个实施例的在实例制造过程中的特定点处的栅极贵金属纳米粒子的横截面图。在对应于制造过程中所执行的特定处理活动的特定点处展示图3A到3D中说明的制造过程；然而，为简单起见，可能省略了各种实施例中包含的其它处理活动。
图3A说明在时间点344处在半导体衬底324中形成开口348。在一个实例实施例中，开口348经图案化以形成凹入式存取装置，例如内埋凹入式存取装置(BRAD)。栅极电介质327可沉积于开口348中。栅极电介质327可经沉积以在半导体衬底324中隔开栅极(例如图1中展示的栅极101)与沟道区(例如图1中展示的沟道区135)。如图3A中展示，第一栅极材料341的第一部分可沉积在半导体衬底324的加工表面340上以及开口348内的栅极电介质327上。栅极电介质327可以是二氧化硅。第一栅极材料341可以是未掺杂多晶硅。
如图3A中展示，已跨越半导体衬底324的较高加工表面331以及在开口348内沉积栅极电介质327。在一个实例实施例中，栅极电介质可共形地沉积于半导体处理室(图6中展示)中。在一个实例实施例中，栅极电介质327可以是二氧化硅(SiO2)栅极电介质。然而，实施例不限于此实例。
图3B说明栅极贵金属纳米粒子339在时间点350处的沉积。栅极贵金属纳米粒子339可使用各种工艺(例如化学气相沉积(CVD)、原子层沉积(ALD)或其它合适的制造处理技术)沉积在第一栅极材料341上。化学气相沉积是这样一种工艺：含有待沉积物质的原子的化学物质与另一化学物质反应，从而释放出所要物质，所要物质沉积在晶片上，而反应副产物则从例如图6中展示的处理设备的反应室中去除。ALD是CVD的子类别。离子植入是通过高电压离子轰击引入所选杂质以在限定区域中实现所要电子性质。
图3C说明第一栅极材料的第二部分341-2在时间点354处在第一栅极材料的第一部分(例如图3B中说明的第一栅极材料的第一部分341-1)(本文统称为第一栅极材料341)上的沉积。第一栅极材料的第二部分341-2可沉积在栅极贵金属纳米粒子339上且包封所述栅极贵金属纳米粒子。因此，经包封栅极贵金属纳米粒子339包封(例如隔离)于开口348内的第一栅极材料341中，且通过栅极电介质327与沟道区(例如图1中展示的沟道区135)分隔开。
图3D说明在时间点356处在下一系列的处理步骤之后的实例结构。在图3D中，已去除第一栅极材料341的一部分，达到开口346内的一定深度(D1)。剩余的第一栅极材料341的高度(H1)可以是适合特定设计规格或与衬底324的原始加工表面340大致相同的高度(H1)。然而，实施例不受如此限制。在一个实施例中，可使用例如选择性湿式蚀刻、选择性干式蚀刻等蚀刻工艺来去除第一栅极材料341。可将第一栅极材料341去除到开口348内的特定深度(D1)。对于具有大约10:1或更大的纵横比(“高度/宽度”)的结构，去除第一栅极材料341所达到的开口中的深度(D1)可足以给第一栅极材料341留下范围在5到30nm的剩余高度H1。去除过多第一栅极材料341和栅极贵金属纳米粒子339可在开口348中留下足够空间以沉积其它材料。
如图3D的实例中展示，第二栅极材料306可沉积在开口348内剩余的第一栅极材料341上。在一个实施例中，第二栅极材料306可沉积在开口内的第一栅极材料341上，达到大约133到143nm的高度(H2)。在一个实例中，第二栅极材料306可以是氮化钛(TiN)。
如图3D的实例中展示，第三栅极材料336可沉积在开口348内的第二栅极材料306上。在一个实施例中，第三栅极材料336可沉积在开口内的第二栅极材料306上，达到大约73到83nm的高度(H3)。在一个实例中，第三栅极材料336可以是重掺杂有n型(n+)掺杂物的多晶硅。然而，实施例不限于此实例。
图4是根据本公开的数个实施例的用于制造栅极贵金属纳米粒子的实例方法458的流程图。除非明确地陈述，否则本文所描述的方法的要素不受特定次序或顺序约束。另外，本文所描述的数个方法实施例或其要素可在相同时间点或在基本上相同的时间点执行。
在框460处，方法458可包含通过在衬底的加工表面(例如图3A到3D中的331)中形成开口而形成存储器存取装置。所述加工表面可包含其上形成有其它加工层(例如图3A到3D中的325)的半导体衬底原始表面。在框462处，方法458可包含在开口中形成电介质材料。在框464处，方法458可包含在开口中形成第一栅极材料。第一栅极材料可以是多晶硅。
在框466处，方法458可包含在第一栅极材料上形成纳米粒子以形成存储器存取装置的栅极。所述纳米粒子可使用化学气相沉积或离子植入形成。在栅极材料中形成纳米粒子可对栅极材料进行掺杂。在经掺杂之后，栅极材料现可具有导电性质。
图5是根据本公开的数个实施例的用于制造具有栅极贵金属纳米粒子的晶体管的实例方法568的流程图。除非明确地陈述，否则本文所描述的方法的要素不受特定次序或顺序约束。另外，本文所描述的数个方法实施例或其要素可在相同时间点或在基本上相同的时间点执行。
在框570处，方法568可包含通过在衬底结构中形成开口而形成内埋凹入式存取装置(BRAD)。所述BRAD可包含在DRAM阵列中。在框572处，方法568可包含将栅极电介质共形地沉积到开口中。在框574处，方法568可包含将多晶硅沉积于开口中的栅极电介质上。
在框576处，方法568可包含将贵金属纳米粒子沉积于多晶硅上以形成BRAD的栅极。多晶硅可沉积在栅极贵金属纳米粒子上以包封栅极贵金属纳米粒子。栅极贵金属纳米粒子可对多晶硅进行掺杂。在包封栅极贵金属纳米粒子之后，多晶硅可经蚀刻以降到某一高度。蚀刻多晶硅可在开口中形成空间以供更多材料沉积在开口中。
图6是根据本公开的数个实施例的用于实施实例半导体制造过程的系统650的功能框图。与图6结合使用的编号惯例未遵循早先引入的适用于图1到5的编号惯例和顺序。系统650可包含处理设备651。处理设备651可经配置以使得能够在半导体装置的制造期间在半导体装置上形成结构性材料和/或从半导体装置去除结构性材料。
图6说明可用于半导体制造过程的实例处理设备651。处理设备651可包含室652，所述室围封经配置以对数个半导体装置执行沉积和/或蚀刻操作的组件。室652可进一步围封用以保持一批半导体晶片654的载体653。处理设备651可包含工具和/或与工具相关联，所述工具包含例如经配置以在半导体制造工序中的每一点处如本文中所描述引入和去除适当的蚀刻化学物质的泵655单元和清扫656单元。处理设备651可进一步包含经配置以在制造工序431中的各点处将室652维持在适当温度的温度控制657单元。系统650可包含各自经配置以在制造工序期间执行特定工艺(例如湿式蚀刻工艺、干式蚀刻工艺和/或沉积工艺等)的数个室652。
系统650可进一步包含控制器658。控制器658可包含用于实施例如沉积和去除用于邻近沟槽的柱的钝化材料以及蚀刻衬底材料的电路系统和/或编程，或与所述电路系统和/或编程相关联。通过控制器658调整此类沉积、去除和蚀刻操作可控制处理设备651中所形成的半导体装置的关键尺寸(CD)。
主机可经配置以生成与在去除半导体装置的沟槽的底部区域处的衬底材料期间保护柱的顶部区域和邻近沟槽相关的指令。在图7中的758处展示主机的实例，但实施例不限于耦合到图7中展示的存储器系统762。指令可经由主机接口760发送到处理设备651的控制器658。除其它可能性外，指令可至少部分地基于由主机602存储的(例如呈数值上和/或结构上限定的梯度的)缩放偏好、经由来自另一存储系统(未展示)的输入提供和/或经由来自用户(例如操作人员)的输入提供。控制器658可经配置以使得能够输入指令和缩放偏好以限定待由处理设备651实施的半导体装置的制造的CD。
缩放偏好可确定柱的顶部区域、柱的侧壁、柱的宽度、沟槽的宽度和/或沟槽的深度的最终结构(例如CD)。可通过经由指令输入的特定缩放偏好来实现特定CD。除其它可能的缩放偏好的实施外，通过控制器658接收和实施缩放偏好可引起处理设备651对应地调整钝化材料的沉积时间、调整钝化材料的覆盖面积、高度和/或体积、调整对钝化材料执行的修整方向和/或修整时间，和/或调整对衬底材料执行的冲孔蚀刻方向和/或冲孔蚀刻时间。
在数个实施例中，控制器658可经配置以将硬件用作控制电路系统。此类控制电路系统可例如是专用集成电路(ASIC)，其具有经由相关联沉积和蚀刻工艺来控制制造步骤以用于邻近沟槽形成柱以及在柱和沟槽上形成钝化材料并从柱和沟槽去除钝化材料的逻辑。
控制器658可经配置以接收指令且指导操作的执行，以执行如结合图3A到3D所描述的半导体制造方法。
图7是根据本公开的一或多个实施例的包含至少一个存储器系统762的计算系统756的功能框图。与图7结合使用的编号惯例未遵循早先引入的适用于图1到5的编号惯例和顺序。存储器系统762可以是例如固态驱动器(SSD)。
在图7中说明的实施例中，存储器系统762包含存储器接口764、数个存储器装置768-1、...、768-N，以及可选择地耦合到存储器接口764和存储器装置768-1、...、768-N的控制器766。存储器接口764可用于在存储器系统762与例如主机758的另一装置之间传达信息。主机758可包含处理器(未展示)。如本文所使用，“处理器”可以是数个处理器，例如数个并行处理系统、数个协处理器等。实例主机可包含或实施于膝上型计算机、个人计算机、数码相机、数字记录装置和播放装置、移动电话、PDA、存储卡读卡器、接口集线器等等。此类主机758可与使用例如在651处展示且结合图6描述的处理设备对半导体装置和/或SSD执行的制造操作相关联。
在数个实施例中，主机758可与主机接口760相关联(例如包含或耦合到所述主机接口)。主机接口760可实现输入(例如呈数值上和/或结构上限定的梯度的)缩放偏好以例如限定待由处理设备651实施的存储器装置(例如在768处展示)和/或其上形成的存储器单元阵列(例如在770处展示)的最终结构或中间结构的关键尺寸(CD)。可经由主机758所存储的数个偏好的输入、来自另一存储系统(未展示)的偏好的输入和/或用户(例如操作人员)的偏好的输入将缩放偏好提供到主机接口760。
存储器接口764可呈标准化物理接口形式。举例来说，当将存储器系统762用于计算系统756中的信息(例如数据)存储时，除其它物理连接器和/或接口外，存储器接口764可以是串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口或通用串行总线(USB)接口。然而，一般来说，存储器接口764可提供接口以用于(例如经由主机接口760)在存储器系统762的控制器766与主机758之间传送控制、地址、信息、缩放偏好和/或其它信号。
控制器766可包含例如固件和/或控制电路系统(例如硬件)。控制器766可与存储器装置768-1、...、768-N中的一或多者以可操作方式耦合到和/或包含于同一物理装置(例如裸片)上。举例来说，控制器766可以是或可包含作为以可操作方式耦合到包含存储器接口764和存储器装置768-1、...、768-N的电路系统(例如印刷电路板)的硬件的ASIC。替代地，控制器766可包含在以通信方式耦合到包含存储器装置768-1、...、768-N中的一或多者的物理装置(例如裸片)的独立物理装置上。
除用于管理存储器单元的其它功能和/或操作外，控制器766可与存储器装置768-1、...、768-N通信以指导操作，从而感测(例如读取)、编程(例如写入)和/或擦除信息。控制器766可具有可包含数个集成电路和/或离散组件的电路系统。在数个实施例中，控制器766中的电路系统可包含用于控制跨存储器装置768-1、...、768-N的存取的控制电路系统和/或用于在主机758与存储器系统762之间提供转译层的电路系统。
存储器装置768-1、...、768-N可包含例如数个存储器阵列770(例如易失性和/或非易失性存储器单元的阵列)。例如，存储器装置768-1、...、768-N可包含存储器单元阵列，例如经结构化以包含感测线触点的实例存储器装置776的一部分。至少一个阵列包含具有根据本文公开的实施例形成的栅极结构的晶体管。如应了解，存储器装置768-1、...、768-N和/或如在776处所展示的存储器装置的存储器阵列770中的存储器单元可呈RAM架构(例如DRAM、SRAM、SDRAM、FeRAM、MRAM、ReRAM等)、快闪架构(例如NAND、NOR等)、三维(3D)RAM和/或快闪存储器单元架构，或包含柱和邻近沟槽的某一其它存储器阵列架构。
存储器装置768、776可形成于同一裸片上。存储器装置(例如存储器装置768-1)可包含形成于裸片上的存储器单元的一或多个阵列770。存储器装置可包含与形成于裸片上的一或多个阵列770或其部分相关联的感测电路系统772和控制电路系统774。感测电路系统772可用以确定(感测)存储在一行阵列770中的特定存储器单元处的特定数据值(例如0或1)。除指导存储、擦除等之外，控制电路系统774可用以响应于来自主机758和/或主机接口760的命令而指导感测电路系统772感测特定数据值。命令可经由存储器接口764直接发送到控制电路系统774或经由控制器766直接发送到控制电路系统774。
图7中所说明的实施例可包含额外电路系统，未说明所述额外电路系统以免使本公开的实施例模糊。举例来说，存储器装置768、776可包含锁存通过I/O电路系统在I/O连接器上提供的地址信号的地址电路系统。可通过行解码器和列解码器接收且解码地址信号以存取存储器阵列770。应了解，地址输入连接器的数目可取决于存储器装置768、776和/或存储器阵列770的密度和/或架构。
图8说明包含根据本公开的数个实施例形成的到感测线的感测线触点的存储器装置876的半导体结构实例的一部分的横截面图。与图8结合使用的编号惯例未遵循早先引入的适用于图1到5的编号惯例和顺序。图8中所说明的存储器装置876的部分作为实例但不作为限制展示为包含DRAM存储器单元架构。另一RAM、快闪(例如NAND或NOR)和/或3D存储器单元架构也可包含柱和邻近沟槽。实施例不受如此限制。尽管将DRAM晶体管890和电容器892展示为以橫向配置布置，但实施例可包含以橫向、竖直或任何其它配置布置的晶体管890和电容器892，例如可包含内埋凹入式存取装置(BRAD)。根据数个实施例，存储器阵列包含根据本文中所描述的技术形成的至少一个晶体管。
图8中所展示的存储器装置876的部分可表示呈1T1C(一个晶体管一个电容器)配置的两个DRAM存储器单元或呈2T2C配置的一个DRAM存储器单元。DRAM存储器单元可利用各自形成于沟槽896中的电容器892来存储对应于数据值的特定电荷。形成如图8中所展示的沟槽896可引起柱888由沟槽896每一侧上的经蚀刻材料形成。柱888可形成(例如制造)为沉积在衬底材料898上的经掺杂或未掺杂半导体材料层。半导体材料可经蚀刻以形成柱888和沟槽896。在一些实施例中，可在半导体材料中蚀刻开口(例如圆形、方形、长方形等开口而非直线沟槽)，且可在开口中沉积电容器材料，但此类配置不影响本文所描述的用于邻近沟槽的柱的钝化材料的概念。
此外，本公开的实施例不限于形成于沟槽中以用于数据存储的电容器，也不是限于含有电容器材料的沟槽的实施例。举例来说，各种类型的存储器装置可包含侧壁结构(例如柱)之间的沟槽，其中除其它功能和/或操作外，可安置各种材料以有助于数据存取、存储和/或处理，或其中可形成各种材料以用于导电和/或隔离(例如导体、电阻器和/或电介质材料)。
在数个实施例中，沟槽896可经蚀刻而达到柱材料中的特定深度。可在柱888的材料中蚀刻沟槽896以达到接近衬底材料898的深度，如图8中所展示。沟槽896的接近衬底材料898、在所述衬底材料顶部和/或进入所述衬底材料的深度在本文中称为处于沟槽896底部区域。沟槽896可加衬有电介质材料894。
如本文所描述，在根据图1到5中描述的实施例所形成的柱材料或衬底材料中进一步加深(例如蚀刻沟槽)可增大沟槽边界的表面积。在一个实例中，增大沟槽边界的表面积可(例如通过增大电容器的体积和/或表面积来)增大形成于沟槽896中的电容器892的电容。在此实例中，沟槽896可加衬有电介质材料894，且电容器材料可形成(例如沉积)于沟槽896内和电介质材料894上以形成达到特定(例如目标)深度的电容器229。
柱材料的每个柱888可延伸到衬底材料898上方的特定高度(例如，如在132处展示以及结合图1所描述)。由此，每个柱888在特定高度处具有顶部表面826。数种结构性材料可形成于邻近沟槽896的柱888的顶部表面826上或与所述顶部表面相关联。举例来说，可形成特定材料882以有助于数据存取、存储和/或处理(例如导体、电阻器和/或电介质材料)。此类材料882可形成于邻近沟槽896的柱888的顶部表面826上。可形成遮罩材料880以保护底层材料882和/或邻近沟槽896的柱888的顶部表面826不受后续处理和/或在使用存储器装置676时遭遇的磨损的影响。其它结构性材料可(例如以图8中展示的DRAM配置)形成于邻近沟槽896的柱888的顶部表面826上或与所述顶部表面相关联。除其它可能的结构性材料外，其它结构性材料可包含晶体管890、存取线886和/或感测线878。仅描述为形成于邻近沟槽896的柱888的顶部表面826上和/或与所述顶部表面相关联的结构性材料在本文中称为处于柱888和/或沟槽896的顶部区域。根据数个实施例，不论横向还是竖直的，到晶体管的栅极可包含具有贵金属纳米粒子的栅极。
在本公开的以上详细描述中，参考形成本公开的一部分的附图，且图中通过图解方式展示可实践本公开的一或多个实施例的方式。足够详细地描述这些实施例以使得所属领域的一般技术人员能够实践本公开的实施例，且应理解，可利用其它实施例且可在不脱离本公开的范围的情况下进行工艺、电气和/或结构改变。
应理解，本文所使用的术语仅出于描述特定实施例的目的，且并非意图作为限制。如本文所使用，除非上下文另外明确规定，否则单数形式“一”和“所述”包含单数和复数指示物，如“数个”、“至少一个”和“一或多个”(例如，数个存储器阵列可指一或多个存储器阵列)，而“多个”旨在指代多于一个此类事物。此外，贯穿本申请在容许意义上(即，有可能、能够)而非在强制性意义上(即，必须)使用词语“可(can/may)”。术语“包含”和其派生词意指“包含但不限于”。术语“耦合”意指直接或间接地物理连接，且除非另外说明，否则根据上下文，可包含用于对指令(例如控制信号、地址信号等)和数据的存取和/或移动(传输)的无线连接。
虽然本文已说明且描述包含与在感测线触点的作用区域上图案化材料相关的半导体材料、底层材料、结构性材料、电介质材料、电容器材料、衬底材料、硅酸盐材料、氮化物材料、缓冲区材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、开口以及其它材料和/或组件的各种组合和配置的实例实施例，但本公开的实施例不限于本文明确陈述的那些组合。与在感测线触点的作用区域上图案化材料相关的不同于本文公开的组合和配置的半导体材料、底层材料、结构性材料、电介质材料、电容器材料、衬底材料、硅酸盐材料、氮化物材料、缓冲区材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、开口和/或沟槽的侧壁的其它组合和配置明确地包含于本公开的范围内。
尽管已在本文中说明并描述了具体实施例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可取代所展示的具体实施例。本公开旨在涵盖本公开的一或多个实施例的调适或变化。应理解，以说明方式而非限制方式进行了以上描述。在查阅以上描述后，以上实施例和本文未具体描述的其它实施例的组合对于所属领域的技术人员来说将显而易见。本公开的一或多个实施例的范围包含其中使用以上结构和过程的其它应用。因此，本公开的一或多个实施例的范围应参考所附权利要求书以及此类权利要求被赋予的等同物的完整范围而确定。
在前述具体实施方式中，出于简化本公开的目的而将一些特征一起分组在单个实施例中。本公开的这一方法不应被理解为反映本公开的所公开实施例必须使用比每个权利要求中明确陈述的特征多的特征的意图。实际上，如所附权利要求书所反映，本发明主题在于单个公开实施例的不到全部的特征。因此，所附权利要求书特此并入于具体实施方式中，其中每个权利要求就其自身而言作为单独实施例。

Claims (20)

1.一种设备，其包括：
形成于衬底(324)中的第一源极/漏极区(116)和第二源极/漏极区(112)，其中所述第一源极/漏极区(116)和所述第二源极/漏极区(112)通过沟道(135，235)分隔开；
栅极(101，201)，其与所述沟道(135，235)相对，其中所述栅极(101，201)包含贵金属纳米粒子(139)；
感测线，其耦合到所述第一源极/漏极区(116)；以及
存储节点(131)，其耦合到所述第二源极/漏极区(112)。
2.根据权利要求1所述的设备，其中所述贵金属纳米粒子包封于所述栅极中。
3.根据权利要求1所述的设备，其中所述贵金属纳米粒子是钌。
4.根据权利要求1所述的设备，其中所述设备是内埋凹入式存取装置BRAD。
5.根据权利要求1所述的设备，其中所述栅极包括：
第一栅极材料(141，241，341)；而且
其中所述第一栅极材料包括经多晶硅包封的贵金属纳米粒子。
6.根据权利要求5所述的设备，其中：
所述栅极包括由氮化钛在所述第一栅极材料上形成的第二栅极材料(106，206，306)；以及
由重掺杂n型掺杂物(n+)多晶硅在所述第二栅极材料上形成的第三栅极材料(136，236，336)，从而形成混合金属栅极HMG。
7.一种方法，其包括：
通过在衬底(324)中形成开口(348)而形成存储器存取装置；
在所述开口(348)中形成电介质材料(137，237，327)；
在所述开口(348)中形成第一栅极材料(141，241，341)；以及
在所述第一栅极材料(141，241，341)上形成纳米粒子(139)以形成所述存储器存取装置的栅极(101，201)。
8.根据权利要求7所述的方法，其进一步包括形成所述纳米粒子以具有在0.5纳米nm到3nm的范围内的直径。
9.根据权利要求7所述的方法，其进一步包括由铂形成所述纳米粒子。
10.根据权利要求7到9所述的方法，其进一步包括由钼形成所述纳米粒子。
11.根据权利要求7所述的方法，其进一步包括在所述纳米粒子上形成所述第一栅极材料以形成具有可调阈值电压的材料。
12.根据权利要求7所述的方法，其进一步包括在所述第一栅极材料上形成第二栅极材料(106，206，306)。
13.一种方法，其包括：
通过在衬底(324)中形成开口(348)而形成内埋凹入式存取装置BRAD；
将栅极电介质(137，237，327)共形地沉积到所述开口(348)中；
在所述开口(348)中的所述栅极电介质(137，237，327)上沉积多晶硅(141，241，341)；以及
在所述多晶硅(141，241，341)上沉积贵金属纳米粒子(139)以形成所述BRAD的栅极(101，201)。
14.根据权利要求13所述的方法，其进一步包括在所述贵金属纳米粒子上沉积多晶硅以形成经多晶硅包封的贵金属纳米粒子且填充所述开口。
15.根据权利要求14所述的方法，其进一步包括形成所述经多晶硅包封的贵金属纳米粒子以具有在5.0焦耳(J)到5.4J的范围内的功函数。
16.根据权利要求13所述的方法，其进一步包括从所述开口去除所述多晶硅的一部分，其中从所述开口去除所述多晶硅的所述一部分包含使所述经多晶硅包封的贵金属纳米粒子的剩余部分具有在5nm到30nm的范围内的高度。
17.根据权利要求16所述的方法，其进一步包括在所述经多晶硅包封的贵金属纳米粒子上沉积第二栅极材料以形成混合金属栅极。
18.根据权利要求17所述的方法，其进一步包括形成所述第二栅极材料(106，206，306)以具有在4.5J到5.0J的范围内的功函数。
19.一种设备，其包括：
半导体材料中的沟槽，所述沟槽包括上部部分、下部部分以及在所述上部部分与所述下部部分之间的中间部分，所述下部部分包含所述沟槽的底部；以及
栅极电极(101)，其通过栅极电介质材料(137，237，327)的介入而填充所述沟槽，所述栅极电极包括分别对应于所述沟槽的所述下部、中部和上部部分的第一部分(103)、第二部分(106，206，306)和第三部分(136，236，336)；
其中所述栅极电极(101)的所述第一部分(103)包括贵金属纳米粒子(139)。
20.根据权利要求19所述的设备，其中：
所述栅极电极的所述第一部分进一步包括多晶半导体材料以及掺杂在所述多晶半导体材料中的所述贵金属纳米粒子；
所述栅极电极的所述第二部分包括金属；而且
所述栅极电极的所述第三部分包括另一多晶半导体材料。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115274835A (zh) * 2021-04-30 2022-11-01 长鑫存储技术有限公司 半导体结构的制备方法、测量方法及半导体结构

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3105579A1 (fr) * 2019-12-23 2021-06-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif comprenant des transistors à grille enrobante et procédé de fabrication d’un tel dispositif

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040082171A1 (en) * 2002-09-17 2004-04-29 Shin Cheol Ho ALD apparatus and ALD method for manufacturing semiconductor device
US20050201149A1 (en) * 2004-03-10 2005-09-15 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
CN101312212A (zh) * 2007-05-24 2008-11-26 中国科学院微电子研究所 利用高k介质和纳米晶浮栅的非易失存储器及其制作方法
US20090028745A1 (en) * 2007-07-24 2009-01-29 Julien Gatineau Ruthenium precursor with two differing ligands for use in semiconductor applications
CN101506966A (zh) * 2006-08-21 2009-08-12 美光科技公司 具有凹陷式栅极的动态随机存取存储器晶体管及其制作方法
US20110254072A1 (en) * 2010-04-19 2011-10-20 Micron Technology, Inc. Charge storage structures and methods
US20140042494A1 (en) * 2012-08-09 2014-02-13 City University Of Hong Kong Metal nanoparticle monolayer
US20150311217A1 (en) * 2014-04-28 2015-10-29 Micron Technology, Inc. Ferroelectric memory and methods of forming the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10058782B4 (de) 2000-11-27 2006-03-23 Infineon Technologies Ag Verfahren zum Herstellen einer Kondensatoranordnung
US6858890B2 (en) 2002-06-04 2005-02-22 Infineon Technologies Aktiengesellschaft Ferroelectric memory integrated circuit with improved reliability
KR100605506B1 (ko) 2004-02-09 2006-07-28 삼성전자주식회사 엠아이엠 아날로그 캐패시터 및 그 제조방법
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040082171A1 (en) * 2002-09-17 2004-04-29 Shin Cheol Ho ALD apparatus and ALD method for manufacturing semiconductor device
US20050201149A1 (en) * 2004-03-10 2005-09-15 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
CN101506966A (zh) * 2006-08-21 2009-08-12 美光科技公司 具有凹陷式栅极的动态随机存取存储器晶体管及其制作方法
CN101312212A (zh) * 2007-05-24 2008-11-26 中国科学院微电子研究所 利用高k介质和纳米晶浮栅的非易失存储器及其制作方法
US20090028745A1 (en) * 2007-07-24 2009-01-29 Julien Gatineau Ruthenium precursor with two differing ligands for use in semiconductor applications
US20110254072A1 (en) * 2010-04-19 2011-10-20 Micron Technology, Inc. Charge storage structures and methods
US20140042494A1 (en) * 2012-08-09 2014-02-13 City University Of Hong Kong Metal nanoparticle monolayer
US20150311217A1 (en) * 2014-04-28 2015-10-29 Micron Technology, Inc. Ferroelectric memory and methods of forming the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115274835A (zh) * 2021-04-30 2022-11-01 长鑫存储技术有限公司 半导体结构的制备方法、测量方法及半导体结构
WO2022227334A1 (zh) * 2021-04-30 2022-11-03 长鑫存储技术有限公司 半导体结构的制备方法、测量方法及半导体结构
CN115274835B (zh) * 2021-04-30 2024-05-21 长鑫存储技术有限公司 半导体结构的制备方法、测量方法及半导体结构

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