CN102543705A - 用于高、低压器件的多晶硅栅电极集成工艺 - Google Patents

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Abstract

本发明用于高、低压器件的多晶硅栅电极集成工艺解决了现有技术中一方面需要确保器件的运行速度而不断减少多晶硅的厚度，另一方面由于驱动能力、耐压能力等的要求需要大能量、大剂量的注入的问题，公开了一种通过硬掩膜对高、低压器件进行区分，依靠硬掩膜的抗注入能力，实现高压区域的大能量、剂量注入并防止掺杂离子穿透多晶硅栅电极。

Description

用于高、低压器件的多晶硅栅电极集成工艺
技术领域
    本发明涉及一种半导体工艺，尤其涉及一种用于高、低压器件的多晶硅栅电极集成工艺。
背景技术
随着集成电路制造工艺的不断进步，半导体器件的体积正变得越来越小，为提高逻辑器件的运行速度及控制线宽的高宽比防止栅电极图形发生倾倒，多晶硅材料的厚度会不断降低。 
由于不同材料抵御注入的能力是不同的，为防止器件被注入离子穿透导致器件实效，多晶硅厚度的降低也影响到器件注入能量。
对于非纯逻辑器件而言，这就产生了矛盾。一方面需要确保器件的运行速度而不断减少多晶硅的厚度，另一方面由于驱动能力、耐压能力等的要求需要大能量、大剂量的注入，要解决这一问题就需要针对不同的高低压器件工作区域采用不同的栅极厚度。此外，由于栅极厚度不同导致接触孔的绝缘层厚度也存在较大的差异，这也给后续接触孔刻蚀造成一定难度。
发明内容
本发明公开了一种用于高、低压器件的多晶硅栅电极集成工艺，用以解决现有技术中一方面需要确保器件的运行速度而不断减少多晶硅的厚度，另一方面由于驱动能力、耐压能力等的要求需要大能量、大剂量的注入的问题。
    本发明的上述目的是通过以下技术方案实现的：
一种用于高、低压器件的多晶硅栅电极集成工艺，其中，包括以下步骤：
    步骤a：在一硅片衬底上形成一栅氧化层，并在衬底及栅氧化层内形成一器件绝缘区域将衬底及栅氧化层分割成低压器件区域和高压器件区域；
    步骤b：在栅氧化层上依次淀积一多晶硅层和一硬掩模层；
    步骤c：刻蚀去除部分硬掩模，保留在高压器件区域上方的部分硬掩模作为高压器件的多晶硅栅硬掩模；
    步骤d：刻蚀去除部分晶体管多晶硅栅，保留多晶硅栅硬掩模下方的多晶硅栅，以在高压器件区域形成高压器件多晶硅栅，且保留低压器件区域的部分多晶硅栅以形成低压器件多晶硅栅；
    步骤e：在高压器件多晶硅栅和低压器件多晶硅栅的侧面均形成器件侧墙；
    步骤f：在衬底上由下到上依次淀积一层接触孔刻蚀阻挡层和一接触孔绝缘栅氧化层薄膜，将衬底及衬底上的高压器件多晶硅栅和低压器件多晶硅栅覆盖；
    步骤g：刻蚀接触孔绝缘栅氧化层薄膜以及接触孔刻蚀阻挡层形成多个接触孔。
    如上所述的用于高、低压器件的多晶硅栅电极集成工艺，其中，步骤b中淀积厚度为1000nm的多晶硅栅。
    如上所述的用于高、低压器件的多晶硅栅电极集成工艺，其中，步骤b中淀积硬掩模的厚度控制在1~1000nm。
    如上所述的用于高、低压器件的多晶硅栅电极集成工艺，其中，步骤b中淀积钨、钛、钽、氮化钛、氮化钽、氧化钛或氧化钽形成硬掩模。
    如上所述的用于高、低压器件的多晶硅栅电极集成工艺，其中，步骤a中高压器件区域的栅氧化层的厚度大于低压器件区域的厚度。
    如上所述的用于高、低压器件的多晶硅栅电极集成工艺，其中，步骤g中刻蚀形成的多个接触孔穿过绝缘栅氧化层薄膜以及接触孔刻蚀阻挡层分别止于衬底、低压器件多晶硅栅或残留的多晶硅硬掩模层多晶硅栅硬掩模。
如上所述的用于高、低压器件的多晶硅栅电极集成工艺，其中，步骤e中形成侧墙的具体工艺为：在栅氧化层、低压器件多晶硅栅以及高压器件多晶硅栅上淀积一侧墙层，并对侧墙层进行刻蚀，仅保留覆盖在低压器件多晶硅栅两侧的侧墙层以及同时覆盖在高压器件多晶硅栅的侧壁上和多晶硅栅硬掩模侧墙层作为器件侧墙。
综上所述，由于采用了上述技术方案，本发明用于高、低压器件的多晶硅栅电极集成工艺解决了现有技术中一方面需要确保器件的运行速度而不断减少多晶硅的厚度，另一方面由于驱动能力、耐压能力等的要求需要大能量、大剂量的注入的问题，公开了一种通过硬掩膜对高、低压器件进行区分，依靠硬掩膜的抗注入能力，实现高压区域的大能量、剂量注入并防止掺杂离子穿透多晶硅栅电极。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。
图1是本发明用于高、低压器件的多晶硅栅电极集成工艺的栅氧化层形成后的结构剖视图；
图2是本发明用于高、低压器件的多晶硅栅电极集成工艺的淀积多晶硅后的结构剖视图；
图3是本发明用于高、低压器件的多晶硅栅电极集成工艺的淀积硬掩模后的结构剖视图；
图4是本发明用于高、低压器件的多晶硅栅电极集成工艺的刻蚀去除部分硬掩模后的结构剖视图；
图5是本发明用于高、低压器件的多晶硅栅电极集成工艺的刻蚀去除部分多晶硅栅极后的结构剖视图；
图6是本发明用于高、低压器件的多晶硅栅电极集成工艺的淀积接触孔绝缘层后的结构剖视图；
图7是本发明用于高、低压器件的多晶硅栅电极集成工艺的刻蚀形成接触孔后的结构剖视图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步的说明：
一种用于高、低压器件的多晶硅栅电极集成工艺，其中，包括以下步骤：
图1是本发明用于高、低压器件的多晶硅栅电极集成工艺的栅氧化层形成后的结构剖视图，请参见图1，步骤a：在一硅片衬底4上形成一栅氧化层3，并在衬底及栅氧化层3内形成一器件绝缘区域1将衬底及栅氧化层3分割成低压器件区域120和高压器件区域110，用于分别在两区域内形成低压器件和高压器件；
其中，步骤a中高压器件区域110的栅氧化层3的厚度大于低压器件区域120的厚度。
图2是本发明用于高、低压器件的多晶硅栅电极集成工艺的淀积多晶硅后的结构剖视图，图3是本发明用于高、低压器件的多晶硅栅电极集成工艺的淀积硬掩模后的结构剖视图，请参见图2、图3，步骤b：在栅氧化层3上依次淀积一多晶硅层2和一硬掩模层，将栅氧化层3完全覆盖，也就是说多晶硅层2和硬掩模层将低压器件区域120和高压器件区域110覆盖；
其中，步骤b中淀积厚度为1000nm的多晶硅栅。
其中，步骤b中淀积硬掩模的厚度可以控制在1~1000nm，较优的，将硬掩模的厚度控制在20nm。
进一步的，步骤b中淀积钨、钛、钽、氮化钛、氮化钽、氧化钛或氧化钽形成硬掩模。
图4是本发明用于高、低压器件的多晶硅栅电极集成工艺的刻蚀去除部分硬掩模后的结构剖视图，请参见图4，步骤c：刻蚀去除部分硬掩模，将覆盖在低压器件区域120及器件绝缘区域1上方的硬掩模完全去除，仅保留在高压器件区域110上方的部分硬掩模作为高压器件的多晶硅栅硬掩模，以在后续工艺中利用多晶硅栅硬掩模对高压器件和低压器件进行区分；
   图5是本发明用于高、低压器件的多晶硅栅电极集成工艺的刻蚀去除部分多晶硅栅极后的结构剖视图，请参见图5，步骤d：刻蚀去除部分晶体管多晶硅栅，保留多晶硅栅硬掩模下方的多晶硅栅，以在高压器件区域110形成高压器件多晶硅栅15，使得高压器件区域110的多晶硅栅上覆盖有多晶硅栅硬掩模，从而可以在后续工艺中利用硬掩模的抗注入能力实现高压区域的大能量、大剂量注入，并能够有效防止掺杂离子穿透多晶硅栅电极，且保留低压器件区域120的部分多晶硅栅2以形成低压器件多晶硅栅2；
图6是本发明用于高、低压器件的多晶硅栅电极集成工艺的淀积接触孔绝缘层后的结构剖视图，请参见图6，步骤e：在高压器件多晶硅栅15和低压器件多晶硅栅的侧面均形成器件侧墙5；
其中，在步骤e中形成侧墙的具体工艺为：在栅氧化层3、低压器件多晶硅栅以及高压器件多晶硅栅15上淀积一侧墙层，并对侧墙层进行刻蚀，仅保留覆盖在低压器件多晶硅栅两侧的侧墙层以及同时覆盖在高压器件多晶硅栅15的侧壁上和多晶硅栅硬掩模侧墙层作为器件侧墙5。
步骤f：在衬底上由下到上依次淀积一层接触孔刻蚀阻挡层6和一接触孔绝缘氧化层薄膜7，将衬底及衬底上的高压器件多晶硅栅15和低压器件多晶硅栅覆盖，同时将高压器件多晶硅栅15和低压器件多晶硅栅侧壁上的侧壁层覆盖；
    图7是本发明用于高、低压器件的多晶硅栅电极集成工艺的刻蚀形成接触孔后的结构剖视图，请参见图7，步骤g：刻蚀接触孔绝缘氧化层薄膜7以及接触孔刻蚀阻挡层6形成多个接触孔10。
其中步骤g中刻蚀形成的多个接触孔10穿过绝缘栅氧化层3薄膜以及接触孔刻蚀阻挡层6分别止于衬底、低压器件多晶硅栅或残留的多晶硅栅硬掩模14。
综上所述，本发明用于高、低压器件的多晶硅栅电极集成工艺解决了现有技术中一方面需要确保器件的运行速度而不断减少多晶硅的厚度，另一方面由于驱动能力、耐压能力等的要求需要大能量、大剂量的注入的问题，公开了一种通过硬掩膜对高、低压器件进行区分，依靠硬掩膜的抗注入能力，实现高压区域的大能量、剂量注入并防止掺杂离子穿透多晶硅栅电极。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。

Claims (7)

1.一种用于高、低压器件的多晶硅栅电极集成工艺，其特征在于，包括以下步骤：
    步骤a：在一硅片衬底上形成一栅氧化层，并在衬底及栅氧化层内形成一器件绝缘区域将衬底及栅氧化层分割成低压器件区域和高压器件区域；
    步骤b：在栅氧化层上依次淀积一多晶硅层和一硬掩模层；
    步骤c：刻蚀去除部分硬掩模，保留在高压器件区域上方的部分硬掩模作为高压器件的多晶硅栅硬掩模；
    步骤d：刻蚀去除部分晶体管多晶硅栅，保留多晶硅栅硬掩模下方的多晶硅栅，以在高压器件区域形成高压器件多晶硅栅，且保留低压器件区域的部分多晶硅栅以形成低压器件多晶硅栅；
    步骤e：在高压器件多晶硅栅和低压器件多晶硅栅的侧面均形成器件侧墙；
    步骤f：在衬底上由下到上依次淀积一层接触孔刻蚀阻挡层和一接触孔绝缘栅氧化层薄膜，将衬底及衬底上的高压器件多晶硅栅和低压器件多晶硅栅覆盖；
    步骤g：刻蚀接触孔绝缘栅氧化层薄膜以及接触孔刻蚀阻挡层形成多个接触孔。
2.    根据权利要求1所述的用于高、低压器件的多晶硅栅电极集成工艺，其特征在于，步骤b中淀积厚度为1000nm的多晶硅栅。
3.    根据权利要求1所述的用于高、低压器件的多晶硅栅电极集成工艺，其特征在于，步骤b中淀积硬掩模的厚度控制在1~1000nm。
4.    根据权利要求1所述的用于高、低压器件的多晶硅栅电极集成工艺，其特征在于，步骤b中淀积钨、钛、钽、氮化钛、氮化钽、氧化钛或氧化钽形成硬掩模。
5.    根据权利要求1所述的用于高、低压器件的多晶硅栅电极集成工艺，其特征在于，步骤a中高压器件区域的栅氧化层的厚度大于低压器件区域的厚度。
6.    根据权利要求1所述的用于高、低压器件的多晶硅栅电极集成工艺，其特征在于，步骤g中刻蚀形成的多个接触孔穿过绝缘栅氧化层薄膜以及接触孔刻蚀阻挡层分别止于衬底、低压器件多晶硅栅或残留的多晶硅硬掩模层。
7.根据权利要求1所述的用于高、低压器件的多晶硅栅电极集成工艺，其特征在于，步骤e中形成侧墙的具体工艺为：在栅氧化层、低压器件多晶硅栅以及高压器件多晶硅栅上淀积一侧墙层，并对侧墙层进行刻蚀，仅保留覆盖在低压器件多晶硅栅两侧的侧墙层以及同时覆盖在高压器件多晶硅栅的侧壁上和多晶硅栅硬掩模侧墙层作为器件侧墙。
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