KR20170005139A - 반도체 디바이스에서의 단순화된 전하 균형 - Google Patents

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Abstract

능동 반도체 디바이스에서 전하 균형 영역을 형성하기 위한 방법은, 반도체 디바이스의 기판의 윗면 상에 제1 도전 유형의 물질을 포함하는 에피택셜 영역을 형성하는 단계; 에피택셜 영역을 적어도 부분적으로 관통하는 복수의 리세싱된 피처들을 형성하는 단계; 원자층 증착을 이용하여 상기 리세싱된 피처들의 바닥부 및/또는 측벽들 상에 제2 도전 유형의 물질을 포함하는 막을 증착하는 단계; 및 상기 리세싱된 피처들 각각의 바닥부 및/또는 측벽들 상에 증착된 상기 막의 적어도 일부분이 상기 리세싱된 피처들의 윤곽을 따르는 제2 도전 유형의 영역을 상기 에피택셜층 내에서 형성하도록 열처리를 수행하는 단계를 포함하며, 상기 제2 도전 유형의 영역은, 상기 제2 도전 유형의 영역 부근에 있는 상기 에피택셜층과 함께, 전하 균형 영역을 형성한다.

Description

반도체 디바이스에서의 단순화된 전하 균형{SIMPLIFIED CHARGE BALANCE IN A SEMICONDUCTOR DEVICE}
본 발명은 일반적으로 전기 및 전자 회로에 관한 것이며, 보다 상세하게는 반도체 디바이스 및 그 제조에 관한 것이다.
금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET), 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor; IGBT), 및 다이오드를 비제한적인 예시로서 포함하는 반도체 디바이스들은 본 업계에서 널리 공지되어 있으며, 이러한 디바이스들이 활용될 수 있는 응용예들은 다양하게 있다. 반도체 디바이스들이 사용되는 예시적인 응용예들은 통신 시스템(예를 들어, 무선 주파수(radio frequency; RF) 및 마이크로파), 자동차 전자장치, 전원 공급 장치, 고전압 모터 등을 포함한다. 단순한 관점에서 살펴보면, 반도체 디바이스들은 일반적으로 단일 도전 유형으로 형성된 바디 영역과, 바디 영역의 적어도 일부에 걸쳐 공핍 영역(공핍층으로도 지칭됨)을 형성하기 위한 수단을 포함한다. 공핍층은 게이트 또는 다른 제어 단자와 디바이스의 바디 사이에 양의 전압(VGB)을 인가함으로써 형성될 수 있다. 이 게이트와 바디간 전압은 반도체와 게이트 절연체 사이의 계면으로부터 양으로 하전된 정공들을 강제로 밀어내고, 이에 따라 움직이지 않는, 음으로 하전된 억셉터 이온들의 무캐리어(carrier-free) 영역을 노출시키게 한다. 인가된 게이트와 바디간 전압이 충분히 높으면, 디바이스를 통해 전류를 도통시키기 위해 게이트 절연체/반도체 계면 부근의 얕은 층에 위치한 반전층에서 높은 농도의 음전하 캐리어가 형성된다.
바디 영역의 적어도 일부분(예를 들어, 드레인 영역)은, 반도체 디바이스가 ON 모드로 동작될 때, 반도체 디바이스 내의 전기장 효과에 적어도 부분적으로 기인하여 전하 캐리어들을 전송하기 위한 드리프트 영역으로서 동작될 수 있다. 반면에, 반도체 디바이스가 OFF 모드에 있을 때, 이 드리프트 영역은 종국적으로 공핍 영역이 되어 그에 인가된 전기장 세기를 감소시키며, 결과적으로 반도체 디바이스 내 항복 전압(breakdown voltage)을 증가시킨다. 드리프트 영역은 높은 차단 전압을 지원하도록 설계된다.
반도체 디바이스, 특히, 전력 반도체 디바이스의 성능을 특징화하기 위해 종종 사용되는 두가지 중요한 전기적 파라미터들은 항복 전압과 온 상태 저항(on-state resistance)(또는 온 저항이라고도 불리움)이다. 항복 전압(VBD)은 PN 접합부에 흐르는 전류의 기하급수적인 증가를 야기시키지 않고서, 즉 디바이스를 종국적으로 손상시키지 않고서 인가될 수 있는 최대 역 전압을 종종 정의하는 PN 접합부(예컨대, 다이오드, 트랜지스터 등에서)의 파라미터이다. 전계 효과 트랜지스터(FET) 디바이스의 온 상태 저항(RDSon)은 일반적으로 디바이스가 완전히 도전(즉, "온") 상태에 있을 때의 디바이스의 내부 저항을 지칭한다.
비제한적인 예시로서 전력 응용예들과 같은 특정 응용예들의 경우, 트랜지스터 디바이스는 가능한 한 높은 항복 전압과 가능한 한 낮은 온 상태 저항을 갖는 것이 일반적으로 바람직하다. 그러나, 예를 들어 더 두껍고 더 낮게 도핑된 드리프트 영역을 통합함으로써 항복 전압 정격을 증가시키는 것은 바람직하지 않게도 더 높은 온 상태 저항을 야기하기 때문에, 항복 전압 및 온 상태 저항은 통상적인 반도체 디바이스의 상호 배타적인 특성들이다. 반대로, 드리프트 영역에서의 도핑 밀도를 증가시킴으로써 온 상태 저항을 감소시키는 것은 바람직하지 않게도 디바이스 내 항복 전압을 낮춘다.
온 상태 저항을 상당히 증가시키지 않으면서 디바이스 내 항복 전압을 증가시키기 위한 문헌에 잘 기재되어 있는 일반적인 방법은 전하 균형(charge balance) 영역(이는 통상적으로 초접합(super junction) 구조물 또는 전하 균형 구조물이라고도 칭해진다)을 포함하도록 반도체 디바이스의 드리프트 영역을 설계하는 것을 포함한다. 전하 균형 반도체 디바이스에서의 드리프트 영역은 공핍 영역을 이차원으로 확장시킴으로써 향상된다. 그러나, 전하 균형 구조물을 제조하기 위한 통상적인 방법은 이와 관련된 실질적인 단점들을 갖는다.
본 발명의 실시예에 따르면, 반도체 디바이스에서 전하 균형 영역을 형성하는 방법은, 반도체 디바이스의 기판의 윗면 상에 제1 도전 유형의 물질을 포함하는 에피택셜 영역을 형성하는 단계; 에피택셜 영역을 적어도 부분적으로 관통하는 리세싱된 피처(feature)들을 형성하는 단계; 원자층 증착을 이용하여 상기 리세싱된 피처들의 적어도 측벽들 상에 제2 도전 유형의 물질을 포함하는 막을 증착하는 단계; 및 리세싱된 피처들의 측벽들 각각 상에 증착된 막의 적어도 일부분이 리세싱된 피처들의 윤곽을 따르는 제2 도전 유형의 영역을 에피택셜층 내에서 형성하도록 열처리를 수행하는 단계를 포함한다.
본 발명의 다른 실시예에 따르면, 반도체 디바이스에서 전하 균형 영역을 형성하는 방법은, 반도체 디바이스의 기판의 윗면 상에 제1 도전 유형의 물질을 포함하는 에피택셜 영역을 형성하는 단계; 에피택셜 영역을 적어도 부분적으로 관통하는 리세싱된 피처들을 형성하는 단계; 원자층 증착을 이용하여 상기 리세싱된 피처들의 적어도 측벽들 상에 제2 도전 유형의 물질 - 상기 제2 도전 유형의 물질은 이와 연관된 제2 전하 유형의 순 정전하(net static charge)를 가짐 - 을 포함하는 막을 증착하는 단계; 및 에피택셜 영역 내의 자유 전하 캐리어들의 적어도 일부분이 증착된 막쪽으로 이동하여 리세싱된 피처들 부근의 에피택셜층 내에서 전하 균형 영역을 형성하는 방식으로 열처리를 수행하는 단계를 포함하며, 전하 균형 영역은 리세싱된 피처들의 윤곽을 따른다.
본 발명의 또다른 실시예에 따르면, 반도체 디바이스는 기판, 기판의 표면 상에 형성된 제1 도전 유형의 에피택셜 영역, 및 에피택셜 영역을 적어도 부분적으로 관통하여 형성된 복수의 리세싱된 피처들을 포함한다. 리세싱된 피처들의 적어도 측벽들 상에는, 제2 도전 유형의 물질을 포함하는 막이 원자층 증착을 이용하여 증착된다. 반도체 디바이스는 리세싱된 피처들 부근의 에피택셜층 내에 형성된 전하 균형 영역을 더 포함한다. 전하 균형 영역은 리세싱된 피처들의 적어도 측벽들 상에 증착된 막의 적어도 일부분을 포함하고, 전하 균형 영역은 리세싱된 피처들의 윤곽을 따른다.
본 발명의 추가적인 실시예 및/또는 다른 실시예가 첨부 도면들과 관련하여 읽혀질, 청구항을 비롯하여 다음의 상세한 설명에서 설명된다.
다음의 도면들은 단지 예시적으로서 제한성 없이 제시된 것일 뿐이며, 동일한 참조번호들은 (사용되는 경우) 여러 도면들에 걸쳐 대응하는 엘리먼트들을 나타낸다.
도 1a 및 도 1b는 예시적인 초접합 구조물 내에서의 드리프트 층의 적어도 일부분을 개념적으로 나타낸 평면도들이다.
도 2는 다중 에피택셜(즉, 멀티 에피(epi)) 주입 방법을 이용하여 형성된 통상적인 초접합 구조물의 적어도 일부분을 나타내는 단면도이다.
도 3은 트렌치 재충전(refill) 방법을 이용하여 형성된 통상적인 초접합 구조물의 적어도 일부분을 나타내는 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 디바이스에서 전하 균형을 생성하기 위한 예시적인 구조물의 적어도 일부분을 나타내는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스에서 전하 균형을 생성하기 위한 예시적인 구조물의 적어도 일부분을 나타내는 단면도이다.
도 6은 본 발명의 실시예들에 따른 능동 반도체 디바이스에서 전하 균형 영역을 형성하는 예시적인 방법의 적어도 일부분을 나타내는 흐름도이다.
본 명세서에 설명된 도면들은 단지 예시적인 목적으로 제시된 것임을 이해해야 한다. 또한, 상업적으로 실현가능한 실시예에서 유용하거나 또는 필요할 수 있는 일반적이지만 잘 이해되는 엘리먼트들 및/또는 특징들은 예시된 실시예들의 덜 방해받은 모습을 용이하게 하기 위해 도시되지 않을 수도 있다.
본 명세서에서는 본 발명의 실시예들을 반도체 디바이스에서 전하 균형 영역의 형성에서 원자층 증착(atomic layer deposition; ALD)을 이용하는 예시적인 반도체 제조 방법 및 디바이스의 환경에서 설명할 것이다. 구체적으로, 하나 이상의 실시예들에서, 리세싱된 피처들이 디바이스의 바디 영역에서 형성되고, 리세싱된 피처들의 하나 이상의 노출면들(예를 들어, 측벽들 및 바닥 벽)은 ALD를 사용하여 컨포멀하게(conformally) 막으로 코팅된다. 막은 에피택셜 영역의 도전 유형과는 반대의 도전 유형의 물질을 포함한다. 열처리 동안, 하나 이상의 실시예들에 따라, 리세싱된 피처들의 표면들 상에 증착된 막의 적어도 일부분은 리세싱된 피처들로부터 에피택셜 영역 내로 외부 확산(out-diffuse)되고, 디바이스 내의 전하 균형 영역을 형성하며, 이 전하 균형 영역은 리세싱된 피처들의 윤곽을 따른다. 하나 이상의 실시예들에 따른 리세싱된 피처들의 고 종횡비(aspect ratio)로 인해, 감소된 피치(즉, 인접한 리세싱된 피처들 사이의 간격)를 갖는 리세싱된 피처들이 형성될 수 있고, 이에 따라, P 및 N 영역들의 도핑 밀도를 증가시켜서 디바이스의 항복 전압을 감소시키지 않고서 바디 영역에서의 온 저항을 감소시킬 수 있다.
본 발명의 실시예들은 이들의 또는 임의의 다른 특정 반도체 제조 방법(들) 및/또는 반도체 디바이스들에 제한되지 않는다는 것을 이해해야 한다. 오히려, 본 발명의 실시예들은 반도체 디바이스에서 전하 균형 영역을 유리하게 생성하기 위한 기술들에 보다 광범위하게 적용가능하다. 또한, 본 발명의 실시예들은 수직형 전력 반도체 디바이스로 제한되지 않고, 이보다는, 본 발명의 실시예들은 예를 들어, 다른 전력 디바이스들, 평면형 게이트 디바이스들, 횡측 전력 디바이스들, N 채널 디바이스들, P 채널 디바이스들, 횡측 반도체 디바이스들, 절연 게이트 바이폴라 트랜지스터(IGBT)들, 다이오드들, 바이폴라 접합 트랜지스터(BJT)들, 강화 모드 디바이스들, 공핍 모드 디바이스들 등에도 적용가능함을 이해해야 한다. 마찬가지로, 본원에서 설명된 기술은 N형 기판 물질 및/또는 P형 기판 물질 중 어느 하나를 갖는 디바이스들에 적용가능하다. 따라서, 청구된 발명의 범위 내에 있는 도시된 예시적인 실시예들에 대해 많은 수정들이 취해질 수 있음을 본 명세서의 교시를 통해 본 업계의 당업자에게 명백하게 알 수 있을 것이다. 즉, 여기에 도시되고 설명된 실시예들에 대해서 어떠한 제한도 의도되거나 또는 추론되어서는 안된다.
온 저항을 상당히 증가시키지 않으면서 트랜지스터 디바이스에서 항복 전압을 증가시키려는 시도로 다양한 반도체 제조 기술들이 사용되어 왔다. 디바이스에서 항복 전압을 증가시키는 예시적인 기술들은 반도체 처리에서 별종(exotic) 물질들(예를 들어, 탄화 규소 및 질화 갈륨)의 사용(이는 주로 비용으로 인해 상업적으로 금지됨)과, 초접합 구조물을 사용하는 것을 포함한다. 데이비드 코(David Coe)의 미국 특허 제4,754,310호(이 문헌은 본 명세서 내에 참조로서 병합된다)에 기초하고, 인피니언 테크놀로지스(Infineon Technologies)에 의해 개척된 초접합 구조물은 고전압 트랜지스터 디바이스를 상업적으로 제조하기 위한 한가지 방법이다.
하나의 양태에서, 초접합 개념은 N형 및 P형 물질의 교호 열들을 형성하기 위해 에피택셜 성장 단계들 사이에 P형 물질의 후속 이온 주입으로 성장된 다수의 N형 도핑된 에피택셜층들을 사용하는 것을 포함한다. 도 1a는 이차원 필드를 초래하는 N형 및 P형 물질의 교호 열들을 나타낸다. 전하 균형 영역을 제조하는 통상적인 방법은 N형 및 P형 물질의 교호 열들을 형성하기 위해 멀티 에피택셜층들의 성장 및 그 뒤를 이어서 이온 주입을 포함한다(일반적으로는, 다중층 에피택셜 성장 또는 멀티 에피 주입 방법이라고 불리움). 구체적으로, 도 1a를 참조하면, 평면도는 예시적인 초접합 구조물에서의 드리프트 층(100)의 적어도 일부분을 도시한다. 드리프트 층(100)은 복수의 교호하는 N형 필라(104)들과 P형 필라(106)들을 갖도록 형성된다. N층 및 P층(104, 106)의 고 종횡비 영역들을 인터리빙(interleaving)시킴으로써, 공핍에 의해 이들 영역들에서 형성된 공간 전하가 실질적으로 균형을 이루고, 애벌란치 항복(avalanche breakdown)에 대한 임계값을 초과하지 않는다. 통상적인 N형 진성 드리프트 층(102)과 비교하여, 통상적인 드리프트 층과 초접합 드리프트 층(100) 둘 다는 완전히 공핍되어 있으므로, 초접합 드리프트 층은 거시적으로 진성 영역(108)과 같이 행동한다. 이 유효 고유 영역(108)에서, 전기장(E)은 실질적으로 일정하고, 따라서 항복 전압은 전기장 곱하기 드리프트 층의 길이(L)에 비례한다(즉, BV = EㆍL). 온 저항은 드리프트 층의 길이(L)에 비례하므로, 온 저항은 항복 전압에 비례할 것이다(즉, RON ~ BV).
도 1b는 초접합 드리프트 층(100)에서의 전기장 분포를 개념적으로 도시한다. 도 1b에서 명백한 바와 같이, (인접한 N형 필라(104)와 P형 필라(106) 사이의) 각각의 수직형 PN 접합부는 증가하는 전위 방향으로 횡단하는 횡측 장을 공핍 영역에서 생성한다. 전하와 장은 가우스의 법칙을 준수해야 하며, 이에 따라 다음의 수학식이 성립한다는 것을 이해해야 한다.
Figure pct00001
여기서,
Figure pct00002
는 전기장의 발산이고, Ex, Ey 및 Ez는 각각 전기장의 x, y 및 z 성분이며, q는 점 전하이고, εSi는 실리콘의 전기 상수이며, ND는 도너 캐리어들의 수이며, NA는 억셉터 캐리어의 수이다. 횡측 장 기울기의 값에 따라, 수직 장의 기울기는 증가하거나 또는 감소할 수 있으며, 이에 따라 디바이스가 지원할 수 있는 전위를 변화시킨다. 항복 전압 및 전하의 강한 결합은 N 영역 및 P 영역(104, 106) 각각의 기하학적 배열에 의해 생성된 횡측 장의 존재로 인해 파괴된다.
도 2는 통상적인 초접합 디바이스(200)의 적어도 일부분을 나타내는 단면도이다. 초접합 디바이스(200)는 P형 열들(202)과 P형 열들 사이에 있는 N형 영역들(204)을 교호적으로 생성하기 위해, 에피택셜 성장 단계들 사이에서의 붕소의 이온 주입과 함께, 다중 N형 에피택셜층들을 사용하여 제조되는데, 주목할 점은 열들(202)의 측벽들 상에 있는 가리비형(scallop) 피처들이며, 이는 공정의 아티펙트(artifact)이다. P형 열들(202)은 이와 연관된 횡측 폭(wP -열)을 갖는다. 마찬가지로, N형 영역들(204)은 이와 연관된 횡측 폭(xn)을 갖는다. 도 2를 참조하면, t 에피 는 N형 에피택셜층(206)의 수직 방향의 두께를 나타내고, t 버퍼 는 초접합 디바이스(200)에서의 버퍼층(208)의 수직 두께를 나타낸다. 버퍼층(208)은 열들의 바닥과 기판 사이의 전기적 격리를 제공하는 역할을 한다.
주입된 붕소의 외부 확산의 결과로서, P형 열들(202)의 유효 폭은 xp까지 증가할 것이고, 이는 초접합 디바이스(200)의 최소 피치(즉, 동일한 도전 유형의 인접한 열들 사이의 중심 간 간격)에 대해 실질적인 제한을 두어, 스케일링을 방지한다. 이러한 증가된 피치는 바람직하지 않게도 디바이스에서의 증가된 온 저항을 야기한다. 부가적인 단점으로서, 디바이스(200)를 형성하는데 사용되는 멀티 에피 주입 방법은 수반되는 많은 제조 단계들로 인해 매우 긴 공정 시간과 고비용으로부터 고충을 겪고, 이에 따라 대량 생산의 어려움을 제공한다.
전하 균형 영역을 제조하는 대안적인 방법이 도 3에서 도시되어 있는데, 이는 반도체 디바이스(300)의 N형 드리프트 영역(304)에서 깊은 트렌치(302)를 형성하는 것과, 이어서 P형 실리콘을 사용한 트렌치 재충전(이것은 통상적으로 트렌치 재충전 제조 방법이라고 불리움)을 수반한다. 도 3에서 주목할 것은 수용가능한 트렌치 재충전에 필요한 트렌치(302)의 테이퍼링된 측벽들인데, 이러한 측벽 테이퍼링은 밀도에 영향을 미치는 인접한 트렌치들 사이의 증가된 간격을 초래한다. 또한, 이 방법은 도 2에서 도시된 디바이스(200)를 형성하는데 사용되는 멀티 에피 주입 방법과 비교하여 필요한 제조 단계들의 수를 감소시키지만, 트렌치 재충전 방법은, 트렌치 재충전 공정 자체에 내재하는, 다른 요인들 중에서도, 보이드(void) 형성 및 슬립 전위(slip dislocation)에 기인하는 높은 결함률로부터 고충을 겪는다.
전하 균형 영역을 개발하려는 시도로 다양한 반도체 제조 기술들이 사용되었지만, 이러한 기술들은 긴 제조 시간과 관련된 고비용으로부터 고충을 겪거나 또는 각자의 공정 방법과 관련된 높은 결함률로부터 고충을 겪는다. 예를 들어, 이전에 설명된 바와 같이, 도 2 및 도 3에서 각각 예시된 멀티 에피 주입 및 트렌치 재충전 제조 방법은 처리 장비 및 연관된 방법들의 내재적인 제한들에 적어도 부분적으로 기인하여 밀도의 개선을 거의 또는 전혀 제공하지 않는다. 따라서, 개선된 비용 및 초접합 디바이스 성능을 제공하는 고밀도 구조물들(예를 들어, 깊고, 좁은 고 종횡비 트렌치들)로 계속 스케일링할 수 있는 제조 방법을 제공할 필요가 있다. 이하에서 더 상세히 설명되는 바와 같이, 본 발명의 실시예들은 유리하게도 통상적인 디바이스 및/또는 제조 방법들에서 존재하는 결함들을 해결한다.
도 4는 본 발명의 실시예에 따른, 능동 반도체 디바이스(예를 들어, MOSFET, 다이오드, 절연 게이트 바이폴라 트랜지스터(IGBT) 등)에서 전하 균형 영역을 생성하기 위한 예시적인 구조물(400)의 적어도 일부분을 도시하는 단면도이다. 디바이스에 형성된 전하 균형 영역은 제로 순 전하(zero net charge)를 가질 필요가 없다는 것을 이해해야 한다. 오히려, 하나 이상의 실시예들에 따라, 전하 균형 영역의 순 전하는 미리 정해진 값으로 설정될 수 있는데, 즉, 전하 균형 영역은 미리 정해진 양의 전하 불균형(imbalance)을 나타내도록 구성될 수 있다. 구조물(400)은 (1) 트렌치 또는 웰 형성 단계, (2) 막 증착 단계, 및 (3) 열처리 단계의 세 개의 예시적인 처리 단계들의 진화를 포함하는 것으로서 도시된다. 이들 각각의 단계들을 이하에서 더 상세히 설명할 것이다.
도 4를 참조하면, 구조물(400)은 이 실시예에서 N형인 제1 도전 유형의 기판(402), 및 기판의 적어도 일부분 상에 형성된 제1 도전 유형의 에피택셜층(404)을 포함한다. 이 실시예에서, 에피택셜층(404)은 (기판(402)과 같은) N형 도전성으로 형성되지만, P형 에피택셜층이 대안적으로 사용될 수 있다.
구조물(400)은, 제1 단계에서, 에피택셜층(404)을 적어도 부분적으로 관통하여 형성되고, 이 실시예에서 깊은 트렌치(406)로서 도시된 복수의 리세싱된 피처들을 포함한다. 트렌치(406)는 에피택셜층(404)의 윗면으로부터 연장하여, 기판(402)의 평면에 실질적으로 수직한 방향(즉, 수직 방향)으로 에피택셜층을 계속해서 뚫고 지나간다. 트렌치(406)는, 인접한 트렌치들 간에 간격(본 명세서에서 피치라고 칭하며, 비교적 빽빽함(예컨대, 약 1㎛))을 갖도록, 예를 들어, 반응성 이온 에칭(reactive ion etching; RIE), 또는 원하는 종횡비(예를 들어, 약 100:1)를 달성하도록 구성된 대안적인 공정을 이용하여 형성될 수 있는데; 더 빽빽한 피치는 유익하게는 디바이스의 크기를 감소시키고/감소시키거나 보다 높은 밀도의 회로가 디바이스 내에서 제조되도록 해준다. 더 빽빽한 피치는 유익하게는 디바이스의 크기를 감소시키고/감소시키거나 보다 높은 밀도의 회로가 디바이스 내에서 제조되도록 해준다.
본 발명의 하나 이상의 실시예들에 따르면, 트렌치(406)는 약 1㎛의 인접한 트렌치들 간의 간격(즉, 피치)을 갖도록 RIE 공정을 이용하여 형성되지만, 본 발명의 실시예들은 임의의 특정 간격으로 제한되지 않는다. 본 발명의 실시예들은 트렌치(406)의 임의의 특정 깊이 또는 폭으로 제한되지는 않지만, 600볼트 항복 전압 정격을 갖는 예시적인 디바이스의 경우, 트렌치(406)는 약 30㎛ 이상의 깊이와 약 1㎛ 이하의 폭을 갖도록 구성된다. 또한, 본 발명의 실시예들은 구조물(400)에서 형성된 임의의 특정 개수의 트렌치(406)로 제한되지 않는다는 것을 이해해야 한다.
제2 제조 단계에서, 적어도 트렌치(406)의 서브세트의 바닥부 및/또는 측벽들 상에 물질이 증착된다. 특히, 종횡비가 미리 정해진 값보다 클 때, 결함들(예를 들어, 보이드, 핀홀, 균열 등)에 취약한 표준적인 트렌치 재충전 공정을 사용하는 대신에, 본 발명의 실시예들은 적어도 트렌치(406)의 서브세트 각각의 바닥부 및/또는 측벽들 상에 물질(예를 들어, 유전체막)을 증착시키기 위해 원자층 증착(atomic layer deposition; ALD)을 이용한다. 예를 들어, 화학 기상 증착(chemical vapor deposition; CVD)을 이용하는 표준적인 트렌치 재충전 공정에서, 트렌치의 측벽들 및 바닥부 상에 물질을 증착하는 것은 트렌치의 깊이가 증가함에 따라, 실현불가능하지는 않더라도, 훨씬 더 어려워진다. ALD는 다양한 기판 물질들 상에 비교적 낮은 온도(예를 들어, 주변 온도 내지 약 400℃)를 사용하여 한번에 하나의 원자층씩 다양한 물질 그룹을 증착시키는 방법이다. 이 접근법은 반도체 디바이스에서 전하 균형 영역을 형성하는데 몇 가지 중요한 이점들을 제공하는데, 그 중 일부가 이하에서 설명된다.
순차적인 자기 제한 표면 반응을 사용하여, ALD는 옹스트롬(Å) 또는 단일층 레벨로 정확한 두께 제어를 달성할 수 있다. 대부분의 ALD 공정은 두 개의 표면 반응들이 일어나고 이원 화합물 막을 증착하는 이원 반응 시퀀스들에 기초한다. 표면 싸이트(surface site)는 한정된 개수만이 있기 때문에, 반응은 한정된 개수의 표면 종(surface species)만을 증착시킬 수 있다. 두 개의 표면 반응들 각각이 자기 제한적이라고 가정하면, 두 개의 반응들은 원자 레벨 제어로 박막을 증착하기 위해 순차적인 방식으로 진행될 수 있다. ALD의 자기 제한 성질은 우수한 단계 커버리지를 가져오고, 트렌치(406)의 바닥부 및 측벽들 상에서와 같은, 고 종횡비 구조물 상에서 완전히 컨포멀(conformal)하다. 또한, ALD 공정은 온도에 민감한 다른 반도체 제조 단계들에 영향을 주지 않으면서 표준적인 반도체 제조 공정과 통합될 수 있다.
보다 구체적으로, 깊은 트렌치(406)가 형성되면, 본 실시예에서 P형 도전성을 갖는 제2 도전 유형의 엘리먼트들을 포함하는 막(408)을, 적어도 트렌치의 서브세트 각각의 바닥부 및/또는 측벽들 상에 증착하기 위해 ALD 단계가 사용된다. ALD를 사용하여 트렌치(406)의 바닥부 및/또는 측벽들 바로 위에 막(408)을 증착하기 전에, 예컨대, 트렌치 표면을 산소 함유 환경에 노출시킴으로써 발생하는, 트렌치의 (예컨대, 바닥 및 측벽) 표면 상의 임의의 자연 산화물을 제거하기 위해 에칭 단계(예를 들어, 불화 수소(HF) 또는 플루오르화 수소산 에칭)가 수행될 수 있다. 하나 이상의 실시예들에서, 증착된 막(408)은 비제한적인 예시로서, 금속 산화물(예를 들어, 삼산화 붕소(B2O3))과 같은 유전체 물질이다. ALD와 함께 사용될 때, 고 종횡비의 트렌치가 사용되는 경우에도, 금속 산화물은 트렌치(406)의 바닥부 및 측벽들 상에 증착될 수 있다. 구조물(400)에서 미리 정해진 전하 균형을 달성하기 위한 다른 적절한 물질들이 마찬가지로 사용될 수 있다는 것을 이해해야 한다.
제3 제조 단계에서, 예컨대 약 900℃의 온도에서 약 1분 동안 급속 열처리(rapid thermal processing; RTP)가 사용되어 트렌치(406)의 바닥부 및 측벽들 상에 증착된 막(408) 내의 도펀트(예를 들어, 붕소 도핑된 금속 산화물 막의 경우, 붕소)를 분리시키고, 확산(즉, 외부 확산)을 통해 에피택셜층(404) 내로 도펀트를 유도한다. 구체적으로, RTP 동안, 상승된 온도는 트렌치(406)의 바닥부 및/또는 측벽들 상의 증착된 막(408) 내의 도펀트가 트렌치들로부터 트렌치들 부근에 있는 에피택셜층(404) 내로 국소적으로 외부 확산되도록 한다. 열처리의 결과로서, 도펀트는 트렌치(406) 부근에 있는 에피택셜층(404)에서 제2 도전 유형(이 예시적인 실시예에서 P형 도전성)의 도핑된 영역(410)을 형성할 것이다. 도핑된 영역(410)은 에피택셜층(404) 내의 트렌치(406)의 윤곽을 따를 것이다. 이러한 방식으로, 도핑된 영역(410)은 트렌치들(406) 사이의 에피택셜 영역(404)과 함께, 디바이스에서 전하 균형 영역을 형성하는 교호하는 P형 및 N형 열들을 형성할 것이다. 각각의 트렌치(406)를 둘러싸는 도핑된 영역(410)을 형성하기 위한 메카니즘은 고도로 제어가능한 확산에 주로 의존하기 때문에, 전하 균형 영역을 제조하기 위한 상업적으로 이용가능한 공정과 비교하여 구조물(400)에서 더 정밀한 정도의 전하 균형이 달성될 수 있다.
열처리 후, 트렌치(406)는, 예를 들어, 트렌치의 구조적 완결성을 제공하기에 본질적으로 적절한 임의의 물질, 예를 들어 산화물(예를 들어, 이산화 규소)과 함께, 트렌치 충전 공정 또는 대안적인 충전 단계를 사용함으로써 택일적으로 충전된다. 표준적인 전하 균형 구조물에서와는 달리, 트렌치를 충전하는 물질은 교호하는 P형 및 N형 도전성의 열들을 제공하는데 사용되지 않는다. 오히려, 본 발명의 실시예들에 따르면, 트렌치(406)는 트렌치의 바닥부 및 측벽들 상에 증착된 도펀트 물질(예를 들어, 붕소)의 엄격한 물질 레벨들의 증착 및 외부 확산을 용이하게 하기 위한 메카니즘으로서만 사용된다. 결과적으로, 트렌치가 보이드가 없거나 무결함으로 충전되는 것은 중요하지 않으며, 즉, 수율은 (사용시) 트렌치 충전 단계에서의 결함들의 개수에 영향을 받지 않는다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스에서 전하 균형 영역을 생성하기 위한 예시적인 구조물(500)의 적어도 일부분을 나타내는 단면도이다. 구조물(500)은 전하 균형 영역이 형성되는 메카니즘이 상이하다는 점을 제외하고는, 제1 및 제2 제조 단계들의 측면에서 도 4에서 도시된 예시적인 구조물(400)과 유사하다. 구체적으로, 하나 이상의 실시예들에 따르면, 트렌치(406)의 바닥부 및 측벽들 상에는, 예를 들어, 이산화 규소(SiO2)와 같은 절연층(502)이 형성된다. 절연층(502)은 트렌치(406)의 바닥부 및 측벽들 상에 증착될 수 있거나, 또는, 하나 이상의 대안적인 실시예들에서, 트렌치(406)의 노출면들 상에 형성된 (예를 들어, 산화 공정과 같은 것을 이용하여 성장된) 자연 산화물(예를 들어, 이산화 규소)이 절연층으로서 사용될 수 있다.
막(508)은 ALD를 사용하여, (도 4에서 도시된 구조물(400)에서와 같이) 트렌치(406)의 바닥부 및 측벽들 바로 위에 증착되기 보다는 절연층(502) 상에 증착된다. 이 절연층(502)은 열처리 동안 막(508) 내의 도펀트(예를 들어, 알루미늄)가 에피택셜층(404) 내로 국소적으로 외부 확산하는 것을 방지한다. 하나 이상의 실시예들에서, 막(508)은 알루미나 물질(예를 들어, Al2O3)을 포함한다. 알루미나 막(508)은 적어도 트렌치(406)의 서브세트의 바닥부 및 측벽들 상의 절연층(502) 상에 증착된다. 알루미나 물질은 양전하 캐리어를 트렌치(406)의 바닥부 및 측벽들 부근의 영역으로 끌어들이기에 적절한 음의 표면 전하 특성을 가지며, 이에 의해 구조물(500)에서 전하 균형을 달성한다. ALD와 함께 사용될 때, 고 종횡비 트렌치(예를 들어, 약 100:1 또는 그 이상)가 사용될 때 조차도, 알루미나는 트렌치(406)의 바닥부 및 측벽들 상에 증착될 수 있다. 구조물(500)에서 미리 정해진 전하 균형을 달성하기 위한 다른 적절한 물질들이 마찬가지로 사용될 수 있음을 이해해야 한다.
보다 구체적으로, 도 5를 참조하면, 에피택셜층(404)은 본 예시적인 실시예에서 양전하 유형인, 제1 전하 유형의 자유 전하 캐리어(504)를 내재적으로 포함한다. 트렌치(406)의 표면들 상의 절연층(502) 상에 증착된 막(508)은 이와 연관된 제2 전하 유형의 순 정전하를 가지며, 이 제2 전하 유형은 제1 전하 유형과 반대 극성인데, 이 예시에서는 음의 정전하이다. 에피택셜층(404) 내로 외부 확산되는 증착된 막(508) 내의 도펀트 대신에, 구조물(500)에서의 열처리(제3 제조 단계)는 (양전하를 갖는) 에피택셜층(404) 내의 자유 전하 캐리어(504)의 적어도 일부가 (음전하를 갖는) 증착된 막(508)쪽으로 이동하여 트렌치(406) 부근의 에피택셜층 내에서 전하 균형 영역(506)을 형성하도록 구성된다.
도 4에서 도시된 실시예와 부합하는 방식으로, 열처리 후에, 트렌치 충전 공정 또는 대안적인 충전 단계를 사용하여, 트렌치의 구조적 완결성을 제공하기에 본질적으로 적절한 임의의 물질, 예컨대, 산화물(예컨대, 이산화 규소)로 트렌치(406)가 충전될 수 있다. 표준적인 전하 균형 구조물에서와는 달리, 트렌치를 충전하는 물질은 교호하는 P형 및 N형 도전성의 열들을 직접 제공하는데 사용되지 않는다. 오히려, 본 발명의 실시예들에 따르면, 트렌치(406)는 트렌치의 바닥부 및 측벽들 상에서의 물질의 증착과, 결과적으로 에피택셜층 내의 자유 캐리어가 트렌치의 윤곽을 둘러싸는 영역에 끌어당겨지는 것을 용이하게 하는데에만 사용된다. 따라서, 트렌치가 보이드가 없거나 또는 결함이 없는 방식으로 충전되는 것은 중요하지 않다.
구조물(500)에서의 전하 균형 영역(506)의 형성에서의 증착된 막(508)과 N형 에피택셜 영역(404) 사이의 전하 균형은 다른 파라미터들 중에서도, 트렌치(406)에 증착된 물질(508)의 퍼센티지는 물론, 열처리 지속기간(즉, 시간), 기압 및/또는 온도의 함수로서 제어된다. 본 발명의 하나 이상의 실시예들에 따른 방법의 중요한 이점은 통상적인 전하 균형 구조물들의 제조에서 사용될 수 있는 바와 같이, ALD는 이전에 논의된 방법들에 비해 보다 정확하게 제어되는 공정이며, 이에 따라, 디바이스에서 전하 균형을 제공하기 위해 사용되는 P형 및 N형 물질의 교호하는 영역들의 각각의 치수들은 보다 작은 피치일 수 있어서, 디바이스 비용 및 성능을 향상시킨다는 것이다.
도 6은 본 발명의 실시예에 따른 능동 반도체 디바이스에서 전하 균형 영역을 형성하는 예시적인 방법(600)의 적어도 일부분을 나타내는 흐름도이다. 방법(600)은 본 업계의 당업자에게 명백하게될 바와 같이, 반도체 디바이스를 제조하는데 필요한 모든 단계들을 포함하지 않는다는 것을 이해해야 한다. 오히려, 위에서 더욱 자세하게 설명된 바와 같이, 전하 균형 영역을 형성하는 것과 관련된 기본적인 단계들이 제공된다. 방법(600)에 따라 형성된 구조물들의 예시적인 실시예들이 도 4 및 도 5에서 도시된다.
도 6을 참조하면, 단계(602)에서, 제1 도전 유형의 에피택셜 영역이 기판의 윗면 상에 형성된다. 단계(604)에서, 리세싱된 피처들이 에피택셜 영역을 적어도 부분적으로 관통하여 형성된다. 본 발명의 실시예들에 따르면, 리세싱된 피처들은 고 종횡비(예를 들어, 약 2:1보다 크고, 보다 바람직하게는 약 20:1보다 큼)를 갖는 깊은 트렌치, 웰, 계단형 피처들 등의 형태로 있을 수 있다. 단계(606)에서, ALD를 사용하여 리세싱된 피처들의 바닥부 및/또는 측벽들 상에 막이 증착된다. 전술한 바와 같이, 막은 바람직하게는 리세싱된 피처들의 노출면들 바로 위에 증착된다. 처리 동안, 패시베이션층 또는 자연 산화물층(예를 들어, 이산화 규소)은 리세싱된 피처들의 노출면들 상에 (예를 들어, 산화를 통해) 형성될 수 있다. 따라서, 리세싱된 피처들의 바닥부 및/또는 측벽들 바로 위에 막이 증착될 수 있게 하기 위해, 하나 이상의 실시예들에서, 본 업계의 당업자에게 명백해질 바와 같이, 에천트 조성물(예를 들어, HF 에칭) 또는 대안적인 에칭 공정을 사용하여, 이 패시베이션층이 제거된다. 이 패시베이션층 제거 공정은 하나 이상의 실시예들에서 단계(606) 내에 통합되고, ALD를 사용하여 막을 증착하기 전에 수행된다.
단계(608)에서, 도 4와 관련하여 이전에 언급된 바와 같이, 리세싱된 피처들의 바닥부 및/또는 측벽들 상에 증착된 막 내의 도펀트의 적어도 일부가 확산 공정에 의해 에피택셜층에서 전하 균형 영역을 형성하도록 열처리(예컨대, 급속 열처리)가 수행된다. 대안으로, 방법(600)은 전하 균형 영역을 형성하기 위한 메카니즘으로서 단계(608) 대신에 단계(610)를 수행할 수 있다. 구체적으로, 도 5에서 도시된 예시적인 구조물(500)의 경우, 전하 균형 영역은 리세싱된 피처들로부터 에피택셜층 내로의 도펀트의 외부 확산에 의존하지 않고서 형성되고, 단계(608)의 대안책으로서, 단계(610)는 에피택셜 영역 내의 자유 전하 캐리어의 적어도 일부가 리세싱된 피처들 내의 증착된 막쪽으로 이동하여 리세싱된 피처들 부근의 에피택셜층에서 전하 균형 영역을 형성하는 방식으로 열처리를 수행한다.
단계(610)에 따른 메카니즘이 전하 균형 영역을 형성하는데 사용될 때, 하나 이상의 실시예들에서, 단계(606)는 리세싱된 피처들의 노출면들(예를 들어, 바닥부 및/또는 측벽들) 상에 절연층(예를 들어, 도 5에서의 층(502))을 형성하는 추가적인 단계를 병합하는 것이 구상가능하다. 이전에 언급한 바와 같이, 그런 후, 막은 ALD를 사용하여 리세싱된 피처들의 바닥부 및/또는 측벽들 상의 절연층 상에 증착되어, 열처리 동안 막 내의 도펀트가 에피택셜층 내로 외부 확산되는 것을 방지한다.
예를 들어, 본 업계의 당업자에 의해 알려질 바와 같이, 하나 이상의 애노드 및 캐소드 영역들, 소스 및 드레인 영역들, 컬렉터 및 이미터 영역들 등의 형성을 비롯한, 명시적으로 도시되지는 않았지만 암시된 추가적인 처리 단계들이, 예를 들어, 다이오드, 전계 효과 트랜지스터, 및/또는 바이폴라 트랜지스터를 비롯한, 형성될 능동 디바이스의 유형에 따라, 각각 후속적으로 수행된다.
본 명세서에서 기술된 본 발명의 실시예들의 예시들은 다양한 실시예들의 구조물에 대한 일반적인 이해를 제공하도록 의도된 것이며, 본 예시들은 본 명세서에서 기술된 구조물들을 사용할 수 있는 장치 및 시스템의 모든 엘리먼트들 및 피처들의 완전한 설명으로서 역할을 하도록 의도된 것은 아니다. 많은 다른 실시예들이 본 명세서에서의 교시에 따라 본 업계의 당업자에게 명백해질 것이며, 본 개시의 범위를 벗어나지 않으면서 구조적 및 논리적 대체 및 변경이 이루어질 수 있도록 다른 실시예들이 사용되고 이로부터 유도된다. 도면은 단지 표현을 위한 것일 뿐이며 실척도로 그려진 것은 아니다. 따라서, 명세서 및 도면은 제한적인 의미라기보다는 예시적인 것으로서 간주되어야 한다.
본 발명의 실시예들은 여기서 단지 편의상, 그리고, 실제로 하나보다 많은 실시예 또는 발명적 개념이 도시되는 경우 본 출원의 범위를 임의의 단일 실시예 또는 발명적 개념으로 제한하려는 의도 없이, "실시예"라는 용어에 의해 개별적으로 및/또는 집합적으로 언급된다. 따라서, 여기서 특정 실시예들이 도시되고 설명되었지만, 동일한 목적을 달성하는 배열이 도시된 특정 실시예(들)을 대체할 수 있음을 이해해야 하며, 즉, 본 개시는 다양한 실시예들의 임의의 및 모든 적응 또는 변형을 포함하도록 의도된다. 상기 실시예들의 조합들, 및 본 명세서에서 구체적으로 기술되지 않은 다른 실시예들은 본 명세서에서의 교시에 기초하여 본 업계의 당업자에게 명백해질 것이다.
본 요약은 독자가 기술 개시의 본질을 신속하게 확인할 수 있게 해주는 요약서를 요구하는 37 C.F.R. § 1.72(b)에 따라 제공된 것이다. 본 요약은 청구항들의 범위 또는 의미를 해석하거나 제한하는 데에 사용되지 않을 것이라는 이해 하에 제출된 것이다. 또한, 전술한 상세한 설명에서, 본 개시의 간소화를 목적으로 다양한 특징들이 단일 실시예에서 함께 그룹화되는 것을 살펴볼 수 있다. 본 개시의 방법은 청구된 실시예들이 각 청구항에서 명시적으로 언급된 것보다 많은 특징들을 필요로 한다는 의도를 반영하는 것으로서 해석되어서는 안된다. 오히려, 첨부된 청구항들이 반영하는 바와 같이, 본 발명내용은 단일 실시예의 모든 특징들보다 적은 수의 특징들에 놓여 있다. 따라서, 이하의 청구항들은 발명의 상세한 설명 내에 병합되며, 각각의 청구항은 개별적으로 청구되는 발명내용으로서 각자 독립한다.
본 명세서에서 제공된 본 발명의 실시예들의 교시를 감안할 때, 본 업계의 당업자는 본 발명의 실시예들의 기술들의 다른 구현예들 및 응용들을 구상할 수 있을 것이다. 본 명세서에서는 첨부 도면들을 참조하여 본 발명의 예시적인 실시예들이 설명되었지만, 본 발명의 실시예들은 이러한 정확한 실시예들로 한정되지 않고, 첨부된 청구항들의 범위를 벗어나지 않으면서 본 업계의 당업자에 의해 다양한 다른 변경들 및 수정들이 이루어질 수 있음을 이해해야 한다.

Claims (25)

  1. 능동 반도체 디바이스에서 전하 균형(charge balance) 영역을 형성하기 위한 방법에 있어서,
    상기 반도체 디바이스의 기판의 윗면 상에 제1 도전 유형의 물질을 포함하는 에피택셜 영역을 형성하는 단계;
    상기 에피택셜 영역을 적어도 부분적으로 관통하는 복수의 리세싱된 피처(feature)들을 형성하는 단계;
    원자층 증착을 이용하여 상기 리세싱된 피처들의 바닥부와 측벽들 중 적어도 하나 상에 제2 도전 유형의 물질을 포함하는 막을 증착하는 단계; 및
    상기 리세싱된 피처들의 측벽들 각각 상에 증착된 상기 막의 적어도 일부분이 상기 리세싱된 피처들의 윤곽을 따르는 제2 도전 유형의 영역을 상기 에피택셜층 내에서 형성하도록 열처리를 수행하는 단계
    를 포함하며,
    상기 제2 도전 유형의 영역은, 상기 제2 도전 유형의 영역 부근에 있는 상기 에피택셜층과 함께, 전하 균형 영역을 형성하는 것인, 전하 균형 영역 형성 방법.
  2. 제1항에 있어서,
    상기 제1 도전 유형의 물질은 N형 물질이고, 상기 제2 도전 유형의 물질은 P형 물질인 것인, 전하 균형 영역 형성 방법.
  3. 제1항에 있어서,
    상기 제1 도전 유형의 물질은 P형 물질이고, 상기 제2 도전 유형의 물질은 N형 물질인 것인, 전하 균형 영역 형성 방법.
  4. 제1항에 있어서,
    상기 리세싱된 피처들의 상기 바닥부 및 상기 측벽들 중 적어도 하나 상에 증착된 상기 막은 금속 산화물을 포함하는 것인, 전하 균형 영역 형성 방법.
  5. 제4항에 있어서,
    상기 금속 산화물은 알루미늄 산화물(Al2O3)과 삼산화 붕소(B2O3) 중 적어도 하나를 포함하는 것인, 전하 균형 영역 형성 방법.
  6. 제1항에 있어서,
    상기 복수의 리세싱된 피처들의 적어도 서브세트 각각은 자신의 폭보다 적어도 약 2배 큰 깊이를 상기 에피택셜층을 관통하여 갖도록 형성되는 것인, 전하 균형 영역 형성 방법.
  7. 제1항에 있어서,
    상기 능동 반도체 디바이스는, 전계 효과 트랜지스터, 쇼트키 다이오드, 유니폴라 다이오드, 바이폴라 트랜지스터, 바이폴라 다이오드, 및 절연 게이트 바이폴라 트랜지스터 중 적어도 하나를 포함하며,
    상기 전하 균형 영역은, 전계 효과 트랜지스터, 쇼트키 다이오드, 유니폴라 다이오드, 바이폴라 트랜지스터, 바이폴라 다이오드, 및 절연 게이트 바이폴라 트랜지스터 중 적어도 하나에서 드리프트 영역을 형성하는 것인, 전하 균형 영역 형성 방법.
  8. 제1항에 있어서,
    상기 복수의 리세싱된 피처들의 적어도 서브세트 각각은 상기 기판의 평면에 실질적으로 수직한 방향으로 상기 에피택셜 영역을 적어도 부분적으로 관통하여 형성되는 것인, 전하 균형 영역 형성 방법.
  9. 제1항에 있어서,
    상기 복수의 리세싱된 피처들의 적어도 서브세트 각각은 적어도 부분적으로 충전되지 않은 채로 남아있는 것인, 전하 균형 영역 형성 방법.
  10. 제1항에 있어서,
    상기 복수의 리세싱된 피처들의 적어도 서브세트 각각을 형성하는 단계는 상기 에피택셜층 내에 트렌치, 웰, 및 계단형 구조물 중 적어도 하나를 형성하는 단계를 포함하는 것인, 전하 균형 영역 형성 방법.
  11. 제1항에 있어서,
    상기 디바이스 내의 상기 리세싱된 피처들의 깊이를 제어함으로써 상기 전하 균형 영역의 충돌 이온화(impact ionization)를 제어하는 단계
    를 더 포함하는 전하 균형 영역 형성 방법.
  12. 제1항에 있어서,
    상기 열처리의 지속기간 및 기압 조건 중 적어도 하나를 제어하여 상기 디바이스의 상기 에피택셜 영역 내에 형성된 상기 제2 도전 유형의 영역의 폭 및 도핑 농도 중 적어도 하나를 제어함으로써 상기 전하 균형 영역의 충돌 이온화를 제어하여 단계
    를 더 포함하는 전하 균형 영역 형성 방법.
  13. 제1항에 있어서,
    상기 리세싱된 피처들의 적어도 측벽들 상에 상기 막을 증착하는 단계는 상기 리세싱된 피처들의 적어도 서브세트의 적어도 측벽들 상에 도펀트 및 유전체 물질 중 적어도 하나를 증착하는 단계를 포함하는 것인, 전하 균형 영역 형성 방법.
  14. 제1항에 있어서,
    상기 열처리를 수행하는 단계는 급속 열처리를 포함하는 것인, 전하 균형 영역 형성 방법.
  15. 제1항에 있어서,
    상기 제1 도전 유형의 상기 에피택셜층의 불순물 농도, 상기 제2 도전 유형의 영역의 적어도 일부분의 불순물 농도, 상기 제2 도전 유형의 영역의 체적, 및 상기 에피택셜 영역의 체적 중 적어도 하나를 제어하여 상기 제2 도전 유형의 영역과 상기 에피택셜 영역 사이의 전하 균형을 제어하는 단계
    를 더 포함하는 전하 균형 영역 형성 방법.
  16. 제15항에 있어서,
    상기 제2 도전 유형의 영역의 적어도 일부분 부근의 상기 에피택셜 영역과 연관된 전하를 상기 제2 도전 유형의 영역과 연관된 전하와 실질적으로 일치시키는 단계
    를 더 포함하는 전하 균형 영역 형성 방법.
  17. 제15항에 있어서,
    상기 제2 도전 유형의 영역의 적어도 일부분 부근의 상기 에피택셜 영역과 상기 제2 도전 유형의 영역 사이에 미리 정해진 양의 전하 불균형을 생성하는 단계
    를 더 포함하는 전하 균형 영역 형성 방법.
  18. 제1항에 있어서,
    상기 복수의 리세싱된 피처들의 적어도 서브세트를 형성하는 단계는 반응성 이온 에칭을 사용하여 상기 복수의 리세싱된 피처들의 적어도 서브세트를 형성하는 단계를 포함하는 것인, 전하 균형 영역 형성 방법.
  19. 제1항에 있어서,
    상기 제2 도전 유형의 영역이 상기 에피택셜층과 인터리빙되어 상기 에피택셜층의 적어도 일부분에 걸쳐 제1 및 제2 도전 유형들의 교호하는 영역들을 생성하도록 상기 복수의 리세싱된 피처들 사이의 간격을 제어하는 단계
    를 더 포함하는 전하 균형 영역 형성 방법.
  20. 제19항에 있어서,
    인접한 리세싱된 피처들 사이의 피치는 약 10미크론보다 작은 것인, 전하 균형 영역 형성 방법.
  21. 제1항에 있어서,
    상기 제2 도전 유형의 영역은 적어도 1e-12 원자/입방 센티미터의 도핑 농도를 갖도록 형성되는 것인, 전하 균형 영역 형성 방법.
  22. 제1항에 있어서,
    상기 리세싱된 피처들의 적어도 측벽들 상에 상기 제2 도전 유형의 물질을 포함하는 막을 증착하는 단계는 상기 복수의 리세싱된 피처들의 적어도 서브세트의 적어도 측벽들 상에 형성된 절연층 상에 상기 막을 증착하는 단계를 포함하는 것인, 전하 균형 영역 형성 방법.
  23. 제1항에 있어서,
    상기 리세싱된 피처들의 적어도 측벽들 상에 상기 제2 도전 유형의 물질을 포함하는 막을 증착하는 단계는,
    상기 복수의 리세싱된 피처들의 적어도 서브세트의 적어도 측벽들 상에 형성된 산화물층을 제거하는 단계; 및
    상기 복수의 리세싱된 피처들의 적어도 서브세트의 적어도 측벽들 바로 위에 상기 막을 증착하는 단계
    를 포함하는 것인, 전하 균형 영역 형성 방법.
  24. 능동 반도체 디바이스에서 전하 균형 영역을 형성하기 위한 방법에 있어서,
    상기 반도체 디바이스의 기판의 윗면 상에 제1 도전 유형의 물질을 포함하는 에피택셜 영역 - 상기 에피택셜 영역은 제1 전하 유형의 자유 전하 캐리어를 포함함 - 을 형성하는 단계;
    상기 에피택셜 영역을 적어도 부분적으로 관통하는 복수의 리세싱된 피처들을 형성하는 단계;
    상기 리세싱된 피처들의 바닥부 및 측벽들 상에 절연층을 형성하는 단계;
    원자층 증착을 이용하여 상기 리세싱된 피처들의 바닥부와 측벽들 상의 상기 절연층의 적어도 일부분 상에 제2 도전 유형의 물질을 포함하는 막을 증착하는 단계로서, 상기 제2 도전 유형의 물질은 이와 연관된 제2 전하 유형의 순 정전하를 갖고, 상기 제2 전하 유형은 상기 제1 전하 유형과 극성이 반대인 것인, 상기 제2 도전 유형의 물질을 포함하는 막을 증착하는 단계; 및
    상기 에피택셜 영역 내의 자유 전하 캐리어들의 적어도 일부가 상기 증착된 막쪽으로 이동하여 상기 리세싱된 피처들 부근의 상기 에피택셜층 내에서 전하 균형 영역을 형성하는 방식으로 열처리를 수행하는 단계
    를 포함하며,
    상기 전하 균형 영역은 상기 리세싱된 피처들의 윤곽을 따르는 것인, 전하 균형 영역 형성 방법.
  25. 반도체 디바이스에 있어서,
    기판;
    상기 기판의 표면 상에 형성된 제1 도전 유형의 에피택셜 영역;
    상기 에피택셜 영역을 적어도 부분적으로 관통하여 형성된 복수의 리세싱된 피처들로서, 상기 복수의 리세싱된 피처들의 적어도 측벽들 상에는, 제2 도전 유형의 물질을 포함하는 막이 원자층 증착을 이용하여 증착되어 있는 것인, 상기 복수의 리세싱된 피처들; 및
    상기 리세싱된 피처들 부근의 상기 에피택셜층 내에 형성된 전하 균형 영역
    을 포함하고,
    상기 전하 균형 영역은 상기 복수의 리세싱된 피처들의 적어도 측벽들 상에 증착된 상기 막의 적어도 일부분을 포함하며,
    상기 전하 균형 영역은 상기 리세싱된 피처들의 윤곽을 따르는 것인, 반도체 디바이스.
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