CN115332233A - 包括贯通电极的半导体器件和包括该半导体器件的半导体封装 - Google Patents

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CN115332233A
CN115332233A CN202210506082.1A CN202210506082A CN115332233A CN 115332233 A CN115332233 A CN 115332233A CN 202210506082 A CN202210506082 A CN 202210506082A CN 115332233 A CN115332233 A CN 115332233A
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pattern
electrode
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全炯俊
文光辰
朴明珠
李学承
黄善宽
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Abstract

一种半导体器件包括：分别位于衬底的第一表面和第二表面上的正面结构和背面结构；以及贯穿衬底的第一贯通电极和第二贯通电极。正面结构包括电路器件、第一水平处的第一正面导电图案、第二水平处的第二正面导电图案、下绝缘结构、以及第一绝缘结构至第三绝缘结构。背面结构包括位于相同水平的第一背面导电图案和第二背面导电图案。第一贯通电极接触第一背面导电图案和第一正面导电图案。第二贯通电极接触第二背面导电图案和第二正面导电图案。第一正面导电图案贯穿第三绝缘结构的至少一部分和第二绝缘结构。

Description

包括贯通电极的半导体器件和包括该半导体器件的半导体 封装
相关申请的交叉引用
本申请要求于2021年5月11日在韩国知识产权局提交的韩国专利申请No.10-2021-0060685的优先权，其公开内容通过引用整体并入本文中。
技术领域
本公开的示例实施例涉及一种包括贯通电极的半导体器件和包括该半导体器件的半导体封装。
背景技术
已经研究了通过堆叠多个半导体器件来形成单个半导体封装的各种技术。为了将多个堆叠的半导体器件彼此电连接，已经提出了使用贯穿半导体器件的硅通孔(TSV)的方法。
发明内容
本公开的示例实施例旨在提供一种具有改进性能的半导体器件。
本公开的示例实施例旨在提供一种包括半导体器件的半导体封装。
在本公开的示例实施例中，一种半导体器件包括：半导体衬底，具有彼此相对的第一表面和第二表面；半导体衬底的第一表面上的正面结构；半导体衬底的第二表面下方的背面结构；贯穿半导体衬底的第一贯通电极；以及贯穿半导体衬底的第二贯通电极。正面结构包括：电路器件，包括晶体管；第一水平处的第一正面导电图案；低于第一水平的第二水平处的第二正面导电图案；半导体衬底的第一表面上的下绝缘结构；下绝缘结构上的第一绝缘结构，包括第一金属间介电层，第一金属间介电层具有小于氧化硅的介电常数的第一介电常数；第一绝缘结构上的第二绝缘结构，包括第二金属间介电层，第二金属间介电层具有小于第一介电常数的第二介电常数；以及第二绝缘结构上的第三绝缘结构。第一正面导电图案包括贯穿第二绝缘结构的第一部分和贯穿第三绝缘结构的至少一部分的第二部分。背面结构包括位于相同水平的第一背面导电图案和第二背面导电图案。第一贯通电极接触第一正面导电图案的第一部分和第一背面导电图案。第一贯通电极包括与第一背面导电图案接触并贯穿半导体衬底的下部。第一贯通电极的第一部分贯穿下绝缘结构。第二贯通电极的第二部分贯穿第一绝缘结构。第二贯通电极接触第二背面导电图案和第二正面导电图案。
在本公开的示例实施例中，一种半导体器件包括：半导体衬底，具有彼此相对的第一表面和第二表面；半导体衬底的第一表面上的正面结构；半导体衬底的第二表面下方的背面结构；贯穿半导体衬底的第一贯通电极；以及贯穿半导体衬底的第二贯通电极。正面结构包括：电路器件，包括晶体管；第一水平处的第一正面导电图案；低于第一水平的第二水平处的第二正面导电图案；以及位于不同水平的多个电路互连图案。第二正面导电图案与多个电路互连图案中的一个的水平齐平。第一正面导电图案的至少一部分与多个电路互连图案中的至少两个的水平齐平。多个电路互连图案中的两个或更多个设置在高于第一正面导电图案的第一水平的水平处。背面结构包括位于相同水平的第一背面导电图案和第二背面导电图案。第一贯通电极接触第一背面导电图案和第一正面导电图案。第二贯通电极接触第二背面导电图案和第二正面导电图案。第二贯通电极的宽度比第一贯通电极的宽度窄。
在本公开的示例实施例中，一种半导体封装包括：基底基板；基底基板上的第一半导体器件；第一半导体器件上的第二半导体器件；第一连接图案，将基底基板电连接到第一半导体器件；以及第二连接图案，将第一半导体器件电连接到第二半导体器件。第一半导体器件包括半导体衬底、正面结构、背面结构、第一贯通电极和第二贯通电极。半导体衬底具有彼此相对的第一表面和第二表面。正面结构包括：电路器件，包括晶体管；第一水平处的第一正面导电图案；低于第一水平的第二水平处的第二正面导电图案；位于不同水平的多个电路互连图案；半导体衬底的第一表面上的下绝缘结构；下绝缘结构上的第一绝缘结构，包括第一金属间介电层，第一金属间介电层具有小于氧化硅的介电常数的第一介电常数；第一绝缘结构上的第二绝缘结构，包括第二金属间介电层，第二金属间介电层具有小于第一介电常数的第二介电常数；以及第二绝缘结构上的第三绝缘结构。第一正面导电图案的厚度大于第二正面导电图案的厚度。背面结构在半导体衬底的第二表面下方。背面结构包括位于相同水平的第一背面导电图案和第二背面导电图案。第一正面导电图案与第一贯通电极接触并至少贯穿第二绝缘结构。第一贯通电极贯穿半导体衬底。第一贯通电极接触第一背面导电图案和第一正面导电图案。第一贯通电极包括与第一背面导电图案接触的下部。第一贯通电极的第一部分贯穿下绝缘结构。第一贯通电极的第二部分贯穿第一绝缘结构。第二贯通电极贯穿半导体衬底。第二贯通电极接触第二背面导电图案和第二正面导电图案。第二贯通电极的宽度比第一贯通电极的宽度窄。第一连接图案在基底基板和第一半导体器件之间。第二连接图案在第一半导体器件和第二半导体器件之间。
附图说明
根据结合附图的以下具体实施方式，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：
图1、图2A和图2B是示出根据本公开的示例实施例的半导体器件的图；
图3A是示出根据本公开的示例实施例的半导体器件的一部分的放大图；
图3B是示出根据本公开的示例实施例的半导体器件的一部分的放大图；
图4是示出根据本公开的示例实施例的半导体器件的一部分的放大图；
图5是示出根据本公开的示例实施例的半导体器件的截面图；
图6是示出根据本公开的示例实施例的半导体器件的截面图；
图7是示出根据本公开的示例实施例的半导体器件的截面图；
图8A是示出根据本公开的示例实施例的半导体器件的截面图；
图8B是示出根据本公开的示例实施例的半导体器件的截面图；以及
图9至图12是示出根据本公开的示例实施例的制造半导体器件的方法的截面图。
具体实施方式
当术语“约”或“大致”在本说明书中与数值结合使用时，旨在相关数值包括所述数值周围的制造或操作公差(例如，±10％)。此外，当词语“一般”和“大致”与几何形状结合使用时，意图并非要求精确的该几何形状，而是该形状的宽容度也在本公开的范围内。此外，无论数值或形状是否被修饰为“约”或“大致”，应理解这些值和形状应被解释为包括所述数值或形状周围的制造或操作公差(例如，±10％)。
在下文中，将参考附图描述本公开的示例实施例如下。
参照图1、图2A和图2B，示例实施例中的半导体器件1可以包括具有彼此相对的第一表面3s1和第二表面3s2的半导体衬底3、半导体衬底3的第一表面3s1上的正面结构FS、以及半导体衬底3的第二表面3s2下方的背面结构BS。
背面结构BS可以包括设置在半导体衬底3的第二表面3s2下方的背面导电图案98a、98b和98c、以及设置在半导体衬底3的第二表面3s2与背面导电图案98a、98b和98c之间的背面绝缘层95。背面导电图案98a、98b和98c可以包括彼此间隔开的第一背面导电图案98a、第二背面导电图案98b和第三背面导电图案98c。
背面导电图案98a、98b和98c中的每一个可以包括第一导电层97a和设置在第一导电层97a下方的第二导电层97b。第二导电层97b可以包括铜。
正面结构FS可以包括半导体衬底3的第一表面3s1上的电路器件TR以及与电路器件TR电连接的接触插塞9a、9b和9c，该电路器件TR包括晶体管。
电路器件TR可以包括有源区6上的沟道区CH、沟道区CH上的栅结构G、以及有源区6上位于栅结构G侧部的源/漏区S/D。
在示例中，沟道区CH可以包括在垂直于半导体衬底3的第一表面3s1的竖直方向Z上堆叠并彼此间隔开的多个沟道层，栅结构G可以设置为与该多个沟道层交叉并围绕该多个沟道层中的每一个，并且沟道区CH的该多个沟道层可以设置在源/漏区S/D之间。因此，电路器件TR可以包括具有多桥沟道FET(MBCFETTM)结构的晶体管，该晶体管是环栅场效应晶体管。
在另一示例中，电路器件TR可以包括鳍式场效应晶体管(FinFET)器件、具有竖直沟道的金属氧化物半导体场效应晶体管(MOSFET)器件或平面MOSFET器件。
正面结构FS还可以包括半导体衬底3的第一表面3s1上的下绝缘结构12。
下绝缘结构12可以包括限定有源区6的第一下绝缘层15、第一下绝缘层15上的第二下绝缘层18、以及第二下绝缘层18和电路器件TR上的第三下绝缘层21。第一下绝缘层至第三下绝缘层15、18和21中的至少一个可以包括氧化硅。例如，第一下绝缘层至第三下绝缘层15、18和21中的每一个可以由氧化硅形成。
下绝缘结构12还可以包括第三下绝缘层21上的下绝缘阻挡层24和下绝缘阻挡层24上的第四下绝缘层27。
下绝缘阻挡层24可以是单层或多层。例如，下绝缘阻挡层24可以包括AlN、SiCO或SiCN中的至少一种。例如，下绝缘阻挡层24可以包括第一层和第二层，第一层和第二层中的一个可以包括AlN，而另一个可以包括SiCO和SiCN中的至少一种。
在示例中，第四下绝缘层27可以包括低k材料。在另一示例中，第四下绝缘层27可以包括氧化硅。
与电路器件TR电连接的接触插塞9a、9b和9c可以包括与电路器件TR的源/漏区S/D或栅结构G电连接的第一接触插塞9a、第一接触插塞9a上贯穿第三下绝缘层21的第二接触插塞9b、以及贯穿下绝缘阻挡层24和第四下绝缘层27的第三接触插塞9c。
正面结构FS可以包括下绝缘结构12上的第一绝缘结构46、第一绝缘结构46上的第二绝缘结构66、第二绝缘结构66上的第三绝缘结构73、以及第三绝缘结构73上的上绝缘结构86。正面结构FS还可以包括上绝缘结构86和第三绝缘结构73之间的上绝缘阻挡层85。上绝缘阻挡层85可以包括SiCN或SiN。
第一绝缘结构46可以包括交替堆叠在下绝缘结构12上的第一绝缘阻挡层48和第一金属间介电层50。第二绝缘结构66可以包括交替堆叠的第二绝缘阻挡层68和第二金属间介电层70。第三绝缘结构73可以包括交替堆叠的第三绝缘阻挡层75a、75b、75c和75d以及第三金属间介电层77a、77b、77c和77d。
第一绝缘结构46可以具有在约0.1μm至约0.5μm范围内的厚度。
第二绝缘结构66的厚度可以大于第一绝缘结构46的厚度。例如，第二绝缘结构66可以具有在约0.5μm至约1μm范围内的厚度。
第三绝缘结构73的厚度可以大于第二绝缘结构66的厚度。
各第一绝缘阻挡层48可以包括AlN、SiCO或SiCN中的至少一种。例如，各第一绝缘阻挡层48可以包括第一层和第二层，第一层和第二层中的一个可以包括AlN，而另一个可以包括SiCO和SiCN中的至少一种。
各第一绝缘阻挡层48可以具有约3nm至约10nm的厚度。
第一金属间介电层50可以包括具有小于氧化硅的介电常数的第一介电常数的第一材料。第一材料可以是低k电介质。例如，第一材料的第一介电常数值可以在约2.5到2.7的范围内。氧化硅的介电常数可以为约3.9至约4.2，但取决于形成氧化硅的方法，氧化硅的介电常数可以小于3.9或大于4.2。
各第一金属间介电层50的厚度可以大于各第一绝缘阻挡层48的厚度。
第二绝缘阻挡层68可以包括SiCN材料。
第二绝缘阻挡层68中的一个的厚度可以大于第一绝缘阻挡层48中的一个的厚度。
各第二绝缘阻挡层68可以具有约50nm至约150nm的厚度。
第二金属间介电层70可以包括具有小于第一介电常数的第二介电常数的第二材料。第二材料可以是超低k电介质。例如，第二材料的第二介电常数值可以大于1且小于约2.5。例如，第二材料可以是硅(silica)基绝缘材料，例如SiCOH材料或氟硅玻璃(FSG)材料。各第二金属间介电层70的厚度可以大于各第二绝缘阻挡层68的厚度。
第二金属间介电层70中最上面的第二金属间介电层的厚度可以大于第一金属间介电层50中的一个的厚度。
第三绝缘阻挡层75a、75b、75c和75d可以包括SiCN或SiN。各第三金属间介电层77a、77b、77c和77d可以包括具有比第一金属间介电层50的第一材料的第一介电常数大的第三介电常数的第三材料。例如，各第三金属间介电层77a、77b、77c和77d可以由氧化硅形成。各第三金属间介电层77a、77b、77c和77d的厚度可以大于各第三绝缘阻挡层75a、75b、75c和75d的厚度。
第三金属间介电层77a、77b、77c和77d中的一个的厚度，例如最下面的第三金属间介电层77a的厚度，可以在约0.5μm至约1.5μm的范围内。
最下面的第三金属间介电层77a的厚度可以大于第一绝缘结构46的厚度。
最下面的第三金属间介电层77a的厚度可以等于或大于第二绝缘结构66的厚度。
第三金属间介电层77a、77b、77c和77d中的一个的厚度可以大于第二金属间介电层70中的一个的厚度。各第三金属间介电层77a、77b、77c和77d的厚度可以大于各第二金属间介电层70的厚度。
第二金属间介电层70中最上面的第二金属间介电层的厚度可以大于第一金属间介电层50中最上面的第一金属间介电层50的厚度。
上绝缘结构86可以包括依次堆叠的第一上绝缘层86a、第二上绝缘层86b和第三上绝缘层86c。第一上绝缘层86a和第二上绝缘层86b可以由介电常数大于第一介电常数的材料形成，例如氧化硅。第三上绝缘层86c可以由介电常数高于第一上绝缘层86a和第二上绝缘层86b的材料形成，例如氮化硅。第三上绝缘层86c可以由能够保护半导体器件1的钝化材料而不是氮化硅形成。
正面结构FS可以包括电路互连结构CM和91c。
电路互连结构CM和91c可以包括下电路互连结构CM以及下电路互连结构CM上的上电路互连图案91c，下电路互连结构CM包括第一电路互连结构CM1、第一电路互连结构CM1上的第二电路互连结构CM2、以及第二电路互连结构CM2上的第三电路互连结构CM3。
第一电路互连结构CM1可以设置在第一绝缘结构46中，并且可以包括设置在不同水平上的多个电路互连图案。例如，第一电路互连结构CM1可以包括设置在不同水平上的第一电路互连图案M1、第二电路互连图案M2、第三电路互连图案M3、第四电路互连图案M4和第五电路互连图案M5。第一电路互连图案M1、第二电路互连图案M2、第三电路互连图案M3、第四电路互连图案M4和第五电路互连图案M5中的第二电路互连图案M2、第三电路互连图案M3、第四电路互连图案M4和第五电路互连图案M5中的每一个可以包括通孔部分V1和通孔部分V1上从通孔部分V1延伸的互连部分L1，并且第一电路互连图案M1可以被配置为互连部分。
在示例实施例中，术语“水平(level)”可以是用于在参考附图中的截面结构观察时比较相对位置的术语。因此，在下文的描述中，除非另有说明，否则术语“水平”可以基于附图中的截面结构来理解。
第一电路互连图案M1、第二电路互连图案M2、第三电路互连图案M3、第四电路互连图案M4和第五电路互连图案M5中的每一个可以包括导电材料图案42b和覆盖导电材料图案42b的侧表面和底表面的导电阻挡层42a。导电材料图案42b可以包括铜材料。
第一电路互连图案M1、第二电路互连图案M2、第三电路互连图案M3、第四电路互连图案M4和第五电路互连图案M5中的每一个可以贯穿依次堆叠的第一绝缘阻挡层48中的一个和第一金属间介电层50中的一个。例如，第一电路互连图案M1、第二电路互连图案M2、第三电路互连图案M3、第四电路互连图案M4和第五电路互连图案M5中的一个可以贯穿第一金属间介电层50和与该第一金属间介电层50的下表面接触的第一绝缘阻挡层48。
第二电路互连结构CM2可以包括设置在不同水平上的多个电路互连图案。第二电路互连结构CM2可以设置在第二绝缘结构66中，并且可以包括设置在不同水平上的多个电路互连图案。例如，第二电路互连结构CM2可以包括设置在不同水平上的第六电路互连图案M6、第七电路互连图案M7、第八电路互连图案M8、第九电路互连图案M9和第十电路互连图案M10。第六电路互连图案M6、第七电路互连图案M7、第八电路互连图案M8、第九电路互连图案M9和第十电路互连图案M10中的每一个可以包括通孔部分V2和通孔部分V2上从通孔部分V2延伸的互连部分L2。
第六电路互连图案M6、第七电路互连图案M7、第八电路互连图案M8、第九电路互连图案M9和第十电路互连图案M10中的每一个可以包括导电材料图案72b和覆盖导电材料图案72b的侧表面和底表面的导电阻挡层72a。导电材料图案72b可以包括铜材料。
第六电路互连图案M6、第七电路互连图案M7、第八电路互连图案M8、第九电路互连图案M9和第十电路互连图案M10中的每一个可以贯穿依次堆叠的第二绝缘阻挡层68中的一个和第二金属间介电层70中的一个。例如，第六电路互连图案M6、第七电路互连图案M7、第八电路互连图案M8、第九电路互连图案M9和第十电路互连图案M10中的一个可以贯穿第二金属间介电层70和与该第二金属间介电层70的下表面接触的第二绝缘阻挡层68。
第三电路互连结构CM3可以包括设置在不同水平上的多个电路互连图案。第三电路互连结构CM3可以设置在第三绝缘结构73中，并且可以包括设置在不同水平上的多个电路互连图案。例如，第三电路互连结构CM3可以包括设置在不同水平上的第十一电路互连图案M11、第十二电路互连图案M12、第十三电路互连图案M13和第十四电路互连图案M14。第十一电路互连图案M11、第十二电路互连图案M12、第十三电路互连图案M13和第十四电路互连图案M14中的每一个可以包括通孔部分V3和通孔部分V3上从通孔部分V3延伸的互连部分L3。
第十一电路互连图案M11、第十二电路互连图案M12、第十三电路互连图案M13和第十四电路互连图案M14中的每一个可以包括导电材料图案79b和覆盖导电材料图案79b的侧表面和底表面的导电阻挡层79a。导电材料图案79b可以包括铜材料。
第十一电路互连图案M11、第十二电路互连图案M12、第十三电路互连图案M13和第十四电路互连图案M14中的每一个可以贯穿依次堆叠的第三绝缘阻挡层75a、75b、75c和75d中的一个和第三金属间介电层77a、77b、77c和77d中的一个。例如，第十一电路互连图案M11、第十二电路互连图案M12、第十三电路互连图案M13和第十四电路互连图案M14中的第十一电路互连图案M11可以贯穿依次堆叠的第三绝缘阻挡层75a和第三金属间介电层77a。
上电路互连图案91c可以包括贯穿第一上绝缘层86a的通孔部分V4和从通孔部分V4延伸并设置在第一上绝缘层86a上的互连部分L4。上电路互连图案91c可以包括导电材料图案90b和覆盖导电材料图案90b的底表面的导电阻挡层90a。导电材料图案90b可以包括铝。第二上绝缘层86b可以覆盖上电路互连图案91c的互连部分L4的上表面和侧表面。
上电路互连图案91c的互连部分L4的侧表面的斜率可以不同于下电路互连结构CM的互连部分L1、L2和L3中的每一个的侧表面的斜率。例如，上电路互连图案91c的互连部分L4的侧表面可以具有正斜率，而下电路互连结构CM的互连部分L1、L2和L3中的每一个的侧表面可以具有负斜率。侧表面的正斜率可以是指其宽度从下表面向着上表面减小的侧表面的斜率，侧表面的负斜率可以是指其宽度从下表面向着上表面增加的侧表面的斜率。
正面结构FS还可以包括多个正面导电图案。该多个正面导电图案可以包括半导体衬底3的第一表面3s1上设置在第一水平上的第一正面导电图案80a和第三正面导电图案80b，以及设置在低于第一水平的水平上的第二正面导电图案43。由于第三正面导电图案80b可以由与第一正面导电图案80a相同的材料形成并且可以具有与第一正面导电图案80a相同的结构，所以第一正面导电图案80a的描述可以适用于第三正面导电图案80b。
第二正面导电图案43可以设置在与第一电路互连图案M1至第五电路互连图案M5中的一个的水平基本相同的水平上。例如，第二正面导电图案43可以设置在与第一电路互连图案M1的水平基本相同的水平上。第二正面导电图案43可以由与第一电路互连图案M1的材料基本相同的材料形成。例如，第二正面导电图案43可以包括导电材料图案42b和覆盖导电材料图案42b的侧表面和底表面的导电阻挡层42a。第二正面导电图案43可以贯穿第一绝缘结构46中依次堆叠的最下面的第一绝缘阻挡层48和最下面的第一金属间介电层50。
第一正面导电图案80a的厚度可以大于第二正面导电图案43的厚度。第一正面导电图案80a的至少一部分可以设置在与下电路互连结构CM的至少两个电路互连图案的水平相同的水平上。例如，第一正面导电图案80a可以包括设置在与第二电路互连结构CM2的水平相同的水平上的第一部分80a1和设置在与第三电路互连结构CM3的至少一部分的水平基本相同的水平上的第二部分80a2。在第一正面导电图案80a中，第一部分80a1可以设置在与第二绝缘结构66的水平基本相同的水平上，并且第二部分80a2可以设置在与第三绝缘结构73的一部分(例如，最下面的第三绝缘阻挡层75a和最下面的第三金属间介电层77a)的水平基本相同的水平上。在第一正面导电图案80a中，第二部分80a2可以设置在与第三电路互连结构CM3的第十一电路互连图案M11基本相同的水平上。第一正面导电图案80a可以包括柱状图案84以及覆盖柱状图案84的侧表面和底表面的导电阻挡层82。
正面结构FS还可以包括多个贯通电极结构。该多个贯通电极结构可以包括具有第一贯通电极59a的第一贯通电极结构53a、具有第二贯通电极37的第二贯通电极结构33、以及具有第三贯通电极结构53b的第三贯通电极59b。第一贯通电极结构53a可以设置在半导体器件1的第一区域R1中，第二贯通电极结构33可以设置在半导体器件1的第二区域R2中，并且第三贯通电极结构53b可以设置在半导体器件1的第三区域R3中。
第一贯通电极结构53a还可以包括围绕第一贯通电极59a的侧表面的第一绝缘侧墙56a，并且第二贯通电极结构33还可以包括围绕第二贯通电极37的侧表面的第二绝缘侧墙35。第三贯通电极结构53b可以由与第一贯通电极结构53a的材料相同的材料形成，并且可以具有与第一贯通电极结构53a相同的结构。
第一贯通电极结构53a可以具有贯穿半导体衬底3、下绝缘结构12和第一绝缘结构46并与第一正面导电图案80a接触的上表面，以及与第一背面导电图案98a接触的下表面。第一贯通电极59a的整个上表面可以与第一正面导电图案80a接触。
第一贯通电极59a可以包括与第一背面导电图案98a接触并沿竖直方向Z延伸且贯穿半导体衬底3的下部59a_L(图2A)、从下部59a_L沿竖直方向Z延伸并贯穿下绝缘结构12的第一部分59a_1、以及从第一部分59a_1沿竖直方向Z延伸并贯穿第一绝缘结构46的第二部分59a_2。第一贯通电极59a可以包括柱状图案63a和围绕柱状图案63a的侧表面的导电阻挡层61a。第二贯通电极37可以包括柱状图案36b和围绕柱状图案36b的侧表面的导电阻挡层36a。柱状图案63a和36b可以包括铜，但是其示例实施例不限于此，并且柱状图案63a和36b可以包括其他导电材料。
竖直方向Z可以垂直于半导体衬底3的第一表面3s1，并且可以从半导体衬底3的第二表面3s2指向第一表面3s1。
第二贯通电极结构33可以具有贯穿半导体衬底3和下绝缘结构12并与第二正面导电图案43接触的上表面，以及与第二背面导电图案98b接触的下表面。第二贯通电极37的整个上表面可以与第二正面导电图案43接触。第二贯通电极37可以与第二背面导电图案98b接触，可以沿竖直方向Z延伸，并且可以贯穿半导体衬底3和下绝缘结构12。
第二贯通电极37的宽度可以在约2.5μm至约7μm的范围内。
第一贯通电极59a的宽度可以大于第二贯通电极37的宽度，在约3.5μm至约9μm的范围内。
正面结构FS可以包括第一正面导电图案80a上设置在不同水平上的第一下连接图案83a以及第一下连接图案83a上的第一上连接图案91a。
第一下连接图案83a可以具有两个或更多个下连接图案依次堆叠的结构。例如，第一下连接图案83a可以设置在与第三电路互连结构CM3的第十二电路互连图案M12、第十三电路互连图案M13和第十四电路互连图案M14的水平相同的水平上。
各第一下连接图案83a可以具有与第十二电路互连图案M12、第十三电路互连图案M13和第十四电路互连图案M14的结构类似的结构。例如，各第一下连接图案83a可以具有通孔部分V3′和通孔部分V3′上从通孔部分V3′延伸的连接部分L3′。
在各第一下连接图案83a中，通孔部分V3′可以是多个。例如，第一下连接图案83a中最下面的第一下连接图案可以包括与第一正面导电图案80a接触的多个通孔部分V3′以及从该多个通孔部分V3′延伸的连接部分L3′。
各第一下连接图案83a可以由与第十二电路互连图案M12、第十三电路互连图案M13和第十四电路互连图案M14的材料相同的材料形成，诸如导电材料图案79b和覆盖导电材料图案79b的侧表面和底表面的导电阻挡层79a。
第一上连接图案91a可以设置在与上电路互连图案91c的水平基本相同的水平上。第一上连接图案91a可以包括与第一下连接图案83a中最上面的第一下连接图案接触的一个或多个通孔部分V4′以及从该一个或多个通孔部分V4′延伸的连接部分L4′。第一上连接图案91a可以由与上电路互连图案91c的材料相同的材料形成，诸如导电材料图案90b和覆盖导电材料图案90b的下表面的导电阻挡层90a。
上电路互连图案91c的互连部分L4的侧表面可以具有正斜率，而下电路互连结构CM的互连部分L1、L2和L3中的每一个的侧表面可以具有负斜率。
第一上连接图案91a的连接部分L4′的侧表面和各第一下连接图案83a的连接部分L3′的侧表面可以具有不同的斜率。例如，第一上连接图案91a的连接部分L4′的侧表面可以具有正斜率，而各第一下连接图案83a的连接部分L3′的侧表面可以具有负斜率。
正面结构FS还可以包括第二上连接图案91b。第二上连接图案91b可以与电路器件TR电连接。
正面结构FS还可以包括贯穿上绝缘结构86的一部分并与第一上连接图案91a接触的第一正面焊盘93a、以及与第二上连接图案91b接触的第二正面焊盘93b。第一正面焊盘93a和第二正面焊盘93b中的每一个可以包括衬垫层92a和衬垫层92a上的焊盘图案92b。焊盘图案92b可以被配置为导电凸块。例如，焊盘图案92b可以包括铜、镍、金和焊料中的至少一种。第一正面焊盘93a和第二正面焊盘93b中的每一个的宽度可以小于第一背面导电图案至第三背面导电图案98a、98b和98c中的每一个的宽度。
第二正面导电图案43可以设置在与多个电路互连图案中的一个电路互连图案M1的水平相同的水平上，第一正面导电图案80a的至少一部分可以设置在与多个电路互连图案中的至少两个的水平(例如，第六电路互连图案M6至第十一电路互连图案M11的水平)相同的水平上，并且可以设置两个或更多个设置在高于第一正面导电图案80a的水平的水平上的电路互连图案，这些电路互连图案可以是第十二电路互连图案M12至第十四电路互连图案M14和上电路互连图案91c。
第一背面导电图案98a、第一贯通电极59a、第一正面导电图案80a、第一下连接图案83a、第一上连接图案91a以及第一正面焊盘93a可以沿竖直方向Z依次布置并且可以彼此重叠。
第一背面导电图案98a、第一贯通电极59a、第一正面导电图案80a、第一下连接图案83a、第一上连接图案91a和第一正面焊盘93a可以形成第一电力路径PSP1。
通过形成多个第一电力路径PSP1，可以提高半导体器件1的散热特性。
正面结构FS可以包括第二正面导电图案43上的一个或多个第二下连接图案IP1a、电路互连结构CM中的第一电路互连结构IP1b、以及该一个或多个第二下连接图案IP1a和第一电路互连结构IP1b上将该一个或多个第二下连接图案IP1a电连接到第一电路互连结构IP1b的第一桥接图案IP1。
在图1中，第一桥接图案IP1可以设置在与第十二电路互连图案M12的水平相同的水平上，但是其示例实施例不限于此。例如，第一桥接图案IP1可以设置在与第三电路互连图案M3至第十四电路互连图案M14中的一个的水平相同的水平上。例如，当第一桥接图案IP1设置在与第三电路互连图案M3的水平相同的水平上时，该一个或多个第二下连接图案IP1a可以被配置为在与第二电路互连图案M2的水平相同的水平上与第二电路互连图案M2同样地形成的一个第二下连接图案IP1a。当第一桥接图案IP1设置在与第十四电路互连图案M14的水平相同的水平上时，该一个或多个第二下连接图案IP1a可以被配置为在与第二电路互连图案M2至第十三电路互连图案M13的水平相同的水平上与第二电路互连图案M2至第十三电路互连图案M13同样地形成的连接图案。
第二背面导电图案98b、第二贯通电极37、第二正面导电图案43、该一个或多个第二下连接图案IP1a、第一桥接图案IP1和第一电路互连结构IP1b可以形成输入/输出信号路径IOSP。输入/输出信号路径IOSP可以与电路器件TR中的电路器件TR1电连接。
正面结构FS可以包括第三正面导电图案80b上的一个或多个第三下连接图案IP2a、电路互连结构CM中的第二电路互连结构IP2b、以及该一个或多个第三下连接图案IP2a和第二电路互连结构IP2b上将该一个或多个第三下连接图案IP2a电连接到第二电路互连结构IP2b的第二桥接图案IP2。
在图1中，第二桥接图案IP2可以设置在与第十四电路互连图案M14的水平相同的水平上，但是其示例实施例不限于此。例如，第二桥接图案IP2可以设置在与第十二电路互连图案M12和第十三电路互连图案M13中的一个的水平相同的水平上。当第二桥接图案IP2设置在与第十二电路互连图案M12的水平相同的水平上时，可以不设置该一个或多个第三下连接图案IP2a，并且第二桥接图案IP2可以与第三正面导电图案80b直接接触。
第三背面导电图案98c、第三贯通电极59b、第三正面导电图案80b、该一个或多个第三下连接图案IP2a、第二桥接图案IP2和第二电路互连结构IP2b可以形成第二电力路径PSP2。第二电力路径PSP2可以与电路器件TR中的电路器件TR2电连接。电力可以通过第一电力路径PSP1和第二电力路径PSP2传输。
在下面的描述中，将参考图3A、图3B、图4、图5、图6和图7描述示例实施例中的半导体器件1的各种修改示例。在半导体器件1的部件中，主要描述可以修改或替换的部件，其他的部件则不再描述，或者通过直接提及而与修改的部件一起描述。在图3A、图3B、图4、图5、图6和图7中，图3A和图3B是示出由图2A中的示例进行修改的部件的一部分的放大图，图4是示出图2A中的区域“C”的修改示例的放大图，图5、图6和图7是示出由图1中的示例进行修改的部件的截面图。
在修改示例中，参照图3A，可以设置围绕如图2A中的第一正面导电图案80a的侧表面的绝缘侧墙81。绝缘侧墙81可以包括氧化硅。因此，绝缘侧墙81可以将第一正面导电图案80a与第二绝缘结构66分开。
在修改示例中，参照图3B，可以设置围绕第一正面导电图案80a的侧表面并覆盖第一正面导电图案80a的一部分下表面的绝缘侧墙81′。绝缘侧墙81′可以包括氧化硅。覆盖第一正面导电图案80a的一部分下表面的绝缘侧墙81′可以与覆盖第一贯通电极59a的侧表面的绝缘侧墙56a接触。
在修改示例中，参考图4，可以设置可分别替换上述第一贯通电极结构53a(图2A)和第一正面导电图案80a(图2A)的第一贯通电极结构53a′和第一正面导电图案80a′。第一贯通电极结构53a′可以包括第一贯通电极59a′和覆盖第一贯通电极59a′的侧表面的第一绝缘侧墙56a，并且第一贯通电极59a′可以包括围绕柱状图案63a的侧表面的导电阻挡层61a。
第一贯通电极59a′可以包括从下部59a_L沿竖直方向Z延伸并贯穿下绝缘结构12的第一部分59a_1、以及从第一部分59a_1沿竖直方向Z延伸并贯穿第一绝缘结构46的第二部分59a_2。
可以设置可替换上述第一正面导电图案80a(图2A)的第一正面导电图案80a′。第一正面导电图案80a′可以包括设置在与第二电路互连结构CM2的水平相同的水平上的第一部分80a_1′和设置在与第三电路互连结构CM3的至少一部分的水平基本相同的水平上的第二部分80a_2′。在第一正面导电图案80a′中，第一部分80a_1′可以设置在与第二绝缘结构66的水平基本相同的水平上，并且第二部分80a_2′可以设置在与第三绝缘结构73的一部分(例如，最下面的第三绝缘阻挡层75a和最下面的第三金属间介电层77a)的水平基本相同的水平上。
第二金属间介电层70中的至少一个可以从假想直线IL2凹进第一距离D1，该假想直线IL2从第三金属间介电层77a、77b、77c和77d中与第一正面导电图案80a′相邻的第三金属间介电层77a的侧表面延伸。
第一金属间介电层50中的至少一个可以从假想直线IL1凹进第二距离D2，该假想直线IL1从与第一贯通电极59a′相邻的下绝缘结构12的第一下绝缘层至第三下绝缘层15、18和21的侧表面延伸。
当第四下绝缘层27由与第一金属间介电层50相同的材料形成时，第四下绝缘层27可以从假想直线IL1凹进第二距离D2。
第一距离D1可以大于第二距离D2。
第一距离D1可以在约100nm至约300nm的范围内。
第二距离D2可以在约10nm至约50nm的范围内。
由于第一金属间介电层50可以凹进第二距离D2，并且第二金属间介电层70可以凹进第一距离D1，所以第一贯通电极59a′的宽度和第一正面导电图案80a′的宽度可以增加。因此，由于第一贯通电极59a′和第一正面导电图案80a′的电阻特性提高，半导体器件1的电特性可以提高。
在修改示例中，参照图5，参考图1和图2A描述的第一正面导电图案80a和第三正面导电图案80b可以替换为贯穿第三绝缘结构73中的第三金属间介电层77a、77b、77c和77d中的至少两个的第一正面导电图案80a″和第三正面导电图案80b″。例如，第一正面导电图案80a″和第三正面导电图案80b″中的每一个可以贯穿第三金属间介电层77a、77b、77c和77d中最下面的第三金属间电介质77a和次下面的第三金属间介电层77b。第一正面导电图案80a″和第三正面导电图案80b″中的每一个可以贯穿最下面的第三金属间介电层77a和次下面的第三金属间介电层77b，并且可以贯穿第三绝缘阻挡层75a、75b、75c、和75d中最下面的第三绝缘阻挡层75a和次下面的第三绝缘阻挡层75b。第一正面导电图案80a″和第三正面导电图案80b″的上表面可以与第十二电路互连图案M12的上表面共面。
在修改示例中，参照图6，图1中描述的第一桥接图案IP1(图1)可以替换为设置在与上电路互连图案91c的水平基本相同的水平上的第一桥接图案IP1′。因此，第二贯通电极37和第二正面导电图案43可以通过第二正面导电图案43上的第二下连接图案IP1a′、第二下连接图案IPla′上的第一桥接图案IP1′、以及设置在第一桥接图案IP1′下方的第一电路互连结构IP1b′电连接到电路器件TR1。第二背面导电图案98b、第二贯通电极37、第二正面导电图案43、第二下连接图案IP1a′、第一桥接图案IPl′和第一电路互连结构IP1b′可以形成输入/输出信号路径IOSP。
参考图1描述的第二桥接图案IP2(图1)可以替换为设置在与上电路互连图案91c的水平基本相同的水平上的第二桥接图案IP2′。因此，第三贯通电极59b和第三正面导电图案(图1中的80b或图5中的80b″)可以通过第三正面导电图案(图1中的80b或图5中的80b″)上的第三下连接图案IP2a′、第三下连接图案IP2a′上的第二桥接图案IP2′、以及设置在第二桥接图案IP2′下方的第二电路互连结构IP2b′电连接到电路器件TR2。第三背面导电图案98c、第三贯通电极59b、第三正面导电图案(图1中的80b或图5中的80b″)、第三下连接图案IP2a′、第二桥接图案IP2′和第二电路互连结构IP2b′可以形成第二电力路径PSP2。
在修改示例中，参照图7，半导体器件1′可以包括可分别替换参考图1描述的第一背面导电图案至第三背面导电图案98a、98b和98c的第一背面导电图案至第三背面导电图案98a′、98b′和98c′，以及可分别替换参考图1描述的第一正面焊盘93a和第二正面焊盘93b的第一正面焊盘93a′和第二正面焊盘93b′。第一正面焊盘93a′和第二正面焊盘93b′中的每一个的宽度可以大于第一背面导电图案至第三背面导电图案98a′、98b′和98c′中的每一个的宽度。
在下面的描述中，将参考图8A和图8B描述包括在前述示例实施例中描述的半导体器件的半导体封装。图8A是示出包括上述半导体器件的半导体封装的一例的截面图，图8B是示出包括上述半导体器件的半导体封装的另一例的截面图。
在示例中，参照图8A，半导体封装200a可以包括基底基板105、基底基板105上的第一半导体器件1、第一半导体器件1上的第二半导体器件150、基底基板105和第一半导体器件1之间将基底基板105电连接到第一半导体器件1的第一连接图案130、以及第一半导体器件1和第二半导体器件150之间将第一半导体器件1电连接到第二半导体器件150的第二连接图案160a和160b。半导体封装200a还可以包括设置在基底基板105下方的焊球120。
第一半导体器件1可以包括处理电路如微处理器、中央处理器单元(CPU)、图形处理单元(GPU)、应用处理器(AP)等，或者逻辑芯片如现场可编程门阵列(FPGA)、专用IC(ASIC)等。
第二半导体器件150可以包括逻辑芯片、存储器芯片和传感器芯片中的至少一种。例如，第二半导体器件150可以包括处理电路如微处理器、中央处理器单元(CPU)、图形处理器单元(GPU)、应用处理器(AP)等，或者逻辑芯片如现场可编程门阵列(FPGA)、专用IC(ASIC)等，或者存储器芯片。存储器芯片可以是易失性存储器芯片或非易失性存储器芯片。例如，易失性存储器芯片可以包括动态随机存取存储器(DRAM)、静态RAM(SRAM)、晶闸管RAM(TRAM)、零电容RAM(ZRAM)或双晶体管RAM(TTRAM)。此外，非易失性存储器芯片可以包括例如闪存、磁RAM(MRAM)、自旋转移矩MRAM(STT-MRAM)、铁电RAM(FRAM)、相变RAM(PRAM)、电阻RAM(RRAM)、纳米管RRAM、聚合物RAM、纳米浮栅存储器、全息存储器、分子电子存储器和绝缘体电阻变化存储器。
基底基板105可以实现为印刷电路板或插入板。基底基板105可以包括与焊球120电连接的焊盘115以及与第一连接图案130电连接的焊盘110。
第二半导体器件150还可以包括与第二连接图案160a和160b电连接的焊盘155a和155b。
第一半导体器件1可以是参考图1至图6描述的前述示例实施例之一中描述的半导体器件。
在第一半导体器件1中，包括电路器件TR的正面结构FS可以与第二半导体器件150相对。因此，在第一半导体器件1中，第一背面导电图案至第三背面导电图案98a、98b和98c可以与第一连接图案130电连接，第一正面焊盘93a和第二正面焊盘93b可以与第二连接图案160a和160b电连接。第一半导体器件1还可以包括背面保护层101，背面保护层101覆盖第一背面导电图案至第三背面导电图案98a、98b和98c，并且具有暴露第一背面导电图案至第三背面导电图案98a、98b和98c与第一连接图案130接触的区域的开口。
由于图1中描述的第一电力路径PSP1是大致竖直的路径，因此可以减少由于电力传输引起的电力损失。因此，可以减少从基底基板105通过第一半导体器件1的第一电力路径PSP1传输到第二半导体器件150的电力损失。因此，可以向第二半导体器件150稳定地提供电力。
在另一示例中，参照图8B，半导体封装200b可以包括第一半导体器件1′，其可以替换图8A中的半导体封装200a的第一半导体器件1。第一半导体器件1′可以是参考图7描述的半导体器件。在第一半导体器件1′中，包括电路器件TR的正面结构FS可以与基底基板105相对。因此，在第一半导体器件1′中，第一背面导电图案至第三背面导电图案98a′、98b′和98c′可以与第二连接图案160a、160b和160c电连接，第一正面焊盘93a′和第二正面焊盘93b′可以与第一连接图案130电连接。第一半导体器件1′还可以包括背面保护层101，背面保护层101覆盖第一背面导电图案至第三背面导电图案98a′、98b′和98c′，并且具有暴露第一背面导电图案至第三背面导电图案98a′、98b和98c′与第二连接图案160a、160b和160c接触的区域的开口。
在下面的描述中，将参考图9至图12描述示例实施例中的制造半导体器件的方法。图9至图12是示出示例实施例中制造半导体器件的方法的截面图。在描述示例实施例中的制造半导体器件的方法时，将不提供对上述部件的材料和厚度的描述，并且将主要描述形成上述部件的方法。
参照图9，可以在半导体衬底3上形成限定有源区6的第一下绝缘层15。半导体衬底3可以被配置为硅衬底，但其示例实施例不限于此。例如，半导体衬底3可以被配置为化合物半导体衬底。
可以在有源区6上形成电路器件TR和第二下绝缘层18。电路器件TR可以是具有多桥沟道FET(MBCFETTM)结构的晶体管(其是环栅场效应晶体管)、鳍式场效应晶体管器件、具有竖直沟道的MOSFET器件或平面MOSFET器件。
可以形成与电路器件TR电连接的第一接触插塞9a。可以在电路器件TR和第二下绝缘层18上形成第三下绝缘层21。可以形成贯穿第三下绝缘层21并与第一接触插塞9a电连接的第二接触插塞9b。可以在第三下绝缘层21上依次形成下绝缘阻挡层24和第四下绝缘层27。第一下绝缘层15、第二下绝缘层18、第三下绝缘层21和第四下绝缘层27以及下绝缘阻挡层24可以形成下绝缘结构12。
可以形成贯穿下绝缘结构12并延伸到半导体衬底3中的第二贯通电极结构33。形成第二贯通电极结构33可以包括形成贯穿下绝缘结构12并延伸到半导体衬底3中的孔、形成覆盖孔内壁的绝缘侧墙35、形成共形覆盖绝缘侧墙35的导电阻挡层36a、以及在导电阻挡层36a上形成填充孔的柱状图案36b。导电阻挡层36a和柱状图案36b可以形成第二贯通电极37。
可以形成贯穿下绝缘阻挡层24和第四下绝缘层27并与第二接触插塞9b电连接的第三接触插塞9c。第三接触插塞9c可以在形成第二贯通电极结构33之前或在形成第二贯通电极结构33之后形成。
参照图10，可以在下绝缘结构12上形成第一绝缘结构46和第一电路互连结构CM1。第一绝缘结构46可以包括交替堆叠在下绝缘结构12上的第一绝缘阻挡层48和第一金属间介电层50，并且第一电路互连结构CM1可以包括设置在不同水平上的第一电路互连图案M1、第二电路互连图案M2、第三电路互连图案M3、第四电路互连图案M4和第五电路互连图案M5。
还可以包括形成第一电路互连结构CM1的第一电路互连图案M1并同时形成覆盖第二贯通电极结构33的第二正面导电图案43。
参考图1描述的第一电路互连结构IP1b(图1)的一部分IP1ba、第二电路互连结构IP2b(图1)的一部分IP2ba、以及图1中的第二下连接图案IP1a的一部分IP1aa可以与第一电路互连结构CM1同时形成。
形成第一绝缘结构46和第一电路互连结构CM1可以包括重复形成依次堆叠的第一绝缘阻挡层和第一金属间介电层以及通过镶嵌工艺形成互连图案。
可以形成第一贯通电极结构53a和第三贯通电极结构53b。形成第一贯通电极结构53a和第三贯通电极结构53b可以包括形成贯穿第一绝缘结构46和下绝缘结构12并延伸到半导体衬底3中的孔、形成覆盖孔内壁的绝缘侧墙56a和56b、形成共形覆盖绝缘侧墙56a和56b的导电阻挡层61a、以及在导电阻挡层61a上形成填充每一个孔的柱状图案63a。第一贯通电极结构53a的导电阻挡层61a和柱状图案63a可以形成第一贯通电极59a，并且第三贯通电极结构53b的导电阻挡层61a和柱状图案63a可以形成第三贯通电极59b。
参照图11，可以在第一绝缘结构46上形成第二绝缘结构66和第二电路互连结构CM2。第二绝缘结构66可以包括交替堆叠的第二绝缘阻挡层68和第二金属间介电层70，并且第二电路互连结构CM2可以包括设置在不同水平上的第六电路互连图案M6、第七电路互连图案M7、第八电路互连图案M8、第九电路互连图案M9和第十电路互连图案M10。
形成第二绝缘结构66和第二电路互连结构CM2可以包括重复形成依次堆叠的第二绝缘阻挡层和第二金属间介电层以及通过镶嵌工艺形成互连图案。
可以形成第三绝缘阻挡层75a和第三金属间介电层75b，并且可以通过镶嵌工艺在第三绝缘阻挡层75a和第三金属间介电层75b中形成第十一电路互连图案M11。
参考图1描述的第一电路互连结构IP1b(图1)的一部分IP1ba′、第二电路互连结构IP2b(图1)的一部分IP2ba′、以及第二下连接图案IP1a(图1)的一部分IP1aa′可以与第一电路互连结构CM1和第十一电路互连图案M11同时形成。
可以形成第一正面导电图案80a和第三正面导电图案80b。形成第一正面导电图案80a和第三正面导电图案80b可以包括形成贯穿第三绝缘阻挡层75a、第三金属间介电层75b和第二绝缘结构66并分别暴露第一贯通电极结构53a和第三贯通电极结构53b的孔，以及用导电材料填充孔。
参照图12，可以在第三金属间介电层75b上形成绝缘结构和电路互连图案。在第三金属间介电层75b上形成绝缘结构和电路互连图案可以包括重复形成依次堆叠的第三绝缘阻挡层和第三金属间介电层、以及通过镶嵌工艺在金属间介电层中形成电路互连图案。因此，可以形成包括第十一电路互连图案M11、第十二电路互连图案M12、第十三电路互连图案M13和第十四电路互连图案M14的第三电路互连结构CM3，以及包括第三绝缘阻挡层75a、75b、75c和75d以及第三金属间介电层77a、77b、77c和77d的第三绝缘结构73。因此，可以形成包括第一电路互连结构CM1、第二电路互连结构CM2和第三电路互连结构CM3的下电路互连结构CM。
可以在第三绝缘结构73上依次形成上绝缘阻挡层85和第一上绝缘层86a。可以形成贯穿第一上绝缘层86a的孔，可以形成填充孔并覆盖第一上绝缘层86a的金属层，并且可以通过图案化金属层来形成第一上连接图案91a和第二上连接图案91b以及上电路互连图案91c。
可以形成覆盖第一上连接图案91a和第二上连接图案91b以及上电路互连图案91c的第二上绝缘层86b。可以在第二上绝缘层86b上形成第三上绝缘层86c。第一上绝缘层至第三上绝缘层86a、86b和86c可以形成上绝缘结构86。
可以形成贯穿第三上绝缘层86c和第二上绝缘层86b并分别与第一上连接图案91a和第二上连接图案91b接触的第一正面焊盘93a和第二正面焊盘93b。第一正面焊盘93a和第二正面焊盘93b中的每一个可以包括衬垫层92a和衬垫层92a上的焊盘图案92b。
可以研磨和蚀刻半导体衬底3的背面，使得第一贯通电极结构至第三贯通电极结构53a、33和53b可以从半导体衬底3的第二表面3s2突出。
可以形成覆盖半导体衬底3的第二表面3s2的背面绝缘层95，并且可以平坦化第一贯通电极结构至第三贯通电极结构53a、33和53b的第一贯通电极至第三贯通电极59a、33和59b以及背面绝缘层95。
返回参照图1，可以形成分别与第一贯通电极至第三贯通电极59a、33和59b电连接的第一背面导电图案至第三背面导电图案98a、98b和98c。
根据前述示例实施例，用作电力传输路径的第一贯通电极59a可以通过与形成用作输入/输出信号传输路径的第二贯通电极37的工艺不同的工艺来形成。因此，由于第一贯通电极59a可以形成为具有大于第二贯通电极37的宽度和厚度，所以第一贯通电极59a的电阻可以低于第二贯通电极37的电阻。因此，可以减少半导体器件1中由于电力传输路径引起的电力损失。
第一贯通电极59a可以延伸穿过半导体衬底3并且可以延伸到包括低k材料的第一绝缘结构46，并且与第一贯通电极59a接触的第一正面导电图案80a可以贯穿至少包括超低k电介质的第二绝缘结构66。在竖直方向Z上具有相对大厚度的第一贯通电极59a可以不贯穿第二绝缘结构66，并且在竖直方向Z上厚度小于第一贯通电极59a的厚度并且宽度大于第一贯通电极59a的宽度的第一正面导电图案80a可以被配置为贯穿包括超低k电介质的第二绝缘结构66。包括第一贯通电极59a和第一正面导电图案80a的结构可以进一步降低电阻，并且可以减少对包括超低k电介质的第二绝缘结构66的蚀刻损伤。此外，使用包括电阻减小的第一贯通电极59a和第一正面导电图案80a的结构作为电力路径，可以减少电力损耗。因此，可以提高半导体器件1的性能。
根据前述示例实施例，通过设置具有各种宽度和各种厚度的贯通电极，可以提供具有改进性能的半导体器件和包括该半导体器件的半导体封装。
虽然上面已经说明和描述了示例实施例，但是对于本领域技术人员来说显而易见的是，在不脱离由所附权利要求限定的本公开的范围的情况下可以进行修改和变化。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，具有彼此相对的第一表面和第二表面；
所述半导体衬底的所述第一表面上的正面结构，所述正面结构包括：电路器件，包括晶体管；第一水平处的第一正面导电图案；低于所述第一水平的第二水平处的第二正面导电图案；所述半导体衬底的所述第一表面上的下绝缘结构；所述下绝缘结构上的第一绝缘结构，包括第一金属间介电层，所述第一金属间介电层具有小于氧化硅的介电常数的第一介电常数；所述第一绝缘结构上的第二绝缘结构，包括第二金属间介电层，所述第二金属间介电层具有小于所述第一介电常数的第二介电常数；以及所述第二绝缘结构上的第三绝缘结构，并且所述第一正面导电图案包括贯穿所述第二绝缘结构的第一部分和贯穿所述第三绝缘结构的至少一部分的第二部分；
所述半导体衬底的所述第二表面下方的背面结构，所述背面结构包括位于相同水平的第一背面导电图案和第二背面导电图案；
贯穿所述半导体衬底的第一贯通电极，所述第一贯通电极接触所述第一正面导电图案的所述第一部分和所述第一背面导电图案，所述第一贯通电极包括与所述第一背面导电图案接触并贯穿所述半导体衬底的下部，所述第一贯通电极的第一部分贯穿所述下绝缘结构，并且所述第一贯通电极的第二部分贯穿所述第一绝缘结构；以及
贯穿所述半导体衬底的第二贯通电极，所述第二贯通电极接触所述第二背面导电图案和所述第二正面导电图案。
2.根据权利要求1所述的半导体器件，
其中，所述第一金属间介电层是所述第一绝缘结构中包括的多个第一金属间介电层之一，
其中，所述第二金属间介电层是所述第二绝缘结构中包括的多个第二金属间介电层之一，
其中，所述第一绝缘结构还包括多个第一绝缘阻挡层，
其中，所述第二绝缘结构还包括多个第二绝缘阻挡层，
其中，所述多个第一绝缘阻挡层和所述多个第一金属间介电层交替堆叠，
其中，所述多个第二绝缘阻挡层和所述多个第二金属间介电层交替堆叠，
其中，所述多个第一金属间介电层中的每一个的厚度大于所述多个第一绝缘阻挡层中的每一个的厚度，以及
其中，所述多个第二金属间介电层中的每一个的厚度大于所述多个第二绝缘阻挡层中的每一个的厚度。
3.根据权利要求2所述的半导体器件，
其中，所述第三绝缘结构包括交替堆叠在所述第二绝缘结构上的多个第三绝缘阻挡层和多个第三金属间介电层，
其中，所述多个第三金属间介电层中的每一个具有大于所述第一介电常数的介电常数，
其中，所述多个第三金属间介电层中的每一个的厚度大于所述多个第三绝缘阻挡层中的每一个的厚度，以及
其中，所述第一正面导电图案的所述第二部分贯穿所述多个第三绝缘阻挡层中的至少最低的第三绝缘阻挡层和所述多个第三金属间介电层中的至少最低的第三金属间介电层。
4.根据权利要求3所述的半导体器件，其中，所述第一正面导电图案的所述第二部分贯穿所述多个第三绝缘阻挡层中的至少两个第三绝缘阻挡层和所述多个第三金属间介电层中的至少两个第三金属间介电层。
5.根据权利要求3所述的半导体器件，
其中，所述多个第三金属间介电层中的一个的厚度大于所述多个第二金属间介电层中的一个的厚度，以及
其中，所述多个第二金属间介电层中最上面的第二金属间介电层的厚度大于所述多个第一金属间介电层中的一个的厚度。
6.根据权利要求3所述的半导体器件，
其中，所述第一绝缘结构具有在0.1μm至0.5μm的范围内的厚度，
其中，所述第二绝缘结构具有在0.5μm至1μm的范围内的厚度，
其中，所述多个第三金属间介电层中最下面的第三金属间介电层具有在0.5μm至1.5μm的范围内的厚度，
其中，所述多个第一绝缘阻挡层中的至少一个具有在3nm至10nm的范围内的厚度，以及
其中，所述多个第二绝缘阻挡层中的至少一个具有在50nm至150nm的范围内的厚度。
7.根据权利要求2所述的半导体器件，其中，
所述多个第二绝缘阻挡层中的至少一个的厚度大于所述多个第一绝缘阻挡层中的至少一个的厚度。
8.根据权利要求1所述的半导体器件，其中，
所述正面结构包括多个第一下连接图案、上绝缘结构、第一上连接图案和第一焊盘图案，
所述多个第一下连接图案在所述第三绝缘结构中电连接到所述第一正面导电图案并依次堆叠，
所述上绝缘结构在所述第三绝缘结构上，
所述第一上连接图案在所述上绝缘结构中电连接到所述多个第一下连接图案，以及
所述第一焊盘图案贯穿所述上绝缘结构的至少一部分并电连接到所述第一上连接图案，
其中，所述第一上连接图案包括与所述多个第一下连接图案的材料不同的材料，以及
其中，所述第一背面导电图案、所述第一贯通电极、所述第一正面导电图案、所述多个第一下连接图案和所述第一上连接图案在垂直于所述半导体衬底的所述第一表面的方向上彼此重叠。
9.根据权利要求8所述的半导体器件，
其中，所述多个第一下连接图案中的每一个包括第一通孔部分和所述第一通孔部分上的第一连接部分，所述第一连接部分在所述第一通孔部分上从所述第一通孔部分延伸，
其中，所述第一上连接图案包括第二通孔部分和所述第二通孔部分上的第二连接部分，所述第二连接部分在所述第二通孔部分上从所述第二通孔部分延伸，以及
其中，所述第一连接部分的侧表面的斜率与所述第二连接部分的侧表面的斜率不同。
10.根据权利要求1所述的半导体器件，
其中，所述第二贯通电极具有在2.5μm至7μm的范围内的宽度，
其中，所述第一贯通电极的宽度大于所述第二贯通电极的宽度并且在3.5μm至9μm的范围内，
其中，所述第一正面导电图案的厚度大于所述第二正面导电图案的厚度，以及
其中，所述第一绝缘结构的水平高于所述第二贯通电极的上表面的水平。
11.根据权利要求1所述的半导体器件，其中，所述第一正面导电图案与所述第一贯通电极的整个上表面接触。
12.根据权利要求1所述的半导体器件，还包括：
所述第一贯通电极的侧表面上的第一绝缘侧墙；以及
所述第二贯通电极的侧表面上的第二绝缘侧墙，
其中，所述第一贯通电极包括第一柱状图案和覆盖所述第一柱状图案的侧表面的第一导电阻挡层，
其中，所述第一正面导电图案包括第二柱状图案和覆盖所述第二柱状图案的侧表面和底表面的第二导电阻挡层，以及
其中，所述第二导电阻挡层与所述第一柱状图案的上表面和所述第一导电阻挡层的上端接触。
13.根据权利要求1所述的半导体器件，还包括：
所述第一正面导电图案的侧表面上的绝缘侧墙。
14.根据权利要求1所述的半导体器件，
其中，所述下绝缘结构包括介电常数大于所述第一介电常数的下绝缘层，
其中，所述第三绝缘结构包括介电常数大于所述第一介电常数的第三金属间介电层，
其中，所述第二金属间介电层相对于从与所述第一正面导电图案相邻或接触的所述第三金属间介电层的侧表面延伸的假想直线凹进第一距离，
其中，所述第一金属间介电层相对于从与所述第一贯通电极相邻的所述下绝缘层的侧表面延伸的假想直线凹进第二距离，以及
其中，所述第一距离大于所述第二距离。
15.根据权利要求14所述的半导体器件，
其中，所述第一距离在100nm至300nm的范围内，并且
其中，第二距离在10nm至50nm的范围内。
16.一种半导体器件，包括：
半导体衬底，具有彼此相对的第一表面和第二表面；
所述半导体衬底的所述第一表面上的正面结构，所述正面结构包括：电路器件，包括晶体管；第一水平处的第一正面导电图案；低于所述第一水平的第二水平处的第二正面导电图案；以及位于不同水平的多个电路互连图案，
所述第二正面导电图案与所述多个电路互连图案中的一个的水平齐平，
所述第一正面导电图案的至少一部分与所述多个电路互连图案中的至少两个的水平齐平，并且
所述多个电路互连图案中的两个或更多个设置在高于所述第一正面导电图案的所述第一水平的水平处；
所述半导体衬底的所述第二表面下方的背面结构，所述背面结构包括位于相同水平的第一背面导电图案和第二背面导电图案；
贯穿所述半导体衬底的第一贯通电极，所述第一贯通电极接触所述第一背面导电图案和所述第一正面导电图案；以及
贯穿所述半导体衬底的第二贯通电极，所述第二贯通电极接触所述第二背面导电图案和所述第二正面导电图案，并且所述第二贯通电极的宽度比所述第一贯通电极的宽度窄。
17.根据权利要求16所述的半导体器件，还包括：
第三贯通电极，
其中，所述第三贯通电极的宽度和厚度等于所述第一贯通电极的宽度和厚度，
其中，所述背面结构还包括与所述第一背面导电图案的水平相同的水平处的第三背面导电图案，
其中，所述正面结构包括第三正面导电图案、多个第一下连接图案、第二下连接图案、第一桥接图案和第二桥接图案，
所述第三正面导电图案的厚度等于所述第一正面导电图案的厚度，
所述第三正面导电图案的水平与所述第一正面导电图案的所述第一水平齐平，
所述多个第一下连接图案在所述第一正面导电图案上电连接到所述第一正面导电图案并依次堆叠，
一个或多个所述第二下连接图案在所述第二正面导电图案上电连接到所述第二正面导电图案，
所述第一桥接图案将所述一个或多个所述第二下连接图案中的最上面的第二下连接图案电连接到所述多个电路互连图案中的第一电路互连图案，以及
所述第二桥接图案在所述第三正面导电图案上将所述第三正面导电图案电连接到所述多个电路互连图案中的第二电路互连图案，以及
其中，所述第三贯通电极贯穿所述半导体衬底并接触所述第三正面导电图案和所述第三背面导电图案。
18.一种半导体封装，包括：
基底基板；
所述基底基板上的第一半导体器件，所述第一半导体器件包括半导体衬底、正面结构、背面结构、第一贯通电极和第二贯通电极，所述半导体衬底具有彼此相对的第一表面和第二表面，
所述正面结构包括：电路器件，包括晶体管；第一水平处的第一正面导电图案；低于所述第一水平的第二水平处的第二正面导电图案；位于不同水平的多个电路互连图案；所述半导体衬底的所述第一表面上的下绝缘结构；所述下绝缘结构上的第一绝缘结构，包括第一金属间介电层，所述第一金属间介电层具有小于氧化硅的介电常数的第一介电常数；所述第一绝缘结构上的第二绝缘结构，包括第二金属间介电层，所述第二金属间介电层具有小于所述第一介电常数的第二介电常数；以及所述第二绝缘结构上的第三绝缘结构，
所述第一正面导电图案的厚度大于所述第二正面导电图案的厚度，
所述背面结构在所述半导体衬底的所述第二表面下方，所述背面结构包括位于相同水平的第一背面导电图案和第二背面导电图案，
所述第一正面导电图案与所述第一贯通电极接触并至少贯穿所述第二绝缘结构，
所述第一贯通电极贯穿所述半导体衬底，所述第一贯通电极接触所述第一背面导电图案和所述第一正面导电图案，
所述第一贯通电极包括与所述第一背面导电图案接触的下部，所述第一贯通电极的第一部分贯穿所述下绝缘结构，所述第一贯通电极的第二部分贯穿所述第一绝缘结构，
所述第二贯通电极贯穿所述半导体衬底，所述第二贯通电极接触所述第二背面导电图案和所述第二正面导电图案，并且所述第二贯通电极的宽度窄于所述第一贯通电极的宽度；
所述第一半导体器件上的第二半导体器件；
第一连接图案，将所述基底基板电连接到所述第一半导体器件，所述第一连接图案在所述基底基板和所述第一半导体器件之间；以及
第二连接图案，将所述第一半导体器件电连接到所述第二半导体器件，所述第二连接图案在所述第一半导体器件和所述第二半导体器件之间。
19.根据权利要求18所述的半导体封装，
其中，所述第二正面导电图案与所述多个电路互连图案中的一个的水平齐平，
其中，所述第一正面导电图案的至少一部分与所述多个电路互连图案中的至少两个的水平齐平，以及
其中，所述多个电路互连图案中的两个或更多个设置在高于所述第一正面导电图案的所述第一水平的水平上。
20.根据权利要求18所述的半导体封装，还包括：
第三贯通电极，
其中，所述第三贯通电极的宽度和厚度等于所述第一贯通电极的宽度和厚度，
其中，所述背面结构还包括与所述第一背面导电图案的水平相同的水平处的第三背面导电图案，
其中，所述正面结构还包括第三正面导电图案、多个第一下连接图案、第二下连接图案、第一桥接图案和第二桥接图案，
所述第三正面导电图案的厚度等于所述第一正面导电图案的厚度，
所述第三正面导电图案的水平与所述第一正面导电图案的所述第一水平齐平，
所述多个第一下连接图案在所述第一正面导电图案上电连接到所述第一正面导电图案并依次堆叠，
一个或多个所述第二下连接图案在所述第二正面导电图案上电连接到所述第二正面导电图案，
所述第一桥接图案将所述一个或多个所述第二下连接图案中的最上面的第二下连接图案电连接到所述多个电路互连图案中的第一电路互连图案，以及
所述第二桥接图案在所述第三正面导电图案上将所述第三正面导电图案电连接到所述多个电路互连图案中的第二电路互连图案，
其中，所述第三贯通电极贯穿所述半导体衬底并接触所述第三正面导电图案和所述第三背面导电图案，以及
其中，所述第一背面导电图案、所述第一贯通电极、所述第一正面导电图案和所述多个第一下连接图案在垂直于所述半导体衬底的所述第一表面的竖直方向上彼此重叠。
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