TW202316677A - 金屬－絕緣體－金屬電容器、包含金屬－絕緣體－金屬電容器之積體電路及形成積體電路之方法 - Google Patents

金屬－絕緣體－金屬電容器、包含金屬－絕緣體－金屬電容器之積體電路及形成積體電路之方法 Download PDF

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Abstract

本揭示之變化的實施例係指向用於一金屬-絕緣體-金屬(MIM)電容器的非晶質底部電極結構(BES)。金屬-絕緣體-金屬包含一底部電極、覆蓋底部電極之一絕緣體層、及覆蓋絕緣體層之一頂部電極。底部電極包含一結晶底部電極結構及非晶質底部電極結構，且非晶質底部電極結構覆蓋結晶底部電極結構並形成底部電極之一頂部表面。因為非晶質底部電極結構係為非晶質的以代替結晶，相較於結晶底部電極結構，非晶質底部電極結構之一頂部表面可具有低的粗糙度。因為非晶質底部電極結構形成底部電極之頂部表面，相較於如果結晶底部電極結構形成頂部表面，底部電極之頂部表面可具有低的粗糙度。低的粗糙度可改善金屬-絕緣體-金屬電容器的壽命。

Description

用於金屬-絕緣體-金屬電容器之非晶質底部電極結構
本發明實施例係關於一種用於金屬-絕緣體-金屬電容器之非晶質底部電極結構。
積體電路(ICs)係形成在半導體晶粒上，半導體晶粒包含數百萬個或數十億個電晶體。電晶體係被配置成作用為開關及/或產生功率增益以啟動邏輯功能。ICs亦包含被動裝置，使用於控制增益、時間常數、及其它IC特性。被動裝置之一個型式係為一金屬-絕緣體-金屬(MIM)電容器。
本發明的一實施例係關於一種金屬-絕緣體-金屬電容器，包含：一底部電極；一絕緣體層，覆蓋該底部電極；以及一頂部電極，覆蓋該絕緣體層；其中該底部電極包含一結晶結構及覆蓋該結晶結構之一非晶質結構。
本發明的一實施例係關於一種積體電路，包含一金屬-絕緣體-金屬電容器，其中該金屬-絕緣體-金屬電容器包含：一底部電極；一絕緣體層，覆蓋該底部電極；以及一頂部電極，覆蓋該絕緣體層；其中該底部電極包含一第一底部電極結構及覆蓋該第一底部電極結構之一第二底部電極結構，其中該第一底部電極結構之一頂部表面具有一第一平均粗糙度，且其中該第二底部電極結構之一頂部表面具有一第二平均粗糙度，該第二平均粗糙度小於該第一平均粗糙度。
本發明的一實施例係關於一種方法，包含：沉積一結晶底部電極層覆蓋一基體；沉積一非晶質底部電極層覆蓋該結晶底部電極層；沉積一絕緣體層覆蓋該非晶質底部電極層；沉積一頂部電極層覆蓋該絕緣體層；以及圖案化該結晶底部電極層及該非晶質底部電極層、該絕緣體層、及該頂部電極層，以形成一金屬-絕緣體-金屬電容器。
本申請案主張2021年10月14日申請之美國專利申請案序號63/255,576之優先權，該案揭露之全文特此以引用的方式併入。
本揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。例如，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接連接之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接連接之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其它方式定向(旋轉90度或按其它定向)且本揭露中使用之空間相對描述符同樣可相應地解釋。
一金屬-絕緣體-金屬(MIM)電容器可包含一底部電極、覆蓋底部電極之一絕緣體層、及覆蓋絕緣體層之一頂部電極。再者，MIM電容器當然可包含形成在絕緣體層與底部電極之間界面的一界面層。由於低成本及高產出量等原因，底部電極可為使用物理氣相沉積(PVD)形成的結晶氮化鈦。然而，當以此形成時，底部電極可全部地或實質地由柱狀晶粒形成，因為柱狀晶粒，底部電極之一頂部表面及因此之界面會具有大的粗糙度及不好的品質。此大的粗糙度例如可為約0.7至0.8奈米或一些其它合適之值的平均粗糙度。不好的品質會降低橫越絕緣體層的電場均勻性，並因此降低MIM電容器的性能。
在MIM電容器形成之後可實行一氫氣(例如H 2)高壓退火(HPA)。例如，在確切的製程節點(nodes)之處，可實行氫氣HPA以修復前端裝置降低的性能。因為氫氣之小尺寸及氫氣之高流動性，來自氫氣HPA的氫離子(例如H+)可擴散至絕緣體層與底部電極之間的界面。氫離子可致使底部電極及絕緣體層發生局部氫還原反應，局部氫還原反應可在界面層形成受體狀陷阱及在絕緣體層形成氧空位。氧空位促進通過絕緣體層的洩漏電流。再者，受體狀陷阱捕捉氫離子，其減低界面層的障壁高度且促進電子通過絕緣體層的跳動，因而進一步增加洩漏電流。
因為大的粗糙度，在底部電極與絕緣體層之間的界面之處的表面面積可為大的且因此可導致一大量的局部氫還原反應。因為大量的局部氫還原反應，可形成一大量的受體狀陷阱且可形成一大量的氧空位。如此，通過絕緣體層的洩漏電流可為高的且因此絕緣體層之時變擊穿(time-dependent dielectric breakdown，TDDB)可為低的，例如，低的TDDB可小於約0.1年或其它合適之值。
本揭示之變化的實施例係指向用於MIM電容器之一非晶質底部電極結構(BES)。MIM電容器包含一底部電極、覆蓋底部電極之一絕緣體層、及覆蓋絕緣體層之一頂部電極。再者，MIM電容器包含在底部電極與絕緣體層之間之一界面之處的一界面層。底部電極包含一結晶BES及一非晶質BES。非晶質BES覆蓋結晶BES且形成底部電極之一頂部表面。因為非晶質BES是非晶質的以代替結晶，相較於結晶BES，非晶質BES之一頂部表面可具有低的粗糙度。因為採非晶質BES形成底部電極之頂部表面，相較於如果省略非晶質BES並且以結晶BES形成底部電極的頂部表面之情況，底部電極之頂部表面可具有一低的粗糙度。低的粗糙度可改善橫越絕緣體層的電場均勻性及因此之MIM電容器的性能。
如上述，在形成MIM電容器之後可實行一氫氣HPA。因為氫氣HPA，氫離子可擴散至絕緣體層與底部電極之間的界面。氫可致使底部電極及絕緣體層發生局部氫還原反應，局部氫還原反應在界面層形成受體狀陷阱及在絕緣體層形成氧空位。因為在底部電極之頂部表面之處之低的粗糙度，在界面之處之表面面積可為小的且因此可導致一小量的局部氫還原反應。因為小量的局部氫還原反應，可形成一小量的受體狀陷阱且可形成一小量的氧空位。如此，通過絕緣體層的洩漏電流可為低的且因此絕緣體層之TDDB可為高的，例如，高的TDDB可大於約88年或其它合適之值。
請參考圖1，顯示一金屬-絕緣體-金屬(MIM)電容器102之一些實施例的剖面圖100，金屬-絕緣體-金屬(MIM)電容器102包含一非晶質BES 104。MIM電容器102例如可用作物聯網(IoT)應用、電腦伺服器應用、其他合適之應用或前述的任何組合的去耦電容器。非晶質BES 104覆蓋一結晶BES 106且形成具有結晶BES 106之一底部電極108。再者，一界面層110覆蓋底部電極108、一絕緣體層112覆蓋界面層110、及一頂部電極114覆蓋絕緣體層112。
因為非晶質BES 104係非晶質的以代替結晶，相較於結晶BES 106之一頂部表面106t，非晶質BES 104之一頂部表面104t可具有一低的粗糙度。因為非晶質BES 104形成底部電極108之一頂部表面，相較於如果省略非晶質BES 104並且採結晶BES 106形成頂部表面之情況，頂部表面可具有一低的粗糙度。底部電極108之頂部表面之處之低的粗糙度可在MIM電容器102的操作期間改善橫越絕緣體層112的電場均勻性及可因此改善MIM電容器102的性能。再者，低的粗糙度可改善絕緣體層112之厚度均勻性且減少絕緣體層112之局部薄化。局部薄化之面積具有增加的洩漏電流，因而減少崩潰電壓及減少TDDB。
如之後可見，MIM電容器102可被整合至一積體電路(IC)晶片。再者，於至少一些實施例中，在形成MIM電容器102之後可實行一氫氣HPA同時製造IC晶片。例如，氫氣HPA可被實行以修復前端裝置之性能降低，這種性能降低例如可能是由於在形成前端裝置之後實行的後端製程所導致的結晶損壞。請參考圖2，顯示圖1之MIM電容器102之一部分在氫氣HPA期間之一些實施例的放大的剖面圖200，前述部分對應於圖1之盒框BX。
在氫氣HPA期間，氫離子(例如H+)202可擴散通過頂部電極114及絕緣體層112至底部電極108與絕緣體層112之間的界面。於界面之處，氫離子202可致使底部電極108及絕緣體層112發生局部氫還原反應，局部氫還原反應可在界面層110形成受體狀陷阱。再者，局部氫還原反應可改變絕緣體層112之化學計量並可在絕緣體層112形成氧空位。
因為在底部電極108之頂部表面之處有低的粗糙度，在頂部表面之處及因此在底部電極108與絕緣體層112之間之界面之處的表面面積可為小的。因為小的表面面積，可導致一小量的局部氫還原反應。因為小量的局部氫還原反應，可在界面層110形成一小量的受體狀陷阱且可在絕緣體層112形成一小量的氧空位。
受體狀陷阱捕捉氫離子202，其減低界面層110的障壁高度且增加電子通過絕緣體層112的跳動。因此，受體狀陷阱增加通過絕緣體層112的洩漏電流、減少絕緣體層112的TDDB、並減少絕緣體層112的崩潰電壓。然而，因為可能有小量的受體狀陷阱，受體狀陷阱可具有在障壁高度上之小的影響。因此，電子跳動可為低的、洩漏電流可為低的、TDDB可為高的、且崩潰電壓可為高的。
氧空位增加通過絕緣體層112之洩漏電流，因此，氧空位減少絕緣體層112之TDDB且減少絕緣體層112之崩潰電壓。然而，因為可能有小量的氧空位，氧空位在洩漏電流上具有一小的影響。因此，TDDB可為高的且崩潰電壓可為高的。
於一些實施例中，高的TDDB大於約10年、約80年、約88年、或其它合適之值。於一些實施例中，TDDB在形成底部電極108之頂部表面的非晶質BES 104的情況下比在形成頂部表面之結晶BES 106的情況下大於一個或兩個或更多個量值。於一些實施例中，TDDB在大約攝氏125度或一些其它合適之值下測量。於一些實施例中，高的崩潰電壓係大於或等於約4.2伏特、約4.8伏特、約5伏特、或其它合適之值。
請回參圖1，非晶質BES 104包含隨機或無次序配置之顆粒104p。顆粒104p例如可為、或包含分子、原子、其它合適之顆粒、或前述者之任何組合。因為隨機或無次序配置之顆粒104p，非晶質BES 104之頂部表面104t可具有一低的粗糙度，如上述。因為低的粗糙度，非晶質BES 104之頂部表面104t較結晶BES 106之頂部表面106t具有較小的表面面積、及/或較結晶TES 116的頂部表面116t具有較小的表面面積。
於實施例中，低的粗糙度係為小於約0.2奈米、0.1奈米、或其它合適之值的平均粗糙度(例如Ra)。如果粗糙度太高(例如大於約0.2奈米)，可能產生一大量的局部氫還原反應，因而導致高的洩漏電流、低的TDDB、及低的崩潰電壓。於一些實施例中，低的粗糙度係一平均粗糙度，其小於結晶BES 106之頂部表面106t之處之平均粗糙度。粗糙度例如可藉由原子力顯微鏡(AFM)或類似者來量測。
於一些實施例中，非晶質BES 104之厚度T abe係大於或等於約3奈米、約5奈米、或其它合適之值，及/或約3至5奈米、約5至10奈米、或其它合適之值。如果厚度T abe太小(例如小於約3奈米)，非晶質BES 104可能無法完全地填充結晶BES 106之頂部表面106t中的凹槽，因而非晶質BES 104的頂部表面104t可能具有一大的粗糙度且絕緣體層112可能具有一低的TDDB。如果厚度T abe太大(例如大於約10奈米)，製造成本可能高且製造產出量可能低，例如，沉積非晶質材料較沉積結晶材料可能成本更高。
結晶BES 106具有一有次序或半次序配置之柱狀結晶晶粒106g，其垂直地伸長。於一些實施例中，結晶BES 106額外地或替代地具有等軸結晶晶粒(未顯示)。因為有次序或半次序配置之柱狀結晶晶粒106g，結晶BES 106之頂部表面106t可具有高的粗糙度。
於一些實施例中，高的粗造度係為大於約0.7奈米或一些其它合適之值的平均粗糙度(例如Ra)，或介於約0.7至0.8奈米或一些其它合適之值之間。如上所述，如果底部電極108之頂部表面在結晶BES 106之頂部表面106t之處具有高的粗糙度，絕緣體層112之TDDB可能為低的。於一些實施例中，結晶BES 106之厚度T cbe係小於約57奈米、約50奈米、或一些其它合適之值，及/或約50至57奈米、或一些其它合適之值。
於一些實施例中，底部電極108之厚度T be係小於或約等於約60奈米、約50奈米、或一些其它合適之值，及/或約50至60奈米、或一些其它合適之值。再者，於一些實施例中，底部電極108之厚度T be係為結晶BES 106之厚度T cbe與非晶質BES 104之厚度T abe之總和。
非晶質BES 104與結晶BES 106係為導電的且例如可為、或包含氮化鈦(例如TiN)、氮化鉭(例如TaN)、一些其它合適的導電材料、或前述者之任何組合。於一些實施例中，非晶質BES 104與結晶BES 106可為相同材料，例如，非晶質BES 104與結晶BES 106可為、或包含氮化鈦或一些其它合適的材料。於一些實施例中，非晶質BES 104與結晶BES 106係為不同材料，例如，非晶質BES 104可為、或包含氮化鈦或一些其它合適的導電材料，及/或結晶BES 106可為、或包含鈦或一些其它合適的導電材料。
絕緣體層112覆蓋底部電極108且例如可為、或包含氧化矽、一金屬氧化物介電質、一高k介電質、一些其它合適的介電質、或前述者之任何組合。金屬氧化物介電質例如可為、或包含氧化鋯、氧化鋁、氧化鉿、一些其它合適的金屬氧化物介電質、或前述者之任何組合。
界面層110係在絕緣體層112與底部電極108之間的界面之處，且記由底部電極108的氧化作用氧化。例如，對於非晶質BES 104是氮化鈦的狀況而言，界面層110可為氮化鈦的氧化物且因此可為氮氧化鈦(例如，TiO xN y，其中x和y是變量)。然而，其它合適的材料是可接受的。
於一些實施例中，在形成絕緣體層112之前，底部電極108反應於來自絕緣體層112的氧及/或來自底部電極108之環境大氣的氧而氧化。於一些實施例中，在形成絕緣體層112之前對界面層110進行電漿處理。於其它實施例中，界面層110並未電漿處理。電漿處理例如可暴露界面層110至由一氧化二氮(例如N 2O)及/或其它合適的氣體所形成的電漿。
對於界面層110進行電漿處理的狀況而言，界面層110例如可為用由一氧化二氮形成之電漿處理的底部電極108的原生氧化物。原生氧化物例如可藉由非晶質BES 104與底部電極108的之環境大氣中的氧氣反應來形成。一氧化二氮電漿處理平滑了界面層110的頂部表面。再者，一氧化二氮電漿處理使原生氧化物成鈍態，因而界面層110阻塞氧擴散至底部電極108(例如從絕緣體層112或一些其它合適的來源)。這在一氧化二氮電漿處理之後停止底部電極108進一步的氧化作用，且因此進一步增長界面層110，因而底部電極108的厚度T be可更為精確地控制。
頂部電極114覆蓋絕緣體層112且全部地藉由一結晶頂部電極結構(TES)116來形成。換句話說，頂部電極114及結晶TES 116係為一者且相同。於其它實施例中，如之後可見，結晶TES 116係部分地形成頂部電極114。
結晶TES 116具有一有次序或半次序配置之柱狀結晶晶粒116g，其垂直地伸長。於一些實施例中，結晶TES 116額外地或替代地具有等軸結晶晶粒(未顯示)。因為有次序或半次序配置之柱狀結晶晶粒116g，結晶TES 116之頂部表面116t可具有高的粗糙度。於一些實施例中，高的粗造度係為大於約0.7奈米或一些其它合適之值，或介於約0.7至0.8奈米或一些其它合適之值之間的平均粗糙度(例如Ra)。於一些實施例中，結晶TES 116係如同上述之結晶BES 106。
結晶TES 116係導電的且例如可為、或包含氮化鈦(例如TiN)、氮化鉭(例如TaN)、一些其它合適的導電材料、或前述者之任何組合。於一些實施例中，結晶TES 116係與結晶BES 106及/或非晶質BES 104為相同材料，例如，結晶BES 106、結晶TES 116、及非晶質BES 104可為、或包含氮化鈦或一些其它合適的材料。於一些實施例中，結晶TES 116係與結晶BES 106及/或非晶質BES 104為不同材料。
於一些實施例中，頂部電極114的厚度T te係小於或等於約60奈米、約50奈米、或一些其它合適之值，及/或約50至60奈米或一些其它合適之值。於一些實施例中，頂部電極114的厚度T te相同或實質相同於底部電極108的厚度。
請參考圖3，顯示圖1之MIM電容器102當向前偏壓時之一些實施例的能帶圖300。例如當從頂部電極114至底部電極108的電壓具有正的極性時，MIM電容器102可向前偏壓。能帶圖300之垂直軸線對應於能量，且能帶圖300的水平軸線對應於位置。由左至右，位置從頂部電極114至底部電極108改變。頂部電極114及底部電極108係藉由對應的費米能階(fermi levels)圖表式地例示，且絕緣體層112及界面層110係藉由對應的帶隙圖表式地例示。
當MIM電容器102向前偏壓時，電子302可藉由在界面層110之處的電子跳動隧穿通過絕緣體層112。當界面層110之一障壁高度Ф B減少，電子隧穿增加。當障壁高度Ф B增加，電子隧穿減少。
如上所述，在製造IC晶片期間實行一氫氣HPA，於其中，MIM電容器102係被配置。來自氫氣HPA的氫離子(例如H+)202可擴散至底部電極108與絕緣體層112之間的界面且可致使局部氫還原反應，局部氫還原反應可在界面層110形成捕捉氫離子202之受體狀陷阱304。被捕捉的氫離子202進而減少界面層110之障壁高度Ф B並促進電子跳動。
因為底部電極108包含非晶質BES 104(例如見圖1)且因此具有一低的粗糙度的頂部表面，頂部表面的表面面積係為小的。因為小的頂部表面面積，局部氫還原反應的量係是小的且因此受體狀陷阱的量係是小的。因為小量的受體狀陷阱，氫離子202在界面層110之處的積聚是低的。因為低的積聚，氫離子202在障壁高度Ф B上的影響可為低的且因此障壁高度Ф B可為高的。因此，電子隧穿可為低的、洩漏電流可為低的、崩潰電壓可為高的、且TDDB可為高的。
雖然未例示，MIM電容器102亦可反向偏壓，因而從頂部電極114至底部電極108之一電壓可具有負極性。當反向偏壓，電子302可沿著形成在絕緣體層112中的氧空位藉由局部氫還原反應隧穿通過絕緣體層112。然而，因為在底部電極108之頂部表面之處之小的頂部表面面積，局部氫還原反應的量係是小的且因此氧空位的量係是小的。因為小量的氧空位，洩漏電流可為低的、崩潰電壓可為高的、且TDDB可為高的。
請參考圖4A至圖4G，顯示圖1之MIM電容器之一些替代的實施例的剖面圖400A至400G。
於圖4A中，底部電極108在結晶BES 106與非晶質BES 104之間包括一底部電極界面層402。底部電極界面層402係藉由結晶BES 106之氧化作用而氧化形成。於一些實施例中，底部電極界面層402係為結晶BES 106之原生氧化物。於一些實施例中，在形成非晶質BES 104之前，結晶BES 106反應於來自結晶BES 106之環境大氣的氧而氧化。
於圖4B中，頂部電極114包含結晶TES 116及覆蓋結晶TES 116之一非晶質TES 404。非晶質TES 404包含隨機或無次序配置之顆粒404p。顆粒404p例如可為、或包含分子、原子、其它合適之顆粒、或前述者之任何組合。因為隨機或無次序配置，非晶質TES 404之頂部表面404t可具有一低的粗糙度。低的粗糙度例如可減少從頂部電極114至環繞的導電特徵(未顯示)的寄生電容。
於實施例中，低的粗造度係為小於約0.2奈米、0.1奈米、或一些其它合適之值的平均粗糙度(例如Ra)。於一些實施例中，低的粗造度係為小於結晶TES 116之頂部表面116t之平均粗糙度的平均粗糙度。於一些實施例中，低的粗糙度係在非晶質BES 104之頂部表面104t之平均粗糙度的約5%、10%、或一些其它合適的百分比內。
非晶質TES 404及結晶TES 116係為導電的且例如可為、或包含氮化鈦(例如TiN)、氮化鉭(例如TaN)、一些其它合適的導電材料、或前述者之任何組合。於一些實施例中，非晶質TES 404及結晶TES 116係為相同材料。於其它實施例中，非晶質TES 404及結晶TES 116係為不同材料。於一些實施例中，非晶質TES 404及非晶質BES 104係為相同材料，且結晶TES 116及結晶BES 106係為相同材料。於其它實施例中，非晶質TES 404及非晶質BES 104係為不同材料，及/或結晶TES 116及結晶BES 106係為不同材料。
於圖4C中，MIM電容器102係如同圖4B，除了頂部電極114進一步在結晶TES 116與非晶質TES 404之間包括一頂部電極界面層406。頂部電極界面層406係藉由結晶TES 116的氧化作用而氧化形成。於一些實施例中，頂部電極界面層406係為結晶TES 116的原生氧化物。於一些實施例中，在形成非晶質TES 404之前，結晶TES 116反應於來自結晶TES 116之環境大氣的氧而氧化。
於圖4D中，MIM電容器102係如同圖4C，除了底部電極108進一步包含如同圖4A之底部電極界面層402。
於圖4E中，省略結晶BES 106。如此，非晶質BES 104完全地或實質地形成底部電極108。
於圖4F中，結晶TES 116以關於圖4B所描述之非晶質TES 404來代替。如此，非晶質TES 404完全地或實質地形成頂部電極114。
於圖4G中，省略結晶BES 106，因而非晶質BES 104完全地或實質地形成底部電極108。再者，結晶TES 116係以關於圖4B所描述之非晶質TES 404來代替，因而非晶質TES 404完全地或實質地形成頂部電極114。
請參考圖5，顯示一IC晶片之一些實施例的剖面圖500，於其中，包含一非晶質BES 104之一MIM電容器102係嵌入至一互連結構502中。MIM電容器102係如關於圖1所描述者。然而，為了容易例示，非晶質BES 104中之顆粒104p、及分別於結晶BES 106與結晶TES 116中之柱狀結晶晶粒106g與柱狀結晶晶粒116g係未顯示。
MIM電容器102覆蓋一下部電容器導線504l且具有一向下突出部，向下突出部界定一底部電極穿孔(BEVA)506。一上部電容器導線504u覆蓋MIM電容器102，且一頂部電極穿孔(TEVA)508tv從上部電容器導線504u延伸至MIM電容器102。上部電容器導線504u及TEVA 508tv係從一共同層形成，但是在其它實施例可從分開的層形成。下部電容器導線504l、上部電容器導線504u、及TEVA 508tv係導電的且可為、或包含例如鋁銅、鋁、銅、一些其它適合的金屬、或前述者之任何組合。
MIM電容器102、下部電容器導線504l、上部電容器導線504u、及TEVA 508tv係藉由一金屬間介電(IMD)層510環繞。IMD層510例如可為、或包含一低k介電質及/或一些其它適合的介電質。
請參考圖6A至圖6C，顯示圖5之IC晶片之一些替代的實施例的剖面圖600A至600C。
於圖6A中，硬遮罩覆蓋MIM電容器102且MIM電容器102在MIM電容器102的寬度方向中心之處具有繞著一垂直軸線更加對稱的輪廓。一頂部電極硬遮罩602以與頂部電極114相同或實質相同的頂部佈局覆蓋頂部電極114。一底部電極硬遮罩604以與底部電極108相同或實質相同的頂部佈局覆蓋頂部電極硬遮罩602及底部電極108。頂部電極硬遮罩602及底部電極硬遮罩604可為、或包含例如氮化矽及/或一些其它合適的介電質。
於一些實施例中，獨立於頂部電極硬遮罩602及底部電極硬遮罩604之複數個硬遮罩襯料606將頂部電極硬遮罩602及底部電極硬遮罩604與絕緣體層112及頂部電極114分開。硬遮罩襯料606與頂部電極硬遮罩602及底部電極硬遮罩604為不同材料且可為、或包含例如氧化矽及/或一些其它合適的介電質。於替代的實施例中，省略硬遮罩襯料606。
於圖6B中MIM電容器102係如同於圖6A，除了頂部電極114的頂部在BEVA 506之處形成凹口。再者，底部電極108、界面層110、絕緣體層112、及頂部電極114具有更多的彎曲邊緣，且省略頂部電極硬遮罩602及其對應的硬遮罩襯料606。於替代的實施例中，頂部電極硬遮罩602及其對應的硬遮罩襯料606保留在頂部電極114上且分開頂部電極114與底部電極硬遮罩604及其對應的硬遮罩襯料606，如圖6A所示。
於圖6C中，省略BEVA 506。再者，絕緣體層112杯罩(cups)頂部電極114之一下側，界面層110杯罩絕緣體層112之一下側，且底部電極108杯罩界面層110之一下側。於一些實施例中，底部電極108、界面層110、絕緣體層112、及頂部電極114具有U形狀或V形狀輪廓。然而，其它合適的輪廓是可接受的。
請參考圖7，顯示IC晶片之一些實施例的剖面圖700，於其中，圖5的MIM電容器102係被整合至一電晶體一電容器(1T1C)晶胞702。MIM電容器102覆蓋在一互連結構502之一基體704。基體704例如可為一塊體矽基體、絕緣體上矽(silicon-on-insulator，SOI)結構、或一些其它合適的半導體基體。
互連結構502包含複數個導線504及複數個穿孔508，分別地分組為複數個導線層級(levels)及複數個穿孔層級。導線層級及穿孔層級對應於基體704上面之高度且交替地堆疊。導線504及穿孔508係導電的且界定從MIM電容器102及一下方的存取電晶體706引出的導電路徑。一第一導電路徑從MIM電容器102引出至在MIM電容器102上面之一位元線504bl。一第二導電路徑從MIM電容器102引出至存取電晶體706之一汲極區域708d。一第三導電路徑從存取電晶體706之一源極區域708s引出至在源極區域708s上面之一源極線504sl。一第四導電路徑從存取電晶體706之一閘極電極710引出至在閘極電極710上面之一字元線504wl。注意到當字元線504wl顯示成在汲極區域708d之相對側為兩個分開的區段時，字元線504wl可在剖面圖700外側連續。
存取電晶體706包含汲極區域708d及源極區域708s，且進一步包含閘極電極710及一閘極介電層712。汲極區域708d及源極區域708s係在基體704中且對應於基體704之摻雜區域。閘極電極710覆蓋閘極介電層712且夾在汲極區域708d及源極區域708s之間。於一些實施例中，存取電晶體706係被一溝槽絕緣結構714環繞，溝槽絕緣結構714延伸至基體704且為、或包含介電材料。存取電晶體706例如可為一絕緣閘場效電晶體(IGFET)或一些其它合適的電晶體。
一層間介電(ILD)層716、一IMD層510、及一鈍化層718係堆疊於基體704及存取電晶體706上方。IMD層510覆蓋ILD層716，且鈍化層718覆蓋IMD層510。ILD層716在最接近基體704之穿孔層級中環繞穿孔，而IMD層510在剩餘的穿孔層級中環繞導線504及穿孔。最接近基體704之穿孔層級中的穿孔可稱為連接穿孔或連接件。
ILD層716例如可為、或包含氧化矽及/或一些其它合適的介電質。鈍化層718例如可為、或包含氧化矽、氮化矽、一些其它合適的介電質、或前述者之任何組合。於一些實施例中，IMD層510在與ILD層716之第一界面之處係為與ILD層716不同材料，及/或在與鈍化層718之第二界面之處係為與鈍化層718不同材料。
雖然圖7之IC晶片中的MIM電容器102被顯示為在第四和第五導線層級之間，於替代的實施例中，MIM電容器102可在任何其他相鄰的導線層級之間。再者，雖然圖7之IC晶片中的MIM電容器102被顯示為在IMD層510中，於替代的實施例中，MIM電容器102可在鈍化層718或ILD層716中。雖然圖7之IC晶片中的MIM電容器102被配置為如圖5所示，MIM電容器102可替代地被配置為如圖6A至圖6C之任何者所示。雖然圖5、圖6A至圖6C、及圖7之IC晶片中的MIM電容器102是依據圖1之MIM電容器102的實施例來配置，圖5、圖6A至圖6C、及圖7之IC晶片中的MIM電容器102可替代地依據圖4A至圖4G之任何者之MIM電容器102的實施例來配置。
請參考圖8，顯示IC晶片之一些實施例之剖面圖800，於其中，MIM電容器102包含一頂部電極114、一中間電極802、及一底部電極108。中間電極802覆蓋底部電極108，且頂部電極114覆蓋中間電極802。再者，一絕緣體層112及一界面層110將頂部電極114、中間電極802、及底部電極108彼此分開。絕緣體層112係如同關於圖1所描述者，且界面層110係如同關於圖1所描述者之它們的對應物。
頂部電極114包含一結晶TES 116，其如同關於圖1所描述者。於一些實施例中，結晶TES 116完全地形成頂部電極114。於其它實施例中，結晶TES 116部分地形成頂部電極114。圖4B顯示此種其它實施例之範例。底部電極108包含一結晶BES 106及覆蓋結晶BES 106之一非晶質BES 104。類似地，中間電極802包含一結晶中間電極結構(MES)804及覆蓋結晶中間電極結構(MES)804之一非晶質中間電極結構(MES)806。結晶BES 106係如同關於圖1所描述者，且結晶MES 804係如同關於圖1所描述之結晶BES 106。非晶質BES 104係如同關於圖1所描述者，且非晶質MES 806係如同關於圖1所描述之非晶質BES 104。為了容易例示，於非晶質BES 104及非晶質MES 806中之顆粒(例如圖1之104p)、以及於結晶BES 106、結晶TES 116、及結晶MES 804中之柱狀結晶顆粒(例如圖1之106g及116g)係未顯示。
MIM電容器102位於一第一襯墊808f及一第二襯墊808s之下，且進一步覆蓋一第一下部電容器導線504l 1及一第二下部電容器導線504l 2。一第一襯墊穿孔810f從第一襯墊808f延伸通過中間電極802至第一下部電容器導電504l 1。再者，一第二襯墊穿孔810s從第二襯墊808s延伸通過底部電極108及頂部電極114至第二下部電容器導線504l 2。
一襯墊層812及一襯料層814之第一區段分別地形成第一襯墊穿孔810f及第一襯墊808f，且襯墊層812及襯料層814之第二區段分別地形成第二襯墊穿孔810s及第二襯墊808s。襯料層814係被配置成阻擋材料從襯墊層812及/或從第一下部電容器導線504l 1及第二下部電容器導線504l 2擴散。襯墊層812例如可為、或包含鋁銅、銅、鋁、一些其它合適的導電材料、或前述者之任何組合。襯料層814例如可為、或包含氮化鈦、氮化鉭、一些其它合適的材料、或前述者之任何組合。
一IMD層510環繞第一下部電容器導線504l 1及第二下部電容器導線504l 2。一蝕刻停止層816沿著第一下部電容器導線504l 1及第二下部電容器導線504l 2之一頂部覆蓋IMD層510，且一鈍化層718覆蓋蝕刻停止層816。蝕刻停止層816及鈍化層718環繞第一襯墊穿孔810f及第二襯墊穿孔810s。再者，鈍化層718環繞第一襯墊808f及第二襯墊808s且形成一第一襯墊開口818f及一第二襯墊開口818s，分別地覆蓋且暴露第一襯墊808f及第二襯墊808s。蝕刻停止層816係與IMD層510及鈍化層718為不同材料且例如可為、或包含碳化矽及/或一些其它適合的介電質。
底部電極108及中間電極802形成一第一電容器，且中間電極802及頂部電極114形成一第二電容器。因為底部電極108包含非晶質BES 104，第一電容器的崩潰電壓及TDDB是高的，如同關於圖1所描述者。類似地，因為中間電極802包含非晶質MES 806，第二電容器的崩潰電壓及TDDB是高的。
第一電容器及第二電容器共享中間電極802，且第二襯墊穿孔810s電性地耦接底部電極108及頂部電極114於一起。如此，第一電容器及第二電容器係並聯電性地耦接且形成具有一總電容之MIM電容器102，總電容係為第一電容器及第二電容器之各別電容的總和。MIM電容器102之一第一端子對應於第一襯墊808f，且MIM電容器102之一第二端子對應於第二襯墊808s。再者，因為第一電容器及第二電容器共享中間電極802，MIM電容器102之電容密度是高的。於一些實施例中，MIM電容器102係為一超高密度MIM電容器或一些其它合適的電容器型式
請參考圖9，顯示圖8之MIM電容器102之一些替代的實施例的剖面圖900，於其中，頂部電極114進一步包含覆蓋結晶TES 116之一非晶質TES 404。如同關於圖4B所描述者，非晶質TES 404可減少從頂部電極114至環繞的導電特徵的寄生電容。環繞的導電特徵例如可包括第一襯墊808f及第二襯墊808s、第一襯墊穿孔810f及第二襯墊穿孔810s、其它合適的導電特徵、或前述者之任何組合。
請參考圖10，顯示一IC晶片之一些實施例的剖面圖1000，於其中，圖8的MIM電容器102係被整合至一1T1C晶胞702。1T1C晶胞702例如可為如同圖7，除了包括圖8的MIM電容器102而不是圖5的MIM電容器。於IC晶片之替代的實施例中，圖8的MIM電容器102係以圖9的MIM電容器102來代替。再者，於IC晶片之替代的實施例中，MIM電容器102係在IMD層510或ILD層716中，而不世代鈍化層718中。
請參考圖11，顯示一IC晶片之一些實施例的剖面圖1100，於其中，一MIM電容器102嵌入至一基體704。MIM電容器102包含複數個溝槽電極1102及一基體電極1104。於替代的實施例中，省略基體電極1104。
溝槽電極1102形成突出至基體704之一或多個溝槽區段1106，而基體電極1104對應於基體704之一摻雜區域，其環繞溝槽區段1106。溝槽電極1102覆蓋基體電極1104且包含垂直地堆疊之一底部電極108、複數個中間電極802、及一頂部電極114。再者，溝槽電極1102的寬度從垂直堆疊之一頂部增加至垂直堆疊之一底部。底部電極108、中間電極802、及頂部電極114係分別地如同關於圖1及圖8所描述之它們的對應物。因此，底部電極108、中間電極802、及頂部電極114包含對應的結晶電極結構106、804、116，且底部電極108、及中間電極802包含對應的非晶質電極結構104、806。
複數個界面層110及複數個絕緣體層112係亦與溝槽電極1102及基體電極1104堆疊。絕緣體層112將溝槽電極1102彼此分開且與基體電極1104分開。絕緣體層112例如可為如同關於圖1所描述者。除了最頂部的溝槽電極1102之外，溝槽電極1102具有分別地被界面層110罩覆的頂部表面。界面層110例如可為如同關於圖1所描述者。於一些實施例中，絕緣體層112及/或界面層110各者都具有與緊接在下方之電極(例如一基體或溝槽電極)相同的頂部佈局。於一些實施例中，一蓋層1108覆蓋最頂部的溝槽電極1102且填充溝槽區段1106之處的間隙。
一互連結構502覆蓋且電性地耦接至MIM電容器102並包含一第一上部電容器導線504u 1及一第二上部電容器導線504u 2。再者，互連結構502包含複數個電容器穿孔508c。電容器穿孔508c從MIM電容器102之一底部至MIM電容器102之一頂部電性地耦接MIM電容器102之其它每一個電極至第二上部電容器導線504u 2。再者，電容器穿孔508c電性地耦接MIM電容器102之剩餘的電極至第一上部電容器導線504u 1。一ILD層716環繞MIM電容器102及電容器穿孔508c，且一IMD層510覆蓋ILD層716並環繞第一上部電容器導線504u 1及第二上部電容器導線504u 2。
類似於圖8之MIM電容器102，圖11之MIM電容器102包含多個重疊的相鄰電極對，其形成各別的電容器。再者，各別的電容器係藉由互連結構502並聯電性地耦接。因為非晶質BES 104及非晶質MES 806，各別的電容器在基體電極1104之上面的崩潰電壓及TDDB由於關於圖1所描述的原因是高的。因為並聯電性耦接，各別的電容器形成具有一總電容之MIM電容器102，總電容是各別的電容器之各別電容的總和。因為多個重疊的相鄰電極對重疊，各別的電容器共享電極，由此，MIM電容器102的電容密度是高的。
雖然圖8至圖11之IC晶片中的底部電極108及頂部電極114是依據圖1之實施例來配置，圖8至圖11之IIC晶片中的底部電極108及頂部電極114可替代地依據圖4A至圖4G之任何者的實施例來配置。再者，雖然圖8至圖11之IC晶片中的一或多個中間電極802是依據圖1之底部電極108的實施例來配置，圖8至圖11之IC晶片中的中間電極802可替代地依據圖4A至圖4G之任何者之底部電極108的實施例來配置。
請參考圖12至圖17，顯示用於形成包含一非晶質BES之一MIM電容器的方法之一些實施例之一系列的剖面圖1200至1700。所述方法例如可用於形成圖1之MIM電容器102或一些其它合適的MIM電容器。
如圖12之剖面圖1200所例示，一結晶底部電極層(BEL)1061係沉積於一基體(未顯示)上。結晶BEL 1061具有一有次序或半次序配置之柱狀結晶晶粒106g，其垂直地伸長。於一些實施例中，結晶BEL 1061額外地或替代地具有等軸結晶晶粒(未顯示)。因為柱狀結晶晶粒106g，結晶BEL 1061具有高的粗糙度之頂部表面106t。於一些實施例中，高的粗造度係為大於或等於約0.7奈米、約0.8奈米、或一些其它合適之值的平均粗糙度(例如Ra)。
結晶BEL 1061係導電的且例如可為、或包含氮化鈦(例如TiN)、氮化鉭(例如TaN)、一些其它合適的導電材料、或前述者之任何組合。再者，結晶BEL 1061例如可藉由原子層沉積(ALD)、物理氣相沉積(PVD)、一些其它合適的沉積製程、或前述者之任何組合來沉積。於一些實施例中，結晶BEL 1061之厚度T cbe係小於或等於約57奈米、約50奈米、約40奈米、或一些其它合適之值，及/或約50至57奈米、約40至50奈米、或一些其它合適之值。
如圖13之剖面圖1300所例示，一非晶質BEL 1041係沉積覆蓋結晶BEL 1061。非晶質BEL 1041包含隨機或無次序配置之顆粒104p。顆粒104p例如可為、或包含分子、原子、其它合適之顆粒、或前述者之任何組合。
因為隨機或無次序配置，相較於結晶BEL 1061之頂部表面106t，非晶質BEL 1041具有一低的粗糙度之頂部表面104t。於實施例中，低的粗糙度係為小於或等於約0.2奈米、0.1奈米、或其它合適之值，及/或約0.1至0.2奈米或一些其它合適之值的平均粗糙度(例如Ra)。如之後所解釋，如果粗糙度太高(例如大於約0.2奈米)，正在形成的MIM電容器的絕緣體層會可具有低的崩潰電壓及低的TDDB。
非晶質BEL 1041係導電的且例如可為、或包含氮化鈦(例如TiN)、氮化鉭(例如TaN)、一些其它合適的導電材料、或前述者之任何組合。於一些實施例中，非晶質BEL 1041係為與結晶BEL 1061相同材料。於其它實施例中，非晶質BEL 1041係為與結晶BEL 1061不同材料。
非晶質BEL 1041例如可藉由ALD、PVD、一些其它合適的沉積製程、或前述者之任何組合來沉積。於一些實施例中，非晶質BEL 1041及結晶BEL 1061係藉由相同型式的沉積製程來沉積，例如，非晶質BEL 1041及結晶BEL 1061可皆藉由ALD、PVD、或一些其它合適的沉積製程來沉積。於其它實施例中，非晶質BEL 1041及結晶BEL 1061可藉由不同的沉積製程來沉積，例如，非晶質BEL 1041可藉由ALD來沉積，而結晶BEL 1061可藉由PVD來沉積。
於一些實施例中，非晶質BEL 1041及結晶BEL 1061係以共同的製程腔室來沉積。於其它實施例中，非晶質BEL 1041及結晶BEL 1061係以分開的製程腔室來沉積。於至少一些此種其它實施例中，一底部電極界面層(例如圖4A之402)可如同圖4A在非晶質BEL 1041與結晶BEL 1061之間。
於一些實施例中，非晶質BEL 1041之厚度T abe係大於或等於約3奈米、約5奈米、或其它合適之值，及/或約3至5奈米、約5至10奈米、或其它合適之值。如果厚度T abe太小(例如小於約3奈米)，非晶質BES 104可能無法完全地填充結晶BEL 1061之頂部表面106t中的凹槽，因而非晶質BEL 1041的頂部表面104t可能具有一大的粗糙度且之後形成在非晶質BEL 1041上的一絕緣體層可能具有一低的崩潰電壓及一低的TDDB。如果厚度T abe太大(例如大於約10奈米)，製造成本可能高且製造產出量可能低，因為沉積非晶質材料較沉積結晶材料可能成本更高。
非晶質BEL 1041及結晶BEL 1061形成一底部電極層(BEL)1081，且非晶質BEL 1041形成BEL 1081之一頂部表面。如果非晶質BEL 1041被省略，結晶BEL 1061將會形成BEL 1081之頂部表面且頂部表面將會具有高的粗糙度。然而，因為非晶質BEL 1041形成BEL 1081之頂部表面，頂部表面具有低的粗糙度。於替代的實施例中，在圖12中並沒有形成結晶BEL 1061，而非晶質BEL 1041完全地或實質地形成BEL 1081。例如，非晶質BEL 1041及BEL 1081可為一者並相同。於一些實施例中，BEL 1081之厚度T be係小於或約等於約60奈米、約50奈米、或一些其它合適之值，及/或約50至60奈米、或一些其它合適之值。
如圖14之剖面圖1400所例示，一絕緣體層112係沉積覆蓋BEL 1081。絕緣體層112係為介電質且例如可為、或包含氧化鋯、氧化鋁、氧化鉿、氧化矽、一些其它合適的介電質、或前述者之任何組合。於一些實施例中，絕緣體層112係為或包含一金屬氧化物及/或係為或包含一高k介電質。絕緣體層112例如可藉由ALD或一些其它合適的沉積製程來沉積。
因為BEL 1081之頂部表面係藉由非晶質BEL 1041的頂部表面104t來形成，BEL 1081之頂部表面具有低的粗糙度。如此，絕緣體層112具有低的粗糙度之頂部表面112t，且進一步具有均勻或實質均勻之一厚度T i。絕緣體層112之低的粗糙度例如可如同上面所描述之非晶質BEL 1041之低的粗糙度。
在沉積非晶質BEL 1041及沉積絕緣體層112之間，及/或在沉積絕緣體層112期間，一界面層110可形成在BEL 1081之頂部表面。於至少一些實施例中，界面層110係藉由BEL 1081之氧化作用而氧化。於一些實施例中，在沉積絕緣體層112之前，BEL 1081反應於來自絕緣體層112的氧及/或來自BEL 1081之環境大氣的氧而氧化。於一些實施例中，在沉積絕緣體層112之前對界面層110進行電漿處理。於其它實施例中，界面層110並未電漿處理。
對於界面層110進行電漿處理的狀況而言，界面層110例如可為用由氮氧化物氣體形成之電漿進行電漿處理的BEL 1081的原生氧化物，然而於其它的實施例中，其它合適的氣體是可接受的。原生氧化物例如可藉由BEL 1081與BEL 1081之環境大氣中的氧氣反應來形成。氮氧化物電漿處理平滑了BEL 1081的頂部表面。再者，氮氧化物電漿處理使原生氧化物成鈍態，因而界面層110阻塞氧擴散至BEL 1081。這停止BEL 1081進一步的氧化作用，且因此進一步增長界面層110，因而BEL 1081的厚度T be可更為精確地控制。
如圖15之剖面圖1500所例示，一結晶頂部電極層(TEL)1161係沉積於絕緣體層112上。注意到在此處與之後省略結晶BEL 1061之一下部分以使圖式簡潔。結晶TEL 1161具有一有次序或半次序配置之柱狀結晶晶粒116g，其垂直地伸長。於一些實施例中，結晶TEL 1161額外地或替代地具有等軸結晶晶粒(未顯示)。
因為柱狀結晶晶粒116g，結晶TEL 1161具有一高的粗糙度的頂部表面116t。於實施例中，高的粗造度係為大於或等於約0.7奈米或一些其它合適之值，或介於約0.7至0.8奈米或一些其它合適之值之間的平均粗糙度(例如Ra)。於一些實施例中，高的粗糙度係為平均粗糙度且大於在非晶質BEL 1041之頂部表面104t之處的平均粗糙度。於一些實施例中，高的粗糙度係為平均粗糙度且在晶質BEL 1061之頂部表面106t之平均粗糙度的約5%、10%、或一些其它合適的百分比內。
結晶TEL 1161係為導電的且例如可為、或包含氮化鈦(例如TiN)、氮化鉭(例如TaN)、一些其它合適的導電材料、或前述者之任何組合。於一些實施例中，結晶TEL 1161係為與結晶BEL 1061及/或非晶質BEL 1041相同材料。再者，結晶TEL 1161例如可藉由ALD、PVD、一些其它合適的沉積製程、或前述者之任何組合來沉積。於一些實施例中，結晶TEL 1161係藉由與結晶BEL 1061及/或非晶質BEL 1041相同的沉積製程來沉積。例如，結晶TEL 1161及結晶BEL 1061可藉由PVD來沉積，且非晶質BEL 1041可藉由ALD來沉積。
結晶TEL 1161完全地或實質地形成一TEL 1141，例如，TEL 1141及結晶TEL 1161可為一者並相同。據此，結晶TEL 1161的沉積可被視為TEL 1141的沉積。於替代的實施例中，一非晶質TEL係沉積在結晶TEL 1161上，且結晶TEL 1161及非晶質TEL共同地形成TEL 1141。非晶質TEL例如可以如同關於圖13對非晶質BEL 1041所描述者來沉積。
於一些實施例中，TEL 1141的厚度T te係等於或小於約60奈米、約57奈米、約50奈米、或一些其它合適之值，及/或約50至60奈米、約50至57奈米、或一些其它合適之值。於一些實施例中，TEL 1141的厚度T te係在BEL 1081之厚度T be的約5%、10%、或一些其它合適的百分比內(例如見圖14)。
如圖16之剖面圖1600所例示，BEL 1081(例如見圖15)、TEL 1141(例如見圖15)、絕緣體層112、及界面層110係圖案化以形成一MIM電容器102，此圖案化例如可藉由、或包含一系列之一或多個光刻/蝕刻製程及/或其它合適的製程。MIM電容器102包含一底部電極108、界面層110之一部分、絕緣體層112之一部分、及一頂部電極114。
底部電極108係由BEL 1081形成且包含一非晶質BES 104及一結晶BES 106。非晶質BES 104及結晶BES 106係分別地由非晶質BEL 1041(例如見圖15)及結晶BEL 1061(例如見圖15)形成。頂部電極114係由TEL 1141形成且包含由結晶TEL 1161(例如見圖15)形成之一結晶TES 116。如上所述，TEL 1141及結晶TEL 1161 例如可為一者且相同，因而頂部電極114及結晶TES 116例如可為一者且相同。再者，如上所述，於替代的實施例中，TEL 1141可進一步包含一非晶質TEL，其覆蓋結晶TEL1161，於此種替代的實施例中，頂部電極114包含一非晶質TES，其覆蓋結晶TES，例如如圖4B所見。
如圖17之剖面圖1700所例示，在形成MIM電容器102之後實行一氫氣HPA。氫氣HPA例如可在溫度大於約攝氏200度、約攝氏420度、或一些其它合適的溫度來實行，及/或例如可在壓力約20大氣壓及/或一些其它合適之值來實行。再者，氫氣HPA例如可實行約260分鐘、約200至300分鐘、或一些其它合適的時間量。
在氫氣HPA期間，氫離子(例如H+)202可擴散通過頂部電極114及絕緣體層112至底部電極108與絕緣體層112之間的界面。於界面之處，氫離子202可致使底部電極108及絕緣體層112發生局部氫還原反應，局部氫還原反應可在界面層110形成受體狀陷阱。再者，局部氫還原反應可改變絕緣體層112之化學計量並可在絕緣體層112形成氧空位。
因為非晶質BES 104之頂部表面104t代替結晶BES 106之頂部表面106t來形成底部電極108之頂部表面，底部電極108之頂部表面具有一低的粗糙度。因為在底部電極108之頂部表面之低的粗糙度，在頂部表面之處之表面面積及因此在底部電極108與絕緣體層112之間的界面是小的。因為小的表面面積，可導致一小量的局部氫還原反應。因為小量的局部氫還原反應，可在界面層110形成一小量的受體狀陷阱及在絕緣體層112形成一小量的氧空位。
受體狀陷阱捕捉氫離子202，其減低界面層110的障壁高度且增加電子通過絕緣體層112的跳動。因此，受體狀陷阱增加通過絕緣體層112的洩漏電流、減少絕緣體層112的TDDB、並減少絕緣體層112的崩潰電壓。然而，因為可能有小量的受體狀陷阱，受體狀陷阱可具有在障壁高度上之小的影響。因此，電子跳動可為低的、洩漏電流可為低的、TDDB可為高的、且崩潰電壓可為高的。
氧空位提供洩漏路徑以增加通過絕緣體層112之洩漏電流，因此，氧空位減少絕緣體層112之TDDB且減少絕緣體層112之崩潰電壓。然而，因為可能有小量的氧空位，氧空位在洩漏電流上具有一小的影響。因此，TDDB可為高的且崩潰電壓可為高的。
雖然圖12至圖17係描述參考一方法，需理解到圖12至圖17所示之結構並非是對所述方法之限制，而是可獨立分開於所述方法。雖然圖12至圖17係描述成一系列的動作，需理解到動作的順序於其它實施例中是可改變的。雖然圖12至圖17例示且描述一特定動作組，例示及/或描述的一些動作在其它實施例中可省略。再者，未例示及/或描述之動作在其它實施例中可被包括。
請參考圖18，顯示圖12至圖17之方法之一些實施例的方塊圖1800。
於動作1802，沉積一結晶BEL，例如見圖12。
於動作1804，沉積一非晶質BEL覆蓋結晶BEL，其中非晶質BEL具有一頂部表面粗糙度，其相較於結晶BEL的頂部表面粗糙度是低的，且其中結晶BEL及非晶質BEL共同地形成一BEL，例如見圖13。
於動作1806，沉積一絕緣體層覆蓋BEL，例如見圖14。
於動作1808，沉積一TEL覆蓋絕緣體層，例如見圖15。
於動作1810，圖案化BEL、絕緣體層、及TEL以形成一MIM電容器，例如見圖16。
於動作1812，實行一氫氣(例如H2)高壓退火(HPA)，其中來自氫氣HPA的氫離子擴散至非晶質BEL與絕緣體層之間的界面，且其中非晶質BEL之低的頂部表面粗糙度可將界面之處的局部氫還原反應減到最少，以增加MIM電容器的使用壽命，例如見圖17。
雖然圖18之方塊圖1800於此處係例示且描述成一系列的動作或事件，需理解到對此動作或事件所例示的順序不應被解釋為限制性，例如，一些動作可以不同順序發生及/或與除了此處所例示及/或描述的那些動作或事件之外的其它動作或事件同時發生。再者，並非所有例示的動作都需要用來解釋此處說明之一或多個態樣或實施例，且此處描述之一或多個動作可以一或多個分開的動作及/或相位來執行。
請參考圖19至圖30，顯示形成一IC晶片之方法之一些實施例之一系列的剖面圖1900至3000，於其中，包含一非晶質BES及一非晶質MES之一MIM電容器係嵌入至一互連結構。所述方法例如可用於形成圖10之IC晶片或一些其它合適的IC晶片。
如圖19之剖面圖1900所例示，一存取電晶體706及一溝槽絕緣結構714係形成於一基體704上。存取電晶體706藉由延伸至基體704之溝槽絕緣結構714隔離在基體704上之相鄰的裝置(未顯示)。再者，一互連結構502係部分地形成罩覆存取電晶體706且電性地耦接至存取電晶體706。
互連結構502係嵌入一ILD層716及一IMD層510中。互連結構502包含堆疊的複數個導線504及複數個穿孔508以界定從存取電晶體706引出之導電路徑。複數個導線504在互連結構502之頂部包含一第一下部電容器導線504l 1及一第二下部電容器導線504l 2，且第二下部電容器導線504l 2係藉由互連結構502電性地耦接存取電晶體706。存取電晶體706、溝槽絕緣結構714、基體704、互連結構502、ILD層716、及IMD層510係如同關於圖10所描述者。
如圖20之剖面圖2000所例示，一蝕刻停止層816及一第一鈍化層718a係沉積於互連結構502上方。為了圖面簡潔，在第一下部電容器導線504l 1及一第二下部電容器導線504l 2下方的結構於此處及之後省略。然而，需理解到所述結構係如同圖19。
如圖21之剖面圖2100所例示，一BEL 1081係如同關於圖12及圖13所描述者來沉積。BEL 1081包含一結晶BEL 1061及覆蓋結晶BEL 1061之一非晶質BEL 1041。結晶BEL 1061係如同關於圖12所描述者且如同關於圖12所描述者來沉積，且非晶質BEL 1041係如同關於圖13所描述者且如同關於圖13所描述者來沉積。於替代的實施例中，結晶BEL 1061係省略，使得非晶質BEL 1041完全地或實質地形成BEL 1081。
如圖22之剖面圖2200所例示，圖案化BEL 1081(例如見圖21)以形成一底部電極108。底部電極108包含由結晶BEL 1061(例如見圖21)形成之一結晶BES 106，且進一步包含覆蓋結晶BES 106且由非晶質BEL 1041(例如見圖21)形成之一非晶質BES 104。圖案化例如可藉由光刻/蝕刻製程及/或一些其它合適的製程來實行。
如圖23之剖面圖2300所例示，沉積一第一絕緣體層112a罩覆第一鈍化層718a及底部電極108。再者，於沉積圖21之非晶質BEL 1041與沉積圖23之第一絕緣體層112a之間、及/或在沉積圖23之第一絕緣體層112a期間，一第一界面層110a可形成在底部電極108之頂部表面之處。第一絕緣體層112a及第一界面層110a係為、且係形成如關於圖14所分別地描述之絕緣體層112及界面層110。
如圖24之剖面圖2400所例示，圖案化第一絕緣體層112a以描繪第一絕緣層112a之一部分，所述部分獨立於正在形成之MIM電容器，且將所述部分從第一絕緣層112a之任何剩餘者(未顯示)分開。圖案化例如可藉由光刻/蝕刻製程及/或一些其它合適的圖案化製程來實行。
如圖25之剖面圖2500所例示，重複關於圖21至圖24所描述之動作以形成一中間電極802及一第二絕緣體層112b。中間電極802係藉由關於圖21及圖22所描述之動作來形成，而中間電極802與描述的底部電極108相同且藉由用於形成底部電極108的相同製程來形成。中間電極802包含一結晶MES 804及覆蓋結晶MES 804之一非晶質MES 806。第二絕緣體層112b係藉由關於圖23及圖24所描述之動作來形成，而第二絕緣體層112b與描述的第一絕緣體層112a相同且因此藉由用於形成第一絕緣體層112a的相同製程來形成。
當重複關於圖21至圖24所描述之動作，一第二界面層110b形成於中間電極802與第二絕緣體層112b之間。第二界面層110b與描述的第一界面層110a相同且如同關於第一界面層110a所描述者來形成。
如圖26之剖面圖2600所例示，沉積一結晶TEL 1161覆蓋第二絕緣體層112b。結晶TEL 1161係如同關於圖15所描述者且如同關於圖15所描述者來沉積。如上述，結晶TEL 1161形成一TEL 1141。於替代的實施例中，一非晶質TEL係沉積於結晶TEL 1161上，因而結晶TEL 1161及非晶質TEL共同地形成TEL 1141。
如圖27之剖面圖2700所例示，圖案化TEL 1141(例如見圖26)以形成一頂部電極114。頂部電極114包含由結晶TEL 1161(例如見圖26)形成之一結晶TES 116。圖案化例如可藉由光刻/蝕刻製程及/或一些其它合適的圖案化製程來實行。
如圖28之剖面圖2800所例示，沉積一第二鈍化層718b罩覆頂部電極114及第一鈍化層718a。第二鈍化層718b例如可為、或包含氧化矽、氮化矽、一些其它合適的介電質、或前述者之任何組合。於一些實施例中，第二鈍化層718b係為與第一鈍化層718a相同材料。
亦如圖28之剖面圖2800所例示，實行一圖案化製程以分別地形成暴露第一下部電容器導線504l 1及第二下部電容器導線504l 2之一第一穿孔開口2702f及一第二穿孔開口2702s。第一穿孔開口2702f延伸通過中間電極802至第一下部電容器導線504l 1，而第二穿孔開口2702s延伸通過頂部電極114及底部電極108至第二下部電容器導線504l 2。圖案化例如可藉由光刻/蝕刻製程及/或一些其它合適的圖案化製程來實行。在光刻/蝕刻製程期間之蝕刻例如可使用蝕刻停止層816做為蝕刻停止以將對第一下部電容器導線504l 1及第二下部電容器導線504l 2之損壞減到最少。
如圖29之剖面圖2900所例示，形成一第一襯墊穿孔810f及一第二襯墊穿孔810s來分別地填充第一穿孔開口2702f及第二穿孔開口2702s(例如見圖28)。再者，分別地在第一襯墊穿孔810f及第二襯墊穿孔810s上形成一第一襯墊808f及一第二襯墊808s，使得第一襯墊穿孔810f及第二襯墊穿孔810s分別地從第一襯墊穿孔810f及第二襯墊穿孔810s延伸並分別地至第一下部電容器導線504l 1及第二下部電容器導線504l 2。第一襯墊808f及第二襯墊808s以及第一襯墊穿孔810f及第二襯墊穿孔810s係為導電的且由一襯料層814及一襯墊層812形成。襯墊層812例如可為、或包含鋁銅、銅、鋁、一些其它合適的導電材料、或前述者之任何組合。襯料層814例如可為、或包含氮化鈦、氮化鉭、鈦、鉭、一些其它合適的材料、或前述者之任何組合。
用於形成第一襯墊808f及第二襯墊808s以及第一襯墊穿孔810f及第二襯墊穿孔810s之製程例如可包含：1)沉積襯料層814罩覆第二鈍化層718b並裹襯第一穿孔開口2702f及第二穿孔開口2702s；2)沉積襯墊層812罩覆襯料層814且填充第一穿孔開口2702f及第二穿孔開口2702s的剩餘部分；以及3)實行一光刻/蝕刻製程以圖案化襯料層814及襯墊層812成為第一襯墊808f及第二襯墊808s以及第一襯墊穿孔810f及第二襯墊穿孔810s。然而，其它適合的製程是可接受的。
底部電極108及中間電極802形成一第一電容器，且中間電極802及頂部電極114形成一第二電容器。因為底部電極108包含非晶質BES 104，第一電容器之崩潰電壓及TDDB係被改善，如同關於圖1所描述者。因為中間電極802包含非晶質MES 806，第二電容器之崩潰電壓及TDDB係類似地被改善。
第一電容器及第二電容器共享中間電極802，且第二襯墊穿孔810s電性地耦接底部電極108及頂部電極114於一起。如此，第一電容器及第二電容器係並聯電性地耦接且形成具有一總電容之MIM電容器102，總電容係為第一電容器及第二電容器之各別電容的總和。再者，因為第一電容器及第二電容器共享中間電極802，MIM電容器102之電容密度是高的。
如圖30之剖面圖3000所例示，沉積一第三鈍化層718c罩覆第一襯墊808f及第二襯墊808s。第三鈍化層718c例如可為、或包含氧化矽、氮化矽、一些其它合適的介電質、或前述者之任何組合。於一些實施例中，第三鈍化層718c係為與第一鈍化層718a及/或第二鈍化層718b相同材料。
亦如圖30之剖面圖3000所例示，實行一圖案化製程以形成一第一襯墊開口818f及一第二襯墊開口818s分別地暴露第一襯墊808f及第二襯墊808s。圖案化例如可藉由光刻/蝕刻製程及/或一些其它合適的圖案化製程來實行。
雖然圖19至圖30係描述參考一方法，需理解到圖19至圖30所示之結構並非是對所述方法之限制，而是可獨立分開於所述方法。雖然圖19至圖30係描述成一系列的動作，需理解到動作的順序於其它實施例中是可改變的。雖然圖19至圖30例示且描述一特定動作組，例示及/或描述的一些動作在其它實施例中可省略。再者，未例示及/或描述之動作在其它實施例中可被包括。
請參考圖31，顯示圖19至圖30之方法之一些實施例的方塊圖3100。
於動作3102，形成一存取電晶體於一基體上，例如見圖19。
於動作3104，部分地形成一互連結構覆蓋存取電晶體且電性地耦接至存取電晶體，例如見圖19。
於動作3106，形成一底部電極覆蓋互連結構，其中底部電極包含一結晶BES及覆蓋結晶BES之一非晶質BES，例如見圖20至圖22。
於動作3108，沉積且圖案化一第一絕緣體層覆蓋底部電極，例如見圖23及圖24。
於動作3110，形成一中間電極覆蓋第一絕緣體層，其中中間電極包含一結晶MES及一非晶質MES，且其中底部電極及中間電極以及第一絕緣體層形成一第一電容器，例如見圖25。
於動作3112，沉積且圖案化一第二絕緣體層覆蓋中間電極，例如見圖25。
於動作3114，形成一頂部電極覆蓋第二絕緣體層，其中中間電極及頂部電極以及第二絕緣體層形成一第二電容器，例如見圖26及圖27。
於動作3116，完成互連結構於頂部電極上方，其中互連結構並聯電性地耦接第一電容器及第二電容器且電性地耦接第一電容器及第二電容器至存取電晶體，例如見圖28至圖30。
雖然圖31之方塊圖3100於此處係例示且描述成一系列的動作或事件，需理解到對此動作或事件所例示的順序不應被解釋為限制性，例如，一些動作可以不同順序發生及/或與除了此處所例示及/或描述的那些動作或事件之外的其它動作或事件同時發生。再者，並非所有例示的動作都需要用來解釋此處說明之一或多個態樣或實施例，且此處描述之一或多個動作可以一或多個分開的動作及/或相位來執行。
於一些實施例中，本揭示提出一種金屬-絕緣體-金屬(MIM)電容器，包含：一底部電極；一絕緣體層，覆蓋該底部電極；以及一頂部電極，覆蓋該絕緣體層；其中該底部電極包含一結晶結構及覆蓋該結晶結構之一非晶質結構。於一些實施例中，該結晶結構在該結晶結構之一頂部表面包含複數個柱狀結晶晶粒。於一些實施例中，該結晶結構之厚度係大於該非晶質結構之厚度。於一些實施例中，該底部電極包含一原生氧化層，其介於該結晶結構與該非晶質結構之間並直接地接觸該結晶結構與該非晶質結構。於一些實施例中，該結晶結構與該非晶質結構係為相同材料。於一些實施例中，該結晶結構與該非晶質結構係為不同材料。於一些實施例中，該頂部電極包含一第二結晶結構及覆蓋該第二結晶結構之一第二非晶質結構。
於一些實施例中，本揭示提出一種積體電路(IC)，包含一金屬-絕緣體-金屬(MIM)電容器，其中該金屬-絕緣體-金屬電容器包含：一底部電極；一絕緣體層，覆蓋該底部電極；以及一頂部電極，覆蓋該絕緣體層；其中該底部電極包含一第一底部電極結構(BES)及覆蓋該第一底部電極結構之一第二底部電極結構，其中該第一底部電極結構之一頂部表面具有一第一平均粗糙度，且其中該第二底部電極結構之一頂部表面具有一第二平均粗糙度，該第二平均粗糙度小於該第一平均粗糙度。於一些實施例中，該第二平均粗糙度係小於約0.2奈米。於一些實施例中，該第二底部電極結構之該頂部表面具有較小於該第一底部電極結構之該頂部表面的表面面積。於一些實施例中，該第一底部電極結構及該第二底部電極結構包含氮化鈦。於一些實施例中，該積體電路進一步包含：一基體；一導線及穿孔之交替堆疊；一襯墊，從該交替堆疊上方暴露；以及一襯墊穿孔，從該襯墊延伸至該交替堆疊之一導線，其中該襯墊穿孔延伸通過該頂部電極及該絕緣體層。於一些實施例中，該第一底部電極結構及該第二底部電極結構具有一結合厚度，其小於約60奈米。於一些實施例中，該第二底部電極結構係為非晶質。
於一些實施例中，本揭示提出一種方法，包含：沉積一結晶底部電極層(BEL)覆蓋一基體；沉積一非晶質底部電極層覆蓋該結晶底部電極層；沉積一絕緣體層覆蓋該非晶質底部電極層；沉積一頂部電極層(TEL)覆蓋該絕緣體層；以及圖案化該結晶底部電極層及該非晶質底部電極層、該絕緣體層、及該頂部電極層，以形成一金屬-絕緣體-金屬電容器。於一些實施例中，該結晶底部電極層係藉由一物理氣相沉積來沉積，其中該非晶質底部電極層係藉由一原子層沉積來沉積。於一些實施例中，該結晶底部電極層及該非晶質底部電極層係使用一共同的沉積製程來沉積。於一些實施例中，該方法進一步包含：在圖案化之後實行一氫氣高壓退火(HPA)，其中來自該氫氣高壓退火的氫離子遷移至該絕緣體層與該非晶質底部電極層之間之一界面。於一些實施例中，該頂部電極層的沉積包含：沉積一結晶頂部電極層覆蓋該絕緣體層；以及沉積一非晶質頂部電極層覆蓋該結晶頂部電極層。於一些實施例中，透過該非晶質底部電極層的氧化於該非晶質底部電極層之上形成一界面層，且該方法進一步包含：以氧化二氮形成之電漿對該界面層進行電漿處理。
以上概述了數個實施方式的特徵，以便本領域具有通常知識者可較佳地瞭解本揭示內容的各方面。本領域具有通常知識者將瞭解，他們可能容易地使用本揭示內容，作為其它製程與結構之設計或修改的基礎，以實現與在此介紹的實施方式之相同的目的，及/或達到相同的優點。本領域具有通常知識者亦會瞭解，與這些均等的建構不脫離本揭示內容的精神與範圍，並且他們可能在不脫離本揭示內容的精神與範圍的情況下，進行各種改變、替換、與變更。
100:剖面圖 102:金屬-絕緣體-金屬(MIM)電容器 104:非晶質底部電極結構(BES) 104p:顆粒 104t:頂部表面 106:結晶底部電極結構(BES) 106g:柱狀結晶晶粒 106t:頂部表面 108:底部電極 110:界面層 110a:第一界面層 110b:第二界面層 112:絕緣體層 112a:第一絕緣體層 112b:第二絕緣體層 112t:頂部表面 114:頂部電極 116:結晶頂部電極結構(TES) 116g:柱狀結晶晶粒 116t:頂部表面 200:剖面圖 202:氫離子 300:能帶圖 302:電子 304:受體狀陷阱 400A:剖面圖 400B:剖面圖 400C:剖面圖 400D:剖面圖 400E:剖面圖 400F:剖面圖 400G:剖面圖 402:底部電極界面層 404:非晶質頂部電極結構(TES) 404p:顆粒 404t:頂部表面 406:頂部電極界面層 500:剖面圖 502:互連結構 504:導線 504bl:位元線 504l:下部電容器導線 504l 1:第一下部電容器導線 504l 2:第二下部電容器導線 504u 1:第一上部電容器導線 504u 2:第二上部電容器導線 504sl:源極線 504u:上部電容器導線 504wl:字元線 506:底部電極穿孔(BEVA) 508:穿孔 508c:電容器穿孔 508tv:頂部電極穿孔(TEVA) 510:金屬間介電(IMD)層 600A:剖面圖 600B:剖面圖 600C:剖面圖 602:頂部電極硬遮罩 604:底部電極硬遮罩 606:硬遮罩襯料 700:剖面圖 702:一電晶體一電容器(1T1C)晶胞 704:基體 706:存取電晶體 708d:汲極區域 708s:源極區域 710:閘極電極 712:閘極介電層 714:溝槽絕緣結構 716:層間介電(ILD)層 718:鈍化層 718a:第一鈍化層 718b:第二鈍化層 718c:第三鈍化層 800:剖面圖 802:中間電極 804:結晶中間電極結構(MES) 806:非晶質中間電極結構(MES) 808f:第一襯墊 808s:第二襯墊 810f:第一襯墊穿孔 810s:第二襯墊穿孔 812:襯墊層 814:襯料層 816:蝕刻停止層 818f:第一襯墊開口 818s:第二襯墊開口 900:剖面圖 1000:剖面圖 1041:非晶質底部電極層(BEL) 1061:結晶底部電極層(BEL) 1081:底部電極層(BEL) 1100:剖面圖 1102:溝槽電極 1104:基體電極 1106:溝槽區段 1108:蓋層 1141:頂部電極層(TEL) 1161:結晶頂部電極層(TEL) 1200:剖面圖 1300:剖面圖 1400:剖面圖 1500:剖面圖 1600:剖面圖 1700:剖面圖 1800:方塊圖 1802:動作 1804:動作 1806:動作 1808:動作 1810:動作 1812:動作 1900:剖面圖 2000:剖面圖 2100:剖面圖 2200:剖面圖 2300:剖面圖 2400:剖面圖 2500:剖面圖 2600:剖面圖 2700:剖面圖 2800:剖面圖 2900:剖面圖 3000:剖面圖 2702f:第一穿孔開口 2702s:第二穿孔開口 3100:方塊圖 3102:動作 3104:動作 3106:動作 3108:動作 3110:動作 3112:動作 3114:動作 3116:動作 BX:盒框 T abe:厚度 T be:厚度 T cbe:厚度 T te:厚度 T i:厚度 Ф B:障壁高度
當結合附圖閱讀時，自以下詳細描述最佳瞭解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。具體言之，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1例示一金屬-絕緣體-金屬(MIM)電容器之一些實施例的剖面圖，金屬-絕緣體-金屬(MIM)電容器包含一非晶質底部電極結構(BES)。
圖2例示圖1之MIM電容器的一部分在氫氣高壓退火(HPA)期間之一些實施例的放大的剖面圖。
圖3例示圖1之MIM電容器當向前偏壓時之一些實施例的放大的能帶圖。
圖4A至圖4G例示圖1之MIM電容器之一些替代的實施例的剖面圖。
圖5例示一積體電路(IC)晶片之一些實施例的剖面圖，於其中，包含一非晶質BES之一MIM電容器係被嵌入於一互連結構中。
圖6A至圖6C例示圖5之IC晶片之一些替代的實施例的剖面圖，於其中，變化MIM電容器的佈局。
圖7例示一IC晶片之一些實施例的剖面圖，於其中，圖5的MIM電容器係被整合至一電晶體一電容器(1T1C)晶胞中。
圖8例示一IC晶片之一些實施例的剖面圖，於其中，包含一非晶質BES及一非晶質MES之一MIM電容器係被嵌入至一互連結構中。
圖9例示圖8之MIM電容器之一些替代的實施例的剖面圖。
圖10例示一IC晶片之一些實施例的剖面圖，於其中，圖8的MIM電容器係被整合至一1T1C晶胞中。
圖11例示一IC晶片之一些實施例的剖面圖，於其中，包含一非晶質BES及一非晶質MES之一MIM電容器係被嵌入至一基體中。
圖12至圖17例示用於形成包含一非晶質BES之一MIM電容器的方法之一些實施例之一系列的剖面圖。
圖18例示圖12至圖17之方法之一些實施例的方塊圖。
圖19至圖30例示用於形成一IC晶片之方法之一些實施例之一系列的剖面圖，於其中，包含一非晶質BES及一非晶質MES之一MIM電容器係被嵌入至一互連結構中。
圖31例示圖19至圖30之方法之一些實施例的方塊圖。
100:剖面圖
102:金屬-絕緣體-金屬(MIM)電容器
104:非晶質底部電極結構(BES)
104p:顆粒
104t:頂部表面
106:結晶底部電極結構(BES)
106g:柱狀結晶晶粒
106t:頂部表面
108:底部電極
110:界面層
112:絕緣體層
114:頂部電極
116:結晶頂部電極結構(TES)
116g:柱狀結晶晶粒
116t:頂部表面
BX:盒框
Tabe:厚度
Tbe:厚度
Tcbe:厚度
Tte:厚度

Claims (20)

  1. 一種金屬-絕緣體-金屬(MIM)電容器，包含： 一底部電極； 一絕緣體層，覆蓋該底部電極；以及 一頂部電極，覆蓋該絕緣體層； 其中該底部電極包含一結晶結構及覆蓋該結晶結構之一非晶質結構。
  2. 如請求項1所述之金屬-絕緣體-金屬電容器，其中該結晶結構在該結晶結構之一頂部表面包含複數個柱狀結晶晶粒。
  3. 如請求項1所述之金屬-絕緣體-金屬電容器，其中該結晶結構之厚度係大於該非晶質結構之厚度。
  4. 如請求項1所述之金屬-絕緣體-金屬電容器，其中該底部電極包含一原生氧化層，其介於該結晶結構與該非晶質結構之間並直接地接觸該結晶結構與該非晶質結構。
  5. 如請求項1所述之金屬-絕緣體-金屬電容器，其中該結晶結構與該非晶質結構係為相同材料。
  6. 如請求項1所述之金屬-絕緣體-金屬電容器，其中該結晶結構係為鈦，且其中該非晶質結構係為氮化鈦。
  7. 如請求項1所述之金屬-絕緣體-金屬電容器，其中該頂部電極包含一第二結晶結構及覆蓋該第二結晶結構之一第二非晶質結構。
  8. 一種積體電路(IC)，包含一金屬-絕緣體-金屬電容器，其中該金屬-絕緣體-金屬電容器包含： 一底部電極； 一絕緣體層，覆蓋該底部電極；以及 一頂部電極，覆蓋該絕緣體層； 其中該底部電極包含一第一底部電極結構(BES)及覆蓋該第一底部電極結構之一第二底部電極結構，其中該第一底部電極結構之一頂部表面具有一第一平均粗糙度，且其中該第二底部電極結構之一頂部表面具有一第二平均粗糙度，該第二平均粗糙度小於該第一平均粗糙度。
  9. 如請求項8所述之積體電路，其中該第二平均粗糙度係小於約0.2奈米。
  10. 如請求項8所述之積體電路，其中該第二底部電極結構之該頂部表面具有較小於該第一底部電極結構之該頂部表面的表面面積。
  11. 如請求項8所述之積體電路，其中該第一底部電極結構及該第二底部電極結構包含氮化鈦。
  12. 如請求項8所述之積體電路，進一步包含： 一基體； 一導線及穿孔之交替堆疊； 一襯墊，從該交替堆疊上方暴露；以及 一襯墊穿孔，從該襯墊延伸至該交替堆疊之一導線，其中該襯墊穿孔延伸通過該頂部電極及該絕緣體層。
  13. 如請求項8所述之積體電路，其中該第一底部電極結構及該第二底部電極結構具有一結合厚度，其小於約60奈米。
  14. 如請求項8所述之積體電路，其中該第二底部電極結構係為非晶質。
  15. 一種方法，包含： 沉積一結晶底部電極層(BEL)覆蓋一基體； 沉積一非晶質底部電極層覆蓋該結晶底部電極層； 沉積一絕緣體層覆蓋該非晶質底部電極層； 沉積一頂部電極層(TEL)覆蓋該絕緣體層；以及 圖案化該結晶底部電極層及該非晶質底部電極層、該絕緣體層、及該頂部電極層，以形成一金屬-絕緣體-金屬電容器。
  16. 如請求項15所述之方法，其中該結晶底部電極層係藉由一物理氣相沉積來沉積，且其中該非晶質底部電極層係藉由一原子層沉積來沉積。
  17. 如請求項15所述之方法，其中該結晶底部電極層及該非晶質底部電極層係使用一共同的沉積製程來沉積。
  18. 如請求項15所述之方法，進一步包含： 在圖案化之後實行一氫氣高壓退火(HPA)，其中來自該氫氣高壓退火的氫離子遷移至該絕緣體層與該非晶質底部電極層之間之一界面。
  19. 如請求項15所述之方法，其中該頂部電極層的沉積包含： 沉積一結晶頂部電極層覆蓋該絕緣體層；以及 沉積一非晶質頂部電極層覆蓋該結晶頂部電極層。
  20. 如請求項15所述之方法，其中透過該非晶質底部電極層的氧化於該非晶質底部電極層之上形成一界面層，且其中該方法進一步包含： 以氧化二氮形成之電漿對該界面層進行電漿處理。
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