CN103681823B - 半导体装置 - Google Patents

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Abstract

本发明的目的在于提供能够无不利影响地降低饱和电流相对栅极电压变动的灵敏度的半导体装置。本申请发明的半导体装置具有：沟道层（12），形成在基板上；绝缘层（20），与该沟道层（12）相接地形成；第一半导体层（22），形成在该绝缘层（20）的与该沟道层（12）相反的一侧并掺杂有杂质；第二半导体层（24），形成在该第一半导体层（22）的与该绝缘层（20）相反的一侧并掺杂有杂质；栅极电极（26），形成在该第二半导体层（24）的与该第一半导体层（22）相反的一侧。并且，该第一半导体层（22）的杂质密度除以该第一半导体层（22）的相对介电常数得到的值大于该第二半导体层（24）的杂质密度除以该第二半导体层（24）的相对介电常数得到的值。

Description

半导体装置
技术领域
本发明涉及在例如大电流的开关等中使用的半导体装置。
背景技术
在专利文献1中公开了具有MOS结构的半导体装置。该半导体装置在基板上隔着栅极绝缘层具有低杂质密度的多晶硅。在多晶硅之上具有金属硅化物。也就是说，作为栅极电极，具有多晶硅和金属硅化物。使多晶硅的杂质密度低是为了在施加了栅极电压时在多晶硅中扩大耗尽层而减弱施加于基板的电压。
另外，在非专利文献1中公开了在栅极电极形成有耗尽层。
专利文献1：日本特开平8-078534号公报；
专利文献2：日本特开2010-118548号公报；
非专利文献1：IEEE Electron Device Letters EDL-10（5），p192（1989）：C-Y.Lu，J. M. Sung，H. C. Kirsch，S. J. Hillenius，T. E. Smith，and. L. Manchanda，“Anomalous CV characteristics of implanted poly. MOS structure in n+/p+ dual-gate CMOS technology”。
在为了使半导体装置导通而施加了预定的栅极电压时，饱和电流必须为预先决定的最大饱和电流和最小饱和电流之间的值。在此，栅极电压在一定的范围产生偏差。因此，必须考虑即使有栅极电压的偏差，饱和电流也为最大饱和电流和最小饱和电流之间的值。也就是说，优选使饱和电流相对于栅极电压变动的灵敏度降低。
就专利文献l公开的半导体装置而言，由于栅极电压的一部分施加于多晶硅，所以，可以说饱和电流相对于栅极电压变动的灵敏度低。但是，在专利文献1所公开的半导体装置中，当施加栅极电压时，始终在多晶硅中形成厚（长）的耗尽层，所以，存在难以对栅极绝缘层上施加充分的电压的问题。因此，例如，当采用通过降低形成反转层的部分即沟道层的杂质密度来降低阈值电压等的措施时，存在产生闩锁效应（latch-up）的问题。
发明内容
本发明是为了解决上述课题而提出的，其目的在于提供一种能够无不利影响地降低饱和电流相对于栅极电压变动的灵敏度的半导体装置。
用于解决课题的手段
本发明的半导体装置具有：沟道层，形成在基板之上；绝缘层，与该沟道层相接地形成；第一半导体层，形成在该绝缘层的与该沟道层相反的一侧并且掺杂有杂质；第二半导体层，形成在该第一半导体层的与该绝缘层相反的一侧并且掺杂有杂质；栅极电极，形成在该第二半导体层的与该第一半导体层相反的一侧。并且，该第一半导体层的杂质密度除以该第一半导体层的相对介电常数得到的值大于该第二半导体层的杂质密度除以该第二半导体层的相对介电常数得到的值。
发明效果
根据本发明，在比得到最小饱和电流的栅极电压低的栅极电压下，难以在绝缘层之上的半导体层形成耗尽层，在比得到预定的饱和电流的栅极电压高的栅极电压下，该半导体层的耗尽层容易延伸，所以，能够无不利影响地降低饱和电流相对于栅极电压变动的灵敏度。
附图说明
图1是本发明的实施方式1的半导体装置的剖视图。
图2是表示对栅极电极施加了小于阈值电压的电压时的各层的耗尽层的长度和电压的图。
图3是表示对栅极电极施加了高于阈值电压的电压时的各层的耗尽层的长度和电压的图。
图4是表示与图3的情况相比进一步提高栅极电压时的各层的耗尽层的长度和电压的图。
图5是表示施加了未形成反转层的栅极电压时施加于各层的电压的曲线图。
图6是表示施加了形成反转层的栅极电压时施加于各层的电压的曲线图。
图7是表示提高了第一半导体层的杂质密度时施加于各层的电压的曲线图。
图8是表示降低了第一半导体层的杂质密度时施加于各层的电压的曲线图。
图9是表示使第二半导体层的杂质密度高于1E15/cm3 时施加于各层的电压的曲线图。
图10是表示使第二半导体层的杂质密度高于1E15/cm3时施加于各层的电压的曲线图。
图11是表示栅极电压与饱和电流的关系的曲线图。
图12是表示变形例的半导体装置中的各层的耗尽层的长度和电压的图。
图13是表示本发明的实施方式2的半导体装置的剖视图。
图14是本发明的实施方式3的半导体装置的剖视图。
图15是本发明的实施方式4的半导体装置的剖视图。
图16是表示施加了未形成反转层的栅极电压时施加于各层的电压的曲线图。
图17是表示施加了形成反转层的栅极电压时施加于各层的电压的曲线图。
附图标记说明：
10 基板、12 沟道层、14 发射极层、20 绝缘层、22 第一半导体层、24 第二半导体层、25 半导体层、26 栅极电极、30 缓冲层、32 集电极层、34 集电极电极、50 反转层、6 0阻挡层、110 绝缘层、112 第一半导体层、114 第二半导体层、116 栅极电极。
具体实施方式
参照附图对本发明的实施方式的半导体装置进行说明。对相同或对应的构成要素标注相同的附图标记，有时省略重复说明。此外，杂质密度这样的用语是指平均有效杂质密度。
实施方式1
图1是本发明的实施方式1的半导体装置的剖视图。半导体装置由n沟道沟槽型IGBT形成。该半导体装置具有杂质密度非常低且作为漂移层发挥功能的n型的基板10。在基板10的上表面形成有沟道层12。沟道层由杂质密度为1.0E17/cm3且相对介电常数为11.7的p型半导体形成。在沟道层12上形成有发射极层14。发射极层14由杂质密度高的n型半导体形成。
接着，对沟槽结构进行说明。与沟道层12相接地形成绝缘层20。绝缘层20的层厚为100nm，相对介电常数为3.9。此外，沟道层12的杂质密度越高，绝缘层20的层厚就越薄，沟道层12的杂质密度越低，绝缘层20的层厚就越厚。
在绝缘层20的与沟道层12相反的一侧形成有掺杂了杂质的第一半导体层22。第一半导体层22由杂质密度为1.0E18/cm3、相对介电常数为11.7、层厚为16.2～24.0nm的任一厚度的n型多晶半导体形成。
在第一半导体层22的与绝缘层20相反的一侧形成有掺杂了杂质的第二半导体层24。第二半导体层24由杂质密度为1.0E15/cm3、相对介电常数为11. 7的n型多晶半导体形成。并且，第一半导体层22的杂质密度除以第一半导体层22的相对介电常数得到的值大于第二半导体层24的杂质密度除以第二半导体层24的相对介电常数得到的值。此外，有时将第一半导体层22和第二半导体层24总称为半导体层25。
在第二半导体层24的与第一半导体层22相反的一侧形成有栅极电极26。对于栅极电极26来说，为了减小栅极布线电阻，优选由低电阻的高熔点金属形成。从图l可知，绝缘层20、第一半导体层22、第二半导体层24以及栅极电极26形成贯通沟道层12以及发射极层14并到达基板1的沟槽栅极。
在基板10的下表面形成有n型的缓冲层30。在缓冲层30的下表面形成有p型的集电极层32。因此，从集电极层32向基板10注入的空穴的量由缓冲层30调整。在集电极层32的下表面利用金属形成有集电极电极34。集电极电极34利用焊料等芯片焊接（die bond）于模块的构图基板等。
接着，对本发明的实施方式1的半导体装置的动作进行说明。图2是表示对栅极电极施加了小于阈值电压的电压时的各层的耗尽层的长度和电压的图。图2是提取了图1的虚线部分的图。沟道层12中的虚线表示在沟道层12形成的耗尽层（以后称为沟道耗尽层）的端部。另外，第一半导体层22中的虚线表示在第一半导体层22形成的耗尽层（以后称为第一耗尽层）的端部。沟道耗尽层的长度为XCH，第一耗尽层的长度为XGA。
在图2的下部示出各层的电压。可知栅极电压大部分施加于沟道层12和绝缘层20。在沟道层12所产生的电荷Q、由沟道耗尽层引起的电容CCH、由半导体层25引起的电容CGX、绝缘层20的电容CIN、施加于沟道层12的电压VCH、施加于半导体层25的电压VGX、施加于绝缘层20的电压VIN、施加于栅极电极26的电压VG通过下面的公式算出。
在此，q是电子的基本电荷，tIN是绝缘层20的层厚。NCH、NGA、NGB分别表示沟道层12、第一半导体层22、第二半导体层24的杂质密度。另外，VCH、VIN、VGA、VGB分别表示沟道层12、绝缘层20、第一半导体层22、第二半导体层24的电压。εCH、εIN、εGA、εGB 分别表示沟道层12、绝缘层20、第一半导体层22、第二半导体层24的相对介电常数。
根据上述的公式，XCH和XGA如下表示。
公式1
图3是表示对栅极电极施加了大于阈值电压的电压时的各层的耗尽层的长度和电压的图。在沟道层12形成有反转层50。此时，反转层50几乎为0V。在图3的情况下，VCH、VIN以及VG与图2的情况不同，所以在以下示出。
图3的情况下的XGA以如下方式示出。
公式2
图4是表示与图3的情况相比进一步提高栅极电压时的各层的耗尽层的长度和电压的图。第一耗尽层的长度XGA与第一半导体层22的层厚一致。第二半导体层24中的虚线表示在第二半导体层24形成的耗尽层（以后称为第二耗尽层）的端部。第二耗尽层的长度为XGB。从图4可知，当在形成有反转层50的状态下提高栅极电压时，不仅沟道层12和绝缘层20，在第二半导体层24也施加高的电压。在将用于使半导体装置的饱和电流流过的导通电压施加于栅极电极26时，如图4所示，在第一半导体层22整体以及第二半导体层24的一部分形成有耗尽层。
在图4的情况下，Q、CGX、VCH、VGX、VIN、VG与图2的情况不同，所以在以下示出。
第二耗尽层的长度XGB如以下那样示出。
公式3
图5是表示对未形成有反转层的半导体装置施加了栅极电压时施加于各层的电压的曲线图。VGM是在第一半导体层22整体形成有耗尽层的栅极电压。在栅极电压小于VGM时，仅在第一半导体层22形成有耗尽层，在大于VGM时，耗尽层延伸到第二半导体层24。由于VGM是半导体层25的耗尽层的延伸过渡的电压，所以称为过渡电压。从图5可知，在过渡电压VGM以下的栅极电压的情况下，VGX几乎为0。另一方面，在大于过渡电压VGM的栅极电压的情况下，过渡电压VGM越大，VGX越增加，但VCH和VIN的增加少。
图6是表示对形成有反转层的半导体装置施加了栅极电压时施加于各层的电压的曲线图。当形成有反转层时，VCH几乎为0。在过渡电压VGM前后的VGX和VIN示出与图5相同的趋势。此外，伴随栅极电压的增加，从图5的分压状态缓缓向图6的分压状态变化。在图5的情况下设定为在过渡电压VGM（12V）下也完全没有形成沟道区域时的第一半导体层22的层厚（LGA），在图6的情况下设定为在过渡电压VGM （12V）下完全形成时的LGA。实际是任一种状态或未完全形成其间的沟道的状态。因此，根据沟道的状态将LGA设定为16.2～24.0nm中的适当的值时，即使超过12V使栅极电压增加，也能够抑制VIN和VCH的增加，所以能够使饱和电流几乎不增加。
图7是表示在提高了第一半导体层的杂质密度时施加于各层的电压的曲线图。第一半导体层22的杂质密度是5E18/cm3。当提高第一半导体层22的杂质密度时，需要使第一半导体层22为极薄的层，所以，需要高精度的工艺。因此，当第一半导体层22的杂质密度过高时，VGM的偏差变大。
图8是表示使第一半导体层的杂质密度降低时施加于各层的电压的曲线图。第一半导体层的杂质密度是2E17/cm3。在该情况下，在过渡电压VGM以下的栅极电压的情况下，VGX为有意的值。因此，由于在VGM以下的栅极电压的情况下难以提高VIN，所以，不应使第一半导体层22的杂质密度过低。
第一半导体层的层厚LGA满足下面的公式。该公式规定在使栅极电压为过渡电压VGM时在第一半导体层整体形成有耗尽层的XGA。
公式4
LGA：第一半导体层的层厚
εIN：栅极绝缘膜的相对介电常数
εCH：沟道层的相对介电常数
εGA：第一半导体层的相对介电常数
tIN：栅极绝缘膜的膜厚
NCH：沟道层的耗尽层内的杂质密度
NGA：第一半导体层的杂质密度
VGM：在第一半导体层整体形成有耗尽层的栅极电压。
图9、10是表示使第二半导体层的杂质密度高于lE15/cm3时施加于各层的电压的曲线图。图9涉及使第二半导体层的杂质密度为1E16/cm3 的半导体装置，图10涉及使第二半导体层的杂质密度为lE17/cm3的半导体装置。在哪种情况下当栅极电压大于过渡电压VGM（12V）时，VIN的增加钝化，但失去由钝化带来的效果。其原因在于，当第二半导体层24的杂质密度高时，耗尽层难以在第二半导体层24内延伸，施加于半导体层25的电压难以增加。在栅极电压大于过渡电压VGM的情况下，为了使半导体层25的电压增加来抑制绝缘层20的电压增加，而使第二半导体层24的杂质密度尽可能小，如果可能，优选为第一半导体层22的杂质密度的1/10以下。
在此，留意到当第二半导体层24的杂质密度过低时，第二耗尽层过度延伸而到达栅极电极26，其以上不会扩展，并且，留意到第二半导体层24高电阻化，如后述那样，不会对包括栅极电极26在内的布线电阻造成影响，需要使第二半导体层24为某种程度的杂质密度，且参照0043段的公式3使XGB为某种程度的厚度。
图11是表示栅极电压和饱和电流的关系的曲线图。假定半导体装置的饱和电流因各种原因产生偏差。因此，对于某个栅极电压，饱和电流必须为考虑余量而预先决定的最大饱和电流IsatMax与最小饱和电流IsatMin之间的值。
最小饱和电流IsatMin是因栅极驱动器或寄生电感等使栅极电压下降到VG1时应该确保的饱和电流。最大饱和电流IsatMax是在施加了主电压的状态下栅极电压为VG2而导通并且从变为短路状态之后直到进行保护之前，使半导体装置不发生破坏的最小的饱和电流。也就是说，最大饱和电流IsatMax是为了确保短路耐受性而规定的元件的最大饱和电流。过渡电压VGM以如下方式设定：至少在VG1和VG2之间，饱和电流处在IsatMin和IsatMax之间。但是，即使不这样设定，也能够实现如下效果，即，由于能够利用耗尽层来缓和施加于栅极绝缘膜的电压，所以，提高栅极破坏电压。
在本发明的实施方式1的半导体装置中，使在过渡电压VGM下的Isat为最大饱和电流IsatMax和最小饱和电流IsatMin之间的值。这样一来，在大于过渡电压VGM的栅极电压下，能够降低饱和电流相对于栅极电压变动的灵敏度。换言之，即使IsatMax和IsatMin之差变小，也能够得到具有足够的余量的传递特性。因此，能够使半导体装置小型化以及低损失化。此外，在图11中，作为比较例，示出了半导体层25以高浓度且均匀的杂质密度形成的一般的IGBT的传递特性。在一般的IGBT中，如图示那样，相对于饱和电流的变动，余量小，另外，无法应对使元件小型化并使IsatMax和IsatMin之差变小的情况。
就本发明的实施方式1的半导体装置而言，在低栅极电压（小于VGM 的栅极电压）下，在半导体层25中的耗尽层的扩展小，所以，对半导体层25几乎不施加电压，有效地提高沟道层12的电压。因此，即使使绝缘层变薄并使沟道层的杂质密度变高，也能够确保足够低的阈值电压和高的电流驱动力，所以，能够抑制短沟道效应和闩锁效应。
另一方面，在高栅极电压（大于VGM的栅极电压）下，耗尽层扩展到第二半导体层24，从而耗尽层向半导体层25的扩展变大，在半导体层25上施加高的电压。另外，沟道层12和绝缘层20的电压增加被抑制。因此能够提高绝缘层20的耐压。这样，通过将绝缘层20的电压保持得低，从而能够提高在栅极电极26上施加浪涌电压等时的可靠性。
在本发明的实施方式1的半导体装置中，由于第二半导体层24的杂质密度低，所以担心装置的电阻值变大，但是，由于使栅极电极26为高熔点金属层等低电阻的材料，所以，能够抑制装置的电阻值上升。
但是，就本发明的实施方式1的半导体装置而言，在小于过渡电压VGM的栅极电压下，半导体层25的耗尽层难以延伸，在大于过渡电压VGM 的栅极电压下，半导体层25的耗尽层容易延伸，从而能够得到上述效果。因此，通过使第一半导体层22的相对介电常数小于第二半导体层24的相对介电常数，也能够得到上述效果。即，上述效果通过调整第一半导体层22和第二半导体层24的杂质密度和相对介电常数而得到。换言之，通过使第一半导体层22的杂质密度除以第一半导体层22的相对介电常数而得到值大于使第二半导体层24的杂质密度除以第二半导体层24的相对介电常数而得到的值，也能够得到上述效果。
本发明的实施方式1的半导体装置能够进行各种变形。例如，本发明并不限定于沟槽型IGBT，能够广泛应用于在栅极电极上施加电压的MOS器件。另外，并不限于增强型的MOS器件，也能够应用于耗尽型的MOS器件。另外，通过改变各层的导电型和电压的极性，从而也能够应用于p沟道型MOS器件。在对栅极电极施加正电压的情况下，以第一半导体层和第二半导体层为N型的方式掺杂杂质。另一方面，在对栅极电极施加负电压的情况下，以第一半导体层和第二半导体层为P型的方式掺杂杂质即可。该情况下的杂质例如为B。
在本发明的实施方式1的半导体装置中，高于Vth的栅极电压即过渡电压VGM施加在栅极上，最初耗尽层到达第二半导体层24。但是，也可以在形成反转层前，耗尽层到达第二半导体层24。图12是表示变形例的半导体装置中的各层的耗尽层的长度和电压的图。
第一半导体层22和第二半导体层24的杂质密度也可以在各层中不均一。另外，只要能够得到上述效果，各层的杂质密度也能够变更。
作为第二半导体层24中的耗尽层的阻止层，可以在第二半导体层24和栅极电极26之间设置电阻值比第二半导体层24低的低电阻层。该低电阻层也能够视为栅极电极26的一部分。
基板10由硅形成的情况多，但是也可以由与硅相比带隙大的宽带隙半导体形成。作为宽带隙半导体，有碳化硅、氮化镓类材料或金刚石。
实施方式2
本发明的实施方式2的半导体装置与实施方式1的共同点多，所以，以与实施方式1的不同点为中心进行说明。图13是本发明的实施方式2的半导体装置的剖视图。在第一半导体层22和第二半导体层24之间形成有杂质的扩散系数比第二半导体层24低的阻挡层60。阻挡层60的材料可以为半导体、绝缘体或金属中的任一种。但是，在绝缘体的情况下，需要考虑绝缘层20对电容的影响、以及第一半导体层和第二半导体层之间的电荷的移动来变为与实施方式1同样。
能够利用阻挡层60防止第一半导体层22的杂质伴随热处理等向第二半导体层2 4扩散。因而，能够提高工艺的自由度。本发明的实施方式2的半导体装置至少能够进行与实施方式1的半导体装置相同程度的变形。
实施方式3
本发明的实施方式3的半导体装置与实施方式1的共同点多，所以，以与实施方式1的不同点为中心进行说明。图14是本发明的实施方式3的半导体装置的剖视图。绝缘层20具有形成得厚的部分20a。部分20a与发射极层14相接。也就是说，绝缘层20中的与发射极层14相接的部分20a比与沟道层12相接的部分厚。另外，第一半导体层22中的贯通发射极层14的部分70与贯通沟道层12的部分相比，杂质密度高。
由于发射极层14的电场与沟道的电流驱动力的关系小，所以，并不优选在沟槽结构中的与发射极层14相接的部分消耗栅极电压。因此，在本发明的实施方式3的半导体装置中，通过使与发射极层14相接的绝缘层20的部分20a厚且使第一半导体层22中的贯通发射极层的部分70的杂质密度高，从而能够降低施加于该部分的栅极电压。因而，能够对沟槽结构中的与沟道层12相接的部分有效地施加栅极电压。
通过形成绝缘层20的形成得厚的部分20a或形成杂质密度高的部分70中的任意一方都能够得到上述效果。本发明的实施方式3的半导体装置至少能够进行与实施方式1的半导体装置相同程度的变形。
实施方式4
本发明的实施方式4的半导体装置的特征在于，将在实施方式1说明的具有绝缘层、第一半导体层、第二半导体层以及栅极电极的结构应用于MOS晶体管。
图15是本发明的实施方式4的半导体装置的剖视图。该半导体装置具有在基板101上形成的沟道层100。沟道层100由杂质密度为1.0E18/cm3、相对介电常数为11.7的p型半导体层形成。在沟道层100的上表面侧形成有源极102、104以及漏极106、108。此外，源极102的杂质密度比源极104的杂质密度低。另外，漏极106的杂质密度比漏极108的杂质密度低。
在沟道层100的上表面上形成有绝缘层110。绝缘层110的层厚为10nm、相对介电常数为3.9。第一半导体层112由杂质密度为1.0E19/cm3、层厚为3.05～5.47nm中任一厚度、相对介电常数为11. 7的n型多晶半导体层形成。
第二半导体层114由杂质密度为1.0E16/cm3、相对介电常数为11.7的n型多晶半导体层形成。第二半导体层114之上的栅极电极116由低电阻的高熔点金属形成。在第一半导体层112和第二半导体层114的侧面形成有侧壁118。
在图16的情况下设定为在过渡电压VGM（3V）下也完全没有形成沟道区域时的LGA，在图17的情况下设定为在过渡电压VGM（3V）下完全形成时的LGA。实际上是任一种状态或不完全形成其间的沟道的状态。因此，当根据沟道的状态将适当的LGA设定为3.05～5.47nm中的适当的值时，即使超过3V使栅极电压增加，也在第二半导体层114形成耗尽层，能够抑制VIN和VCH的增加，所以，饱和电流几乎不增加。因而，根据本发明的实施方式4，能够得到与实施方式1同样的效果。这样，本发明不仅能够应用于IGBT或功率MOSFET，而且能够广泛应用于在LS I中所使用的MOSFET等的具有MOS结构的所有器件。
本发明的实施方式4的半导体装置至少能够进行与实施方式1的半导体装置相同程度的变形。另外，也可以适当组合此前的所有的实施方式的半导体装置的特征。

Claims (11)

1.一种半导体装置，其特征在于，具有：
沟道层，形成在基板之上；
绝缘层，与所述沟道层相接地形成；
第一半导体层，形成在所述绝缘层的与所述沟道层相反的一侧并且掺杂有杂质；
第二半导体层，形成在所述第一半导体层的与所述绝缘层相反的一侧并且掺杂有杂质；以及栅极电极，形成在所述第二半导体层的与所述第一半导体层相反的一侧，
所述第一半导体层的杂质密度除以所述第一半导体层的相对介电常数得到的值大于所述第二半导体层的杂质密度除以所述第二半导体层的相对介电常数得到的值，
所述第一半导体层和所述栅极电极不接触。
2.如权利要求1所述的半导体装置，其特征在于，
在比在所述第一半导体层的整体形成有耗尽层的栅极电压即过渡电压小的栅极电压下，在所述第一半导体层的一部分形成有耗尽层，在所述第二半导体层未形成耗尽层，
在大于所述过渡电压的栅极电压下，在所述第一半导体层整体以及所述第二半导体层的至少一部分形成有耗尽层。
3.如权利要求2所述的半导体装置，其特征在于，
所述第二半导体层的杂质密度为所述第一半导体层的杂质密度的1/10以下。
4.如权利要求1至3中任一项所述的半导体装置，其特征在于，
具有：阻挡层，形成在所述第一半导体层和所述第二半导体层之间并且杂质的扩散系数比所述第二半导体层的杂质的扩散系数低。
5.如权利要求1至3中任一项所述的半导体装置，其特征在于，
具有形成在所述沟道层之上的发射极层，
所述绝缘层、所述第一半导体层、所述第二半导体层以及所述栅极电极形成贯通所述沟道层以及所述发射极层并到达所述基板的沟槽栅极，
所述绝缘层中的与所述发射极层相接的部分形成得比与所述沟道层相接的部分厚。
6.如权利要求1至3中任一项所述的半导体装置，其特征在于，
具有形成在所述沟道层之上的发射极层，
所述绝缘层、所述第一半导体层、所述第二半导体层以及所述栅极电极形成贯通所述沟道层以及所述发射极层并到达所述基板的沟槽栅极，
所述第一半导体层中的贯通所述发射极层的部分的杂质密度比贯通所述沟道层的部分的杂质密度高。
7.如权利要求1至3中任一项所述的半导体装置，其特征在于，
所述第一半导体层的层厚满足以下的公式，
公式1
L G A ≥ - ( q / ϵ I N · t I N ) + ( q / ϵ I N · t I N ) 2 + 4 q ( 1 / ϵ C H / N C H + 1 / ϵ G A / N G A ) · V G M 2 qN G A ( 1 / ϵ C H / N C H + 1 / ϵ G A / N G A )
L G A ≤ - ( q / ϵ I N · t I N ) + ( q / ϵ I N · t I N ) 2 + 4 q / ϵ G A / N G A · G M 2 q / ϵ G A
LGA：第一半导体层的层厚，
εIN：栅极绝缘膜的相对介电常数，
εCH：沟道层的相对介电常数，
εGA：第一半导体层的相对介电常数，
tIN：栅极绝缘膜的膜厚，
NCH：沟道层的耗尽层内的杂质密度，
NGA：第一半导体层的杂质密度，
VGM：在第一半导体层整体形成耗尽层的栅极电压。
8.如权利要求1至3中任一项所述的半导体装置，其特征在于，
具有：低电阻层，形成在所述第二半导体层和所述栅极电极之间并且电阻值比所述第二半导体层的电阻值低。
9.如权利要求1至3中任一项所述的半导体装置，其特征在于，
所述基板由宽带隙半导体形成。
10.如权利要求9所述的半导体装置，其特征在于，
所述宽带隙半导体是碳化硅、氮化镓材料或金刚石。
11.如权利要求1至3中任一项所述的半导体装置，其特征在于，
所述栅极电极是由高熔点金属形成的。
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